KR20170094742A - 반도체 장치 - Google Patents

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KR20170094742A KR1020160041536A KR20160041536A KR20170094742A KR 20170094742 A KR20170094742 A KR 20170094742A KR 1020160041536 A KR1020160041536 A KR 1020160041536A KR 20160041536 A KR20160041536 A KR 20160041536A KR 20170094742 A KR20170094742 A KR 20170094742A
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 제1 및 제2 영역을 포함하는 기판 및 상기 제1 영역과 상기 제2 영역에 각각 형성된 제1 및 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터는 제1 트렌치와, 상기 제1 트렌치 내의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막과, 상기 제1 필링막 상에 형성되는 제1 캡핑막을 포함하고, 상기 제2 트랜지스터는 제2 트렌치와, 상기 제2 트렌치 내의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막과, 상기 제2 필링막 상에 형성되는 제2 캡핑막을 포함하고, 상기 제1 트렌치와 상기 제2 트렌치의 폭은 서로 다르고, 상기 제1 캡핑막의 두께와 상기 제2 캡핑막의 두께는 서로 다르다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 및 제2 영역을 포함하는 기판 및 상기 제1 영역과 상기 제2 영역에 각각 형성된 제1 및 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터는 제1 트렌치와, 상기 제1 트렌치 내의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막과, 상기 제1 필링막 상에 형성되는 제1 캡핑막을 포함하고, 상기 제2 트랜지스터는 제2 트렌치와, 상기 제2 트렌치 내의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막과, 상기 제2 필링막 상에 형성되는 제2 캡핑막을 포함하고, 상기 제1 트렌치와 상기 제2 트렌치의 폭은 서로 다르고, 상기 제1 캡핑막의 두께와 상기 제2 캡핑막의 두께는 서로 다르다.
상기 제1 캡핑막 및 상기 제2 캡핑막의 상면의 높이는 서로 동일할 수 있다.
상기 제1 필링막의 상면의 높이는 상기 제2 필링막의 상면의 높이와 서로 다를 수 있다.
여기서, 상기 제1 하부 TiN막과 상기 제1 삽입막 사이에 제1 일함수 조절막을 더 포함할 수 있다.
여기서, 상기 제1 하부 TiN막과 상기 제1 일함수 조절막 사이에 제1 식각 방지막과, 상기 제2 하부 TiN막과 상기 제2 삽입막 사이에 상기 제2 삽입막과 접하는 제2 식각 방지막을 더 포함할 수 있다.
여기서, 상기 제2 하부 TiN막과 상기 제2 삽입막 사이에 상기 제2 일함수 조절막을 더 포함할 수 있다.
상기 제2 일함수 조절막은 상기 제1 일함수 조절막과 서로 동일한 물질을 포함하고, 상기 제2 일함수 조절막의 두께는 상기 제1 일함수 조절막의 두께보다 얇을 수 있다.
상기 제1 게이트 절연막은 상기 제1 트렌치의 내벽에 컨포말하게 형성되고, 상기 제2 게이트 절연막은 상기 제2 트렌치의 내벽에 컨포말하게 형성되고, 상기 제1 하부 TiN막은 상기 제1 게이트 절연막 상에 컨포말하게 형성되고, 상기 제1 게이트 절연막의 내벽의 하부와 접하고, 상부와 접하지 않고, 상기 제2 하부 TiN막은 상기 제2 게이트 절연막 상에 컨포말하게 형성되되, 상기 제2 게이트 절연막의 내벽의 하부와 접하고, 상부와 접하지 않을 수 있다.
여기서, 상기 제1 하부 TiN막과 상기 제1 삽입막 사이에 형성되는 제1 일함수 조절막과, 상기 제2 하부 TiN막과 상기 제2 삽입막 사이에 형성되는 제2 일함수 조절막을 더 포함하고, 상기 제1 일함수 조절막은 상기 제1 하부 TiN막 상에 컨포말하게 형성되되, 상기 제1 게이트 절연막의 내벽의 하부와 접하고, 상부와 접하지 않고, 상기 제2 일함수 조절막은 상기 제2 하부 TiN막 상에 컨포말하게 형성되되, 상기 제2 게이트 절연막의 내벽의 하부와 접하고, 상부와 접하지 않을 수 있다.
상기 제1 삽입막은 상기 제1 게이트 절연막의 내벽의 상부와 접하고, 상기 제2 삽입막은 상기 제2 게이트 절연막의 내벽의 상부와 접할 수 있다.
상기 제1 필링막의 상면은 아래로 볼록하고, 상기 제2 필링막의 상면은 아래로 볼록할 수 있다.
상기 제1 삽입막은 상기 제1 필링막에 의해 덮혀진 제1 영역과, 상기 제1 필링막에 의해 덮혀지지 않은 제2 영역을 포함하고, 상기 제2 영역의 상면은 상기 제1 필링막 방향으로 경사지고, 상기 제2 삽입막은 상기 제2 필링막에 의해 덮혀진 제3 영역과, 상기 제2 필링막에 의해 덮혀지지 않은 제4 영역을 포함하고, 상기 제4 영역의 상면은 상기 제2 필링막 방향으로 경사질 수 있다.
상기 제1 필링막의 상면은 위로 볼록하고, 상기 제2 필링막의 상면은 위로 볼록할 수 있다.
상기 제1 게이트 절연막의 최상부는 상기 제1 필링막의 최상부보다 높고, 상기 제2 게이트 절연막의 최상부는 상기 제2 필링막의 최상부보다 높을 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역 내지 제4 영역을 포함하는 기판 및 상기 제1 영역 내지 상기 제4 영역에 각각 형성된 제1 내지 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터는 제1 트렌치와, 상기 제1 트렌치 내의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막과, 상기 제1 필링막 상에 제1 캡핑막을 포함하고, 상기 제2 트랜지스터는 제2 트렌치와, 상기 제2 트렌치 내의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막과, 상기 제2 필링막 상에 제2 캡핑막을 포함하고, 상기 제3 트랜지스터는 제3 트렌치와, 상기 제3 트렌치 내의 제3 게이트 절연막과, 상기 제3 게이트 절연막 상에 상기 제3 게이트 절연막과 접하는 제3 하부 TiN막과, 상기 제3 하부 TiN막 상의 제3 일함수 조절막과, 상기 제3 일함수 조절막 상의 제3 삽입막과, 상기 제3 삽입막 상의 제3 필링막과, 상기 제3 필링막 상에 제3 캡핑막을 포함하고, 상기 제4 트랜지스터는 제4 트렌치와, 상기 제4 트렌치 내의 제4 게이트 절연막과, 상기 제4 게이트 절연막 상에 상기 제4 게이트 절연막과 접하는 제4 하부 TiN막과, 상기 제4 하부 TiN막 상의 제4 삽입막과, 상기 제4 삽입막 상의 제4 필링막과, 상기 제4 필링막 상에 제4 캡핑막을 포함하고, 상기 제1 캡핑막의 두께는 상기 제2 캡핑막의 두께보다 두껍고, 상기 제2 캡핑막의 두께는 상기 제3 캡핑막의 두께보다 두껍고, 상기 제3 캡핑막의 두께는 상기 제4 캡핑막의 두께보다 두껍다.
상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 좁고, 상기 제2 트렌치의 폭은 상기 제3 트렌치의 폭보다 좁고, 상기 제4 트렌치의 폭은 상기 제3 트렌치의 폭보다 좁을 수 있다.
상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께보다 얇고, 상기 제2 일함수 조절막의 두께는 상기 제3 일함수 조절막의 두께보다 얇을 수 있다.
상기 제1 및 제2 트랜지스터는 PMOS 트랜지스터이고, 상기 제3 및 제4 트랜지스터는 NMOS 트랜지스터일 수 있다.
상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 낮을 수 있다.
상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 높을 수 있다.
상기 제3 및 제4 필링막은 각각 제1 폭을 가지는 상부와, 상기 상부에서 아래로 연장되고, 상기 제1 폭보다 작은 제2 폭을 가지는 하부로서, 상기 제1 및 제2 폭은 서로 불연속적인 하부를 포함할 수 있다.
상기 제3 및 제4 하부 TiN막은 각각 상기 제3 필링막의 하부 및 상기 제4 필링막의 하부와 오버랩될 수 있다.
상기 기판은 제5 영역을 포함하고, 상기 제5 영역에 형성된 제5 트랜지스터를 더 포함하고, 상기 제5 트랜지스터는 제5 트렌치와, 상기 제5 트렌치 내의 제5 게이트 절연막과, 상기 제5 게이트 절연막 상에 상기 제5 게이트 절연막과 접하는 제5 하부 TiN막과, 상기 제5 하부 TiN막 상의 제5 삽입막과, 상기 제5 삽입막 상의 제5 필링막과, 상기 제5 필링막 상에 제5 캡핑막을 포함하고, 상기 제5 트렌치의 폭은 상기 제4 트렌치의 폭보다 넓고, 상기 제1 내지 제4 하부 TiN막은 각각 제1 내지 제4 캡핑막의 하면과 접하지 않되, 상기 제5 하부 TiN막은 상기 제5 캡핑막의 하면과 접할 수 있다.
상기 제5 캡핑막의 두께는 상기 제4 캡핑막의 두께보다 작을 수 있다.
상기 제5 캡핑막의 두께는 상기 제4 캡핑막의 두께보다 클 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역 내지 제4 영역을 포함하는 기판 및 상기 제1 영역 내지 상기 제4 영역에 각각 형성된 제1 내지 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터는 제1 트렌치와, 상기 제1 트렌치 내의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막을 포함하고, 상기 제2 트랜지스터는 제2 트렌치와, 상기 제2 트렌치 내의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막을 포함하고, 상기 제3 트랜지스터는 제3 트렌치와, 상기 제3 트렌치 내의 제3 게이트 절연막과, 상기 제3 게이트 절연막 상에 상기 제3 게이트 절연막과 접하는 제3 하부 TiN막과, 상기 제3 하부 TiN막 상의 제3 일함수 조절막과, 상기 제3 일함수 조절막 상의 제3 삽입막과, 상기 제3 삽입막 상의 제3 필링막을 포함하고, 상기 제4 트랜지스터는 제4 트렌치와, 상기 제4 트렌치 내의 제4 게이트 절연막과, 상기 제4 게이트 절연막 상에 상기 제4 게이트 절연막과 접하는 제4 하부 TiN막과, 상기 제4 하부 TiN막 상의 제4 삽입막과, 상기 제4 삽입막 상의 제4 필링막을 포함하고, 상기 제1 필링막의 상면의 높이는 상기 제2 필링막의 상면의 높이보다 낮고, 상기 제2 필링막의 상면의 높이는 상기 제3 필링막의 상면의 높이보다 낮고, 상기 제3 필링막의 상면의 높이는 상기 제4 필링막의 상면의 높이보다 낮다.
여기서, 상기 제1 내지 제4 트렌치의 측벽을 각각 형성하는 제1 내지 제4 게이트 스페이서를 더 포함할 수 있다.
상기 제1 내지 제4 필링막은 각각 상기 제1 내지 제4 트렌치의 일부를 채우고, 상기 제1 내지 제4 트렌치를 완전히 채우는 제1 내지 제4 캡핑막을 포함할 수 있다.
상기 제1 캡핑막의 두께는 상기 제2 캡핑막의 두께보다 크고, 상기 제2 캡핑막의 두께는 상기 제3 캡핑막의 두께보다 크고, 상기 제3 캡핑막의 두께는 상기 제4 캡핑막의 두께보다 클 수 있다.
상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 작고, 상기 제2 트렌치의 폭은 상기 제3 트렌치의 폭보다 작고, 상기 제3 트렌치의 폭은 상기 제4 트렌치의 폭보다 작을 수 있다.
여기서, 상기 제1 내지 제4 트렌치의 각각의 측면에 형성되는 제1 내지 제4 소스/드레인과,
상기 제1 내지 제4 소스/드레인과 전기적으로 연결되고, 상기 제1 내지 제4 게이트 스페이서와 접하는 자가 정렬 컨택(Self Aligned Contact, SAC)을 더 포함할 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 제4 필링막의 형상을 세부적으로 설명하기 위한 단면도이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치의 게이트 전극의 높이를 설명하기 위한 그래프이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 도 12의 A - A, B - B, C - C 및 D - D를 따라서 절단한 단면도이다.
도 14는 도 12의 E - E로 자른 단면도이다.
도 15는 도 12의 F - F로 자른 단면도이다.
도 16은 도 12의 G - G로 자른 단면도이다.
도 17은 도 12의 H - H로 자른 단면도이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 20은 도 12의 반도체 장치의 레이아웃도이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 2는 도 1의 제4 필링막의 형상을 세부적으로 설명하기 위한 단면도이다. 도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치의 게이트 전극의 높이를 설명하기 위한 그래프이다.
도 1 내지 도 3을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100) 상에 형성된 제1 내지 제4 트랜지스터(101, 201, 301, 401)를 포함할 수 있다.
기판(100)은 제1 내지 제4 영역(I, II, III, IV)을 포함할 수 있다. 제1 내지 제4 영역(I, II, III, IV)은 서로 분리된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 도 1에 도시된 제1 내지 제4 영역(I, II, III, IV)의 절단 방향은 모두 동일할 수도 있고, 서로 다를 수도 있다.
제1 내지 제4 영역(I, II, III, IV)은 서로 동일한 기능을 하는 부분 즉, 로직 영역, 또는 I/O 영역에 포함될 수 있다. 또는, 제1 내지 제4 영역(I, II, III, IV)은 각각 서로 다른 기능을 하는 부분, 즉, 로직 영역, SRAM 영역, 또는 I/O 영역 중의 하나의 영역에 포함될 수도 있다.
도 1을 이용하여 설명하는 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 영역(I, II, III, IV) 중 제1 및 제2 영역(I, II)은 PMOS가 형성될 수 있고, 제1 내지 제4 영역(I, II, III, IV) 중 제3 및 제4 영역(III, IV)은 NMOS가 형성될 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이 후의 설명에서, 설명의 편의성을 위해, 기판(100)은 실리콘을 포함하는 기판인 것으로 설명한다.
제1 트랜지스터(101)는 제1 영역(I)에 형성되고, 제2 트랜지스터(201)는 제2 영역(II)에 형성되고, 제3 트랜지스터(301)는 제3 영역(III)에 형성되고, 제4 트랜지스터(401)는 제4 영역(IV)에 형성될 수 있다.
제1 내지 제4 영역(I, II, III, IV) 중 제1 및 제2 영역(I, II)은 PMOS가 형성되는 영역이므로 제1 및 제2 트랜지스터(101, 201)는 p형 트랜지스터일 수 있고, 제1 내지 제4 영역(I, II, III, IV) 중 제3 및 제4 영역(III, IV)은 NMOS가 형성되는 영역이므로 제3 및 제4 트랜지스터(301, 401)는 n형 트랜지스터일 수 있다.
제1 트랜지스터(101)는 제1 게이트 절연막(130)과, 제1 게이트 전극 구조체(120)와, 제1 게이트 스페이서(140)와 제1 소스/드레인(160)을 포함할 수 있다.
제2 트랜지스터(201)는 제2 게이트 절연막(230)과, 제2 게이트 전극 구조체(220)와, 제2 게이트 스페이서(240)와 제2 소스/드레인(260)을 포함할 수 있다.
제3 트랜지스터(301)는 제3 게이트 절연막(330)과, 제3 게이트 전극 구조체(320)와, 제3 게이트 스페이서(340)와 제3 소스/드레인(360)을 포함할 수 있다.
제4 트랜지스터(401)는 제4 게이트 절연막(430)과, 제4 게이트 전극 구조체(420)와, 제4 게이트 스페이서(440)와 제4 소스/드레인(460)을 포함할 수 있다.
각각의 제1 내지 제4 트랜지스터(101, 201, 301, 401)에 포함된 구성 요소는 이하에서 설명한다.
층간 절연막(190)은 제1 내지 제4 영역(I, II, III, IV)의 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 포함할 수 있다.
제1 내지 제4 트렌치(140t, 240t, 340t, 440t)는 제1 내지 제4 영역(I, II, III, IV)에 대응되어 형성될 수 있다. 즉, 제1 트렌치(140t)는 제1 영역(I)의 기판(100) 상에 형성되고, 제2 트렌치(240t)는 제2 영역(II)의 기판(100) 상에 형성되고, 제3 트렌치(340t)는 제3 영역(III)의 기판(100) 상에 형성되고, 제4 트렌치(440t)는 제4 영역(IV)의 기판(100) 상에 형성될 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(140)는 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 트렌치(140t)를 정의할 수 있다. 제1 트렌치(140t)는 예를 들어, 제1 게이트 스페이서(140)를 트렌치의 측벽으로 하고, 기판(100)의 상면을 트렌치의 바닥면으로 할 수 있다.
제2 트렌치(240t)를 정의하는 제2 게이트 스페이서(240)는 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제3 트렌치(340t)를 정의하는 제3 게이트 스페이서(340)는 제3 영역(III)의 기판(100) 상에 형성될 수 있다. 제4 트렌치(440t)를 정의하는 제4 게이트 스페이서(440)는 제4 영역(IV)의 기판(100) 상에 형성될 수 있다.
각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 각각 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)가 복수의 막일 경우, 각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)에 포함된 막 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다.
또한, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)가 복수의 막일 경우, 각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)에 포함된 막 중 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다.
경우에 따라, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 트렌치(140t) 내지 제4 트렌치(440t)는 각각 제1 폭(W1) 내지 제4 폭(W4)을 가질 수 있다. 즉, 제1 트렌치(140t)는 제1 폭(W1)을 가지고, 제2 트렌치(240t)는 제2 폭(W2)을 가지고, 제3 트렌치(340t)는 제3 폭(W3)을 가지고, 제4 트렌치(440t)는 제4 폭(W4)을 가질 수 있다.
제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다. 제2 폭(W2)은 제3 폭(W3)보다 작을 수 있다. 제3 폭(W3)은 제4 폭(W4)보다 작을 수 있다. 즉, 제1 폭(W1) 내지 제4 폭(W4)은 점차 커질 수 있다.
제1 폭(W1) 내지 제4 폭(W4)은 각각 제1 트렌치(140t) 내지 제4 트렌치(440t) 내부의 게이트 전극 구조체(120, 220, 320, 420)의 임계 치수(critical dimension)와 관련있을 수 있다. 즉, 게이트 전극 구조체(120, 220, 320, 420)의 임계 치수가 클수록 제1 트렌치(140t) 내지 제4 트렌치(440t)의 제1 폭(W1) 내지 제4 폭(W4)이 커질 수 있다.
제1 게이트 절연막(130)은 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 계면막(interfacial layer)(131)과 제1 고유전율 절연막(132)을 포함할 수 있다.
제1 계면막(131)은 기판(100) 상에 형성될 수 있다. 제1 계면막(131)은 제1 트렌치(140t)의 바닥면에 형성될 수 있다.
제1 고유전율 절연막(132)은 제1 계면막(131) 상에 형성될 수 있다. 제1 고유전율 절연막(132)은 제1 트렌치(140t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제2 게이트 절연막(230)은 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제2 계면막(231)과 제2 고유전율 절연막(232)을 포함할 수 있다.
제2 계면막(231)은 기판(100) 상에 형성될 수 있다. 제2 계면막(231)은 제2 트렌치(240t)의 바닥면에 형성될 수 있다.
제2 고유전율 절연막(232)은 제2 계면막(231) 상에 형성될 수 있다. 제2 고유전율 절연막(232)은 제2 트렌치(240t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제3 게이트 절연막(330)은 제3 영역(III)의 기판(100) 상에 형성될 수 있다. 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 게이트 절연막(330)은 제3 계면막(331)과 제3 고유전율 절연막(332)을 포함할 수 있다.
제3 계면막(331)은 기판(100) 상에 형성될 수 있다. 제3 계면막(331)은 제3 트렌치(340t)의 바닥면에 형성될 수 있다.
제3 고유전율 절연막(332)은 제3 계면막(331) 상에 형성될 수 있다. 제3 고유전율 절연막(332)은 제3 트렌치(340t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제4 게이트 절연막(430)은 제4 영역(IV)의 기판(100) 상에 형성될 수 있다. 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 게이트 절연막(430)은 제4 계면막(431)과 제4 고유전율 절연막(432)을 포함할 수 있다.
제4 계면막(431)은 기판(100) 상에 형성될 수 있다. 제4 계면막(431)은 제4 트렌치(440t)의 바닥면에 형성될 수 있다.
제4 고유전율 절연막(432)은 제4 계면막(431) 상에 형성될 수 있다. 제4 고유전율 절연막(432)은 제4 트렌치(440t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제1 내지 제4 계면막(131, 231, 331, 431)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 내지 제4 계면막(131, 231, 331, 431)을 형성하는 방법에 따라, 제1 내지 제4 계면막(131, 231, 331, 431)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에도 형성될 수 있다.
각각의 제1 내지 제4 계면막(131, 231, 331, 431)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 기판(100)의 종류 또는 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)의 종류 등에 따라, 제1 내지 제4 계면막(131, 231, 331, 431)은 다른 물질을 포함할 수 있음은 물론이다.
제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 산화물을 중심으로 설명하였지만, 이와 달이, 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 전극 구조체(120)는 제1 트렌치(140t)의 일부를 채울 수 있다.
제1 게이트 전극 구조체(120)는 제1 하부 TiN막(121)과, 제1 식각 방지막(122)과, 제1 일함수 조절막(123)과, 제1 삽입막(124)과, 제1 필링막(125)을 포함할 수 있다.
제1 하부 TiN막(121)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 TiN막(121)은 제1 게이트 절연막(130)과 접촉할 수 있다.
제1 하부 TiN막(121)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 하부 TiN막(121)은 제1 게이트 절연막(130)의 상면의 프로파일을 따라 형성될 수 있다.
제1 하부 TiN막(121)은 제1 트렌치(140t)의 바닥면의 전부와 측벽의 일부만을 따라 형성될 수 있다. 즉, 제1 트렌치(140t)의 측벽에 형성된 제1 게이트 절연막(130)의 일부는 제1 하부 TiN막(121)에 의해서 덮히지 않고 노출될 수 있다. 구체적으로, 제1 트렌치(140t)의 바닥면과 측벽의 하부를 따라 형성된 제1 게이트 절연막(130)의 상면은 일체의 제1 하부 TiN막(121)에 의해서 덮히지만, 제1 트렌치(140t)의 측벽의 상부에 형성된 제1 게이트 절연막(130)의 상면의 일부는 제1 하부 TiN막(121)에 의해서 덮히지 않을 수 있다.
제1 식각 방지막(122)은 제1 하부 TiN막(121) 상에 형성될 수 있다. 제1 식각 방지막(122)은 제1 게이트 절연막(130)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 식각 방지막(122)은 제1 하부 TiN막(121)의 프로파일을 따라 형성될 수 있다. 제1 식각 방지막(122)도 제1 하부 TiN막(121)과 같이 제1 트렌치(140t)의 측벽의 상부를 따라 형성된 제1 게이트 절연막(130)의 상면을 노출시킬 수 있다.
제1 일함수 조절막(123)은 제1 식각 방지막(122) 상에 형성될 수 있다. 제1 일함수 조절막(123)은 제1 식각 방지막(122)과 접촉할 수 있다. 제1 일함수 조절막(123)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 일함수 조절막(123)은 제1 식각 방지막(122)의 프로파일을 따라 형성될 수 있다.
제1 일함수 조절막(123)도 제1 하부 TiN막(121) 및 제1 식각 방지막(122)과 같이 제1 트렌치(140t)의 측벽의 상부를 따라 형성된 제1 게이트 절연막(130)을 노출시킬 수 있다. 제1 일함수 조절막(123)은 제1 두께(t1)를 가질 수 있다.
제1 삽입막(124)은 제1 일함수 조절막(123) 상에 형성될 수 있다. 제1 삽입막(124)은 제1 일함수 조절막(123)과 접할 수 있다.
제1 삽입막(124)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 삽입막(124)은 제1 일함수 조절막(123)의 프로파일을 따라 형성될 수 있다.
정확하게는 제1 삽입막(124)은 제1 하부 TiN막(121), 제1 식각 방지막(122) 및 제1 일함수 조절막(123) 상에 형성될 수 있다. 제1 삽입막(124)은 제1 하부 TiN막(121), 제1 식각 방지막(122) 및 제1 일함수 조절막(123)에 의해서 노출된 제1 게이트 절연막(130)의 상면과 접할 수 있다.
제1 삽입막(124)은 제1 게이트 절연막(130), 제1 하부 TiN막(121), 제1 식각 방지막(122) 및 제1 일함수 조절막(123)의 상면의 프로파일을 따라 형성된다. 다만, 제1 일함수 조절막(123)에 의해서 형성된 리세스는 채우되, 상면에 완전히 채워지지 않은 제1 트렌치(140t)를 형성할 수 있다.
제1 필링막(125)은 제1 삽입막(124) 상에 형성될 수 있다. 제1 필링막(125)은 제1 하부 TiN막(121), 제1 식각 방지막(122), 제1 일함수 조절막(123) 및 제1 삽입막(124)이 형성되고 남은 제1 트렌치(140t)의 일부를 채울 수 있다.
제2 게이트 전극 구조체(220)는 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 게이트 전극 구조체(220)는 제2 트렌치(240t)를 채울 수 있다.
제2 게이트 전극 구조체(220)는 제2 하부 TiN막(221)과, 제2 식각 방지막(222)과, 제2 일함수 조절막(223)과, 제2 삽입막(224)과, 제2 필링막(225)을 포함할 수 있다.
제2 하부 TiN막(221)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 하부 TiN막(221)은 제2 게이트 절연막(230)과 접촉할 수 있다.
제2 하부 TiN막(221)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 하부 TiN막(221)은 제2 게이트 절연막(230)의 상면의 프로파일을 따라 형성될 수 있다.
제2 하부 TiN막(221)은 제2 트렌치(240t)의 바닥면의 전부와 측벽의 일부만을 따라 형성될 수 있다. 즉, 제2 트렌치(240t)의 측벽에 형성된 제2 게이트 절연막(230)의 일부는 제2 하부 TiN막(221)에 의해서 덮히지 않고 노출될 수 있다. 구체적으로, 제2 트렌치(240t)의 바닥면과 측벽의 하부를 따라 형성된 제2 게이트 절연막(230)의 상면은 일체의 제2 하부 TiN막(221)에 의해서 덮히지만, 제2 트렌치(240t)의 측벽의 상부에 형성된 제2 게이트 절연막(230)의 상면의 일부는 제2 하부 TiN막(221)에 의해서 덮히지 않을 수 있다.
제2 식각 방지막(222)은 제2 하부 TiN막(221) 상에 형성될 수 있다. 제2 식각 방지막(222)은 제2 게이트 절연막(230)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 식각 방지막(222)은 제2 하부 TiN막(221)의 프로파일을 따라 형성될 수 있다. 제2 식각 방지막(222)도 제2 하부 TiN막(221)과 같이 제2 트렌치(240t)의 측벽의 상부를 따라 형성된 제2 게이트 절연막(230)의 상면을 노출시킬 수 있다.
제2 일함수 조절막(223)은 제2 식각 방지막(222) 상에 형성될 수 있다. 제2 일함수 조절막(223)은 제2 식각 방지막(222)과 접촉할 수 있다. 제2 일함수 조절막(223)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 일함수 조절막(223)은 제2 식각 방지막(222)의 프로파일을 따라 형성될 수 있다.
제2 일함수 조절막(223)도 제2 하부 TiN막(221) 및 제2 식각 방지막(222)과 같이 제2 트렌치(240t)의 측벽의 상부를 따라 형성된 제2 게이트 절연막(230)을 노출시킬 수 있다. 제2 일함수 조절막(223)은 제2 두께(t2)를 가질 수 있다.
제2 삽입막(224)은 제2 일함수 조절막(223) 상에 형성될 수 있다. 제2 삽입막(224)은 제2 일함수 조절막(223)과 접할 수 있다.
제2 삽입막(224)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 삽입막(224)은 제2 일함수 조절막(223)의 프로파일을 따라 형성될 수 있다.
정확하게는 제2 삽입막(224)은 제2 하부 TiN막(221), 제2 식각 방지막(222) 및 제2 일함수 조절막(223) 상에 형성될 수 있다. 제2 삽입막(224)은 제2 하부 TiN막(221), 제2 식각 방지막(222) 및 제2 일함수 조절막(223)에 의해서 노출된 제2 게이트 절연막(230)의 상면과 접할 수 있다.
제2 삽입막(224)은 제2 게이트 절연막(230), 제2 하부 TiN막(221), 제2 식각 방지막(222) 및 제2 일함수 조절막(223)의 상면의 프로파일을 따라 형성된다. 다만, 제2 일함수 조절막(223)에 의해서 형성된 리세스는 채우되, 상면에 완전히 채워지지 않은 제2 트렌치(240t)를 형성할 수 있다.
제2 필링막(225)은 제2 삽입막(224) 상에 형성될 수 있다. 제2 필링막(225)은 제2 하부 TiN막(221), 제2 식각 방지막(222), 제2 일함수 조절막(223) 및 제2 삽입막(224)이 형성되고 남은 제2 트렌치(240t)의 일부를 채울 수 있다.
제3 게이트 전극 구조체(320)는 제3 게이트 절연막(330) 상에 형성될 수 있다. 제3 게이트 전극 구조체(320)는 제3 트렌치(340t)를 채울 수 있다.
제3 게이트 전극 구조체(320)는 제3 하부 TiN막(321)과, 제3 식각 방지막(322)과, 제3 일함수 조절막(323)과, 제3 삽입막(324)과, 제3 필링막(325)을 포함할 수 있다.
제3 하부 TiN막(321)은 제3 게이트 절연막(330) 상에 형성될 수 있다. 제3 하부 TiN막(321)은 제3 게이트 절연막(330)과 접촉할 수 있다.
제3 하부 TiN막(321)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 하부 TiN막(321)은 제3 게이트 절연막(330)의 상면의 프로파일을 따라 형성될 수 있다.
제3 하부 TiN막(321)은 제3 트렌치(340t)의 바닥면의 전부와 측벽의 일부만을 따라 형성될 수 있다. 즉, 제3 트렌치(340t)의 측벽에 형성된 제3 게이트 절연막(330)의 일부는 제3 하부 TiN막(321)에 의해서 덮히지 않고 노출될 수 있다. 구체적으로, 제3 트렌치(340t)의 바닥면과 측벽의 하부를 따라 형성된 제3 게이트 절연막(330)의 상면은 일체의 제3 하부 TiN막(321)에 의해서 덮히지만, 제3 트렌치(340t)의 측벽의 상부에 형성된 제3 게이트 절연막(330)의 상면의 일부는 제3 하부 TiN막(321)에 의해서 덮히지 않을 수 있다.
제3 식각 방지막(322)은 제3 하부 TiN막(321) 상에 형성될 수 있다. 제3 식각 방지막(322)은 제3 게이트 절연막(330)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 식각 방지막(322)은 제3 하부 TiN막(321)의 프로파일을 따라 형성될 수 있다. 제3 식각 방지막(322)도 제3 하부 TiN막(321)과 같이 제3 트렌치(340t)의 측벽의 상부를 따라 형성된 제3 게이트 절연막(330)의 상면을 노출시킬 수 있다.
제3 일함수 조절막(323)은 제3 식각 방지막(322) 상에 형성될 수 있다. 제3 일함수 조절막(323)은 제3 식각 방지막(322)과 접촉할 수 있다. 제3 일함수 조절막(323)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 일함수 조절막(323)은 제3 식각 방지막(322)의 프로파일을 따라 형성될 수 있다.
제3 일함수 조절막(323)도 제3 하부 TiN막(321) 및 제3 식각 방지막(322)과 같이 제3 트렌치(340t)의 측벽의 상부를 따라 형성된 제3 게이트 절연막(330)을 노출시킬 수 있다. 제3 일함수 조절막(323)은 제3 두께(t3)를 가질 수 있다.
제3 삽입막(324)은 제3 일함수 조절막(323) 상에 형성될 수 있다. 제3 삽입막(324)은 제3 일함수 조절막(323)과 접할 수 있다.
제3 삽입막(324)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 삽입막(324)은 제3 일함수 조절막(323)의 프로파일을 따라 형성될 수 있다.
정확하게는 제3 삽입막(324)은 제3 하부 TiN막(321), 제3 식각 방지막(322) 및 제3 일함수 조절막(323) 상에 형성될 수 있다. 제3 삽입막(324)은 제3 하부 TiN막(321), 제3 식각 방지막(322) 및 제3 일함수 조절막(323)에 의해서 노출된 제3 게이트 절연막(330)의 상면과 접할 수 있다.
제3 삽입막(324)은 제3 게이트 절연막(330), 제3 하부 TiN막(321), 제3 식각 방지막(322) 및 제3 일함수 조절막(323)의 상면의 프로파일을 따라 형성된다. 다만, 제3 일함수 조절막(323)에 의해서 형성된 리세스의 일부를 채우고, 상면에 완전히 채워지지 않은 제3 트렌치(340t)를 형성할 수 있다. 단, 이에 제한되는 것은 아니고, 상기 제3 일함수 조절막(323)에 의해서 형성된 리세스를 완전히 채울 수도 있다.
제3 필링막(325)은 제3 삽입막(324) 상에 형성될 수 있다. 제3 필링막(325)은 제3 하부 TiN막(321), 제3 식각 방지막(322), 제3 일함수 조절막(323) 및 제3 삽입막(324)이 형성되고 남은 제3 트렌치(340t)의 일부를 채울 수 있다.
제4 게이트 전극 구조체(420)는 제4 게이트 절연막(430) 상에 형성될 수 있다. 제4 게이트 전극 구조체(420)는 제4 트렌치(440t)를 채울 수 있다.
제4 게이트 전극 구조체(420)는 제4 하부 TiN막(421)과, 제4 식각 방지막(422)과, 제4 일함수 조절막(423)과, 제4 삽입막(424)과, 제4 필링막(425)을 포함할 수 있다.
제4 하부 TiN막(421)은 제4 게이트 절연막(430) 상에 형성될 수 있다. 제4 하부 TiN막(421)은 제4 게이트 절연막(430)과 접촉할 수 있다.
제4 하부 TiN막(421)은 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 하부 TiN막(421)은 제4 게이트 절연막(430)의 상면의 프로파일을 따라 형성될 수 있다.
제4 하부 TiN막(421)은 제4 트렌치(440t)의 바닥면의 전부와 측벽의 일부만을 따라 형성될 수 있다. 즉, 제4 트렌치(440t)의 측벽에 형성된 제4 게이트 절연막(430)의 일부는 제4 하부 TiN막(421)에 의해서 덮히지 않고 노출될 수 있다. 구체적으로, 제4 트렌치(440t)의 바닥면과 측벽의 하부를 따라 형성된 제4 게이트 절연막(430)의 상면은 일체의 제4 하부 TiN막(421)에 의해서 덮히지만, 제4 트렌치(440t)의 측벽의 상부에 형성된 제4 게이트 절연막(430)의 상면의 일부는 제4 하부 TiN막(421)에 의해서 덮히지 않을 수 있다.
제4 식각 방지막(422)은 제4 하부 TiN막(421) 상에 형성될 수 있다. 제4 식각 방지막(422)은 제4 게이트 절연막(430)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 식각 방지막(422)은 제4 하부 TiN막(421)의 프로파일을 따라 형성될 수 있다. 제4 식각 방지막(422)도 제4 하부 TiN막(421)과 같이 제4 트렌치(440t)의 측벽의 상부를 따라 형성된 제4 게이트 절연막(430)의 상면을 노출시킬 수 있다.
제4 삽입막(424)은 제4 식각 방지막(422) 상에 형성될 수 있다. 제4 삽입막(424)은 제4 식각 방지막(422)과 접할 수 있다. 즉, 제4 트렌치(440t)에는 일함수 조절막이 형성되지 않을 수 있다.
제4 삽입막(424)은 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 삽입막(424)은 제4 식각 방지막(422)의 프로파일을 따라 형성될 수 있다.
정확하게는 제4 삽입막(424)은 제4 하부 TiN막(421) 및 제4 식각 방지막(422) 상에 형성될 수 있다. 제4 삽입막(424)은 제4 하부 TiN막(421) 및 제4 식각 방지막(422)에 의해서 노출된 제4 게이트 절연막(430)의 상면과 접할 수 있다.
제4 삽입막(424)은 제4 게이트 절연막(430), 제4 하부 TiN막(421) 및 제4 식각 방지막(422)의 상면의 프로파일을 따라 형성된다. 다만, 제4 식각 방지막(422)에 의해서 형성된 리세스의 일부를 채우고, 상면에 완전히 채워지지 않은 제4 트렌치(440t)를 형성할 수 있다. 단, 이에 제한되는 것은 아니고, 상기 제4 식각 방지막(422)에 의해서 형성된 리세스를 완전히 채울 수도 있다.
제4 필링막(425)은 제4 삽입막(424) 상에 형성될 수 있다. 제4 필링막(425)은 제4 하부 TiN막(421), 제4 식각 방지막(422) 및 제4 삽입막(424)이 형성되고 남은 제4 트렌치(440t)의 일부를 채울 수 있다.
제1 내지 제4 하부 TiN막(121, 221, 321, 421)은 TiN를 포함할 수 있다.
제1 내지 제4 식각 방지막(122, 222, 322, 422)은 동일한 물질을 포함할 수 있다. 좀 더 구체적으로, 제1 내지 제4 식각 방지막(122, 222, 322, 422)은 동일한 물질로 형성된 막일 수 있다.
제1 내지 제4 식각 방지막(122, 222, 322, 422)은 예를 들어, TaN를 포함할 수 있다. 제1 내지 제4 식각 방지막(122, 222, 322, 422)은 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
예를 들어, 각각의 제1 내지 제4 식각 방지막(122, 222, 322, 422)의 두께는 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다.
제1 내지 제3 일함수 조절막(123, 223, 323)은 동일한 물질을 포함할 수 있다. 좀 더 구체적으로, 제1 내지 제3 일함수 조절막(123, 223, 323)은 동일한 물질로 형성된 막일 수 있다.
제1 내지 제3 일함수 조절막(123, 223, 323)은 예를 들어, TiN를 포함할 수 있다.
제1 일함수 조절막(123)의 제1 두께(t1)는 제2 일함수 조절막(223)의 제2 두께(t2)보다 클 수 있다. 제2 일함수 조절막(223)의 제2 두께(t2)는 제3 일함수 조절막(323)의 제3 두께(t3)보다 클 수 있다. 즉, 제1 일함수 조절막(123) 내지 제3 일함수 조절막(323)은 점차 얇아질 수 있다.
제1 내지 제4 삽입막(124, 224, 324, 424)은 동일한 물질을 포함할 수 있다. 좀 더 구체적으로, 제1 내지 제4 삽입막(124, 224, 324, 424)은 동일한 물질로 형성된 막일 수 있다.
제1 내지 제4 삽입막(124, 224, 324, 424)은 예를 들어, Ti, TiAl, TiAlN, TiAlC, TiAlCN 중 하나를 포함할 수 있다. 제1 내지 제4 삽입막(124, 224, 324, 424)은 동일 레벨에서 형성될 수 있다.
예를 들어, 각각의 제1 내지 제4 삽입막(124, 224, 324, 424)의 두께는 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 삽입막(124, 224, 324, 424)은 TiAl를 포함하는 막으로 설명한다.
제1 내지 제4 필링막(125, 225, 325, 425)은 동일한 물질을 포함할 수 있다. 제1 내지 제4 필링막(125, 225, 325, 425)은 예를 들어, W, Al, Co, Cu, Ru, Ni, Pt, Ni-Pt, TiN 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극 구조체(120)의 상면은 제1 필링막(125) 및 제1 삽입막(124)의 상면을 포함할 수 있다. 제2 게이트 전극 구조체(220)의 상면은 제2 필링막(225) 및 제2 삽입막(224)의 상면을 포함할 수 있다. 제3 게이트 전극 구조체(320)의 상면은 제3 필링막(325) 및 제3 삽입막(324)의 상면을 포함할 수 있다. 제4 게이트 전극 구조체(420)의 상면은 제4 필링막(425) 및 제4 삽입막(424)의 상면을 포함할 수 있다.
제1 게이트 전극 구조체(120)의 상면은 제2 게이트 전극 구조체(220)의 상면보다 낮을 수 있다. 제2 게이트 전극 구조체(220)의 상면은 제3 게이트 전극 구조체(320)의 상면보다 낮을 수 있다. 제3 게이트 전극 구조체(320)의 상면은 제4 게이트 전극 구조체(420)의 상면보다 낮을 수 있다.
제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)의 상면이 점차 높아지는 것은 제조 공정 중 식각 공정에 의할 수 있다. 이를, 추후에 설명한다.
제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)는 제1 트렌치(140t) 내지 제4 트렌치(440t)를 완전히 채우지 않을 수 있다. 제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420) 상에는 각각 제1 캡핑막(150) 내지 제4 캡핑막(450)이 형성될 수 있다.
구체적으로, 제1 캡핑막(150)은 제1 게이트 전극 구조체(120) 및 제1 게이트 절연막(130) 상에 형성될 수 있다. 제2 캡핑막(250)은 제2 게이트 전극 구조체(220) 및 제2 게이트 절연막(230) 상에 형성될 수 있다. 제3 캡핑막(350)은 제3 게이트 전극 구조체(320) 및 제3 게이트 절연막(330) 상에 형성될 수 있다. 제4 캡핑막(450)은 제4 게이트 전극 구조체(420) 및 제4 게이트 절연막(430) 상에 형성될 수 있다.
제1 트렌치(140t)는 제1 캡핑막(150)에 의해서 완전히 채워질 수 있다. 제2 트렌치(240t)는 제2 캡핑막(250)에 의해서 완전히 채워질 수 있다. 제3 트렌치(340t)는 제3 캡핑막(350)에 의해서 완전히 채워질 수 있다. 제4 트렌치(440t)는 제4 캡핑막(450)에 의해서 완전히 채워질 수 있다. 제1 캡핑막(150) 내지 제4 캡핑막(450)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 2를 참조하여, 도 1의 제4 필링막(425)의 형상을 세부적으로 설명한다. 도 1의 제4 필링막(425)은 제3 필링막(325)의 형상과 유사하여, 제3 필링막(325)의 설명은 생락한다.
제4 필링막(425)은 제4 상부 필링막(425a)과, 제4 하부 필링막(425b)을 포함할 수 있다. 제4 상부 필링막(425a)의 폭(d1)은 제4 하부 필링막(425b)의 폭(d2)보다 클 수 있다. 제4 상부 필링막(425a)의 폭(d1)과 제4 하부 필링막(425b)의 폭(d2)은 서로 불연속적이다. 즉, 제4 상부 필링막(425a)과 제4 하부 필링막(425b)의 경계는 폭의 변화가 불연속적일 수 있다. 이에 따라, 제4 필링막(425)은 T자 형상을 가질 수 있다. 상술하였듯이, 제3 필링막(325)도 T자 형상을 가질 수 있다.
이는, 제1 일함수 조절막(123) 및 제2 일함수 조절막(223)에 비해서, 제3 일함수 조절막(323)의 두께가 얇고, 제4 트렌치(440t)에는 아예 일함수 조절막이 형성되지 않기 때문에 발생하는 모양일 수 있다. 즉, 제1 일함수 조절막(123) 및 제2 일함수 조절막(223)에 의해서 형성되는 리세스가 좁은 제1 트렌치(140t) 및 제2 트렌치(240t)의 경우, 제1 삽입막(124) 및 제2 삽입막(224)이 상기 리세스를 모두 채움으로써 제1 필링막(125) 및 제2 필링막(225)의 하부가 평평하게 형성될 수 있다. 이에 반해, 제3 일함수 조절막(323) 및 제4 식각 방지막(422)에 의해서 형성되는 리세스가 넓은 제3 트렌치(340t) 및 제4 트렌치(440t)의 경우, 제3 삽입막(324) 및 제4 삽입막(424)이 상기 리세스를 모두 채우지 못하고, 제3 필링막(325) 및 제4 필링막(425)의 하부가 형성되는 T자형의 리세스를 형성할 수 있다. 이에 따라, 필링막들은 T자형이 될 수 있다.
제1 내지 제4 소스/드레인(160, 260, 360, 460)은 제1 내지 제4 게이트 전극 구조체(120, 220, 320, 420)에 인접하여 형성될 수 있다.
각각의 제1 내지 제4 소스/드레인(160, 260, 360, 460)은 기판(100) 내에 형성된 에피택셜층을 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 각각의 제1 내지 제4 소스/드레인(160, 260, 360, 460)은 기판(100)에 불순물을 주입하여 형성된 불순물 영역일 수도 있다.
또한, 각각의 제1 내지 제4 소스/드레인(160, 260, 360, 460)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된(elevated) 소스/드레인일 수도 있다.
제1 내지 제4 트랜지스터(101, 201, 301, 401)는 각각 동일한 두께의 제1 내지 제4 하부 TiN막(121, 221, 321, 421)을 포함할 수 있다. 제1 내지 제4 트랜지스터(101, 201, 301, 401)는 또한, 서로 다른 두께의 제1 내지 제3 일함수 조절막(123, 223, 323)을 포함하거나 아예 일함수 조절막을 포함하지 않을 수 있다.
제1 내지 제4 트랜지스터(101, 201, 301, 401)는 이를 통해서, 서로 다른 문턱 전압을 구현할 수 있다. 제1 내지 제4 영역(I, II, III, IV) 중 제1 및 제2 영역(I, II)은 PMOS가 형성되는 영역이므로 제1 및 제2 트랜지스터(101, 201)는 p형 트랜지스터일 수 있고, 제1 내지 제4 영역(I, II, III, IV) 중 제3 및 제4 영역(III, IV)은 NMOS가 형성되는 영역이므로 제3 및 제4 트랜지스터(301, 401)는 n형 트랜지스터일 수 있다.
구체적으로, 제1 트랜지스터(101)는 p형의 저전압 트랜지스터(Low Voltage Transistor)일 수 있다. 제2 트랜지스터(201)는 p형의 중전압 트랜지스터(Regular Voltage Transistor)일 수 있다. 제3 트랜지스터(301)는 n형의 중전압 트랜지스터(Regular Voltage Transistor)일 수 있다. 제4 트랜지스터(401)는 n형의 저전압 트랜지스터(Low Voltage Transistor)일 수 있다.
도 1 및 도 3을 참조하여, 제1 캡핑막(150) 및 제4 캡핑막(450)의 두께를 설명한다. 제1 캡핑막(150)의 두께(C1)는 제2 캡핑막(250)의 두께(C2)보다 두꺼울 수 있다. 제2 캡핑막(250)의 두께(C2)는 제3 캡핑막(350)의 두께(C3)보다 두꺼울 수 있다. 제3 캡핑막(350)의 두께(C3)는 제4 캡핑막(450)의 두께(C4)보다 두꺼울 수 있다.
제1 캡핑막(150) 내지 제4 캡핑막(450)의 두께(C1~C4)는 각각 제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)의 상면의 높이에 따라 달라질 수 있다. 즉, 제1 캡핑막(150) 내지 제4 캡핑막(450)의 상면의 높이는 평탄화 공정에 의해서 모두 동일할 수 있다. 이에 따라, 제1 캡핑막(150) 내지 제4 캡핑막(450)의 하면의 높이가 두께를 결정하게 된다. 제1 캡핑막(150) 내지 제4 캡핑막(450)의 하면은 제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)의 상면과 각각 접하므로 제1 캡핑막(150) 내지 제4 캡핑막(450)의 하면은 제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)의 상면의 높이에 따라 결정될 수 있다.
제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)의 상면의 높이는 제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)의 임계 치수(CD)에 따라 결정될 수 있다. 즉, 임계 치수가 변함에 따라, 제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)의 상면의 높이가 결정될 수 있다.
구체적으로 도 3에 나타나듯이, 제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)의 임계 치수(CD)에 따른 제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)의 상면의 높이는 개략적으로 위로 볼록한 2차 곡선의 형태일 수 있다.
상기 2차 곡선은 상승 영역(K1)과 하강 영역(K2)을 포함할 수 있다. 상승 영역(K1)은 임계 치수가 커질수록 게이트 전극 구조체의 높이가 높아지는 영역이고, 하강 영역(K2)은 임계 치수가 커질록 게이트 전극 구조체의 높이가 낮아지는 영역이다.
도 1의 제1 영역(I) 내지 제4 영역(Ⅳ)은 모두 상승 영역(K1)에 포함될 수 있다. 즉, 제1 폭(W1) 내지 제4 폭(W4)이 점차 커짐에 따라서, 제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)의 상면의 높이는 점차 높아질 수 있다. 즉, 제1 캡핑막(150) 내지 제4 캡핑막(450)의 두께(C1~C4)는 점차 작아질 수 있다.
도 1에는 도시되지 않았지만, 만일 도 3의 하강 영역(K2)에 속하는 폭을 가지는 영역이 있다면, 게이트 전극 구조체의 높이도 더 낮아지고, 이에 대응하는 캡핑막의 두께도 두꺼워질 수 있다.
이러한, 게이트 전극 구조체의 높이의 차이와, 캡핑막의 두께의 차이는 반도체 장치 제조 공정의 특성에 기인할 수 있다. 즉, 게이트 전극 구조체의 구조 및 마진 영역의 확보를 위해서 복수의 문턱 전압 영역을 가지는 하나의 장치를 제조하기 위해서는 증착 공정 및 식각 공정을 한번에 수행하여 각각의 영역의 기능을 다양하게 형성해야 한다. 만일 각각의 영역을 독립적으로 형성하는 경우 비용 및 시간의 손실이 매우 커질 수 있기 때문이다.
이러한 공정의 특성을 전제할 때, 게이트 전극 구조체의 폭이 큰 경우 즉, 임계 치수가 큰 경우 동일한 식각 공정에도 식각이 다른 영역에 비해서 상대적으로 덜 진행될 수 있다. 이를 통해서, 게이트 전극 구조체의 상면의 높이는 각각의 영역에서 서로 차이를 가질 수 있다. 또한, 이러한 게이트 전극 구조체의 상면의 높이의 차이에 따라서, 캡핑막의 두께도 차이가 생길 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 반도체 장치는 전체적으로 한번의 공정에 의해서 4개의 영역 혹은 그 이상의 영역이 서로 다른 다양한 문턱 전압을 가질 수 있는 장치를 제공할 수 있다. 이를 통해서, 비용 및 제조 시간의 낭비를 최소화하고, 성능의 구현을 완벽하게 이끌어낼 수 있다.
이하, 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 제1 필링막(125)의 상면 내지 제4 필링막(425)의 상면은 아래로 볼록할 수 있다. 이에 대응되는 제1 캡핑막(150) 내지 제4 캡핑막(450)의 하면은 제1 필링막(125)의 상면 내지 제4 필링막(425)의 상면의 프로파일을 따라서 아래로 볼록하게 형성될 수 있다.
구체적으로, 제1 필링막(125)의 상면은 아래로 볼록한 부분을 중심으로 제1 삽입막(124)과 접하는 부분으로 연장되는 부분은 점차 높아지는 형상일 수 있다. 제2 필링막(225)의 상면도 아래로 볼록한 부분을 중심으로 제2 삽입막(224)과 접하는 부분으로 연장되는 부분은 점차 높아지는 형상일 수 있다. 제3 필링막(325)의 상면도 아래로 볼록한 부분을 중심으로 제3 삽입막(324)과 접하는 부분으로 연장되는 부분은 점차 높아지는 형상일 수 있다. 제4 필링막(425)의 상면도 아래로 볼록한 부분을 중심으로 제4 삽입막(424)과 접하는 부분으로 연장되는 부분은 점차 높아지는 형상일 수 있다.
이는 제1 필링막(125) 내지 제4 필링막(425)을 식각하는 공정에 있어서, 식각율이 제1 삽입막(124) 내지 제4 삽입막(424)과 접하는 계면에서 멀어질수록 높아지는 것에 기인할 수 있다.
이하, 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 필링막(125) 내지 제4 필링막(425) 및 제1 삽입막(124) 내지 제4 삽입막(424)의 상면은 아래로 볼록할 수 있다.
즉, 게이트 전극 구조체의 식각 공정에서는 제1 필링막(125) 내지 제4 필링막(425)뿐만 아니라 제1 삽입막(124) 내지 제4 삽입막(424)을 모두 한번에 식각하기 때문에 제1 필링막(125) 내지 제4 필링막(425)의 상면뿐만 아니라 제1 삽입막(124) 내지 제4 삽입막(424)의 상면도 아래로 볼록할 수 있다.
구체적으로, 제1 필링막(125) 내지 제4 필링막(425) 및 제1 삽입막(124) 내지 제4 삽입막(424)의 상면은 아래로 볼록하고, 상기 아래로 볼록한 모양은 연속적일 수 있다. 즉, 제1 필링막(125) 내지 제4 필링막(425)의 상면은 제1 필링막(125) 내지 제4 필링막(425)의 아래로 볼록한 부분을 기준으로 각각 제1 삽입막(124) 내지 제4 삽입막(424)의 계면과 가까워질수록 높아질 수 있다. 또한, 제1 삽입막(124) 내지 제4 삽입막(424)의 상면은 제1 필링막(125) 내지 제4 필링막(425)과 접하는 부분에서 제1 고유전율 절연막(132) 내지 제4 고유전율 절연막(432)에 접하는 부분으로 가까워질수록 높아질 수 있다. 즉, 제1 삽입막(124) 내지 제4 삽입막(424)의 상면은 제1 필링막(125) 내지 제4 필링막(425)을 기준으로 양측으로 점차 높아질 수 있다.
이하, 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 필링막(125) 내지 제4 필링막(425)의 상면이 위로 볼록할 수 있다.
제1 삽입막(124) 내지 제4 삽입막(424)의 상면은 상술한 도 5와 동일할 수 있다. 즉, 제1 삽입막(124) 내지 제4 삽입막(424)의 상면은 제1 고유전율 절연막(132) 내지 제4 고유전율 절연막(432)에서부터 제1 필링막(125) 내지 제4 필링막(425)으로 가까워질수록 낮아질 수 있다.
제1 필링막(125)의 상면 내지 제4 필링막(425)의 상면은 위로 볼록한 부분을 중심으로 양측으로 갈수록 낮아질 수 있다. 즉, 제1 필링막(125)의 상면 내지 제4 필링막(425)의 상면은 제1 삽입막(124) 내지 제4 삽입막(424)과 접하는 부분과 가까워질수록 낮아질 수 있다.
이는, 식각공정에서 사용되는 식각제(etchant)의 종류에 따라 달라질 수 있다. 즉, 식각제가 제1 필링막(125) 내지 제4 필링막(425)에 대한 식각율이 제1 내지 제4 삽입막(424)의 계면에서 가까울수록 높아지는 특성이 있는 경우 도 6과 같은 형상이 나타날 수 있다.
이하, 도 7을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 게이트 전극 구조체(120a) 내지 제4 게이트 전극 구조체(420a)는 각각 제1 삽입막(124a) 내지 제4 삽입막(424a)을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 게이트 전극 구조체(120a) 내지 제4 게이트 전극 구조체(420a)의 제1 하부 TiN막(121) 내지 제4 하부 TiN막(421)과, 제1 식각 방지막(122) 내지 제4 식각 방지막(422)과, 제1 일함수 조절막(123) 내지 제3 일함수 조절막(323)의 상면은 빗면일 수 있다. 즉, 제1 하부 TiN막(121) 내지 제4 하부 TiN막(421)과, 제1 식각 방지막(122) 내지 제4 식각 방지막(422)과, 제1 일함수 조절막(123) 내지 제3 일함수 조절막(323)의 상면은 제1 트렌치(140t) 내지 제4 트렌치(440t)의 측벽에서 멀어질수록 낮아질 수 있다.
제1 삽입막(124a) 내지 제4 삽입막(424a)은 제1 하부 TiN막(121) 내지 제4 하부 TiN막(421)과, 제1 식각 방지막(122) 내지 제4 식각 방지막(422)과, 제1 일함수 조절막(123) 내지 제3 일함수 조절막(323)의 상면의 프로파일을 따라 형성될 수 있다. 이에 따라, 제1 삽입막(124a) 내지 제4 삽입막(424a)의 하면 및 상면의 일부는 빗면일 수 있다.
이는 제1 하부 TiN막(121) 내지 제4 하부 TiN막(421)과, 제1 식각 방지막(122) 내지 제4 식각 방지막(422)과, 제1 일함수 조절막(123) 내지 제3 일함수 조절막(323)을 식각하는 과정에서 식각율의 차이에 따라 기인할 수 있다.
이하, 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 게이트 전극 구조체(120a) 내지 제4 게이트 전극 구조체(420a)의 제1 필링막(125) 내지 제4 필링막(425) 및 제1 삽입막(124a) 내지 제4 삽입막(424a)은 도 5의 형상 특징 및 도 7의 형상 특징을 모두 포함할 수 있다.
즉, 제1 삽입막(124a) 내지 제4 삽입막(424a)은 제1 하부 TiN막(121) 내지 제4 하부 TiN막(421)과, 제1 식각 방지막(122) 내지 제4 식각 방지막(422)과, 제1 일함수 조절막(123) 내지 제3 일함수 조절막(323)의 빗면의 상면 상에 형성되고, 제1 필링막(125) 내지 제4 필링막(425) 및 제1 삽입막(124) 내지 제4 삽입막(424)의 상면은 아래로 볼록할 수 있다.
이하, 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 게이트 전극 구조체(120a) 내지 제4 게이트 전극 구조체(420a)의 제1 필링막(125) 내지 제4 필링막(425) 및 제1 삽입막(124a) 내지 제4 삽입막(424a)은 도 6의 형상 특징 및 도 7의 형상 특징을 모두 포함할 수 있다.
즉, 제1 삽입막(124a) 내지 제4 삽입막(424a)은 제1 하부 TiN막(121) 내지 제4 하부 TiN막(421)과, 제1 식각 방지막(122) 내지 제4 식각 방지막(422)과, 제1 일함수 조절막(123) 내지 제3 일함수 조절막(323)의 빗면의 상면 상에 형성되고, 제1 필링막(125) 내지 제4 필링막(425)은 위로 볼록하고, 제1 삽입막(124) 내지 제4 삽입막(424)의 상면은 아래로 볼록할 수 있다.
이하, 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 필링막(125) 내지 제4 필링막(425)과, 제1 삽입막(124) 내지 제4 삽입막(424)과, 제1 게이트 절연막(130a) 내지 제4 게이트 절연막(430a)의 상면은 아래로 볼록할 수 있다.
즉, 제1 게이트 절연막(130a) 내지 제4 게이트 절연막(430a) 중 제1 고유전율 절연막(132a) 내지 제4 고유전율 절연막(432a)이 제1 트렌치(140t) 내지 제4 트렌치(440t) 내에서 돌출될 수 있다. 즉, 제1 고유전율 절연막(132a) 내지 제4 고유전율 절연막(432a)의 상면의 최상부가 제1 필링막(125) 내지 제4 필링막(425) 및 제1 삽입막(124) 내지 제4 삽입막(424)의 상면의 최상부보다 높을 수 있다.
제1 고유전율 절연막(132a) 내지 제4 고유전율 절연막(432a)은 각각 제1 삽입막(124) 내지 제4 삽입막(424)의 계면으로 갈수록 낮아질 수 있다. 즉, 식각 공정에 의해서 경사진 상면을 형성할 수 있다. 이는 식각율의 차이에 기인할 수 있다.
이하, 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 필링막(125) 내지 제4 필링막(425)은 위로 볼록하고, 제1 삽입막(124) 내지 제4 삽입막(424)과, 제1 게이트 절연막(130a) 내지 제4 게이트 절연막(430a)의 상면은 아래로 볼록할 수 있다.
이는 제1 필링막(125) 내지 제4 필링막(425), 제1 삽입막(124) 내지 제4 삽입막(424) 및 제1 게이트 절연막(130a) 내지 제4 게이트 절연막(430a)의 물질의 특성과 식각제의 특성에 기인할 수 있다. 즉, 식각제에 의해서 제1 필링막(125) 내지 제4 필링막(425)은 위로 볼록해지고, 나머지 제1 삽입막(124) 내지 제4 삽입막(424) 및 제1 게이트 절연막(130a) 내지 제4 게이트 절연막(430a)은 아래로 볼록할 수 있다.
이하, 도 12 내지 도 17을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다. 구체적으로 도 12 내지 도 17의 실시예는 도 1 내지 도 11의 실시예와 핀형 패턴에 관한 내용을 제외하고는 실질적으로 유사할 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 13은 도 12의 A - A, B - B, C - C 및 D - D를 따라서 절단한 단면도이다. 도 14는 도 12의 E - E로 자른 단면도이고, 도 15는 도 12의 F - F로 자른 단면도이다. 도 16은 도 12의 G - G로 자른 단면도이고, 도 17은 도 12의 H - H로 자른 단면도이다.
도 12 내지 도 17을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 각각의 제1 및 제2 트랜지스터(101, 201)는 p형의 핀형 트랜지스터이고, 제3 및 제4 트랜지스터(301, 401)은 n형의 핀형 트랜지스터일 수 있다.
제1 내지 제4 트랜지스터(101, 201, 301, 401)는 각각 제1 내지 제4 핀형 패턴(110, 210, 310, 410)을 포함할 수 있다.
제1 핀형 패턴(110)은 제1 영역(I)에 형성되고, 제2 핀형 패턴(210)은 제2 영역(II)에 형성되고, 제3 핀형 패턴(310)은 제3 영역(III)에 형성되고, 제4 핀형 패턴(410)은 제4 영역(IV)에 형성될 수 있다.
각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 기판(100)으로부터 돌출되어 있을 수 있다.
제1 핀형 패턴(110)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제2 핀형 패턴(210)은 제2 방향(X2)을 따라서 길게 연장될 수 있다. 제3 핀형 패턴(310)은 제3 방향(X3)을 따라서 길게 연장될 수 있다. 제4 핀형 패턴(410)은 제4 방향(X4)을 따라서 길게 연장될 수 있다.
제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 실리콘 핀형 패턴인 것으로 설명한다.
예를 들어, 필드 절연막(105)은 제1 핀형 패턴(110)의 측면 일부를 덮고 있기 때문에, 제1 핀형 패턴(110)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있을 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
도면에 도시되지 않았지만, 필드 절연막(105)과 제1 핀형 패턴(110) 내지 제4 핀형 패턴(410) 사이에 필드 라이너를 더 포함할 수 있다. 필드 라이너는 필드 절연막(105)과 제1 핀형 패턴(110) 내지 제4 핀형 패턴(410) 사이 및 필드 절연막(105)과 기판(100) 사이에 형성될 수 있다.
필드 라이너는 예를 들어, 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다. 필드 라이너는 이중막으로 형성될 수도 있다. 즉, 필드 라이너는 기판(100) 및 제1 핀형 패턴(110) 내지 제4 핀형 패턴(410)과 접하는 제1 필드 라이너와, 상기 제1 필드 라이너 상에 형성되는 제2 필드 라이너를 포함할 수 있다. 상기 제1 필드 라이너는 예를 들어, 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 상기 제2 필드 라이너는 예를 들어, 실리콘 산화물을 포함할 수 있다.
제1 게이트 스페이서(140)는 필드 절연막(105) 상으로 돌출된 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제5 방향(Y1)을 따라서 길게 연장될 수 있고, 제1 핀형 패턴(110)과 교차할 수 있다.
제1 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의되므로, 제1 트렌치(140t)는 제5 방향(Y1)을 따라 길게 연장될 수 있다.
마찬가지로, 제2 게이트 스페이서(240)는 제2 핀형 패턴(210) 상에 형성되고, 제6 방향(Y2)으로 연장될 수 있다. 제3 게이트 스페이서(340)는 제3 핀형 패턴(310) 상에 형성되고, 제7 방향(Y3)으로 연장될 수 있다. 제4 게이트 스페이서(440)는 제4 핀형 패턴(410) 상에 형성되고, 제8 방향(Y4)으로 연장될 수 있다.
제1 게이트 절연막(130)은 필드 절연막(105) 및 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 필드 절연막(105)의 상면 및 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다.
제1 계면막(131)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 계면막(131)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다.
제1 계면막(131)은 필드 절연막(105)의 상면 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 계면막(131)을 형성하는 방법에 따라, 제1 계면막(131)은 필드 절연막(105)의 상면을 따라 형성될 수도 있다.
제1 고유전율 절연막(132)은 제1 계면막(131) 상에 형성되고, 제1 핀형 패턴(110)의 프로파일 및 필드 절연막(105)의 상면을 따라서 형성될 수 있다.
제2 내지 제4 게이트 절연막(230, 330, 430)에 대한 설명은 제1 게이트 절연막(130)에 관한 설명과 실질적으로 동일하므로, 생략한다.
제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130) 상에 형성되고, 제1 핀형 패턴(110)과 교차할 수 있다. 제1 게이트 전극 구조체(120)는 제1 트렌치(140t) 내에 형성되므로, 제1 게이트 전극 구조체(120)는 제5 방향(Y1)으로 연장될 수 있다.
제1 하부 TiN막(121), 제1 식각 방지막(122), 제1 일함수 조절막(123) 및 제1 삽입막(124)은 제1 게이트 절연막(130)의 프로파일을 따라서 형성될 수 있다.
제2 게이트 전극 구조체(220)는 제2 게이트 절연막(230) 상에 형성되고, 제2 핀형 패턴(210)과 교차할 수 있다. 제2 게이트 전극 구조체(220)는 제2 트렌치(240t) 내에 형성되므로, 제2 게이트 전극 구조체(220)는 제6 방향(Y2)으로 연장될 수 있다.
제3 게이트 전극 구조체(320)는 제3 게이트 절연막(330) 상에 형성되고, 제3 핀형 패턴(310)과 교차할 수 있다. 제3 게이트 전극 구조체(320)는 제3 트렌치(340t) 내에 형성되므로, 제3 게이트 전극 구조체(320)는 제7 방향(Y3)으로 연장될 수 있다.
제4 게이트 전극 구조체(420)는 제4 게이트 절연막(430) 상에 형성되고, 제4 핀형 패턴(410)과 교차할 수 있다. 제4 게이트 전극 구조체(420)는 제4 트렌치(440t) 내에 형성되므로, 제4 게이트 전극 구조체(420)는 제8 방향(Y4)으로 연장될 수 있다.
제2 내지 제4 게이트 전극 구조체(220, 320, 420)에 포함된 하부 TiN막, 식각 방지막, 일함수 조절막 및 삽입막에 대한 설명은 제1 하부 TiN막(121), 제1 식각 방지막(122), 제1 일함수 조절막(123) 및 제1 삽입막(124)에 관한 설명과 실질적으로 유사할 수 있다.
제1 소스/드레인(150)은 제1 핀형 패턴(110) 내에 형성되고, 제2 소스/드레인(250)은 제2 핀형 패턴(210) 내에 형성되고, 제3 소스/드레인(350)은 제3 핀형 패턴(310) 내에 형성되고, 제4 소스/드레인(450)은 제4 핀형 패턴(410) 내에 형성될 수 있다.
이하, 도 18을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다. 구체적으로, 도 18은 도 1에 제5 영역(Ⅴ)이 추가된 것을 제외하고는 실질적으로 동일할 수 있다. 도 18에 도 1의 제1 영역(I)이 도시되지 않았지만, 이는 편의상 도시하지 않은 것이므로, 도 1의 제1 영역(I)이 존재하는 것으로 설명한다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18을 참조하면, 기판(100)은 제5 영역(Ⅴ)을 더 포함할 수 있다. 상기 제5 영역(Ⅴ)은 제1 내지 제4 영역(I, II, III, IV)과 서로 분리된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제5 영역(Ⅴ)은 제5 트랜지스터(501)는 p형 또는 n형 트랜지스터일 수 있다. 제5 트랜지스터(501)는 제5 게이트 절연막(530)과, 제5 게이트 전극 구조체(520)와, 제5 게이트 스페이서(540)와 제5 소스/드레인(560)을 포함할 수 있다.
제5 게이트 스페이서(540)는 제5 영역(I)의 기판(100) 상에 형성될 수 있다. 제5 게이트 스페이서(540)는 제5 트렌치(540t)를 정의할 수 있다. 제5 트렌치(540t)는 예를 들어, 제5 게이트 스페이서(540)를 트렌치의 측벽으로 하고, 기판(500)의 상면을 트렌치의 바닥면으로 할 수 있다.
각각의 제5 게이트 스페이서(540)는 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제5 게이트 스페이서(540)가 복수의 막일 경우, 각각의 제5 게이트 스페이서(540)에 포함된 막 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다.
또한, 제5 게이트 스페이서(540)가 복수의 막일 경우, 제5 게이트 스페이서(540)에 포함된 막 중 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다.
제5 트렌치(540t)는 제5 폭(W5)을 가질 수 있다. 제5 폭(W5)은 제4 폭(W4)보다 클 수 있다. 즉, 제5 폭(W5)은 제1 폭(W1) 내지 제4 폭(W4)보다 클 수 있다.
제5 게이트 절연막(530)은 제5 영역(Ⅴ)의 기판(100) 상에 형성될 수 있다. 제5 트렌치(540t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제5 게이트 절연막(530)은 제5 계면막(531)과 제5 고유전율 절연막(532)을 포함할 수 있다. 제5 계면막(531)은 기판(100) 상에 형성될 수 있다. 제5 계면막(531)은 제5 트렌치(540t)의 바닥면에 형성될 수 있다.
제5 고유전율 절연막(532)은 제5 계면막(531) 상에 형성될 수 있다. 제5 고유전율 절연막(532)은 제5 트렌치(540t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제5 계면막(531)은 제5 트렌치(540t)의 측벽 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제5 계면막(531)을 형성하는 방법에 따라, 제5 계면막(531)은 제5 트렌치(540t)의 측벽 상에도 형성될 수 있다.
제5 계면막(531)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 제5 고유전율 절연막(532)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제5 게이트 전극 구조체(520)는 제5 게이트 절연막(530) 상에 형성될 수 있다. 제5 게이트 전극 구조체(520)는 제5 트렌치(540t)의 일부를 채울 수 있다.
제5 게이트 전극 구조체(520)는 제5 하부 TiN막(521)과, 제5 식각 방지막(522)과, 제5 일함수 조절막(523)과, 제5 삽입막(524)과, 제5 필링막(525)을 포함할 수 있다.
제5 하부 TiN막(521)과, 제5 식각 방지막(522)과, 제5 일함수 조절막(523)과, 제5 삽입막(524)과, 제5 필링막(525)은 순차적으로 적층되되, 제1 게이트 전극 구조체(120) 내지 제4 게이트 전극 구조체(420)와는 다르게 챔퍼링 구조가 존재하지 않는다. 즉, 제5 하부 TiN막(521)과, 제5 식각 방지막(522)과, 제5 일함수 조절막(523)과, 제5 삽입막(524)과, 제5 필링막(525)은 제5 게이트 절연막(530)의 측면을 노출시키지 않고, 순차적으로 적층될 수 있다.
제5 캡핑막(550)은 제5 하부 TiN막(521)과, 제5 식각 방지막(522)과, 제5 일함수 조절막(523)과, 제5 삽입막(524)과, 제5 필링막(525) 상에 형성될 수 있다.
제5 캡핑막(550)의 두께(C5)는 제4 캡핑막(450)의 두께보다 클 수 있다. 이러한 경우는 제5 영역(Ⅴ)의 제5 게이트 전극 구조체(520)의 임계 치수가 도 3의 상승 영역(K1)에 속해있을 경우에 해당된다.
도시된 것과 달리, 본 발명의 몇몇 실시예에서는 제5 캡핑막(550)의 두께(C5)는 제4 캡핑막(450)의 두께보다 작을 수 있다. 이러한 경우는 제5 영역(Ⅴ)의 제5 게이트 전극 구조체(520)의 임계 치수가 도 3의 하강 영역(K2)에 속해있을 경우에 해당된다.
이는 제5 트렌치(540t)가 상대적인 가장 넓은 제5 폭(W5)을 가짐에 따라, 굳이 챔퍼링을 하지않아도 제5 트렌치(540t) 내에 제5 하부 TiN막(521)과, 제5 식각 방지막(522)과, 제5 일함수 조절막(523)과, 제5 삽입막(524)과, 제5 필링막(525)을 적층할 수 있음에 기인한다. 제5 트랜지스터(501)는 이에 제한되는 것은 아니지만, I/O 영역일 수 있다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 20은 도 19의 반도체 장치의 레이아웃도이다.
도 19를 참조하면, 반도체 장치는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 19 및 도 20을 참조하면, 서로 이격된 제1 활성 영역(610), 제2 활성 영역(620), 제3 활성 영역(630), 제4 활성 영역(640), 제5 활성 영역(650) 및 제6 활성 영역(660)은 각각 일 방향(도 20의 가로 방향)으로 길게 연장되도록 형성된다. 제2 활성 영역(620)과 제5 활성 영역(650)은 제1 활성 영역(610), 제3 활성 영역(630), 제4 활성 영역(640) 및 제6 활성 영역(660)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 라인(671), 제2 게이트 라인(672), 제3 게이트 라인(673), 제4 게이트 라인(674)은 타 방향(도 20의 위 아래 방향)으로 길게 연장되고, 제1 활성 영역(610) 내지 제6 활성 영역(660)을 교차하도록 형성된다.
구체적으로, 제1 게이트 라인(671)은 제1 내지 제3 활성 영역(610, 520, 530)을 완전히 교차하고, 제5 활성 영역(650)의 종단과 일부 오버랩 될 수 있다. 제3 게이트 라인(673)은 제4 내지 제6 활성 영역(640, 550, 560)을 완전히 교차하고, 제2 활성 영역(620)의 종단과 일부 오버랩 될 수 있다. 제2 게이트 라인(672)는 제1 활성 영역(610)과 제3 활성 영역(630)을 교차하고, 제4 게이트 라인(674)은 제4 활성 영역(640)과 제6 활성 영역(660)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 라인(671)과 제2 활성 영역(620)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 라인(671)과 제1 활성 영역(610) 및 제3 활성 영역(630)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 라인(672)과 제1 활성 영역(610) 및 제3 활성 영역(630)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제3 게이트 라인(673)과 제5 활성 영역(650)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 라인(673)과 제4 활성 영역(640) 및 제6 활성 영역(660)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 라인(674)과 제4 활성 영역(640) 및 제6 활성 영역(660)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 라인(671~574)과, 제1 내지 제6 활성 영역(610, 620, 630, 640, 650, 660)이 교차되는 영역의 양측에는 소스/드레인이 형성될 수 있으며, 다수의 컨택(670)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(681)은 제2 활성 영역(620), 제3 게이트 라인(673)과, 배선(471)을 동시에 연결한다. 제2 공유 컨택(682)은 제5 활성 영역(650), 제1 게이트 라인(671)과, 배선(472)을 동시에 연결한다.
도 20에서, n형 트랜지스터인 풀다운 트랜지스터(PD1, PD2) 및 패스 트랜지스터(PS1, PS2)는 복수의 활성 영역 주변에 정의되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 20에서, 제1 활성 영역(610) 및 제3 활성 영역(630) 중 하나가 제거되고, 제4 활성 영역(640) 및 제6 활성 영역(660) 중 하나가 제거될 수 있음은 물론이다.
이하, 도 21을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 21을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역(I) 내지 제4 영역(Ⅳ)에 제1 자기 정렬 컨택(Self Aligned Contact)(170) 내지 제4 자기 정렬 컨택(470)을 더 포함할 수 있다.
제1 자기 정렬 컨택(170) 내지 제4 자기 정렬 컨택(470)은 층간 절연막(190) 내에 형성될 수 있다. 제1 자기 정렬 컨택(170) 내지 제4 자기 정렬 컨택(470)의 적어도 일부는 각각 제1 소스/드레인(160) 내지 제4 소스/드레인(460)과 수직으로 중첩될 수 있다.
제1 자기 정렬 컨택(170)은 제1 트렌치(140t)의 일 측에 형성되는 제1 측면의 제1 자기 정렬 컨택(170)과, 제1 트렌치(140t)의 타 측에 형성되는 제2 측면의 제1 자기 정렬 컨택(170)을 포함할 수 있다.
제2 자기 정렬 컨택(270)은 제2 트렌치(240t)의 일 측에 형성되는 제1 측면의 제2 자기 정렬 컨택(270)과, 제2 트렌치(240t)의 타 측에 형성되는 제2 측면의 제2 자기 정렬 컨택(270)을 포함할 수 있다.
제3 자기 정렬 컨택(370)은 제3 트렌치(340t)의 일 측에 형성되는 제1 측면의 제3 자기 정렬 컨택(370)과, 제3 트렌치(340t)의 타 측에 형성되는 제2 측면의 제3 자기 정렬 컨택(370)을 포함할 수 있다.
제4 자기 정렬 컨택(470)은 제4 트렌치(440t)의 일 측에 형성되는 제1 측면의 제4 자기 정렬 컨택(470)과, 제4 트렌치(440t)의 타 측에 형성되는 제2 측면의 제4 자기 정렬 컨택(470)을 포함할 수 있다.
제1 자기 정렬 컨택(170) 내지 제4 자기 정렬 컨택(470)은 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 자기 정렬 컨택(170) 내지 제4 자기 정렬 컨택(470)은 각각 제1 게이트 스페이서(140) 내지 제4 게이트 스페이서(440) 및 제1 캡핑막(150) 내지 제4 캡핑막(450)과 접할 수 있다.
이하, 도 22를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 22를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 트렌치(140t) 내지 제4 트렌치(440t)의 일 측면에만 제1 자기 정렬 컨택(170a) 내지 제4 자기 정렬 컨택(470a)을 형성할 수 있다.
즉, 제1 트렌치(140t)의 일 측면에는 제1 자기 정렬 컨택(170a)이 형성되고, 타 측면에는 컨택이 형성되지 않는다. 제2 트렌치(240t)의 일 측면에는 제2 자기 정렬 컨택(270a)이 형성되고, 타 측면에는 컨택이 형성되지 않는다. 제3 트렌치(340t)의 일 측면에는 제3 자기 정렬 컨택(370a)이 형성되고, 타 측면에는 컨택이 형성되지 않는다. 제4 트렌치(440t)의 일 측면에는 제4 자기 정렬 컨택(470a)이 형성되고, 타 측면에는 컨택이 형성되지 않는다.
도면에서는, 제1 자기 정렬 컨택(170) 및 제4 자기 정렬 컨택(470)이 모두 제1 트렌치(140t) 내지 제4 트렌치(440t)의 같은 측면에만 형성되도록 도시되었으나, 이는 하나의 예시에 불과하고, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(140)와 제1 캡핑막(150)은 제1 자기 정렬 컨택(170a)이 형성되는 측면에서만 경사진 상면을 가질 수 있다. 제2 게이트 스페이서(240)와 제2 캡핑막(250)은 제2 자기 정렬 컨택(270a)이 형성되는 측면에서만 경사진 상면을 가질 수 있다. 제3 게이트 스페이서(340)와 제3 캡핑막(350)은 제3 자기 정렬 컨택(370a)이 형성되는 측면에서만 경사진 상면을 가질 수 있다. 제4 게이트 스페이서(440)와 제4 캡핑막(450)은 제4 자기 정렬 컨택(470a)이 형성되는 측면에서만 경사진 상면을 가질 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 23을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310, 410: 핀형 패턴 120, 220, 320: 게이트 전극 구조체
121, 221, 321, 421: 하부 TiN막 123, 223, 323, 423: 일함수 조절막
124, 224, 324, 424: 삽입막 125, 225, 325, 425: 필링막

Claims (10)

  1. 제1 및 제2 영역을 포함하는 기판; 및
    상기 제1 영역과 상기 제2 영역에 각각 형성된 제1 및 제2 트랜지스터를 포함하되,
    상기 제1 트랜지스터는 제1 트렌치와, 상기 제1 트렌치 내의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막과, 상기 제1 필링막 상에 형성되는 제1 캡핑막을 포함하고,
    상기 제2 트랜지스터는 제2 트렌치와, 상기 제2 트렌치 내의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막과, 상기 제2 필링막 상에 형성되는 제2 캡핑막을 포함하고,
    상기 제1 트렌치와 상기 제2 트렌치의 폭은 서로 다르고,
    상기 제1 캡핑막의 두께와 상기 제2 캡핑막의 두께는 서로 다른 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 캡핑막 및 상기 제2 캡핑막의 상면의 높이는 서로 동일한 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 하부 TiN막과 상기 제1 삽입막 사이에 제1 일함수 조절막을 더 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 게이트 절연막은 상기 제1 트렌치의 내벽에 컨포말하게 형성되고,
    상기 제2 게이트 절연막은 상기 제2 트렌치의 내벽에 컨포말하게 형성되고,
    상기 제1 하부 TiN막은 상기 제1 게이트 절연막 상에 컨포말하게 형성되고, 상기 제1 게이트 절연막의 내벽의 하부와 접하되, 상부와 접하지 않고,
    상기 제2 하부 TiN막은 상기 제2 게이트 절연막 상에 컨포말하게 형성되고, 상기 제2 게이트 절연막의 내벽의 하부와 접하되, 상부와 접하지 않는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 필링막의 상면은 아래로 볼록하고,
    상기 제2 필링막의 상면은 아래로 볼록한 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 필링막의 상면은 위로 볼록하고,
    상기 제2 필링막의 상면은 위로 볼록한 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 게이트 절연막의 최상부는 상기 제1 필링막의 최상부보다 높고,
    상기 제2 게이트 절연막의 최상부는 상기 제2 필링막의 최상부보다 높은 반도체 장치.
  8. 제1 영역 내지 제4 영역을 포함하는 기판; 및
    상기 제1 영역 내지 상기 제4 영역에 각각 형성된 제1 내지 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 제1 트렌치와, 상기 제1 트렌치 내의 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 상기 제1 게이트 절연막과 접하는 제1 하부 TiN막과, 상기 제1 하부 TiN막 상의 제1 일함수 조절막과, 상기 제1 일함수 조절막 상의 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막과, 상기 제1 필링막 상에 제1 캡핑막을 포함하고,
    상기 제2 트랜지스터는 제2 트렌치와, 상기 제2 트렌치 내의 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제2 게이트 절연막과 접하는 제2 하부 TiN막과, 상기 제2 하부 TiN막 상의 제2 일함수 조절막과, 상기 제2 일함수 조절막 상의 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막과, 상기 제2 필링막 상에 제2 캡핑막을 포함하고,
    상기 제3 트랜지스터는 제3 트렌치와, 상기 제3 트렌치 내의 제3 게이트 절연막과, 상기 제3 게이트 절연막 상에 상기 제3 게이트 절연막과 접하는 제3 하부 TiN막과, 상기 제3 하부 TiN막 상의 제3 일함수 조절막과, 상기 제3 일함수 조절막 상의 제3 삽입막과, 상기 제3 삽입막 상의 제3 필링막과, 상기 제3 필링막 상에 제3 캡핑막을 포함하고,
    상기 제4 트랜지스터는 제4 트렌치와, 상기 제4 트렌치 내의 제4 게이트 절연막과, 상기 제4 게이트 절연막 상에 상기 제4 게이트 절연막과 접하는 제4 하부 TiN막과, 상기 제4 하부 TiN막 상의 제4 삽입막과, 상기 제4 삽입막 상의 제4 필링막과, 상기 제4 필링막 상에 제4 캡핑막을 포함하고,
    상기 제1 캡핑막의 두께는 상기 제2 캡핑막의 두께보다 두껍고, 상기 제2 캡핑막의 두께는 상기 제3 캡핑막의 두께보다 두껍고, 상기 제3 캡핑막의 두께는 상기 제4 캡핑막의 두께보다 두꺼운 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 좁고, 상기 제2 트렌치의 폭은 상기 제3 트렌치의 폭보다 좁고, 상기 제4 트렌치의 폭은 상기 제3 트렌치의 폭보다 좁은 반도체 장치.
  10. 제8 항에 있어서,
    상기 제1 일함수 조절막의 두께는 상기 제2 일함수 조절막의 두께보다 얇고, 상기 제2 일함수 조절막의 두께는 상기 제3 일함수 조절막의 두께보다 얇은 반도체 장치.
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