KR20190131986A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20190131986A
KR20190131986A KR1020180057093A KR20180057093A KR20190131986A KR 20190131986 A KR20190131986 A KR 20190131986A KR 1020180057093 A KR1020180057093 A KR 1020180057093A KR 20180057093 A KR20180057093 A KR 20180057093A KR 20190131986 A KR20190131986 A KR 20190131986A
Authority
KR
South Korea
Prior art keywords
work function
layer
function layer
lower work
region
Prior art date
Application number
KR1020180057093A
Other languages
English (en)
Other versions
KR102560369B1 (ko
Inventor
임정혁
김완돈
박종호
이병훈
현상진
김국환
박정민
홍혜리
하용호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180057093A priority Critical patent/KR102560369B1/ko
Priority to US16/214,537 priority patent/US10770560B2/en
Priority to CN201910298285.4A priority patent/CN110504264A/zh
Publication of KR20190131986A publication Critical patent/KR20190131986A/ko
Application granted granted Critical
Publication of KR102560369B1 publication Critical patent/KR102560369B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판, 상기 제1 영역에서 제1 하부 일함수층 및 상기 제1 하부 일함수층 상의 제1 상부 일함수층을 포함하는 제1 게이트 라인, 및 상기 제2 영역에서 상기 제1 게이트 라인과 동일하거나 작은 폭을 가지고 제2 하부 일함수층을 포함하는 제2 게이트 라인을 포함하고, 상기 제1 상부 일함수층의 최상단 및 상기 제2 하부 일함수층의 최상단은 각각 상기 제1 하부 일함수층의 최상단보다 높은 레벨에 위치할 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 고성능화되고 있다. 따라서 전자기기에 사용되는 반도체 소자는, 지속적인 스케일링 다운(scaling down)이 가능하면서도 다양한 동작 전압들을 제공하는 트랜지스터들을 포함할 것이 요구되고 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 다양한 문턱 전압을 가지는 트랜지스터들을 포함하는, 특히, 낮은 문턱 전압을 가지는 p형 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판, 상기 제1 영역에서 제1 하부 일함수층 및 상기 제1 하부 일함수층 상의 제1 상부 일함수층을 포함하는 제1 게이트 라인, 및 상기 제2 영역에서 상기 제1 게이트 라인과 동일하거나 작은 폭을 가지고 제2 하부 일함수층을 포함하는 제2 게이트 라인을 포함하고, 상기 제1 상부 일함수층의 최상단 및 상기 제2 하부 일함수층의 최상단은 각각 상기 제1 하부 일함수층의 최상단보다 높은 레벨에 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판, 상기 제1 영역에 배치되며, 순차적으로 적층되는 제1 게이트 절연층, 제1 하부 일함수층 및 제1 상부 일함수층을 포함하는 제1 게이트 라인, 및 상기 제2 영역에 배치되며, 순차적으로 적층되는 제2 게이트 절연층 및 제2 하부 일함수층을 포함하는 제2 게이트 라인을 포함하고, 상기 제1 게이트 라인에서, 상기 제1 상부 일함수층은 상기 제1 하부 일함수층의 최상단을 덮도록 배치되며, 상기 제2 게이트 절연층의 높이는 상기 제1 게이트 절연층의 높이보다 높고, 상기 제2 하부 일함수층의 높이는 상기 제1 하부 일함수층의 높이보다 높을 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판, 상기 제1 영역에서 제1 하부 일함수층 및 상기 제1 하부 일함수층 상에 제1 상부 일함수층을 포함하는 제1 게이트 라인, 및 상기 제2 영역에서 상기 제1 게이트 라인과 동일하거나 작은 폭을 가지고 제2 하부 일함수층을 포함하는 제2 게이트 라인, 및 상기 제2 게이트 라인 상에 배치되고 절연물질로 이루어진 게이트 캡핑층을 포함하고, 상기 제1 상부 일함수층의 최상단 및 상기 제2 하부 일함수층의 최상단은 각각 제1 하부 일함수층의 최상단보다 높은 레벨을 가지고, 상기 게이트 캡핑층은 상기 제2 하부 일함수층의 내부 공간을 채우는 돌출부를 가질 수 있다.
본 발명에 따른 반도체 소자는 스케일링 다운에 따른 게이트 라인의 폭의 감소로 인해 p형 트랜지스터의 문턱 전압을 낮추기가 어려운데, p형 트랜지스터를 구성하는 게이트 라인에서 n형 일함수 금속을 제거함으로써, 낮은 문턱 전압을 가지는 p형 트랜지스터를 구현할 수 있다.
본 발명에 따르면, p형 트랜지스터를 구성하는 게이트 라인에서 n형 일함수 금속을 선택적으로 제거하기 위한 추가적인 포토 공정을 이용하지 않고서도 낮은 문턱 전압을 가지는 p형 트랜지스터를 구현할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 트랜지스터를 포함하는 반도체 소자의 주요 구성을 도시한 평면 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 3 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 11 내지 도 16은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 18은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 실시예들에 따른 트랜지스터를 포함하는 반도체 소자의 주요 구성을 도시한 평면 레이아웃도이다.
도 1을 참조하면, 반도체 소자(100)는 제1 영역(I), 제2 영역(II), 제3 영역(III), 제4 영역(IV) 및 제5 영역(V)을 포함할 수 있다.
제1 영역(I), 제2 영역(II), 제3 영역(III), 제4 영역(IV) 및 제5 영역(V)에는 각각 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRC), 제4 트랜지스터(TRD), 및 제5 트랜지스터(TRE)가 배치될 수 있다. 제1 내지 제5 트랜지스터(TRA, TRB, TRC, TRD, TRE)는 핀형 전계 효과 트랜지스터(FinFET)일 수 있다.
제1 영역(I)은 제1 방향(X 방향)으로 상호 평행하게 연장되어 있는 복수의 제1 핀형 활성 영역(FAA)과, 복수의 제1 핀형 활성 영역(FAA) 위에서 복수의 제1 핀형 활성 영역(FAA)과 교차하는 제2 방향(Y 방향)으로 연장되는 복수의 제1 게이트 라인(GLA)을 포함한다. 복수의 제1 핀형 활성 영역(FAA)과 복수의 제1 게이트 라인(GLA)이 교차하는 부분들에서 각각 제1 트랜지스터(TRA)가 형성될 수 있다. 복수의 제1 핀형 활성 영역(FAA)은 제1 핀 폭(FWA)을 가질 수 있고, 제1 게이트 라인(GLA)은 제1 게이트 폭(GWA)을 가질 수 있다.
제2 영역(II)은 제1 방향(X 방향)으로 상호 평행하게 연장되어 있는 복수의 제2 핀형 활성 영역(FAB)과, 복수의 제2 핀형 활성 영역(FAB) 위에서 복수의 제2 핀형 활성 영역(FAB)과 교차하는 제2 방향(Y 방향)으로 연장되는 복수의 제2 게이트 라인(GLB)을 포함한다. 복수의 제2 핀형 활성 영역(FAB)과 복수의 제2 게이트 라인(GLB)이 교차하는 부분들에서 각각 제2 트랜지스터(TRB)가 형성될 수 있다. 복수의 제2 핀형 활성 영역(FAB)은 제2 핀 폭(FWB)을 가질 수 있고, 제2 게이트 라인(GLB)은 제2 게이트 폭(GWB)을 가질 수 있다.
제3 영역(III)은 제1 방향(X 방향)으로 상호 평행하게 연장되어 있는 복수의 제3 핀형 활성 영역(FAC)과, 복수의 제3 핀형 활성 영역(FAC) 위에서 복수의 제3 핀형 활성 영역(FAC)과 교차하는 제2 방향(Y 방향)으로 연장되는 복수의 제3 게이트 라인(GLC)을 포함한다. 복수의 제3 핀형 활성 영역(FAC)과 복수의 제3 게이트 라인(GLC)이 교차하는 부분들에서 각각 제3 트랜지스터(TRC)가 형성될 수 있다. 복수의 제3 핀형 활성 영역(FAC)은 제3 핀 폭(FWC)을 가질 수 있고, 제3 게이트 라인(GLC)은 제3 게이트 폭(GWC)을 가질 수 있다.
제4 영역(IV)은 제1 방향(X 방향)으로 상호 평행하게 연장되어 있는 복수의 제4 핀형 활성 영역(FAD)과, 복수의 제4 핀형 활성 영역(FAD) 위에서 복수의 제4 핀형 활성 영역(FAD)과 교차하는 제2 방향(Y 방향)으로 연장되는 복수의 제4 게이트 라인(GLD)을 포함한다. 복수의 제4 핀형 활성 영역(FAD)과 복수의 제4 게이트 라인(GLD)이 교차하는 부분들에서 각각 제4 트랜지스터(TRD)가 형성될 수 있다. 복수의 제4 핀형 활성 영역(FAB)은 제4 핀 폭(FWD)을 가질 수 있고, 제4 게이트 라인(GLD)은 제4 게이트 폭(GWD)을 가질 수 있다.
제5 영역(V)은 제1 방향(X 방향)으로 상호 평행하게 연장되어 있는 복수의 제5 핀형 활성 영역(FAE)과, 복수의 제5 핀형 활성 영역(FAE) 위에서 복수의 제5 핀형 활성 영역(FAE)과 교차하는 제2 방향(Y 방향)으로 연장되는 복수의 제5 게이트 라인(GLE)을 포함한다. 복수의 제5 핀형 활성 영역(FAE)과 복수의 제5 게이트 라인(GLE)이 교차하는 부분들에서 각각 제5 트랜지스터(TRE)가 형성될 수 있다. 복수의 제5 핀형 활성 영역(FAE)은 제5 핀 폭(FWE)을 가질 수 있고, 제5 게이트 라인(GLE)은 제5 게이트 폭(GWE)을 가질 수 있다.
제1 내지 제4 핀 폭(FWA, FWB, FWC, FWD)은 제5 핀 폭(FWE)보다 작은 값을 가질 수 있고, 제1 내지 제4 게이트 폭(GWA, GWB, GWC, GWD)은 제5 게이트 폭(GWE)보다 작은 값을 가질 수 있다. 제1 내지 제4 핀 폭(FWA, FWB, FWC, FWD)은 각각은 서로 동일한 값을 가질 수 있고, 제1 내지 제4 게이트 폭(GWA, GWB, GWC, GWD)은 각각은 서로 동일한 값을 가질 수 있다. 제1 내지 제4 게이트 폭(GWA, GWB, GWC, GWD) 중 일부는 나머지에 비해 작은 값을 가질 수 있다. 예를 들어, 제4 게이트 폭(GWD)이 제1 내지 제3 게이트 폭(GWA, GWB, GWC)에 비해 작을 수 있다.
제1 트랜지스터(TRA) 및 제2 트랜지스터(TRB)는 제1 도전형(예를 들어, n형)의 MOSFET일 수 있고, 제3 트랜지스터(TRC) 및 제4 트랜지스터(TRD)는 상기 제1 도전형과 다른 제2 도전형(예를 들어, p형)의 MOSFET일 수 있다. 제5 트랜지스터는 p형 MOSFET일 수 있다.
제1 트랜지스터(TRA)의 동작 전압(문턱 전압)은 제2 트랜지스터(TRB)의 동작 전압(문턱 전압)보다 작은 값을 가질 수 있고, 제3 트랜지스터(TRC)의 동작 전압(문턱 전압)은 제4 트랜지스터(TRD)의 동작 전압(문턱 전압)보다 큰 값을 가질 수 있다. 제1 내지 제4 트랜지스터(TRA, TRB, TRC, TRD)의 동작 전압(문턱 전압)은 제5 트랜지스터(TRE)의 동작 전압(문턱 전압)보다 작은 값을 가질 수 있다. 여기에서 제1 내지 제5 트랜지스터(TRA, TRB, TRC, TRD, TRE)의 동작 전압(문턱 전압)의 대소는 제1 내지 제5 트랜지스터(TRA, TRB, TRC, TRD, TRE)의 동작 전압(문턱 전압) 각각의 절대값으로 비교될 수 있다.
도 1에서, 복수의 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)이 제1 방향(X 방향)으로 연장되고, 복수의 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)이 제2 방향 Y 방향)으로 연장되는 경우를 예시하였으나, 본 발명의 기술적 사상은 도 1에 예시한 바에 한정되지 않으며, 복수의 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)의 연장 방향과, 복수의 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)의 연장 방향은 다양하게 선택될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 2에서는 도 1의 A-A', B-B', C-C', D-D', 및 E-E' 선에 대응되는 위치에 대한 단면도들이 도시된다.
반도체 소자(100)는 제1 내지 제5 영역(I, II, III, IV, V)을 포함할 수 있다.
제1 영역(I), 제2 영역(II), 제3 영역(III), 제4 영역(IV) 및 제5 영역(V)에는 각각 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRC), 제4 트랜지스터(TRD), 및 제5 트랜지스터(TRE)가 배치될 수 있다.
반도체 소자(100)는 기판(110)의 제1 내지 제5 영역(I, II, III, IV, V)에서 기판(110)으로부터 돌출된 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)을 포함한다.
제1 핀형 활성 영역(FAA)의 제1 채널 영역(CHA) 및 제2 핀형 활성 영역(FAB)의 제2 채널 영역(CHB)은 제1 도전형의 불순물이 도핑된 영역일 수 있고, 제3 핀형 활성 영역(FAC)의 제3 채널 영역(CHC) 및 제4 핀형 활성 영역(FAD)의 제4 채널 영역(CHD)은 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 영역일 수 있다. 제5 핀형 활성 영역(FAE)의 제5 채널 영역(CHE)은 상기 제2 도전형의 불순물이 도핑된 영역일 수 있으나, 이에 한정되지 않는다. 예를 들면, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형일 수 있다.
제1 내지 제5 채널 영역(CHA, CHB, CHC, CHD, CHE)은 기판(110)의 주면(X-Y 평면)에 수직인 방향(Z 방향)을 따라 핀(fin) 형상으로 돌출되어 있다. 제1 내지 제4 채널 영역(CHA, CHB, CHC, CHD,)은 제1 인터페이스막(116N)으로 덮여 있고, 제5 채널 영역(CHE)은 제2 인터페이스막(116W)으로 덮여 있다. 제1 내지 제4 영역(I, II, III, IV)에서 제1 인터페이스막(116N) 위에는 제1 게이트 절연층(118N), 및 제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD)이 제1 내지 제4 채널 영역(CHA, CHB, CHC, CHD)을 덮으면서 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD)에 교차하는 방향으로 연장되어 있다. 제5 영역(V)에서 제2 인터페이스막(116W) 위에는 제2 게이트 절연층(118W), 및 제5 게이트 라인(GLE)이 제5 채널 영역(CHE)을 덮으면서 제5 핀형 활성 영역(FAE)에 교차하는 방향으로 연장되어 있다.
제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD)의 연장 방향(Y 방향)에 수직 방향(X 방향)에서, 제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD)은 제1 게이트 절연층(118N)에 의하여 한정되는 공간의 폭인 제1 폭(도 4의 WGN)을 가질 수 있다. 제5 게이트 라인(GLE)의 연장 방향(Y 방향)에 수직 방향(X 방향)에서, 제5 게이트 라인(GLE)은 제2 게이트 절연층(118W)에 의하여 한정되는 공간의 폭인 제2 폭(도 4의 WGW)을 가질 수 있다. 제1 폭(WGN)은 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRC), 제4 트랜지스터(TRD) 각각의 게이트 길이일 수 있고, 제2 폭(WGW)은 제5 트랜지스터(TRE)의 게이트 길이일 수 있다. 즉, 제5 트랜지스터(TRE)의 게이트 길이인 제2 폭(WGW)은 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRC), 제4 트랜지스터(TRD) 각각의 게이트 길이인 제1 폭(WGN)보다 큰 값을 가질 수 있다.
제1 및 제2 인터페이스막(116N, 116W)은 각각 유전율이 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
제1 및 제2 게이트 절연층(118N, 118W)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 제1 및 제2 게이트 절연층(118N, 118W)은 약 10 내지 25의 유전 상수를 가질 수 있다. 제1 및 제2 게이트 절연층(118N, 118W)은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 에르븀 산화물, 디스프로슘 산화물, 가돌리늄 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오브산염, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
제4 영역(IV)에서 제1 게이트 절연층(118N)의 최상단은 제1 내지 제3 영역(I, II, III)에서 제1 게이트 절연층(118N)의 최상단보다 더 높은 레벨에 위치할 수 있다. 제4 영역(IV)에서 제1 게이트 절연층(118N)의 최상단과 제5 영역(V)에서 제2 게이트 절연층(118W)의 최상단은 대략 동일 레벨 상에 위치할 수 있다.
제1 내지 제4 영역(I, II, III, IV) 각각에서 제1 게이트 절연층(118N)의 최상단은 제1 내지 제4 하부 일함수층(M1A, M1B, M1C, M1D)의 최상단보다 더 높은 레벨을 가질 수 있다. 제5 영역(V) 각각에서 제2 게이트 절연층(118W)의 최상단은 제5 하부 일함수층(M1E)의 최상단보다 더 높은 레벨을 가질 수 있다.
제1 게이트 라인(GLA)은 제1 하부 일함수층(M1A), 제1 상부 일함수층(M2A), 및 제1 도전성 배리어층(BMA)을 포함할 수 있다. 제2 게이트 라인(GLB)은 제2 하부 일함수층(M1B), 제2 상부 일함수층(M2B), 및 제2 도전성 배리어층(BMB)을 포함할 수 있다. 제3 게이트 라인(GLC)은 제3 하부 일함수층(M1C), 제3 상부 일함수층(M2C), 및 제3 도전성 배리어층(BMC)을 포함할 수 있다. 제4 게이트 라인(GLD)은 제4 하부 일함수층(M1D)을 포함할 수 있다. 제5 게이트 라인(GLE)은 제5 하부 일함수층(M1E), 제5 상부 일함수층(M2E), 제5 도전성 배리어층(BME), 및 갭필 금속층(GM)을 포함할 수 있다.
제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)은 일함수를 조절하는 역할을 할 수 있다. 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E) 각각의 두께에 따라서, 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)의 일함수가 조절될 수 있다. 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)은, 일함수가 4.5eV 이상인 도전 물질로 이루어질 수 있다. 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)은, 예를 들면, 알루미늄(Al)을 포함하지 않는 도전 물질로 이루어질 수 있다. 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)은 예를 들면, TiN, TaN, W, WCN, 또는 이들의 조합으로 이루어질 수 있다.
제1 내지 제4 하부 일함수층(M1A, M1B, M1C, M1D)은 제1 내지 제4 게이트 공간(GHA, GHB, GHC, GHD)의 내부를 완전히 채우지 않도록 제1 게이트 절연층(118N) 상에 컨포멀(conformal)하게 형성할 수 있고, 제5 하부 일함수층(M1E)은 제5 게이트 공간(GHE)의 내부를 완전히 채우지 않도록 제2 게이트 절연층(118W) 상에 컨포멀하게 형성할 수 있다. 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)은 각각 제1 내지 제5 두께를 가진다. 제1 하부 일함수층(M1A)의 제1 두께는 제2 하부 일함수층(M1B)의 제2 두께보다 작은 값을 가질 수 있다. 제2 하부 일함수층(M1B)의 제2 두께는 제3 하부 일함수층(M1C)의 제3 두께보다 작은 값을 가질 수 있다. 제3 하부 일함수층(M1C)의 제3 두께는 제4 하부 일함수층(M1D)의 제4 두께보다 작은 값을 가질 수 있다. 제5 하부 일함수층(M1E)의 제5 두께는 제4 하부 일함수층(M1D)의 제4 두께보다 큰 값을 가질 수 있으나, 이에 한정되지 않는다.
제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E) 각각의 최하단부터 최상단까지의 높이는 각각 제1 내지 제5 높이(HA, HB, HC, HD, HE)일 수 있다. 제1 내지 제3 높이(HA, HB, HC)는 대략 동일한 값을 가질 수 있다. 제4 및 제5 높이(HD, HE)는 대략 동일한 값을 가질 수 있다. 제4 및 제5 높이(HD, HE)는 제1 내지 제3 높이(HA, HB, HC)보다 큰 값을 가질 수 있다.
제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)은 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)의 연장 방향(Y 방향)에 수직한 평면(X-Z 평면)에서의 단면이 U자 형상을 가질 수 있다.
제1 내지 제3 상부 일함수층(M2A, M2B, M2C)은 각각 제1 내지 제3 하부 일함수층(M1A, M1B, M1C)을 덮을 수 있다. 제5 상부 일함수층(M2E)은 제5 하부 일함수층(M1E)을 덮을 수 있다. 제1 내지 제3 상부 일함수층(M2A, M2B, M2C) 및 제5 상부 일함수층(M2E)은 일함수를 조절하는 역할을 할 수 있다. 제1 내지 제3 상부 일함수층(M2A, M2B, M2C)과 제5 상부 일함수층(M2E)은 서로 동일한 물질로 이루어질 수 있다. 제1 내지 제3 상부 일함수층(M2A, M2B, M2C) 및 제5 상부 일함수층(M2E)은 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)보다 작은 일함수를 가지는 도전 물질로 이루어질 수 있다. 제1 내지 제3 상부 일함수층(M2A, M2B, M2C) 및 제5 상부 일함수층(M2E)은 일함수가 4.5eV 미만인 도전 물질로 이루어질 수 있다. 제1 내지 제3 상부 일함수층(M2A, M2B, M2C) 및, 제5 상부 일함수층(M1E)은, 예를 들면, 알루미늄(Al)을 포함하는 합금, Al을 포함하는 도전성 금속 탄화물, Al을 포함하는 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일 실시예에서, 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)은, TiAl, TiAlC, TiAlN, 또는 이들의 조합으로 이루어질 수 있다.
제1 내지 제3 상부 일함수층(M2A, M2B, M2C) 각각의 최상단은 대략 동일 레벨에 위치할 수 있다. 제1 내지 제3 상부 일함수층(M2A, M2B, M2C) 각각의 최상단은 제1 내지 제3 하부 일함수층(M1A, M1B, M1C) 각각의 최상단보다 더 높은 레벨에 위치할 수 있다. 제5 상부 일함수층(M2E)의 최상단은 제5 하부 일함수층(M1E)의 최상단보다 낮은 레벨에 위치할 수 있다.
제1 내지 제3 상부 일함수층(M2A, M2B, M2C)은 제1 내지 제3 하부 일함수층(M1A, M1B, M1C) 각각의 U자 형상의 내부 공간의 적어도 일부분을 채우며, 제1 내지 제3 하부 일함수층(M1A, M1B, M1C) 각각의 최상단보다 상측으로 연장될 수 있다. 일 실시예에서, 제3 상부 일함수층(M2C)은 제3 하부 일함수층(M1C)의 U자 형상의 내부 공간을 모두 채우며, 제3 하부 일함수층(M1C)의 최상단보다 상측으로 연장될 수 있다.
제1 내지 제3 상부 일함수층(M2A, M2B, M2C)은 제1 내지 제3 게이트 라인(GLA, GLB, GLC)의 연장 방향(Y 방향)에 수직한 평면(X-Z 평면)에서의 단면이 U자 형상을 가질 수 있다.
제5 상부 일함수층(M2E)은 제5 하부 일함수층(M1E)의 U자 형상의 내부 공간의 일부분을 채우고, 제5 상부 일함수층(M2E)의 최상단은 제5 하부 일함수층(M1E)의 최상단보다 낮은 레벨에 위치할 수 있다. 제5 상부 일함수층(M2E)은 제5 게이트 라인(GLE)의 연장 방향(Y 방향)에 수직한 평면(X-Z 평면)에서의 단면이 U자 형상을 가질 수 있다.
제1 내지 제3 도전성 배리어층(BMA, BMB, BMC)은 제1 내지 제3 상부 일함수층(M2A, M2B, M2C)의 내부 공간을 모두 채울 수 있다. 제1 내지 제3 도전성 배리어층(BMA, BMB, BMC)의 최상단은 제1 내지 제3 상부 일함수층(M2A, M2B, M2C)의 최상단보다 높은 레벨에 위치할 수 있다. 제1 내지 제3 도전성 배리어층(BMA, BMB, BMC)의 최상단은 제4 하부 일함수층(M1D)의 최상단과 대략 동일 레벨에 위치할 수 있다.
제1 및 제2 도전성 배리어층(BMA, BMB)의 최하단은 제3 도전성 배리어층(BMC)의 최하단보다 더 낮은 레벨에 위치할 수 있다. 제1 도전성 배리어층(BMA)의 최하단은 제2 도전성 배리어층(BMB)의 최하단과 대략 동일 레벨 상에 위치하거나, 더 낮은 레벨에 위치할 수 있다. 제1 및 제2 도전성 배리어층(BMA, BMB)의 최하단은 제1 내지 제3 하부 일함수층(M1A, M1B, M1C)의 최상단보다 더 낮은 레벨에 위치할 수 있다. 일 실시예에서, 제1 도전성 배리어층(BMA)의 하단부의 폭(WBA)은 제2 도전성 배리어층(BMB)의 하단부의 폭(WBB)보다 큰 값을 가질 수 있다.
제3 도전성 배리어층(BMC)의 최하단은 제1 내지 제3 하부 일함수층(M1A, M1B, M1C)의 최상단보다 더 높은 레벨에 위치할 수 있다.
제5 도전성 배리어층(BME)은 제5 상부 일함수층(M2E)의 U자 형상의 내부 공간의 일부분을 채우고, 제5 도전성 배리어층(BME)의 최상단은 제5 상부 일함수층(M2E)의 최상단보다 높은 레벨에 위치할 수 있다. 제5 도전성 배리어층(BME)의 최상단은 제5 하부 일함수층(M1E)의 최상단과 대략 동일 레벨에 위치할 수 있다. 제5 도전성 배리어층(BME)은 제5 게이트 라인(GLE)의 연장 방향(Y 방향)에 수직한 평면(X-Z 평면)에서의 단면이 U자 형상을 가질 수 있다.
갭필 금속층(GM)은 제5 도전성 배리어층(BME)의 U자 형상의 내부 공간을 모두 채울 수 있다. 갭필 금속층(GM)의 최상단과 제5 도전성 배리어층(BME)의 최상단은 대략 동일 레벨 상에 위치할 수 있다. 일 실시예에서, 갭필 금속층(GM)과 제5 도전성 배리어층(BME)의 식각 특성의 차이에 기인하여, 갭필 금속층(GM)의 최상단은 제5 도전성 배리어층(BME)의 최상단보다 더 높은 레벨에 위치할 수 있다.
제1 내지 제4 게이트 라인(GLA, GLB, GLC, GLD) 각각의 최하단부터 최상단까지의 높이는 대략 동일하고, 제4 높이(HD)를 가질 수 있다. 제5 게이트 라인(GLE)의 최하단부터 최상단까지의 높이는 제4 높이(HD)와 대략 동일한 제5 높이(HE)를 가질 수 있다.
제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE) 상에 게이트 캡핑층(134)이 배치될 수 있다. 제4 영역(IV)에서, 게이트 캡핑층(134)은 제4 하부 일함수층(M1D)의 U자 형상의 내부 공간을 모두 채울 수 있다. 제4 영역(IV)에서, 게이트 캡핑층(134)은 제4 하부 일함수층(M1D)의 내부 공간으로 연장되는 돌출부를 가질 수 있다.
제1 내지 제3 영역(I, II, III)에서, 게이트 캡핑층(134)은 제1 내지 제3 도전성 배리어층(BMA, BMB, BMC)의 측면을 따라 연장되고, 제1 내지 제3 상부 일함수층(M2A, M2B, M2C)의 최상단에 접하는 돌출부를 가질 수 있다.
제5 영역(IV)에서, 게이트 캡핑층(134)은 제5 하부 일함수층(M1E)과 제5 도전성 배리어층(BME) 사이로 연장되고, 제5 상부 일함수층(M2E)의 최상단에 접하는 돌출부를 가질 수 있다.
반도체 소자의 동작 전압은, 게이트 라인을 구성하는 상대적으로 작은 일함수를 가지는 하부 일함수층과 상대적으로 큰 일함수를 가지는 상부 일함수층의 비율에 따라서 결정될 수 있다.
본 발명에 따른 반도체 소자(100)는 제4 트랜지스터(TRD)에서 제4 하부 일함수층(M1D)의 높이인 제4 높이(HD)를 제1 내지 제3 트랜지스터(TRA, TRB, TRC)에서 제1 내지 제3 하부 일함수층(M1A, M1B, M1C)의 높이인 제1 내지 제3 높이(HA, HB, HC)보다 큰 값을 가지도록 하고, 제4 게이트 라인(GLD)이 상부 일함수층을 포함하지 않도록 형성함으로써, 제3 트랜지스터(TRC)보다 낮은 동작 전압을 가지는 제4 트랜지스터(TRD)를 포함할 수 있다.
또한 제5 트랜지스터(TRE)의 제5 게이트 라인(GLE)을 형성하는데에 사용하는 마스크층(도 6의 ML)을 이용하여, 제4 트랜지스터(TRD)의 제4 게이트 라인(GLD)에서 제4 하부 일함수층(M1D)의 높이를 증가시킬 수 있으므로, 별도의 포토 공정을 추가하지 않으면서도, 제3 트랜지스터(TRC)보다 낮은 동작 전압을 가지는 제4 트랜지스터(TRD)를 용이하게 구현할 수 있다.
도 3 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 3 내지 도 9에는 도 1의 A-A', B-B', C-C', D-D', 및 E-E' 선에 대응되는 위치에 대한 단면도들이 도시된다.
도 3을 참조하면, 제1 내지 제5 영역(I, II, III, IV, V) 각각에 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)을 가지는 기판(110)을 준비한다. 제1 영역(I) 및 제2 영역(I)은 예를 들면, NMOS 트랜지스터 영역일 수 있고, 제3 영역(III) 및 제4 영역(IV)은 예를 들면, PMOS 트랜지스터 영역일 수 있다. 제5 영역(V)은 예를 들면, PMOS 트랜지스터 영역일 수 있다.
기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다.
제1 핀형 활성 영역(FAA)은 제1 영역(I)에서 기판(110)으로부터 돌출되고, 제2 핀형 활성 영역(FAB)은 제2 영역(II)에서 기판(110)으로부터 돌출되고, 제3 핀형 활성 영역(FAC)은 제3 영역(III)에서 기판(110)으로부터 돌출되고, 제4 핀형 활성 영역(FAD)은 제4 영역(IV)에서 기판(110)으로부터 돌출된다. 제5 핀형 활성 영역(FAE)은 제5 영역(V)에서 기판(110)으로부터 돌출된다.
제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)은 각각 형성하고자 하는 MOS 트랜지스터의 채널 타입에 따라서 p형 또는 n형의 불순물 확산 영역들을 포함할 수 있다. 예를 들면, 제1 핀형 활성 영역(FAA) 및 제2 핀형 활성 영역(FAB)은 p형의 불순물 확산 영역을 포함할 수 있고, 제3 핀형 활성 영역(FAC) 및 제4 핀형 활성 영역(FAD)은 n형의 불순물 확산 영역을 포함할 수 있다. 예를 들면, 제5 핀형 활성 영역(FAE)은 n형의 불순물 확산 영역을 포함할 수 있다.
제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD)은 대략 동일 레벨의 최저 레벨인 제1 레벨(BLN)을 가질 수 있다. 제5 핀형 활성 영역(FAE)은 최저 레벨인 제2 레벨(BLW)을 가질 수 있다. 제1 레벨(BLN)과 제2 레벨(BLW)은 대략 동일 레벨일 수 있으나, 이에 한정되지 않는다. 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD)은 대략 동일 레벨의 상면인 제1 상면(FTN)을 가질 수 있다. 제5 핀형 활성 영역(FAE)은 제2 상면(FTW)을 가질 수 있다. 제1 상면(FTN1)과 제2 상면(FTN2)은 대략 동일 레벨일 수 있으나, 이에 한정되지 않는다.
제1 내지 제4 영역(I, II, III, IV)에서 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD) 위에 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD)에 교차하여 연장되는 제1 더미 게이트 구조체(DGSN)를 형성하고, 제5 영역(V)에서 제5 핀형 활성 영역(FAE) 위에 제5 핀형 활성 영역(FAE)에 교차하여 연장되는 제2 더미 게이트 구조체(DGSW)를 형성한다. 제1 및 제2 더미 게이트 구조체(DGSN, DGSW)의 연장 방향(Y 방향)에 수직 방향(X 방향)에서, 제2 더미 게이트 구조체(DGSW)의 폭은 제1 더미 게이트 구조체(DGSN)의 폭보다 큰 값을 가질 수 있다. 제2 더미 게이트 구조체(DGSW)의 게이트 길이는 제1 더미 게이트 구조체(DGSN)의 게이트 길이보다 큰 값을 가질 수 있다.
제1 더미 게이트 구조체(DGSN)는 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD) 위에 순차적으로 적층된 제1 더미 게이트 절연층(D114N), 제1 더미 게이트 라인(D116N), 및 제1 더미 게이트 캡핑층(D118N)을 포함할 수 있다. 제1 더미 게이트 절연층(D114N)은 실리콘 산화물을 포함할 수 있다. 제1 더미 게이트 라인(D116N)은 폴리실리콘을 포함할 수 있다. 제1 더미 게이트 캡핑층(D118N)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제2 더미 게이트 구조체(DGSW)는 제5 핀형 활성 영역(FAE) 위에 순차적으로 적층된 제2 더미 게이트 절연층(D114W), 제2 더미 게이트 라인(D116W), 및 제2 더미 게이트 캡핑층(D118W)을 포함할 수 있다. 제2 더미 게이트 절연층(D114W), 제2 더미 게이트 라인(D116W), 및 제2 더미 게이트 캡핑층(D118W) 각각은 제1 더미 게이트 절연층(D114N), 제1 더미 게이트 라인(D116N), 및 제1 더미 게이트 캡핑층(D118N) 각각과 동일한 물질로 이루어질 수 있다.
제1 내지 제4 영역(I, II, III, IV)에서 제1 더미 게이트 구조체(DGSN)의 양 측벽을 덮는 제1 절연 스페이서(124N) 및 제5 영역(V)에서 제2 더미 게이트 구조체(DGSW)의 양 측벽을 덮는 제2 절연 스페이서(124W)를 형성한다. 제1 절연 스페이서(0N)와 제2 절연 스페이서(124W)는 동일 물질로 이루어질 수 있다. 제1 절연 스페이서(124N)와 제2 절연 스페이서(124W)는 SiN, SiOCN, SiCN, 또는 이들의 조합을 포함할 수 있다.
제1 내지 제4 영역(I, II, III, IV)에서 제1 더미 게이트 구조체(DGSN) 및 제1 절연 스페이서(124N)의 양측의 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD)의 일부분을 제거하여, 제1 내지 제4 리세스(RSA, RSB, RSC, RSD)를 형성하고, 제5 영역(V)에서 제2 더미 게이트 구조체(DGSW) 및 제2 절연 스페이서(124W)의 양측의 제5 핀형 활성 영역(FAE)의 일부분을 제거하여, 제5 리세스(RSE)를 형성한다. 일 실시예에서, 제1 내지 제4 리세스(RSA, RSB, RSC, RSD) 및 제5 리세스(RSE)는 제1 절연 스페이서(124N)의 양측으로부터 제1 절연 스페이서(124N)의 하측으로, 그리고, 제2 절연 스페이서(124W)의 양측으로부터 제2 절연 스페이서(124W)의 하측으로 더 연장될 수 있다.
제1 및 제2 영역(I, II)에서 제1 더미 게이트 구조체(DGSN)의 양 측에서 제1 및 제2 리세스(RSA, RSB)를 통해 노출되는 제1 및 제2 핀형 활성 영역(FAA, FAB)으로부터 에피텍셜 성장 공정에 의해 반도체층을 형성하여 제1 및 제2 소스/드레인 영역(130A, 130B)을 형성한다. 제3 및 제4 영역(III, IV)에서 제1 더미 게이트 구조체(DGSN)의 양 측에서 제3 및 제4 리세스(RSC, RSD)를 통해 노출되는 제3 및 제4 핀형 활성 영역(FAC, FAD)으로부터 에피텍셜 성장 공정에 의해 반도체층을 형성하여 제3 및 제4 소스/드레인 영역(130C, 130D)을 형성한다. 제5 영역(V)에서 제2 더미 게이트 구조체(DGSW)의 양측에서 제5 리세스(RSE)를 통해 노출되는 제5 핀형 활성 영역(FAE)의 표면으로부터 에피텍셜 성장 공정에 의해 반도체층을 형성하여 제5 소스/드레인 영역(130E)을 형성한다. 제1 및 제2 소스/드레인 영역(130A, 130B)은 n형의 불순물이 도핑된 Si 또는 SiC 반도체층이고, 제3 및 제4 소스/드레인 영역(130C, 130D)은 p형의 불순물이 도핑된 SiGe 반도체층일 수 있다. 예를 들면, 제5 소스/드레인 영역(130E)은 p형의 불순물이 도핑된 SiGe 반도체층일 수 있다.
제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 소스/드레인 영역(130A, 130B, 130C, 130D, 130E), 제1 및 제2 더미 게이트 구조체(DGSN, DGSW), 및 제1 및 제2 게이트 절연 스페이서(124N, 124W)를 덮는 층간 절연막(132)을 형성한다. 층간 절연막(132)의 상면은 제1 및 제2 더미 게이트 캡핑층(D118N, D118W)의 상면과 동일 레벨에 위치할 수 있다. 층간 절연막(132)의 상면은 제1 및 제2 더미 게이트 캡핑층(D118N, D118W)의 상면과 공면을 이룰 수 있다.
도 4를 참조하면, 제1 내지 제5 영역(I, II, III, IV, V)에서 층간 절연막(132)을 통해 노출되는 제1 및 제2 더미 게이트 구조체(DGSN, DGSW)를 제거하여, 제1 내지 제5 영역(I, II, III, IV, V)에 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)을 형성한다. 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)을 통해 제1 및 제2 절연 스페이서(124N, 124W), 및 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)이 노출될 수 있다.
제1 내지 제4 영역(I, II, III, IV)에서 제1 내지 제4 게이트 공간(GHA, GHB, GHC, GHD) 내에 제1 인터페이스막(116N) 및 제1 게이트 절연층(118N)을 형성하고, 제5 영역(V)에서 제5 게이트 공간(GHE) 내에 제2 인터페이스막(116W) 및 제2 게이트 절연층(118W)을 형성한다.
제1 및 제2 인터페이스막(116N, 116W)은 예를 들어, 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE) 내에서 노출되는 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)의 일부를 산화시켜 형성할 수 있다. 제1 및 제2 인터페이스막(116N, 116W)은 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)의 저면에 노출되는 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE) 상에 형성될 수 있다. 제1 및 제2 인터페이스막(116N, 116W)은 예를 들면, 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
제1 및 제2 게이트 절연층(118N, 118W)은 제1 인터페이스막(116N), 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)의 내측면, 및 층간 절연막(132)의 상면을 덮도록 형성될 수 있다. 제1 및 제2 게이트 절연층(118N, 118W)은 예를 들면, ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 제1 내지 제4 게이트 공간(GHA, GHB, GHC, GHD) 각각에서 제1 게이트 절연층(118N)에 의하여 한정되는 공간은 동일한 값인 제1 폭(WGN)을 가질 수 있고, 제5 게이트 공간(GHE)에서 제2 게이트 절연층(118W)에 의하여 한정되는 공간은 제1 폭(WGN)보다 큰 값은 제2 폭(WGW)을 가질 수 있다.
제1 내지 제4 영역(I, II, III, IV) 각각에서 제1 게이트 절연층(118N) 상에 제1 내지 제4 하부 일함수층(M1A, M1B, M1C, M1D)을 형성하고, 제5 영역(V)에서 제2 게이트 절연층(118W) 상에 제5 하부 일함수층(M1E)을 형성한다.
제1 내지 제4 하부 일함수층(M1A, M1B, M1C, M1D)은 제1 내지 제4 게이트 공간(GHA, GHB, GHC, GHD)의 내부를 완전히 채우지 않도록 제1 게이트 절연층(118N) 상에 컨포멀(conformal)하게 형성할 수 있고, 제5 하부 일함수층(M1E)은 제5 게이트 공간(GHE)의 내부를 완전히 채우지 않도록 제2 게이트 절연층(118W) 상에 컨포멀하게 형성할 수 있다. 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)은 각각 제1 내지 제5 두께(WMA, WMB, WMC, WMD, WME)를 가진다. 제1 두께(WMA)는 제2 두께(WMB)보다 작은 값을 가질 수 있다. 제2 두께(WMB)는 제3 두께(WMC)보다 작은 값을 가질 수 있다. 제3 두께(WMC)는 제4 두께(WMD)보다 작은 값을 가질 수 있다. 제5 두께(WME)는 제4 두께(WMD)보다 큰 값을 가질 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 제5 두께(WME)는 제4 두께(WMD)와 같은 값을 가지거나, 작은 값을 가질 수 있다.
제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E)은 예를 들면, TiN, TaN, W, WCN, 또는 이들의 조합으로 이루어질 수 있다. 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)은 예를 들면, ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 일 실시예에서, 제1 내지 제4 하부 일함수층(M1A, M1B, M1C, M1D) 각각은 별도의 증착 공정에 의하여 형성될 수 있다.
일 실시예에서, 제1 내지 제4 하부 일함수층(M1A, M1B, M1C, M1D) 각각 중 일부분은 동일한 증착 공정에 의하여 형성될 수 있다. 예를 들면, 제1 하부 일함수층(M1A)을 형성하는 증착 공정에서, 제2 내지 제4 하부 일함수층(M1B, M1C, M1D) 각각을 제1 두께(WMA)씩 함께 형성하고, 제2 일함수층(M1B)의 나머지 부분을 형성하는 증착 공정에서, 제3 및 제4 하부 일함수층(M1C, M1D) 각각의 일부분을 함께 형성하고, 제3 일함수층(M1C)의 나머지 부분을 형성하는 증착 공정에서, 제4 하부 일함수층(M1D)의 일부분을 함께 형성하고, 제4 하부 일함수층(M1D)의 나머지 부분을 별도의 증착 공정으로 형성할 수 있다. 제5 하부 일함수층(M1E)은 제1 내지 제4 하부 일함수층(M1A, M1B, M1C, M1D)과 별도의 증착 공정에 의하여 형성되거나, 적어도 일부분이 제1 내지 제4 하부 일함수층(M1A, M1B, M1C, M1D)을 형성하는 증착 공정에 의하여 형성될 수 있다.
일 실시예에서, 제1 및 제2 게이트 절연층(118N, 118W)과 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E) 사이에는 유전막 배리어층(도시 생략)이 형성될 수 있다. 상기 유전막 배리어층은 예를 들면, Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속, 금속 질화물, 금속 탄화물, 금속 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 5를 참조하면, 제1 내지 제5 영역(I, II, III, IV, V) 각각에서 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)을 덮으며 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)(도 4 참조)을 모두 채우는 코팅층을 형성한다. 상기 코팅층은 예를 들면, 카본계막으로 이루어질 수 있다. 상기 카본계막은 예를 들면, ACL(amorphous carbon layer) 또는 C-SOH(Carbon based spin-on hardmask) 막으로 이루어질 수 있다.
제1 내지 제5 영역(I, II, III, IV, V) 각각에서 상기 코팅층의 일부분을 제거하여 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E) 중 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)(도 4 참조)의 하측 부분을 덮는 커버층(CLa)을 형성한다.
도 6을 참조하면, 제4 영역(IV) 및 제5 영역(V) 각각에서 커버층(CLa), 및 제4 및 제5 하부 일함수층(M1D, M1E)을 모두 덮는 마스크층(ML)을 형성한다. 마스크층(ML)은 예를 들면, 포토레스트로 이루어질 수 있다. 제1 내지 제3 영역(I, II, III)에는 마스크층(ML)이 형성되지 않는다.
제1 내지 제3 영역(I, II, III)에서, 제1 게이트 절연층(118N)의 일부분 및 제1 내지 제3 하부 일함수층(M1A, M1B, M1C)의 일부분을 제거한다. 제1 내지 제3 하부 일함수층(M1A, M1B, M1C) 중 커버층(CLa)에 의하여 덮인 하측 부분은 제거되지 않고 잔류할 수 있다. 제1 내지 제3 영역(I, II, III) 각각에서 제1 게이트 절연층(118N)의 최상단은 제1 내지 제3 하부 일함수층(M1A, M1B, M1C) 중 잔류하는 부분의 최상단보다 더 높은 레벨을 가질 수 있다.
제4 영역(IV) 및 제5 영역(V)에서 마스크층(ML)에 의하여 덮인 제4 및 제5 하부 일함수층(M1D, M1E), 및 제1 및 제2 게이트 절연층(118N, 118W)은 제거되지 않고 그대로 잔류할 수 있다.
도 7을 참조하면, 마스크층(도 6의 ML) 및 커버층(도 6의 CLa)을 제거한다. 마스크층(ML) 및 커버층(CLa)은 예를 들면, 애싱(ashing) 공정 및 스트립(strip) 공정에 의하여 함께 제거될 수 있다.
도 8을 참조하면, 제1 내지 제5 영역(I, II, III, IV, V) 각각에서 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E) 상에 제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E), 및 제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME)을 순차적으로 형성한다.
제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E)은 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)과 다른 물질로 이루어질 수 있다.
제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E) 각각은 서로 동일한 물질로 이루어질 수 있다. 제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E)은, TiAl, TiAlC, TiAlN, 또는 이들의 조합으로 이루어질 수 있다. 제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E)은 예를 들면, ALD, CVD, 또는 PVD 공정에 의해 함께 형성될 수 있다. 제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E) 각각의 전부 또는 일부분은 동일한 물질로 이루어질 수 있다. 제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E)은 각각 동일한 두께를 가지도록 형성될 수 있다.
제4 영역(IV)에서 제4 상부 일함수층(M2D)은 제4 게이트 공간(GHD) 중 제4 하부 일함수층(M1D) 사이에 한정되는 공간을 모두 채울 수 있다. 제1 내지 제3 영역(I, II, III)에서 제1 내지 제3 상부 일함수층(M2A, M2B, M2C)은 제1 내지 제3 게이트 공간(GHA, GHB, GHC)의 일부분을 채울 수 있다. 제5 영역(V)에서 제5 상부 일함수층(M2E)은 제5 게이트 공간(GHE)의 일부분을 채울 수 있다.
제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME)은 각각 서로 동일한 물질로 이루어질 수 있다. 제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME)은 금속 질화물, 예를 들면, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME)은 예를 들면, ALD, CVD, 또는 PVD 공정에 의해 함께 형성될 수 있다. 제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME)은 각각 동일한 두께를 가지도록 형성될 수 있다.
제1 내지 제3 영역(I, II, III)에서 제1 내지 제3 도전성 배리어층(BMA, BMB, BMC)은 나머지 제1 내지 제3 게이트 공간(GHA, GHB, GHC)을 모두 채울 수 있다. 제5 영역(V)에서 제5 도전성 배리어층(BME)은 제5 게이트 공간(GHE)의 일부분만을 채울 수 있다. 제1 내지 제3 도전성 배리어층(BMA, BMB, BMC)은 제1 내지 제3 게이트 공간(GHA, GHB, GHC) 내로 연장될 수 있다. 제3 도전성 배리어층(BMC)의 최하단은 제1 및 제2 도전성 배리어층(BMA, BMB)의 최하단보다 더 높은 레벨에 위치할 수 있다. 제1 및 제2 도전성 배리어층(BMA, BMB)은 제1 및 제2 하부 일함수층(M1A, M1B) 사이에 한정되는 공간 내로 연장될 수 있다. 제1 및 제2 도전성 배리어층(BMA, BMB)은 제1 및 제2 게이트 공간(GHA, GHB) 내에서, 하측이 상측보다 좁은 폭을 가질 수 있다.
제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME) 상에 갭필 금속층(GM)을 형성한다. 갭필 금속층(GM)은 예를 들면, 텅스텐(W)으로 이루어질 수 있다. 제5 영역(V)에서 갭필 금속층(GM)은 나머지 제5 게이트 공간(GHE)을 모두 채울 수 있다.
도 9를 참조하면, 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)을 형성한다. CMP와 같은 평탄화 공정에 의해, 제1 내지 제5 영역(I, II, III, IV, V)에서 층간 절연막(132) 상에 형성된 갭필 금속층(GM), 제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME), 및 제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E)을 제거할 수 있다. 제1 내지 제3 영역(I, II, III)에서 갭필 금속층(GM)은 모두 제거될 수 있다. 제4 영역(IV)에서 제4 도전성 배리어층(BMD)은 모두 제거될 수 있다.
추가적으로, 제1 내지 제5 게이트 공간(GHA, GHB, GHC, GHD, GHE)의 상측 부분에 형성된 갭필 금속층(GM)의 부분, 제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME)의 부분, 및 제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E)의 부분을 더 제거할 수 있다. 이로 인해, 제1 내지 제5 영역(I, II, III, IV, V)에서 제1 및 제2 절연 스페이서(124N, 124W)의 상측 부분이 노출될 수 있다.
그 다음, 습식 식각 공정에 의해, 제4 영역(IV)에서 제4 상부 일함수층(M2D)이 완전히 제거될 수 있다. 그리고, 상기 습식 식각 공정에 의해, 제1 내지 제3 영역(I, II, III)에서 제1 내지 제3 상부 일함수층(M2A, M2B, M2C)의 일부가 제거되고, 제5 영역(V)에서 제5 상부 일함수층(M2E)의 일부가 제거될 수 있다. 따라서, 제1 내지 제3 상부 일함수층(M2A, M2B, M2C)의 최상단은 제1 내지 제3 하부 일함수층(M1A, M1B, M1C)의 최상단보다 낮은 레벨에 위치할 수 있다. 그리고, 제5 상부 일함수층(M2E)의 최상단은 제5 하부 일함수층(M1E)의 최상단보다 낮은 레벨에 위치할 수 있다. 상기 습식 공정은 HF나 H2SO4을 이용하여 이루어질 수 있다.
다시 도 2를 참조하면, 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE) 상에 게이트 캡핑층(134)을 형성할 수 있다.
제4 영역(IV)에서, 제4 상부 일함수층(M2D)이 제거된 공간을 게이트 캡핑층(134)이 채울 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 10에서는 도 1의 A-A', B-B', C-C', D-D', 및 E-E' 선에 대응되는 위치에 대한 단면도들이 도시된다. 도 10의 반도체 소자(100A)에 대한 설명에서 도 2의 반도체 소자(100)와 동일한 부분에 대한 설명은 생략될 수 있다.
반도체 소자(100A)는 제1 내지 제5 영역(I, II, III, IV, V)을 포함할 수 있다. 제1 영역(I), 제2 영역(II), 제3 영역(III), 제4 영역(IV) 및 제5 영역(V)에는 각각 제1 트랜지스터(TRA), 제2 트랜지스터(TRB), 제3 트랜지스터(TRCa), 제4 트랜지스터(TRDa), 및 제5 트랜지스터(TREa)가 배치될 수 있다.
반도체 소자(100)는 기판(110)의 제1 내지 제5 영역(I, II, III, IV, V)에서 기판(110)으로부터 돌출된 제1 내지 제5 핀형 활성 영역(FAA, FAB, FAC, FAD, FAE)을 포함한다.
제1 내지 제4 영역(I, II, III, IV)에서 제1 인터페이스막(116N) 위에는 제1 게이트 절연층(118N), 및 제1 내지 제4 게이트 라인(GLA, GLB, GLCa, GLDa)이 제1 내지 제4 채널 영역(CHA, CHB, CHC, CHD)을 덮으면서 제1 내지 제4 핀형 활성 영역(FAA, FAB, FAC, FAD)에 교차하는 방향으로 연장되어 있다. 제5 영역(V)에서 제2 인터페이스막(116W) 위에는 제2 게이트 절연층(118W), 및 제5 게이트 라인(GLEa)이 제5 채널 영역(CHE)을 덮으면서 제5 핀형 활성 영역(FAE)에 교차하는 방향으로 연장되어 있다.
제1 게이트 라인(GLA)은 제1 하부 일함수층(M1A), 제1 상부 일함수층(M2A), 및 제1 도전성 배리어층(BMA)을 포함할 수 있다. 제2 게이트 라인(GLB)은 제2 하부 일함수층(M1B), 제2 상부 일함수층(M2B), 및 제2 도전성 배리어층(BMB)을 포함할 수 있다. 제3 게이트 라인(GLCa)은 제3 하부 일함수층(M1C) 및 제1 갭필 금속층(GM1)을 포함할 수 있다. 제4 게이트 라인(GLDa)은 제4 하부 일함수층(M1D) 및 제1 갭필 금속층(GM1)을 포함할 수 있다. 제5 게이트 라인(GLEa)은 제5 하부 일함수층(M1E), 제1 갭필 금속층(GM1), 제5 중간 일함수층(M1E'), 제5 상부 일함수층(M2E), 제5 도전성 배리어층(BME), 및 갭필 금속층(GM)을 포함할 수 있다. 일 실시예에서, 제5 게이트 라인(GLE)은 제5 중간 일함수층(M1E')을 포함하지 않을 수 있다.
제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)은 예를 들면, TiN, TaN, W, WCN, 또는 이들의 조합으로 이루어질 수 있다.
제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E) 각각의 최하단부터 최상단까지의 높이는 각각 제1 내지 제5 높이(HA, HB, HC, HD, HE)일 수 있다. 제1 내지 제3 높이(HA, HB, HC)는 대략 동일한 값을 가질 수 있다. 제4 및 제5 높이(HD, HE)는 대략 동일한 값을 가질 수 있다. 제4 및 제5 높이(HD, HE)는 제1 내지 제3 높이(HA, HB, HC)보다 큰 값을 가질 수 있다.
제1 내지 제5 하부 일함수층(M1A, M1B, M1C, M1D, M1E)은 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)의 연장 방향(Y 방향)에 수직한 평면(X-Z 평면)에서의 단면이 U자 형상을 가질 수 있다.
제1 및 제2 상부 일함수층(M2A, M2B)은 각각 제1 및 제2 하부 일함수층(M1A, M1B)을 덮을 수 있다.
제1 갭필 금속층(GM1)은 제3 내지 제5 하부 일함수층(M1C, M1D, M1E)을 덮을 수 있다.
제5 중간 일함수층(M1E')은 제5 하부 일함수층(M1E)을 덮을 수 있고, 제5 상부 일함수층(M2E)은 제5 중간 일함수층(M1E')을 덮을 수 있다.
제5 중간 일함수층(M1E')은 예를 들면, TiN, TaN, W, WCN, 또는 이들의 조합으로 이루어질 수 있다. 제1, 제2 및 제5 상부 일함수층(M2A, M2B, M2E)은 예를 들면, 알루미늄(Al)을 포함하는 합금, Al을 포함하는 도전성 금속 탄화물, Al을 포함하는 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 일 실시예에서, 제1, 제2 및 제5 상부 일함수층(M2A, M2B, M2E)은 TiAl, TiAlC, TiAlN, 또는 이들의 조합으로 이루어질 수 있다.
제1 및 제2 영역(I, II)에서, 제1 및 제2 도전성 배리어층(BMA, BMB)의 최상단은 제1 및 제2 상부 일함수층(M2A, M2B)의 최상단과 대략 동일 레벨에 위치할 수 있다. 제1 및 제2 도전성 배리어층(BMA, BMB)의 최상단은 제4 하부 일함수층(M1D)의 최상단 및 제1 갭필 금속층(GM1)의 최상단과 대략 동일 레벨에 위치할 수 있다.
제3 영역(III)에서, 제1 갭필 금속층(GM1)은 제3 하부 일함수층(M1C)의 U자 형상의 내부 공간을 모두 채우며, 제1 갭필 금속층(GM1)의 최상단은 제3 하부 일함수층(M1C)의 최상단보다 높은 레벨에 위치할 수 있다.
제4 영역(IV)에서, 제1 갭필 금속층(GM1)은 제4 하부 일함수층(M1D)의 U자 형상의 내부 공간을 모두 채우며, 제1 갭필 금속층(GM1)의 최상단은 제4 하부 일함수층(M1D)의 최상단과 대략 동일 레벨에 위치할 수 있다.
제5 영역(V)에서, 제1 갭필 금속층(GM1)은 제5 하부 일함수층(M1E)의 U자 형상의 내부 공간의 일부분을 채우고, 제5 중간 일함수층(M1E'), 제5 상부 일함수층(M2E) 및 제5 도전형 배리어층(BME)은 차례로 제1 갭필 금속층(GM1)의 U자 형상의 내부 공간에 적층될 수 있다. 제2 갭필 금속층(GM2)은 제5 도전성 배리어층(BME)의 U자 형상의 내부 공간을 모두 채울 수 있다. 제5 상부 일함수층(M2E)의 최상단은 제5 하부 일함수층(M1E)의 최상단보다 낮은 레벨에 위치할 수 있다.
제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE) 상에 게이트 캡핑층(134)이 배치될 수 있다.
반도체 소자의 동작 전압은, 게이트 라인을 구성하는 상대적으로 작은 일함수를 가지는 하부 일함수층과 상대적으로 큰 일함수를 가지는 상부 일함수층의 비율에 따라서 결정될 수 있다.
본 발명에 따른 반도체 소자(100A)는 제4 트랜지스터(TRD)에서 제4 하부 일함수층(M1D)의 높이인 제4 높이(HD)를 제1 내지 제3 트랜지스터(TRA, TRB, TRC)에서 제1 내지 제3 하부 일함수층(M1A, M1B, M1C)의 높이인 제1 내지 제3 높이(HA, HB, HC)보다 큰 값을 가지도록 하고, 제4 게이트 라인(GLD)이 상부 일함수층을 포함하지 않도록 형성함으로써, 제3 트랜지스터(TRC)보다 낮은 동작 전압을 가지는 제4 트랜지스터(TRD)를 포함할 수 있다. 그리고, 제3 및 제4 트랜지스터들(TRC, TRD)의 경우, 상부 일함수층 대신에 텅스텐으로 이루어진 갭필 금속층으로 채워지므로, 낮은 게이트 저항을 가질 수 있다.
도 11 내지 도 16은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 11 내지 도 16에는 도 1의 A-A', B-B', C-C', D-D', 및 E-E' 선에 대응되는 위치에 대한 단면도들이 도시된다.
도 3을 참조하여 설명한 공정이 완료된 다음에 도 11 내지 도 16의 공정들이 진행될 수 있다.
도 11의 공정은 제1 내지 제3 영역(I, II, III) 모두에서 제1 게이트 절연층(118N) 상에 제3 하부 일함수층(M1C)이 형성되는 점이 도 4 및 도 5를 참조하여 설명한 공정과 다르고, 나머지는 동일하다.
도 12를 참조하면, 제1 영역(I), 제2 영역(II), 제4 영역(IV) 및 제5 영역(V) 각각에서 커버층(CLa), 제3 내지 제5 하부 일함수층(M1C, M1D, M1E)을 모두 덮는 마스크층(ML)을 형성한다. 마스크층(ML)은 예를 들면, 포토레스트로 이루어질 수 있다. 제3 영역(III)에는 마스크층(ML)이 형성되지 않는다.
제3 영역(III)에서, 제1 게이트 절연층(118N)의 일부분 및 제3 하부 일함수층(M1C)의 일부분을 제거한다. 제3 하부 일함수층(M1C) 중 커버층(CLa)에 의하여 덮인 하측 부분은 제거되지 않고 잔류할 수 있다.
도 13을 참조하면, 마스크층(도 12의 ML) 및 커버층(도 12의 CLa)을 제거한다. 마스크층(ML) 및 커버층(CLa)은 예를 들면, 애싱(ashing) 공정 및 스트립(strip) 공정에 의하여 함께 제거될 수 있다.
제1 내지 제5 영역(I, II, III, IV, V) 각각에서 제1 갭필 금속층(GM1)이 제3 내지 제5 하부 일함수층(M1C, M1D, M1E) 상에 형성될 수 있다. 제1 갭필 금속층(GM1)은 제1 내지 제4 게이트 공간(GHA, GHB, GHC, GHD)의 내부를 완전히 채우도록 형성되고, 제5 게이트 공간(GHE)의 내부를 부분적으로 채우며 제5 하부 일함수층(M1E) 상에 컨포멀(conformal)하게 형성될 수 있다. 제 갭필 금속층(GM1)은 예를 들면, 텅스텐(W)으로 이루어질 수 있다.
포토리소그래피 공정 및 식각 공정에 의해, 제1 및 제2 영역(I, II)에서 제1 갭필 금속층(GM1) 및 제3 하부 일함수층(M1C)이 완전히 제거될 수 있다. 상기 식각 공정은 H2O2를 포함하는 용액을 이용하는 습식 식각 공정을 포함할 수 있다. 상기 용액은 DSP(dilute sulfuric peroxide)를 포함할 수 있다. 상기 식각 공정은 NF3, NH3 등의 식각 가스를 이용하는 건식 식각 공정을 포함할 수 있다. 상기 식각 공정은 습식 식각 공정 및 건식 식각 공정이 혼합된 공정일 수 있다.
도 14를 참조하면, 제1 및 제2 영역(I, II) 각각에서 제1 및 제2 하부 일함수층(M1A, M1B)을 형성한다. 제3 내지 제5 영역(III, IV, V) 각각에 제3 내지 제5 중간 일함수층(M1C', M1D', M1E')이 형성될 수 있다. 일 실시예에서, 제3 내지 제5 영역(III, IV, V) 각각에 형성된 제3 내지 제5 중간 일함수층(M1C', M1D', M1E')은 제거될 수 있다.
제1 및 제2 하부 일함수층(M1A, M1B) 각각은 제1 및 제2 게이트 절연층(118N) 상에 컨포멀(conformal)하게 형성될 수 있다.
제1 및 제2 영역(I, II) 각각에서 제1 및 제2 하부 일함수층(M1A, M1B)의 하측 부분을 덮고, 제5 영역(V)에서 제5 중간 일함수층(M1E')의 하측 부분을 덮는 커버층(CLb)이 형성될 수 있다.
도 15를 참조하면, 제1 및 제2 영역(I, II)에서, 커버층(CLb)에 의해 덮히지 않은 제1 게이트 절연층(118N)의 일부분과 제1 및 제2 하부 일함수층(M1A, M1B)의 일부분을 제거한다.
도 16을 참조하면, 제1 내지 제5 영역(I, II, III, IV, V) 각각에서 제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E), 및 제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME)을 순차적으로 형성한다.
제1 및 제2 영역(I, II)에서 제1 및 제2 상부 일함수층(M2A, M2B)은 제1 및 제2 게이트 공간(GHA, GHB) 중 제1 및 제2 하부 일함수층(M1A, M1B) 사이에 한정되는 공간의 일부분을 채우도록 컨포멀(conformal)하게 형성될 수 있다. 제5 영역(V)에서 제5 상부 일함수층(M2E)은 제5 게이트 공간(GHE)의 일부분을 채우도록 컨포멀(conformal)하게 형성될 수 있다. 제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E)은, TiAl, TiAlC, TiAlN, 또는 이들의 조합으로 이루어질 수 있다.
제1 및 제2 영역(I, II) 각각에서 제1 및 제2 도전성 배리어층(BMA, BMB)은 나머지 제1 및 제2 게이트 공간(GHA, GHB)을 모두 채울 수 있다. 제5 영역(V)에서 제5 도전성 배리어층(BME)은 제5 게이트 공간(GHE)의 일부분을 채우도록 컨포멀(conformal)하게 형성될 수 있다. 제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME)은 금속 질화물, 예를 들면, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME) 상에 제2 갭필 금속층(GM2)을 형성한다. 제2 갭필 금속층(GM)은 예를 들면, 텅스텐(W)으로 이루어질 수 있다. 제5 영역(V)에서 갭필 금속층(GM)은 나머지 제5 게이트 공간(GHE)을 모두 채울 수 있다.
다시 도 10을 참조하면, 제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE) 및 게이트 캡핑층(134)을 형성한다.
CMP와 같은 평탄화 공정에 의해, 제1 내지 제5 영역(I, II, III, IV, V)에서 층간 절연막(132) 상에 형성된 제2 갭필 금속층(GM2), 제1 내지 제5 도전성 배리어층(BMA, BMB, BMC, BMD, BME), 제1 내지 제5 상부 일함수층(M2A, M2B, M2C, M2D, M2E), 제3 내지 제5 중간 일함수층(M1C', M1D', M1E'), 제1 갭필 금속층(GM1) 및 제4 및 제5 하부 일함수층(M1D, M1E)을 제거함으로써, 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)을 형성할 수 있다.
추가적인 식각 공정에 의해 제1 내지 제5 영역(I, II, III, IV, V)에서 제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE)의 일부를 제거하여 제1 및 제2 절연 스페이서(124N, 124W)의 상측 부분이 노출될 수 있다.
제1 내지 제5 게이트 라인(GLA, GLB, GLC, GLD, GLE) 상에 게이트 캡핑층(134)을 형성할 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 17에서는 도 1의 A-A', B-B', C-C', D-D', 및 E-E' 선에 대응되는 위치에 대한 단면도들이 도시된다. 도 17의 반도체 소자(100B)에 대한 설명에서 도 10의 반도체 소자(100A)와 동일한 부분에 대한 설명은 생략될 수 있다.
반도체 소자(100B)는 도 10의 제5 게이트 라인(GLE) 대신에 제5 게이트 라인(GLEb)을 포함하는 것 이외에는 도 10의 반도체 소자(100A)와 동일하다.
제5 게이트 라인(GLEb)은 도 10의 제5 게이트 라인(GLE)과 달리, 제5 하부 일함수층(M1E) 및 제1 갭필 금속층(GM1)으로 이루어질 수 있다. 제5 하부 일함수층(M1E)은 예를 들어, TiN, TaN, W, WCN, 또는 이들의 조합으로 이루어질 수 있다. 제1 갭필 금속층(GM1)은 예를 들어, 텅스텐(W)으로 이루어질 수 있다.
도 18은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. 도 18에는 도 1의 A-A', B-B', C-C', D-D', 및 E-E' 선에 대응되는 위치에 대한 단면도들이 도시된다.
도 3을 참조하여 설명한 공정이 완료된 다음에 도 11 및 도 12의 공정들이 진행될 수 있다.
다음으로, 도 18을 참조하면, 애싱(ashing) 공정 및 스트립(strip) 공정에 의하여 마스크층(도 12의 ML) 및 커버층(도 12의 CLa)을 제거한 다음, 제1 내지 제5 영역(I, II, III, IV, V) 각각에서 제1 갭필 금속층(GM1)이 제3 내지 제5 하부 일함수층(M1C, M1D, M1E) 상에 형성될 수 있다. 도 13과 달리, 제5 영역(V)에서 제1 갭필 금속층(GM1)은 제5 하부 일함수층(M1E) 상에 형성되며, 제5 게이트 공간(GHE)을 완전히 채우도록 형성될 수 있다.
다음으로, CMP와 같은 평탄화 공정에 의해 층간 절연막(132) 상에 형성된 제1 갭필 금속층(GM1), 제4 및 제5 하부 일함수층(M1D, M1E), 그리고, 제1 및 제2 게이트 절연층(118N, 118W)을 제거한다. 포토리소그래피 공정 및 식각 공정에 의해, 제1 및 제2 영역(I, II)에서 제1 갭필 금속층(GM1) 및 제3 하부 일함수층(M1C)이 완전히 제거될 수 있다. 상기 식각 공정은 H2O2를 포함하는 용액을 이용하는 습식 식각 공정을 포함할 수 있다. 상기 용액은 DSP(dilute sulfuric peroxide)를 포함할 수 있다. 상기 식각 공정은 NF3, NH3 등의 식각 가스를 이용하는 건식 식각 공정을 포함할 수 있다. 상기 식각 공정은 습식 식각 공정 및 건식 식각 공정이 혼합된 공정일 수 있다.
다음으로, 상술한 도 14 등의 후속 공정을 진행하면 도 17의 반도체 소자(100B)를 제조할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자, GLA: 제1 게이트 라인, GLB: 제2 게이트 라인, GLC: 제3 게이트 라인, GLD: 제4 게이트 라인, GLE: 제5 게이트 라인, M1A: 제1 하부 일함수층, M1B: 제2 하부 일함수층, M1C: 제3 하부 일함수층, M1D: 제4 하부 일함수층, M1E: 제5 하부 일함수층, M2A: 제1 상부 일함수층, M2B: 제2 상부 일함수층, M2C: 제3 상부 일함수층, M2D: 제4 상부 일함수층, M2E: 제5 상부 일함수층, BMA: 제1 도전성 배리어층, BMB: 제2 도전성 배리어층, BMC: 제3 도전성 배리어층, BMD: 제4 도전성 배리어층, BME: 제5 도전성 배리어층, GM: 갭필 금속층, 134: 게이트 캡핑층, TRA: 제1 트랜지스터, TRB: 제2 트랜지스터, TRC: 제3 트랜지스터, TRD: 제4 트랜지스터, TRE: 제5 트랜지스터

Claims (10)

  1. 제1 영역 및 제2 영역을 가지는 기판;
    상기 제1 영역에서, 제1 하부 일함수층 및 상기 제1 하부 일함수층 상의 제1 상부 일함수층을 포함하는 제1 게이트 라인; 및
    상기 제2 영역에서 상기 제1 게이트 라인과 동일하거나 작은 폭을 가지고, 제2 하부 일함수층을 포함하는 제2 게이트 라인;을 포함하고,
    상기 제1 상부 일함수층의 최상단 및 상기 제2 하부 일함수층의 최상단은 각각 상기 제1 하부 일함수층의 최상단보다 높은 레벨에 위치하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 상부 일함수층의 최상단은 상기 제2 하부 일함수층의 최상단보다 낮은 레벨을 가지는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 게이트 라인은 상기 제1 상부 일함수층 상에 제1 도전성 배리어층을 더 포함하고,
    상기 제1 도전성 배리어층의 최상단은 상기 제1 상부 일함수층의 최상단보다 높은 레벨을 가지는 반도체 소자.
  4. 제3 항에 있어서,
    상기 제1 도전성 배리어층의 최상단은 상기 제2 하부 일함수층의 최상단과 동일 레벨을 가지는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 게이트 라인 상에 배치되고 절연물질로 이루어진 게이트 캡핑층을 더 포함하고,
    상기 제2 게이트 라인의 연장 방향에 수직한 평면에서의 상기 제2 하부 일함수층의 단면은 U자 형상을 가지고,
    상기 게이트 캡핑층은 상기 제2 하부 일함수층의 상기 U자 형상의 내부 공간으로 연장되는 돌출부를 가지는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 게이트 라인의 연장 방향에 수직한 평면에서의 상기 제2 하부 일함수층의 단면은 U자 형상을 가지고,
    상기 제2 게이트 라인은 상기 제2 하부 일함수층의 상기 U자 형상의 내부 공간을 채우는 갭필 금속층을 더 포함하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 갭필 금속층의 최상단은 상기 제1 하부 일함수층의 최상단보다 높은 레벨에 위치하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 및 제2 하부 일함수층은, 상기 제1 상부 일함수층보다 큰 일함수를 가지는 물질로 이루어지는 반도체 소자.
  9. 제1 항에 있어서,
    상기 제1 하부 일함수층의 두께는 상기 제2 하부 일함수층의 두께보다 작은 값을 가지는 반도체 소자.
  10. 제1 항에 있어서,
    상기 제1 영역에서 상기 기판으로부터 돌출되고, 상기 제1 게이트 라인과 교차하는 방향으로 연장되는 제1 핀형 활성 영역과,
    상기 제2 영역에서 상기 기판으로부터 돌출되고, 상기 제2 게이트 라인과 교차하는 방향으로 연장되는 제2 핀형 활성 영역을 더 포함하며,
    상기 제1 핀형 활성 영역은 제1 도전형의 불순물로 도핑되고, 상기 제2 핀형 활성 영역은 상기 제1 도전형과 다른 제2 도전형의 불순물로 도핑된 반도체 소자.
KR1020180057093A 2018-05-18 2018-05-18 반도체 소자 KR102560369B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180057093A KR102560369B1 (ko) 2018-05-18 2018-05-18 반도체 소자
US16/214,537 US10770560B2 (en) 2018-05-18 2018-12-10 Semiconductor devices
CN201910298285.4A CN110504264A (zh) 2018-05-18 2019-04-15 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180057093A KR102560369B1 (ko) 2018-05-18 2018-05-18 반도체 소자

Publications (2)

Publication Number Publication Date
KR20190131986A true KR20190131986A (ko) 2019-11-27
KR102560369B1 KR102560369B1 (ko) 2023-07-28

Family

ID=68533434

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180057093A KR102560369B1 (ko) 2018-05-18 2018-05-18 반도체 소자

Country Status (3)

Country Link
US (1) US10770560B2 (ko)
KR (1) KR102560369B1 (ko)
CN (1) CN110504264A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220109268A (ko) * 2021-01-28 2022-08-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 트랜지스터 게이트 구조체들 및 그것들을 형성하는 방법들

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140121634A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150021694A1 (en) * 2013-07-17 2015-01-22 GlobalFoundries, Inc. Integrated circuits having replacement metal gates with improved threshold voltage performance and methods for fabricating the same
US20160042954A1 (en) * 2014-08-06 2016-02-11 Globalfoundries Inc. Replacement metal gate and fabrication process with reduced lithography steps
KR20160028077A (ko) * 2014-09-02 2016-03-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20180122705A1 (en) * 2016-11-02 2018-05-03 United Microelectronics Corp. Method for fabricating semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704294B2 (en) 2011-06-13 2014-04-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US9105497B2 (en) 2013-09-04 2015-08-11 Globalfoundries Inc. Methods of forming gate structures for transistor devices for CMOS applications
US9293551B2 (en) 2013-11-25 2016-03-22 Globalfoundries Inc. Integrated multiple gate length semiconductor device including self-aligned contacts
US9230864B1 (en) * 2014-10-16 2016-01-05 United Microelectronics Corp. Method of forming a semiconductor device having a metal gate
US9640438B2 (en) 2014-12-30 2017-05-02 Globalfoundries Singapore Pte. Ltd. Integrated circuits with inactive gates and methods of manufacturing the same
KR102211254B1 (ko) 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN106847685A (zh) 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 高k金属栅晶体管的形成方法
KR102487549B1 (ko) * 2017-11-23 2023-01-11 삼성전자주식회사 트랜지스터들을 포함하는 반도체 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140121634A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150021694A1 (en) * 2013-07-17 2015-01-22 GlobalFoundries, Inc. Integrated circuits having replacement metal gates with improved threshold voltage performance and methods for fabricating the same
US20160042954A1 (en) * 2014-08-06 2016-02-11 Globalfoundries Inc. Replacement metal gate and fabrication process with reduced lithography steps
KR20160028077A (ko) * 2014-09-02 2016-03-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20180122705A1 (en) * 2016-11-02 2018-05-03 United Microelectronics Corp. Method for fabricating semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220109268A (ko) * 2021-01-28 2022-08-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 트랜지스터 게이트 구조체들 및 그것들을 형성하는 방법들
US11810961B2 (en) 2021-01-28 2023-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structures and methods of forming the same

Also Published As

Publication number Publication date
CN110504264A (zh) 2019-11-26
KR102560369B1 (ko) 2023-07-28
US10770560B2 (en) 2020-09-08
US20190355825A1 (en) 2019-11-21

Similar Documents

Publication Publication Date Title
TWI731284B (zh) 半導體結構及形成積體電路結構的方法
KR102487549B1 (ko) 트랜지스터들을 포함하는 반도체 소자
US9935199B2 (en) FinFET with source/drain structure
TWI668744B (zh) 半導體裝置及其形成方法
CN105609420B (zh) 用于高纵横比金属填充的选择性生长
CN109427900B (zh) 包括沟道图案的半导体器件及其制造方法
US9685533B1 (en) Transistor with SiCN/SiOCN mulitlayer spacer
KR102306508B1 (ko) 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
KR20210011558A (ko) 반도체 소자
US20210104613A1 (en) Semiconductor device including fin-fet
US11908749B2 (en) Method of metal gate formation and structures formed by the same
KR102438374B1 (ko) 반도체 장치
US20170186746A1 (en) Semiconductor device and method for manufacturing the same
US11380687B2 (en) Semiconductor devices including diffusion break regions
US10332797B2 (en) Method for fabricating semiconductor device
TWI763097B (zh) 半導體結構及其形成方法
US11521858B2 (en) Method and device for forming metal gate electrodes for transistors
TW202201637A (zh) 半導體元件及其製造方法
TW202143309A (zh) 半導體元件及其製造方法
KR102560369B1 (ko) 반도체 소자
US10720364B2 (en) Forming vertical transistor devices with greater layout flexibility and packing density
KR20210046915A (ko) 반도체 소자
US11848383B2 (en) Semiconductor device and method for fabricating the same
US20230402458A1 (en) Semiconductor device
US20230012454A1 (en) Gate structure for multi-gate device and related methods

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant