KR102306508B1 - 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 - Google Patents

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훙-리 치앙
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Abstract

반도체 디바이스를 제조하는 방법에서, Ge를 포함하는 제1 반도체 층 및 제2 반도체 층이 교대로 적층되는 핀 구조체가 저부 핀 구조체 위에 형성된다. 제1 반도체 층의 Ge 농도가 증가된다. 희생 게이트 구조체가 핀 구조체 위에 형성된다. 소스/드레인 에피택셜 층이 핀 구조체의 소스/드레인 영역 위에 형성된다. 희생 게이트 구조체는 제거된다. 채널 영역 내의 제2 반도체 층은 제거되고, 그에 의해, Ge 농도가 증가되는 제1 반도체 층을 릴리스한다. Ge 농도가 증가되는 제1 반도체 층 주위에 게이트 구조체가 형성된다.

Description

반도체 디바이스를 제조하는 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
본 출원은 2018년 7월 31일자로 출원된 미국 특허 가출원 제62/712,898호의 우선권을 주장하는데, 그 전체 내용은 참조에 의해 본원에 통합된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용 절감을 추구하여 나노미터 기술 프로세스 노드로 진보함에 따라, 제조 및 설계 문제 둘 모두로부터의 도전 과제는, 핀(fin) FET(Fin FET) 및 게이트 올 어라운드(gate-all-around; GAA) FET을 비롯한, 다중 게이트 전계 효과 트랜지스터(field effect transistor; FET)와 같은 삼차원 설계의 개발로 나타나게 되었다. Fin FET에서, 게이트 전극은 게이트 유전체 층을 사이에 두고 채널 영역의 세 개의 측면 표면(side surface)에 인접한다. 게이트 구조체가 세 개의 표면 상에서 핀을 둘러싸기(랩핑하기(wrap)) 때문에, 트랜지스터는 본질적으로 핀 또는 채널 영역을 통과하는 전류를 제어하는 세 개의 게이트를 구비한다. 불행하게도, 제4 측(side)인 채널의 저부 부분은 게이트 전극으로부터 멀리 떨어져 있고, 따라서, 가까운 게이트 제어 하에 있지 않다. 대조적으로, GAA FET에서는, 채널 영역의 모든 측면 표면이 게이트 전극에 의해 둘러싸이는데, 이것은 채널 영역에서의 더 완전한 공핍(depletion)을 허용하고 더 급격한 임계치 미만 전류 스윙(sub-threshold current swing; SS)에 기인하는 더 적은 단채널 효과(short-channel effect) 및 더 작은 드레인 유도 장벽 저하(drain induced barrier lowering; DIBL)로 나타난다. 트랜지스터 치수가 10 내지 15 nm 미만의 기술 노드까지 계속적으로 축소됨에 따라, GAA FET의 추가적인 향상이 요구된다.
본 개시는 첨부하는 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않으며 예시적 목적만을 위해 사용된다는 것이 강조된다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 도면을 도시한다.
도 2는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 도면을 도시한다.
도 3은, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 도면을 도시한다.
도 4는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 도면을 도시한다.
도 5는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 도면을 도시한다.
도 6a, 도 6b, 도 6c 및 도 6d는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 7a, 도 7b, 도 7c 및 도 7d는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 8a, 도 8b, 도 8c 및 도 8d는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 9a, 도 9b, 도 9c 및 도 9d는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 10a, 도 10b, 도 10c 및 도 10d는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 11a, 도 11b, 도 11c 및 도 11d는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 12a, 도 12b, 도 12c 및 도 12d는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 13a, 도 13b, 도 13c 및 도 13d는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 14a, 도 14b, 도 14c, 도 14d 및 도 14e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 15a, 도 15b, 도 15c, 도 15d 및 도 15e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 16a, 도 16b, 도 16c, 도 16d 및 도 16e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 17a, 도 17b, 도 17c, 도 17d 및 도 17e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 18a, 도 18b, 도 18c, 도 18d 및 도 18e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 19a, 도 19b, 도 19c, 도 19d 및 도 19e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 20a, 도 20b, 도 20c, 도 20d 및 도 20e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 21a, 도 21b, 도 21c, 도 21d 및 도 21e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 22a, 도 22b, 도 22c, 도 22d 및 도 22e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 23a, 도 23b, 도 23c, 도 23d 및 도 23e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 24a, 도 24b, 도 24c, 도 24d 및 도 24e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 25a, 도 25b, 도 25c, 도 25d 및 도 25e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 26a, 도 26b, 도 26c, 도 26d 및 도 26e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 27a, 도 27b, 도 27c, 도 27d 및 도 27e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 28a, 도 28b, 도 28c, 도 28d 및 도 28e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 29a, 도 29b, 도 29c, 도 29d 및 도 29e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 30a, 도 30b, 도 30c, 도 30d 및 도 30e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 31a, 도 31b, 도 31c, 도 31d 및 도 31e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 32a, 도 32b, 도 32c, 도 32d 및 도 32e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 33a, 도 33b 및 도 33c는, 본 개시의 실시형태에 따른, GAA FET 디바이스의 다양한 도면을 도시한다.
도 34a, 도 34b, 도 34c, 도 34d 및 도 34e는, 본 개시의 실시형태에 따른, GAA FET 디바이스의 다양한 도면을 도시한다.
도 35a, 도 35b, 도 35c, 도 35d 및 도 35e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 36a, 도 36b, 도 36c, 도 36d 및 도 36e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
도 37a, 도 37b, 도 37c, 도 37d 및 도 37e는, 본 개시의 실시형태에 따른, GAA FET 디바이스에 대한 순차적인 제조 프로세스의 다양한 단계 중 하나의 다양한 도면을 도시한다.
다음의 개시는 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다는 것이 이해되어야 한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 실시형태 또는 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 엘리먼트의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 프로세스 조건 및/또는 디바이스의 소망되는 속성(property)에 의존할 수도 있다. 또한, 후속하는 설명에서 제2 피쳐 위에서의 또는 상에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록, 제1 피쳐와 제2 피쳐 사이에 끼이는 추가적인 피쳐가 형성될 수도 있는 실시형태도 또한 포함할 수도 있다. 다양한 피쳐는 간략화 및 명료성을 위해 상이한 스케일로 임의적으로 묘화될 수도 있다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전되거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다. 또한, 용어 "로 만들어지는(made of)"은 "포함하는(comprising)" 또는 "구성되는(consisting of)"을 의미할 수도 있다. 본 개시에서, 어구 "A, B 및 C"는 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하며, 달리 설명되지 않는 한, A로부터의 하나의 엘리먼트, B로부터의 하나의 엘리먼트 및 C로부터의 하나의 엘리먼트를 의미하지는 않는다.
이하의 실시형태에서, 하나의 실시형태의 재료, 구성, 치수, 동작, 및/또는 프로세스는, 달리 설명되지 않는 한, 다른 실시형태에서 활용될 수도 있고, 그 상세한 설명은 생략될 수도 있다.
최근 10년 동안 무어의 법칙 수명을 연장시키기 위해 높은 이동도 채널 재료 및 디바이스 아키텍쳐가 연구되어 왔다. 순수한 Ge 및 높은 Ge 농도를 갖는 SiGe는, 더 높은 고유의 정공 및 전자 이동성의 그들의 재료 속성에 기인하여 그러한 재료에 대한 유망한 후보이다. Lg < 12 nm의 잘 조절된 디바이스 스케일링의 경우, 나노와이어(nanowire) 또는 나노시트(nanosheet) 구조체가 더 나은 단채널 제어를 제공하기 위해 활용될 것이다. 따라서, Ge 또는 SiGe 나노와이어 디바이스는 더욱 축소된 로직 디바이스 애플리케이션을 위한 유망하고 잠재적인 후보로서 고려된다.
Si, SiGe 또는 Ge 기반 채널(반도체 배선(semiconductor wire))을 갖는 GAA FET을 제조하기 위해, 기판 위에 Si 및 SiGe 또는 SiGe 및 Ge의 적층된 층(stacked layer)이 형성되고, 그 적층된 층은 핀 구조체로 패턴화되고, 층 중 하나는 채널을 릴리스하기(release) 위해 게이트 교체 프로세스 동안(gate replacement process) 제거된다. 일반적으로, Si는 n 채널 GAA FET에 대해 사용되고 SiGe 또는 Ge는 p 채널 GAA FET에 대해 사용된다. SiGe p 채널 GAA FET의 경우, 더 높은 Ge 농도는 트랜지스터 성능을 증가시킬 수 있다.
그러나, n 채널 및 p 채널 GAA FET 둘 모두를 제조하기 위해 Si 및 SiGe의 적층된 층을 형성하는 경우, 더 높은 Ge 농도를 갖는 SiGe 층은 약간의 문제를 야기할 수도 있다. 예를 들면, SiGe 층에서 Ge 농도가 대략 50 원자%인 경우, Si와 SiGe 사이의 격자 부정합(lattice mismatch)이 커지게 되고, SiGe 층에 상에 에피택셜하게(epitaxially) 형성되는 Si 층의 임계 두께가 작을 것인데, 이것은 Si 채널을 갖는 n 채널 GAA FET의 성능을 감소시킬 수도 있다. 대조적으로, SiGe 층에서의 Ge 농도가 단지 대략 30-40 원자%인 경우, SiGe 채널을 갖는 p 채널 GAA FET의 성능은 불충분할 수도 있다. 비록 n 채널 GAA FET 및 p 채널 FET에 대해 상이한 적층된 층을 형성하는 것이 가능하지만, 프로세스 비용이 증가할 것이다.
본 개시에서는, 상기에서 기술되는 바와 같은 문제를 해결하기 위한 디바이스 구조체 및 그것을 제조하는 방법이 제시된다.
도 1 내지 도 32e는, 본 개시의 실시형태에 따른, GAA FET 디바이스를 제조하기 위한 순차적인 프로세스를 도시한다. 도 1 내지 도 32e에 의해 도시되는 동작 이전, 동안, 및 이후 추가적인 동작이 제공될 수 있다는 것, 및 하기에 설명되는 동작 중 일부는 방법의 추가적인 실시형태를 위해 교체 또는 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호 교환 가능할 수도 있다.
도 1에서 도시되는 바와 같이, 불순물 이온(도펀트)(12)이 실리콘 기판(10) 안으로 주입되어 우물 영역(well region)을 형성한다. 이온 주입은 펀치 스루(punch-through) 효과를 방지하기 위해 수행된다. 몇몇 실시형태에서, 기판(10)은 적어도 그 표면 부분 상에 단결정 반도체 층(single crystalline semiconductor layer)을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은, 그러나 이들로 제한되지는 않는 단결정 반도체 재료를 포함할 수도 있다. 하나의 실시형태에서, 기판(10)은 결정성 Si로 만들어진다.
기판(10)은 그 표면 영역에 하나 이상의 버퍼 층(도시되지 않음)을 포함할 수도 있다. 버퍼 층은 격자 상수를, 기판의 것으로부터 소스/드레인 영역의 것으로 점진적으로 변화시키는 역할을 할 수 있다. 버퍼 층은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP와 같은, 그러나 이들로 제한되지는 않는 에피택셜하게 성장된 단결정 반도체 재료로부터 형성될 수도 있다. 특정한 실시형태에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜하게 성장되는 실리콘 게르마늄(silicon germanium; SiGe) 버퍼 층을 포함한다. SiGe 버퍼 층의 Ge 농도는 최저부 버퍼 층(bottom-most buffer layer)에 대한 30 원자% 게르마늄으로부터 최상부 버퍼 층(top-most buffer layer)에 대한 70 원자% 게르마늄으로 증가할 수도 있다. 기판(10)은 불순물(예를 들면, p 형 또는 n 형 전도성)로 적절하게 도핑된 다양한 영역을 포함할 수도 있다. 도펀트(12)는, 예를 들면, n 형 FinFET의 경우는 붕소(BF2)이고, p 형 Fin FET의 경우는 인(phosphorus)이다.
도 2에서 도시되는 바와 같이, 적층된 반도체 층이 기판(10) 위에 형성된다. 적층된 반도체 층은 제1 반도체 층(20)과 제2 반도체 층(25)을 포함한다. 게다가, 적층된 층 위에 마스크 층(15)이 형성된다. 제1 반도체 층(20) 및 제2 반도체 층(25)은, 상이한 격자 상수를 갖는 재료로 만들어지고, Si, Ge, SiGe, GeSn, SiGeSn, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수도 있다.
몇몇 실시형태에서, 제1 반도체 층(20) 및 제2 반도체 층(25)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 만들어진다. 소정의 실시형태에서, 제1 반도체 층(20)은 Si1-xGex인데, 여기서 0.35 ≤ x ≤ 0.45이고, 제2 반도체 층(25)은 Si이다. 다른 실시형태에서, 제2 반도체 층(25)은 Si1-yGey로 만들어지는데, 여기서 y는 대략 0.2 이하이고 x > y이다.
도 2에서, 5 층의 제1 반도체 층(20)과 5 층의 제2 반도체 층(25)이 배치되어 있다. 그러나, 층의 수는 다섯 개로 제한되지 않으며, 1(각각의 층)만큼 작을 수도 있고, 몇몇 실시형태에서는, 제1 및 제2 반도체 층의 각각의 2 내지 20 개의 층이 형성된다. 적층된 층의 수를 조정하는 것에 의해, GAA FET 디바이스의 구동 전류가 조정될 수 있다.
제1 반도체 층(20) 및 제2 반도체 층(25)은 기판(10) 위에 에피택셜하게 형성된다. 제1 반도체 층(20)의 두께는 제2 반도체 층(25)의 두께와 같거나 또는 작을 수도 있고, 몇몇 실시형태에서는, 대략 2 nm에서부터 대략 10 nm까지의 범위 내에 있으며, 다른 실시형태에서는, 대략 3 nm에서부터 대략 5 nm까지의 범위 내에 있다. 제2 반도체 층(25)의 두께는, 몇몇 실시형태에서는, 대략 5 nm에서부터 대략 20 nm까지의 범위 내에 있고, 다른 실시형태에서는, 대략 7.5 nm에서부터 대략 12.5 nm까지의 범위 내에 있다. 제1 및 제2 반도체 층의 각각의 두께는 동일할 수도 있거나, 또는 상이할 수도 있다.
몇몇 실시형태에서, 저부 제1 반도체 층(기판(10)에 가장 가까운 층)은 나머지 제1 반도체 층보다 더 두껍다. 저부 제1 반도체 층의 두께는, 몇몇 실시형태에서는, 대략 10 nm에서부터 대략 50 nm까지의 범위 내에 있고, 다른 실시형태에서는, 20 nm에서부터 40 nm까지의 범위 내에 있다.
몇몇 실시형태에서, 마스크 층(15)은 제1 마스크 층(15A) 및 제2 마스크 층(15B)을 포함한다. 제1 마스크 층(15A)은, 열 산화에 의해 형성될 수 있는 실리콘 산화물(silicon oxide)로 만들어지는 패드 산화물 층(pad oxide layer)이다. 제2 마스크 층(15B)은, 저압 CVD(low pressure CVD; LPCVD) 및 플라즈마 강화 CVD(plasma enhanced CVD; PECVD)를 비롯한 화학 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 퇴적(atomic layer deposition; ALD), 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 질화물(silicon nitride; SiN)로 만들어진다. 마스크 층(15)은 포토리소그래피 및 에칭을 포함하는 패턴화 동작을 사용하는 것에 의해 마스크 패턴으로 패턴화된다.
다음에, 도 3에서 도시되는 바와 같이, 제1 및 제2 반도체 층(20, 25)의 적층된 층은, 패턴화된 마스크 층을 사용하는 것에 의해 패턴화되고, 그에 의해, 적층된 층은 Y 방향으로 연장되며 X 방향을 따라 배열되는 핀 구조체(30)로 형성된다.
핀 구조체(30)는 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀 구조체는, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 희생 층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서가 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성된다. 그 다음, 희생 층이 제거되고, 그 다음, 나머지 스페이서 또는 맨드렐(mandrel)이 핀 구조체를 패턴화하는 데 사용될 수도 있다.
도 3에서, 두 개의 핀 구조체(30)가 X 방향으로 배열되어 있다. 그러나, 핀 구조체의 수는 제한되지 않으면, 한 개 및 세 개 이상만큼 작을 수도 있다. 몇몇 실시형태에서, 하나 이상의 더미 핀 구조체가 핀 구조체(30)의 양 측 상에 형성되어 패턴화 동작에서 패턴 충실도를 향상시킨다. 도 3에서 도시되는 바와 같이, 핀 구조체(30)는, 저부 핀 구조체에 대응하는 우물 부분(11) 및 적층된 반도체 층(20, 25)에 의해 구성되는 상부 부분을 구비한다.
핀 구조체(30)의 상부 부분의 X 방향을 따르는 폭(W1)은, 몇몇 실시형태에서는, 대략 5 nm에서부터 대략 30 nm까지의 범위 내에 있고, 다른 실시형태에서는, 대략 7.5 nm에서부터 대략 15 nm까지의 범위 내에 있다. 핀 구조체(30)의 Z 방향을 따르는 높이(H1)는 대략 50 nm에서부터 대략 200 nm까지의 범위 내에 있다.
핀 구조체가 형성된 이후, 절연성 재료의 하나 이상의 층을 포함하는 절연성 재료 층(41)이, 핀 구조체가 절연 층(41) 내에 완전히 매립되도록, 기판 위에 형성된다. 절연 층(41)을 위한 절연성 재료는, LPCVD(저압 화학 기상 증착), 플라즈마 CVD 또는 유동 가능 CVD에 의해 형성되는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(silicon oxynitride; SiON), SiOCN, SiCN, 불소 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 또는 저유전율(low-K) 유전체 재료를 포함할 수도 있다. 절연 층(41)의 형성 이후, 어닐 동작이 수행될 수도 있다. 그 다음, 도 4에서 도시되는 바와 같이, 최상부의 제2 반도체 층(25)의 상부 표면이 절연성 재료 층(41)으로부터 노출되도록, 화학 기계적 연마(chemical mechanical polishing; CMP) 방법 및/또는 에치 백(etch-back) 방법과 같은 평탄화 동작이 수행된다.
몇몇 실시형태에서, 하나 이상의 핀 라이너 층(fin liner layer)(35)이, 도 4에서 도시되는 바와 같이, 절연성 재료 층(41)을 형성하기 이전에 도 3의 구조체 위에 형성된다. 라이너 층(35)은 SiN 또는 실리콘 질화물 기반 재료(예를 들면, SiON, SiCN 또는 SiOCN)로 만들어진다. 몇몇 실시형태에서, 핀 라이너 층(35)은 기판(10) 및 저부 핀 구조체(11)의 측면(side face) 위에 형성되는 제1 핀 라이너 층(35A), 및 제1 핀 라이너 층(35A) 상에 형성되는 제2 핀 라이너 층(35B)을 포함한다. 라이너 층의 각각은, 몇몇 실시형태에서, 대략 1 nm와 대략 20 nm 사이의 두께를 갖는다. 몇몇 실시형태에서, 제1 핀 라이너 층(35A)은 실리콘 산화물을 포함하고 대략 0.5 nm와 대략 5 nm 사이의 두께를 가지며, 제2 핀 라이너 층(35B)은 실리콘 질화물을 포함하고 대략 0.5 nm와 대략 5 nm 사이의 두께를 갖는다. 핀 라이너 층(35)은, 물리적 기상 증착(PVD), 화학 기상 증착(CVD), 또는 원자 층 퇴적(ALD)과 같은 하나 이상의 프로세스를 통해 퇴적될 수도 있지만, 임의의 허용 가능한 임의의 프로세스가 활용될 수도 있다.
그 다음, 도 5에서 도시되는 바와 같이, 핀 구조체(30)의 상부 부분이 노출되도록, 절연성 재료 층(41)에 리세스가 형성되어(recessed) 분리 절연 층(40)을 형성한다. 이 동작을 통해, 핀 구조체(30)는 얕은 트렌치 분리(Shallow Trench Isolation; STI)로도 또한 칭해지는 분리 절연 층(40)에 의해 서로 전기적으로 분리된다. 도 5에서 도시되는 실시형태에서, 절연성 재료 층(41)에는, 최저부 제1 반도체 층(20)이 노출될 때까지 리세스가 형성된다. 다른 실시형태에서, 우물 층(11)의 상부 부분도 또한 부분적으로 노출된다. 제1 반도체 층(20)은 후속적으로 부분적으로 제거되는 희생 층이고, 제2 반도체 층(25)은 후속하여 GAA FET의 채널 층으로 형성된다.
도 6a 내지 도 13d에서, 하기에서 설명되는 바와 같이, "a" 도면(예를 들면, 도 6a, 도 7a, ..., 도 13a)는 사시도이고, "b" 도면(예를 들면, 도 6b, 도 7b, ..., 도 13b)은 도 6a의 라인 X1-X1에 대응하는 X 방향을 따르는 단면도이고, "c" 도면(예를 들면, 도 6c, 도 7c, ..., 도 13c)은 (핀 구조체(30A)를 절단하는) 도 6a의 라인 Y1-Y1에 대응하는 Y 방향을 따르는 단면도이고, "d" 도면(예를 들면, 도 6d, 도 7d, ..., 도 13d)은 (핀 구조체(30B)를 절단하는) 도 6a의 라인 Y2-Y2에 대응하는 Y 방향을 따르는 단면도이다.
도 6a 내지 도 6d는 핀 구조체(30)의 상부 부분이 노출된 이후의 구조체를 도시한다. 도 6a는 도 5와 실질적으로 동일하다. 도 6a 내지 도 6d에서 도시되는 바와 같이, 제1 핀 구조체(30A) 및 제2 핀 구조체(30B)는 저부 핀 구조체(11A 및 11B) 위에 각각 배치된다. 몇몇 실시형태에서, 제1 핀 구조체(30A)는 n 채널 FET에 대한 것이고 제2 핀 구조체(30B)는 p 채널 FET에 대한 것이다. 다른 실시형태에서, 제1 및 제2 핀 구조체는 동일한 타입의 FET에 대한 것이다.
그 다음, 도 7a 내지 도 7d에서 도시되는 바와 같이, 제1 보호 층(42)이 도 6a 내지 도 6d에서 도시되는 구조체 위에 형성된다. 몇몇 실시형태에서, 제1 보호 층(42)은, LPCVD 및 PECVD를 비롯한 CVD, PVD, ALD, 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 질화물, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물 기반 재료를 포함한다. 소정의 실시형태에서, 제1 보호 층(42)은 실리콘 질화물로 만들어진다.
다음에, 도 8a 내지 도 8d에서 도시되는 바와 같이, 제1 보호 층(42)은 하나 이상의 리소그래피 및 에칭 동작을 사용하는 것 및 에칭 동작을 사용하는 것에 의해 패턴화되어, 제2 핀 구조체(30B) 및 그 주변 영역을 노출시킨다.
그 다음, 도 9a 내지 도 9d에서 도시되는 바와 같이, 산화 막(44)이 도 7a 내지 도 7d에서 도시되는 구조체 위에 형성된다. 몇몇 실시형태에서, 산화 막(44)은, LPCVD 및 PECVD를 비롯한 CVD, PVD, ALD, 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 산화물을 포함한다.
후속하여, 열 프로세스가 수행되어 제1 반도체 층(20)을 산화시킨다. 몇몇 실시형태에서, 열 프로세스는 O2 및/또는 O3을 포함하는 산화 분위기에서 수행된다. 소정의 실시형태에서, 열 프로세스는 대략 800 ℃에서부터 대략 1000 ℃까지의 범위 내의 온도에서 수행된다. SiGe로 만들어지는 제1 반도체 층(20)을 산화시키기 위한 열 프로세스 동안, SiGe 내의 Si 원자가 산화물 층에서 더 많이 포획되고, 한편 SiGe 내의 Ge 원자는 제1 반도체 층(20)의 비 산화 부분 내에 응축된다(SiGe 응축 프로세스(condensation process)). 더 구체적으로, 표면 Si 원자의 우선적인 산화(preferential oxidation)는, SiGe 응축 프로세스 동안 SiO2가 풍부한 산화물 층으로 나타나게 된다. 한편, 표면 Ge 원자는 SiGe 층 내부로 푸시될 뿐만 아니라, 높은 열 버짓(thermal budget)에 기인하여 상부 및 하부 Si 층 안으로 외부로 또한 확산된다. 결합된 SiGe 응축 및 외부 확산 프로세스는, SiGe 벌크 층(bulk layer) 및 Ge 확산 Si 층(Ge-diffused Si layer) 내에서의 Ge 농도의 재분배를 야기한다. 응축 이후의 결과적으로 나타나는 Ge 분포 프로파일은, 하기에서 설명되는 바와 같이(예를 들면, 도그 본(dog-bone) 형상), SiGe 배선 형상을 결정한다.
따라서, 제1 반도체 층의 비산화 부분(non-oxidized portion)(22)은, SiGe 응축 프로세스 이전에 제1 반도체 층(20)보다 더 높은 Ge 농도를 갖는다. 몇몇 실시형태에서, SiGe 응축 프로세스 이후에, 응축된 제1 반도체 층(22)에서의 Ge 농도는, 대략 45 원자%에서부터 대략 55 원자%까지의 범위 내에 있다(Si1-zGez, 여기서 0.45 ≤ z ≤ 0.55). 게다가, 응축 프로세스 동안, 제1 반도체 층(20)의 두께는 증가한다. 응축 프로세스 동안, Si로 만들어지는 제2 반도체 층(25)도 또한 약간 산화된다. 제1 반도체 층(20)의 산화의 양은 제2 반도체 층(25)의 산화의 양보다 더 많다.
다른 실시형태에서, 응축 프로세스는 산화 막(44)을 형성하지 않으면서 수행된다.
응축 프로세스 이후에, 산화 막(44) 및 제2 핀 구조체(30B)의 산화된 부분은, 도 11a 내지 도 11d에서 도시되는 바와 같이, 습식 에칭(wet etching)과 같은 적절한 에칭 동작에 의해 제거된다. 몇몇 실시형태에서, 응축 프로세스는, 제1 반도체 층(22)에서 소망되는 Ge 농도를 획득하기 위해 2 회 이상 반복된다.
몇몇 실시형태에서, 응축 프로세스 이후, 응축된 제1 반도체 층(22)의 폭은 응축된 제1 반도체 층(22)의 두께보다 더 작다. 다른 실시형태에서, 응축된 제1 반도체 층(22)의 폭은 응축된 제1 반도체 층(22)의 두께보다 더 크다.
후속하여, 도 12a 내지 도 12d에서 도시되는 바와 같이, 제1 보호 층(42)은 하나 이상의 에칭 동작을 사용하는 것에 의해 제거된다.
제1 보호 층(42)이 제거된 이후, 도 13a 내지 도 13d에서 도시되는 바와 같이, 희생 게이트 유전체 층(52)이 형성된다. 희생 게이트 유전체 층(52)은, 실리콘 산화물 기반 재료와 같은 절연성 재료의 하나 이상의 층을 포함한다. 하나의 실시형태에서, CVD에 의해 형성되는 실리콘 산화물이 사용된다. 희생 게이트 유전체 층(52)의 두께는, 몇몇 실시형태에서, 대략 1 nm에서부터 대략 5 nm까지의 범위 내에 있다.
도 14a 내지 도 32e에서, 하기에서 설명되는 바와 같이, "a" 도면(예를 들면, 도 14a, 도 15a, ..., 도 32a)는 사시도이고, "b" 도면(예를 들면, 도 14b, 도 15b, ..., 도 32b)은 (게이트 영역을 절단하는) 도 14a의 라인 X1-X1에 대응하는 X 방향을 따르는 단면도이고, "c" 도면(예를 들면, 도 14c, 도 15c, ..., 도 32c)은 (소스/드레인 영역을 절단하는) 도 14a의 라인 X2-X2에 대응하는 X 방향을 따르는 단면도이고, "d" 도면(예를 들면, 도 14d, 도 15d, ..., 도 32d)은 (핀 구조체(30A)를 절단하는) 도 14a의 라인 Y1-Y1에 대응하는 Y 방향을 따르는 단면도이고, "e" 도면(예를 들면, 도 14e, 도 15e, ..., 도 32e)은 (핀 구조체(30B)를 절단하는) 도 14a의 라인 Y2-Y2에 대응하는 Y 방향을 따르는 단면도이다.
도 14a 내지 도 14e는, 희생 게이트 구조체(50)가 노출된 핀 구조체(30A 및 30B) 위에 형성된 이후의 구조체를 예시한다. 희생 게이트 구조체(50)는 희생 게이트 전극(54) 및 희생 게이트 유전체 층(52)을 포함한다. 희생 게이트 구조체(50)는 채널 영역이 될 핀 구조체의 부분 위에 형성된다. 희생 게이트 구조체(50)는 GAA FET의 채널 영역을 정의한다.
희생 게이트 구조체(50)는, 먼저, 핀 구조체(30A 및 30B) 위에 희생 게이트 유전체 층(52)을 블랭킷 퇴적하는(blanket depositing) 것에 의해 형성된다. 그 다음, 희생 게이트 전극 층이 희생 게이트 유전체 층 상에 그리고 핀 구조체(30) 위에 블랭킷 퇴적되고, 그 결과, 핀 구조체(30)는 희생 게이트 전극 층 내에 완전히 매립된다. 희생 게이트 전극 층은 다결정 실리콘(polycrystalline silicon) 또는 비정질 실리콘(amorphous silicon)과 같은 실리콘을 포함한다. 희생 게이트 전극 층의 두께는, 몇몇 실시형태에서, 대략 100 nm에서부터 대략 200 nm까지의 범위 내에 있다. 몇몇 실시형태에서, 희생 게이트 전극 층은 평탄화 동작을 받는다. 희생 게이트 유전체 층 및 희생 게이트 전극 층은, LPCVD 및 PECVD를 비롯한 CVD, PVD, ALD, 또는 다른 적절한 프로세스를 사용하여 퇴적된다. 후속하여, 희생 게이트 전극 층 위에 마스크 층(56)이 형성된다. 마스크 층(56)은 SiN 층 및 실리콘 산화물 층 중 하나 이상을 포함한다.
다음에, 패턴화 동작이 마스크 층에 대해 수행되고, 희생 게이트 전극 층이, 도 14a 내지 도 14e에서 도시되는 바와 같이, 희생 게이트 구조체(50) 안으로 패턴화된다. 희생 게이트 구조체는, 희생 게이트 유전체 층(52), 희생 게이트 전극 층(54)(예를 들면, 폴리 실리콘), 및 마스크 층(56)을 포함한다. 희생 게이트 구조체를 패턴화하는 것에 의해, 제1 및 제2 반도체 층의 적층된 층은 희생 게이트 구조체의 대향하는 측 상에서 부분적으로 노출되고, 그에 의해, 도 14a 내지 도 14e에서 도시되는 바와 같이, 소스/드레인(source/drain; S/D) 영역을 정의한다. 본 개시에서, 소스 및 드레인은 상호 교환 가능하게 사용되고 그 구조체는 실질적으로 동일하다. 도 14a 내지 도 14e에서, 하나의 희생 게이트 구조체(50)가 형성되지만, 그러나 희생 게이트 구조체의 수는 하나로 제한되지는 않는다. 몇몇 실시형태에서는, 두 개 이상의 희생 게이트 구조체가 Y 방향으로 배열된다. 소정의 실시형태에서, 하나 이상의 더미 희생 게이트 구조체가 패턴 충실도를 향상시키기 위해 희생 게이트 구조체의 양 측 상에 형성된다.
희생 게이트 구조체(50)가 형성된 이후, 게이트 측벽 스페이서(55)를 위한 절연성 재료의 블랭킷 층(blanket layer; 53)이, 도 15a 내지 도 15e에서 도시되는 바와 같이, CVD 또는 다른 적절한 방법을 사용하여 컨포멀하게(conformally) 형성된다. 블랭킷 층(53)은, 그것이 희생 게이트 구조체의 수직 표면, 예컨대 측벽, 수평 표면, 및 최상부 상에서 실질적으로 동일한 두께를 가지게끔 형성되도록, 컨포멀 방식으로 퇴적된다. 몇몇 실시형태에서, 블랭킷 층(53)은 대략 2 nm에서부터 대략 10 nm까지의 범위 내의 두께로 퇴적된다. 몇몇 실시형태에서, 블랭킷 층(53)의 절연성 재료는, SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물 기반 재료이다. 소정의 실시형태에서, 절연성 재료는 SiOC, SiCON 및 SiCN 중 하나이다.
게다가, 도 16a 내지 도 16e에서 도시되는 바와 같이, 게이트 측벽 스페이서(55)는 이방성 에칭에 의해 희생 게이트 구조체의 대향하는 측벽 상에 형성된다. 블랭킷 층(53)이 형성된 이후, 예를 들면, 반응성 이온 에칭(reactive ion etching; RIE)을 사용하여 블랭킷 층(53)에 대해 이방성 에칭이 수행된다. 이방성 에칭 프로세스 동안, 대부분의 절연성 재료는, 희생 게이트 구조체의 측벽 및 노출된 핀 구조체의 측벽과 같은 수직 표면 상의 유전체 스페이서 층을 남겨두면서, 수평 표면으로부터 제거된다. 마스크 층(56)은 측벽 스페이서로부터 노출될 수도 있다. 몇몇 실시형태에서, 노출된 핀 구조체(30)의 S/D 영역의 상부 부분으로부터 절연성 재료를 제거하기 위해, 등방성 에칭 프로세스가 후속하여 수행될 수도 있다.
후속하여, 도 17a 내지 도 17e에서 도시되는 바와 같이, (p 채널 영역의 경우) 제2 핀 구조체(30B)에 대응하는 영역을 덮도록 제2 보호 층(57)이 형성된다.
몇몇 실시형태에서, 제2 보호 층(57)은, LPCVD 및 PECVD를 비롯한 CVD, PVD, ALD, 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 질화물 기반 재료, 예컨대 실리콘 질화물, SiON, SiOCN 또는 SiCN 및 이들의 조합을 포함한다. 소정의 실시형태에서, 제2 보호 층(57)은 실리콘 질화물로 만들어진다. 블랭킷 층이 형성된 이후, 제2 보호 층(57)은 하나 이상의 리소그래피 및 에칭 동작을 사용하는 것에 의해 형성된다.
그 다음, 제1 핀 구조체(30A)의 S/D 영역 내의 제1 반도체 층(20)은 제거된다. 게다가, 제1 반도체 층(20)의 에지가 실질적으로 게이트 측벽 스페이서(55) 아래에 위치되도록, 제1 반도체 층(20)에는 수평으로 리세스가 형성된다(제1 반도체 층(20)이 에칭된다). 몇몇 실시형태에서, 제1 반도체 층(20)의 단부 부분(end portion)(에지)은 V자 형상 또는 U자 형상과 같은 오목한 형상을 갖는다. 하나의 게이트 측벽 스페이서(55)를 포함하는 평면으로부터의 제1 반도체 층(20)의 리세스의 깊이는 대략 5 nm에서부터 대략 10 nm까지의 범위 내에 있다. 제2 반도체 층(20)의 에칭은 습식 에칭 및/또는 건식 에칭(dry etching)을 포함한다. 암모늄 수산화물(ammonium hydroxide; NH4OH) 용액과 같은 습식 에천트는, 제1 반도체 층(20)을 선택적으로 에칭하기 위해 사용될 수 있다.
그 다음, 도 18a 내지 도 18e에서 도시되는 바와 같이, 유전체 재료 층이 형성되고, 하나 이상의 에칭 동작이 수행되어, 리세스가 형성된 제1 반도체 층(20)의 단부면(end face) 상에 유전체 내부 스페이서(62)를 형성한다. 몇몇 실시형태에서, 유전체 내부 스페이서(62)는 SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물 기반 재료를 포함하고 게이트 측벽 스페이서(55)의 재료와는 상이하다. 소정의 실시형태에서, 유전체 내부 스페이서(62)는 실리콘 질화물로 만들어진다. 유전체 재료 층은 LPCVD 및 PECVD를 비롯한 CVD, PVD, ALD, 또는 다른 적절한 프로세스를 사용하여 형성될 수 있다. 소정의 실시형태에서, 에칭은 몇몇 실시형태에서 등방성 에칭이다. 몇몇 실시형태에서, 유전체 내부 스페이서(62)의 Y 방향을 따르는 최대 두께는, 대략 0.5 nm에서부터 대략 5 nm까지의 범위 내에 있다.
다음으로, 도 19a 내지 도 19e에서 도시되는 바와 같이, 제1 소스/드레인(S/D) 에피택셜 층(epitaxial layer)(80A)이, S/D 영역의 제2 반도체 층(25)을 랩핑하면서, 형성된다. 제1 S/D 에피택셜 층(80A)은 n 채널 FET용의 Si, SiP, SiC 및 SiCP의 하나 이상의 층을 포함한다. 제1 S/D 에피택셜 층(80A)은 CVD, ALD 또는 분자 빔 에피택시(molecular beam epitaxy; MBE)를 사용하는 에피택셜 성장 방법에 의해 형성된다. 제1 S/D 에피택셜 층(80A)이 형성된 이후, 제2 보호 층(57)이 제거된다.
후속하여, 도 20a 내지 도 20e에서 도시되는 바와 같이, (n 채널 영역의 경우) 제1 핀 구조체(30A)에 대응하는 영역을 덮도록 제3 보호 층(59)이 형성된다. 몇몇 실시형태에서, 제3 보호 층(59)은, LPCVD 및 PECVD를 비롯한 CVD, PVD, ALD, 또는 다른 적절한 프로세스에 의해 형성되는 실리콘 질화물 기반 재료, 예컨대 실리콘 질화물, SiON, SiOCN 또는 SiCN 및 이들의 조합을 포함한다. 소정의 실시형태에서, 제3 보호 층(59)은 실리콘 질화물로 만들어진다. 블랭킷 층이 형성된 이후, 제3 보호 층(59)은 하나 이상의 리소그래피 및 에칭 동작을 사용하는 것에 의해 형성된다.
그 다음, 제2 핀 구조체(30B)의 S/D 영역의 제2 반도체 층(25)이 제거된다. 게다가, 제2 반도체 층(25)의 에지가 실질적으로 게이트 측벽 스페이서(55) 아래에 위치되도록, 제2 반도체 층(25)에는 수평으로 리세스가 형성된다(제2 반도체 층(25)이 에칭된다). 몇몇 실시형태에서, 제2 반도체 층(25)의 단부 부분(에지)은 V자 형상 또는 U자 형상과 같은 오목한 형상을 갖는다. 하나의 게이트 측벽 스페이서(55)를 포함하는 평면으로부터의 제2 반도체 층(25)의 리세스의 깊이는 대략 5 nm에서부터 대략 10 nm까지의 범위 내에 있다. 제2 반도체 층(25)의 에칭은 습식 에칭 및/또는 건식 에칭을 포함한다. 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide; TMAH) 용액과 같은 습식 에천트가 제2 반도체 층(25)을 선택적으로 에칭하는 데 사용될 수 있다.
그 다음, 도 21a 내지 도 21e에서 도시되는 바와 같이, 유전체 재료 층이 형성되고, 하나 이상의 에칭 동작이 수행되어, 리세스가 형성된 제2 반도체 층(25)의 단부면 상에 유전체 내부 스페이서(64)를 형성한다. 몇몇 실시형태에서, 유전체 내부 스페이서(64)는 SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물 기반 재료를 포함하고 게이트 측벽 스페이서(55)의 재료와는 상이하다. 소정의 실시형태에서, 유전체 내부 스페이서(64)는 실리콘 질화물로 만들어진다. 유전체 재료 층은 LPCVD 및 PECVD를 비롯한 CVD, PVD, ALD, 또는 다른 적절한 프로세스를 사용하여 형성될 수 있다. 소정의 실시형태에서, 에칭은 등방성 에칭이다. 몇몇 실시형태에서, 유전체 내부 스페이서(64)의 Y 방향을 따르는 최대 두께는, 대략 0.5 nm에서부터 대략 5 nm까지의 범위 내에 있다.
다음으로, 도 22a 내지 도 22e에서 도시되는 바와 같이, 제2 소스/드레인(S/D) 에피택셜 층(80B)이, S/D 영역의 응축된 제1 반도체 층(22)을 랩핑하면서, 형성된다. 제2 S/D 에피택셜 층(80B)은 p 채널 FET용의 Si, SiGe 및 SiGeP의 하나 이상의 층을 포함한다. 제2 S/D 에피택셜 층(80B)은 CVD, ALD 또는 분자 빔 에피택시(MBE)를 사용하는 에피택셜 성장 방법에 의해 형성된다. 도 22a 내지 도 22e에서 도시되는 바와 같이, 유전체 재료 층의 일부는, 제2 S/D 에피택셜 층과 저부 핀 구조체(11B) 사이에 남아 있다. 제2 S/D 에피택셜 층(80B)이 형성된 이후, 도 23a 내지 도 23e에서 도시되는 바와 같이, 제3 보호 층(59)이 제거된다.
후속하여, 도 24a 내지 도 24e에서 도시되는 바와 같이, 라이너 층(85)이 형성되고, 그 다음, 층간 유전체(interlayer dielectric; ILD) 층(90)이 형성된다. 라이너 층(85)은 실리콘 질화물과 같은 실리콘 질화물 기반 재료로 만들어지고, 후속하는 에칭 동작에서 콘택 에칭 정지 층(contact etch stop layer; CESL)으로서 기능한다. ILD 층(90)을 위한 재료는, Si, O, C 및/또는 H를 포함하는 화합물, 예컨대 실리콘 산화물, SiCOH 및 SiOC를 포함한다. 폴리머와 같은 유기 재료가 ILD 층(90)에 대해 사용될 수도 있다. ILD 층(90)이 형성된 이후, 도 24a 내지 도 24e에서 도시되는 바와 같이, 희생 게이트 전극 층(54)이 노출되도록, CMP와 같은 평탄화 동작이 수행된다.
다음으로, 도 25a 내지 도 25e에서 도시되는 바와 같이, 희생 게이트 전극 층(54) 및 희생 게이트 유전체 층(52)이 제거되고, 그에 의해, 핀 구조체의 채널 영역을 노출시킨다. ILD 층(90)은 희생 게이트 구조체의 제거 동안 제1 및 제2 S/D 에피택셜 층(80A 및 80B)을 보호한다. 희생 게이트 구조체는, 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극 층(54)이 폴리실리콘이고 ILD 층(90)이 실리콘 산화물인 경우, 희생 게이트 전극 층(54)을 선택적으로 제거하기 위해 TMAH 용액과 같은 습식 에천트가 사용될 수 있다. 그 후, 희생 게이트 유전체 층(52)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
후속하여, 도 26a 내지 도 26e에서 도시되는 바와 같이, (n 채널 영역의 경우) 제1 핀 구조체(30A)에 대응하는 영역을 덮도록 제4 보호 층(87)이 형성된다. 도 26a는 채널 영역을 노출시키는 사시도이다. 몇몇 실시형태에서, 제4 보호 층(87)은, LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD, 또는 다른 적절한 프로세스와 같은 블랭킷 퇴적에 의해 형성되는 실리콘 질화물 기반 재료, 예컨대 실리콘 질화물, SiON, SiOCN 또는 SiCN 및 이들의 조합을 포함한다. 소정의 실시형태에서, 제4 보호 층(87)은 실리콘 질화물로 만들어진다. 블랭킷 층이 형성된 이후, 제4 보호 층(87)은 하나 이상의 리소그래피 및 에칭 동작을 사용하여 형성된다.
제4 보호 층(87)이 형성된 이후, 도 27a 내지 도 27e에서 도시되는 바와 같이, 제1 핀 구조체(30A)의 채널 영역의 제1 반도체 층(20)은 제거되고, 그에 의해, 제2 반도체 층(25)의 반도체 배선을 형성한다.
제1 반도체 층(20)은 제1 반도체 층(20)을 선택적으로 에칭할 수 있는 에천트를 사용하여 제거 또는 에칭될 수 있다. 제1 반도체 층(20)의 에칭은 습식 에칭 및/또는 건식 에칭을 포함한다. 암모늄 수산화물(ammonium hydroxide; NH4OH) 용액과 같은 습식 에천트는, 제1 반도체 층(20)을 선택적으로 에칭하기 위해 사용될 수 있다.
그 다음, 제4 보호 층(87)은 제거되고, 도 28a 내지 도 28e에서 도시되는 바와 같이, (n 채널 영역의 경우) 제1 핀 구조체(30A)에 대응하는 영역을 덮도록 제5 보호 층(89)이 형성된다. 몇몇 실시형태에서, 제5 보호 층(89)은, LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD, 또는 다른 적절한 프로세스와 같은 블랭킷 퇴적에 의해 형성되는 실리콘 질화물 기반 재료, 예컨대 실리콘 질화물, SiON, SiOCN 또는 SiCN 및 이들의 조합을 포함한다. 소정의 실시형태에서, 제5 보호 층(89)은 실리콘 질화물로 만들어진다. 블랭킷 층이 형성된 이후, 제5 보호 층(89)은 하나 이상의 리소그래피 및 에칭 동작을 사용하여 형성된다.
제5 보호 층(89)이 형성된 이후, 도 29a 내지 도 29e에서 도시되는 바와 같이, 제2 핀 구조체(30B)의 채널 영역 내의 제2 반도체 층(25)은 제거되고, 그에 의해, 응축된 제1 반도체 층(22)의 반도체 배선을 형성한다.
제2 반도체 층(25)은 제2 반도체 층(25)을 선택적으로 에칭할 수 있는 에천트를 사용하여 제거 또는 에칭될 수 있다. 제2 반도체 층(25)의 에칭은 습식 에칭 및/또는 건식 에칭을 포함한다. TMAH 용액과 같은 습식 에천트는 제2 반도체 층(25)을 선택적으로 에칭하기 위해 사용될 수 있다. 그 다음, 도 30a 내지 도 30e에서 도시되는 바와 같이, 제5 보호 층(89)이 제거된다.
응축한 제1 반도체 층(22)의 배선이 형성된 이후, 도 31a 내지 도 31e에서 도시되는 바와 같이, 제1 핀 구조체(30A)의 제2 반도체 층(25)의 배선 및 제2 핀 구조체(30B)의 응축된 제1 반도체 층(22)의 배선 주위에 게이트 유전체 층(104)이 형성된다. 몇몇 실시형태에서, 게이트 유전체 층(104)은, 실리콘 산화물, 실리콘 질화물, 또는 고유전율(high-k) 유전체 재료, 다른 적절한 유전체 재료, 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 고유전율 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide), 티타늄 산화물(titanium oxide), 하프늄 이산화물-알루미나(hafnium dioxide-alumina)(HfO2-Al2O3) 합금, 다른 적절한 고유전율 유전체 재료, 및/또는 이들의 조합을 포함한다. 몇몇 실시형태에서, 계면 층(interfacial layer)(102)이 채널 층과 게이트 유전체 층(104) 사이에 형성된다. 게이트 유전체 층(104)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수도 있다. 하나의 실시형태에서, 게이트 유전체 층(104)은, 각각의 채널 층 주위에서 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해, ALD와 같은 고도로 컨포멀한 퇴적 프로세스를 사용하여 형성된다. 게이트 유전체 층(104)의 두께는, 하나의 실시형태에서, 대략 1 nm에서부터 대략 6 nm까지의 범위 내에 있다.
게다가, 도 32a 내지 도 32e에서 도시되는 바와 같이, 게이트 전극 층(108)이 게이트 유전체 층(104) 위에 형성된다. 몇몇 실시형태에서, 게이트 전극 층(108)은 각각의 채널 층을 둘러싸도록 게이트 유전체 층(104) 위에 형성된다. 게이트 전극 층(108)은, 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 코발트, 몰리브덴, 탄탈룸 질화물(tantalum nitride), 니켈 실리사이드(nickel silicide), 코발트 실리사이드(cobalt silicide), TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 재료, 및/또는 이들의 조합과 같은 전도성 재료의 하나 이상의 층을 포함한다. 게이트 전극 층(108)은, CVD, ALD, 전기 도금, 또는 다른 적절한 방법에 의해 형성될 수도 있다. 게이트 전극 층은 또한 ILD 층(90)의 상부 표면 위에 퇴적된다. 그 다음, ILD 층(90) 위에 형성되는 게이트 전극 층 및 게이트 유전체 층은, ILD 층(90)이 노출될 때까지, 예를 들면, CMP를 사용하여 평탄화된다.
소정의 실시형태에서, 하나 이상의 일 함수 조정 층(work function adjustment layer)(106)이 게이트 유전체 층(104)과 게이트 전극 층(108) 사이에 삽입된다. 일 함수 조정 층(106)은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일의 층, 또는 이들 재료의 두 개 이상의 다층과 같은 전도성 재료로 만들어진다. n 채널형 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일 함수 조정 층으로서 사용된다. 일 함수 조정 층(106)은, ALD, PVD, CVD, 전자 빔 증착(e-beam evaporation), 또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 게다가, 일 함수 조정 층(106)은, 상이한 금속 층을 사용할 수도 있는 n 채널 FET 및 p 채널 FET에 대해 별개로 형성될 수도 있다.
GAA FET은, 콘택/비아, 인터커넥트 금속 층, 유전체 층, 패시베이션 층(passivation layer), 등등과 같은 다양한 피쳐를 형성하기 위해 추가적인 CMOS 프로세스를 거친다는 것이 이해된다.
도 33a는 도 32b의 확대도이다. 제1 핀 구조체(30A) 위에 n 채널 GAA FET이 형성되고, 제2 핀 구조체(30B) 위에 p 채널 GAA FET이 형성된다. 몇몇 실시형태에서, n 채널 GAA FET의 각각의 채널(제1 채널)은 Si(제1 반도체 층(25))로 만들어지고, p 채널 GAA FET의 각각의 채널(제2 채널)은 SiGe로 만들어지는데, SiGe의 Ge 농도는 상기에서 기술되는 바와 같은 제조 동작 동안 증가된다(응축된 제2 반도체 층(22)). 소정의 실시형태에서, p 채널 GAA FET의 제2 채널은 Si1-zGez로 만들어지는데, 여기서 0.40 ≤ z ≤ 0.50이다.
몇몇 실시형태에서, 제1 채널의 두께(H11)는 대략 5 nm에서부터 대략 10 nm까지의 범위 내에 있고, 인접한 채널 사이의 공간(S11)은 대략 5 nm에서부터 대략 10 nm까지의 범위 내에 있고, 폭(W11)은 대략 3 nm에서부터 대략 8 nm까지의 범위 내에 있다. 몇몇 실시형태에서, 제2 채널의 두께(H21)는 대략 5 nm에서부터 대략 10 nm까지의 범위 내에 있고, 인접한 채널 사이의 공간(S21)은 대략 5 nm에서부터 대략 10 nm까지의 범위 내에 있고, 폭(W21)은 대략 3 nm에서부터 대략 8 nm까지의 범위 내에 있다. 소정의 실시형태에서, H11 ≥ 5 nm ≥ S11 및 H21 ≥ 5 nm ≥ S21이다. 또한, 몇몇 실시형태에서, W11 ≥ W21 ≥ 3 nm이다. 소정의 실시형태에서, W21 < H21이다. 소정의 실시형태에서, S11 < H21이고 H11> S21이며, 한편, S11 + H11은 S21 + H21과 실질적으로 동일하다. 두께, 폭 및 공간은 X-Y 단면에서 각각의 채널의 중심에서 측정된다.
도 33a에서 도시되는 바와 같이, 몇몇 실시형태에서, 제1 채널(25)의 단면은 둥근 코너를 갖는 직사각형 형상을 갖는다. 다른 실시형태에서, 제1 채널의 단면은 둥근 코너를 갖는 정사각형 형상 또는 타원 형상을 갖는다. 몇몇 실시형태에서, 제2 채널(22)의 단면은 둥근 코너를 갖는 직사각형 형상, 타원 형상 또는 둥근 코너를 갖는 정사각형 형상을 갖는다. 다른 실시형태에서, 도 33b 및 도 33c에서 도시되는 바와 같이, 제2 채널(22)의 단면은 도그 본 형상 또는 실패(thread-spool)(또는 보빈(bobbin)) 형상을 갖는다. 도 33b에서, 두 개의 변은 오목하고, 도 33c에서는 네 개의 변이 오목하다. 상기에서 기술되는 바와 같이, 사후 열 어닐링 프로세스(post thermal annealing process), 즉, SiGe 응축 프로세스가 수행되는데, 이것은 SiGe 층 내의 Ge 농도를 증가시키고 또한 p 채널 FET의 경우 Si 층 안으로의 Ge 외부 확산을 야기한다. SiGe 계면에 가까운 Si 벌크 층은, 예를 들면, Ge의 20-30 %인, Ge 오염을 가지며; SiGe 계면에 가까운 Si 표면 층은, 응축 및 외부 확산 효과에 기인하여, 예를 들면, Ge의 30-40 %인, 더 높은 Ge 농도를 가지며; SiGe 벌크 층은, 응축 프로세스 이후에, 가장 높은 Ge 농도, 예를 들면, 40-50 %를 갖는다. 결과적으로 나타나는 Ge 분포는 SiGe 배선 형성의 프로파일에 영향을 미친다. 더 낮은 Ge 농도를 갖는 SiGe 영역에 대한 에칭 레이트가 높기 때문에, SiGe 배선은 도그 본 형상이 된다.
도 34a 내지 도 34e는 본 개시의 실시형태에 따른 다양한 GAA FET의 단면도를 도시한다. 도 33a에서, 하나의 게이트 구조체는 n 채널 GAA FET 및 p 채널 GAA FET에 의해 공유된다. 다른 실시형태에서, 도 34a 및 34b에서 도시되는 바와 같이, n 채널 GAA FET 및 p 채널 GAA FET에 대해 별개의 게이트 구조체(108A 및 108B)가 각각 제공되고, 한편, n 채널 GAA FET 및 p 채널 GAA FET은 동일한 기판 상에 제공된다.
게다가, 몇몇 실시형태에서, 도 34c 내지 도 34e에서 도시되는 바와 같은 다양한 p 채널 FET은, 도 32a, 도 34a 및/또는 도 34b에서 도시되는 GAA FET와 함께 동일한 기판 상에서 제공된다. 도 34c에서, 채널은 저부 핀 구조체(11)로부터 연속적으로 돌출하는 반도체 핀(25A)이다. 도 34d에서, 채널은 제1 반도체 층(20)과 제2 반도체 층(25)의 적층된 구조체를 포함한다. 이 구조체는, 응축 프로세스를 수행하지 않는 것 및 채널 영역으로부터 제2 반도체 층을 제거하지 않는 것에 의해 형성될 수 있다. 도 34e에서, 채널은 응축된 제1 반도체 층(20)과 제2 반도체 층(25)의 적층된 구조체를 포함한다. 이 구조체는, 응축 프로세스를 수행하는 것 및 채널 영역으로부터 제2 반도체 층을 제거하지 않는 것에 의해 형성될 수 있다. 도 34c에서 도시되는 FET은 n 형 FET일 수 있다.
몇몇 실시형태에서, 도 32a에서 도시되는 GAA FET은 CMOS 디바이스이고, 최소 디자인 룰을 가지고 형성되는 FET을 포함하는 반도체 디바이스의 코어 영역에 대해 사용된다. 몇몇 실시형태에서, 도 34c 내지 도 34e에서 도시되는 FET은 반도체 디바이스의 I/O 영역에 대해 사용된다.
도 35a 내지 도 37e는, 본 개시의 다른 실시형태에 따른, GAA FET 디바이스를 제조하기 위한 순차적인 프로세스를 도시한다. 도 35a 내지 도 37e에 의해 도시되는 프로세스 이전, 동안, 및 이후 추가적인 동작이 제공될 수 있다는 것, 및 하기에 설명되는 동작 중 일부는 방법의 추가적인 실시형태를 위해 교체 또는 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호 교환 가능할 수도 있다.
도 16a 내지 도 16e에서 도시되는 구조체가 형성된 이후, 핀 구조체(30A 및 30B)의 S/D 영역에는, 도 35a 내지 도 35e에서 도시되는 바와 같이, 건식 에칭 및/또는 습식 에칭을 사용하는 것에 의해, 분리 절연 층(40)의 상부 표면과 동일하게 또는 그 아래로 리세스가 아래로 형성된다. 이 단계에서, 희생 게이트 구조체 아래의 제1 및 제2 반도체 층(20, 25)의 적층된 층의 단부 부분은, 도 35d 및 도 35e에서 도시되는 바와 같이, 측벽 스페이서(55)와 동일한 평면에 있는 실질적으로 편평한 면을 갖는다. 몇몇 실시형태에서, 제1 및 제2 반도체 층(20, 25)의 적층된 층의 단부 부분은 약간 수평으로 에칭된다.
후속하여, 전술한 실시형태와 동일한 또는 유사한 프로세스를 사용하는 것에 의해, 도 36a 내지 도 36e에서 도시되는 바와 같이, 제1 S/D 에피택셜 층(80A) 및 제2 S/D 에피택셜 층(80B)이 형성된다. 제1 S/D 에피택셜 층(80A) 및 제2 S/D 에피택셜 층(80B)은 상기에서 기술되는 바와 같이 개별적으로 형성된다.
그 다음, 도 37a 내지 도 37e에서 도시되는 바와 같이, 전술한 실시형태와 동일한 또는 유사한 프로세스를 사용하는 것에 의해, 게이트 유전체 층(104) 및 게이트 전극 층(108)을 포함하는 게이트 구조체.
GAA FET은, 콘택/비아, 인터커넥트 금속 층, 유전체 층, 패시베이션 층, 등등과 같은 다양한 피쳐를 형성하기 위해 추가적인 CMOS 프로세스를 거친다는 것이 이해된다.
본원에서 설명되는 다양한 실시형태 또는 예는 현존하는 기술에 비해 여러 가지 이점을 제공한다. 예를 들면, 본 개시에서, Si/SiGe 적층된 층 내의 SiGe 층은, 초기에는, Si와 SiGe 사이의 격자 부정합을 완화시키기 위해 상대적으로 낮은 Ge 농도를 갖는다. 따라서, SiGe 층 상에 형성되는 Si 에피택셜 층의 두께를 증가시키는 것이 가능하다. 또한, 나중에 Ge 응축 프로세스를 활용하여 Ge 농도를 증가시키는 것에 의해, SiGe p 채널 GAA FET의 성능을 향상시키는 것이 가능하다.
모든 이점이 본원에서 반드시 논의되지는 않았으며, 모든 실시형태 또는 예에 대해 어떠한 특별한 이점도 요구되지 않으며, 다른 실시형태 또는 예는 상이한 이점을 제공할 수도 있다는 것이 이해될 것이다.
본 개시의 하나의 양태에 따르면, 반도체 디바이스의 제조하는 방법에서, Ge를 포함하는 제1 반도체 층 및 제2 반도체 층이 교대로 적층되는 핀 구조체가 저부 핀 구조체 위에 형성된다. 제1 반도체 층의 Ge 농도가 증가된다. 희생 게이트 구조체가 핀 구조체 위에 형성된다. 소스/드레인 에피택셜 층이 핀 구조체의 소스/드레인 영역 위에 형성된다. 희생 게이트 구조체는 제거된다. 채널 영역 내의 제2 반도체 층은 제거되고, 그에 의해, Ge 농도가 증가되는 제1 반도체 층을 릴리스한다. Ge 농도가 증가되는 제1 반도체 층 주위에 게이트 구조체가 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, Ge 농도는 제1 반도체 층을 산화시키는 것에 의해 증가된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, Ge 농도는, 핀 구조체 위에 산화물 층을 형성하는 것 및 열 처리를 수행하는 것, 그에 의해, 제1 반도체 층을 산화시키는 것에 의해 증가된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 열 처리는 800 ℃ 내지 1000 ℃에서 수행된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 열 처리 이후, 산화물 층이 제거된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 산화물 층을 형성하는 것, 열 처리를 수행하는 것 및 산화물 층을 제거하는 것은 반복된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 제1 반도체 층은 SiGe로 만들어지고, Ge 농도가 증가된 이후의 제1 반도체 층의 Ge 농도는 45 원자%에서부터 55 원자%까지의 범위 내에 있다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 제2 반도체 층은 Si로 만들어지고, Ge 농도가 증가되기 이전의 제1 반도체 층의 Ge 농도는 35 원자%에서부터 45 원자%까지의 범위 내에 있다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 희생 게이트 구조체가 핀 구조체 위에 형성되는 경우, 제1 반도체 층의 폭은 제2 반도체 층의 폭보다 더 작다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 희생 게이트 구조체가 핀 구조체 위에 형성되는 경우, 제1 반도체 층의 폭은 제1 반도체 층의 두께보다 더 작다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 제1 핀 구조체 및 제2 핀 구조체가 형성된다. 제1 및 제2 핀 구조체의 각각에서, Ge를 함유하는 제1 반도체 층 및 제2 반도체 층이 저부 핀 구조체 위에 교대로 적층된다. 제2 핀 구조체의 제1 반도체 층 내의 Ge 농도는, 제1 핀 구조체를 보호하면서, 증가된다. 희생 게이트 구조체가 제1 및 제2 핀 구조체 위에 형성된다. 제1 소스/드레인 에피택셜 층이 제1 핀 구조체의 소스/드레인 영역 위에 형성된다. 제2 소스/드레인 에피택셜 층이 제2 핀 구조체의 소스/드레인 영역 위에 형성된다. 희생 게이트 구조체는 제거된다. 제1 핀 구조체의 채널 영역 내의 제1 반도체 층은 제거되고, 그에 의해, 제2 반도체 층을 릴리스한다. 제2 핀 구조체의 채널 영역 내의 제2 반도체 층은 제거되고, 그에 의해, Ge 농도가 증가되는 제1 반도체 층을 릴리스한다. 릴리스된 제1 반도체 층 및 릴리스된 제2 반도체 층 주위에 게이트 구조체가 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, Ge 농도는 제1 반도체 층을 산화시키는 것에 의해 증가된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, Ge 농도는, 제2 핀 구조체 위에 산화물 층을 형성하는 것 및 열 처리를 수행하는 것, 그에 의해, 제1 반도체 층을 산화시키는 것에 의해 증가된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 열 처리는 800 ℃ 내지 1000 ℃에서 수행된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 열 처리 이후, 산화물 층이 제거된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 산화물 층을 형성하는 것, 열 처리를 수행하는 것 및 산화물 층을 제거하는 것은 반복된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 제1 반도체 층은 SiGe로 만들어지고, Ge 농도가 증가된 이후의 제1 반도체 층의 Ge 농도는 45 원자%에서부터 55 원자%까지의 범위 내에 있다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 제2 반도체 층은 Si로 만들어지고, Ge 농도가 증가되기 이전의 제1 반도체 층의 Ge 농도는 35 원자%에서부터 45 원자%까지의 범위 내에 있다.
본 개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 제1 핀 구조체 및 제2 핀 구조체가 형성된다. 제1 및 제2 핀 구조체의 각각에서, Ge를 함유하는 제1 반도체 층 및 제2 반도체 층이 저부 핀 구조체 위에 교대로 적층된다. 제2 핀 구조체의 제1 반도체 층 내의 Ge 농도는, 제1 핀 구조체를 보호하면서, 증가된다. 희생 게이트 구조체가 제1 및 제2 핀 구조체 위에 형성된다. 제1 소스/드레인 에피택셜 층이 제1 핀 구조체의 소스/드레인 영역 위에 형성된다. 제2 소스/드레인 에피택셜 층이 제2 핀 구조체의 소스/드레인 영역 위에 형성된다. 희생 게이트 구조체는 제거된다. 제1 핀 구조체의 채널 영역 내의 제1 반도체 층은 제거되고, 그에 의해, 제2 반도체 층을 릴리스한다. 제2 핀 구조체의 채널 영역 내의 제2 반도체 층은 제거되고, 그에 의해, Ge 농도가 증가되는 제1 반도체 층을 릴리스한다. 릴리스된 제1 반도체 층 주위에 제1 게이트 구조체가 형성되고, 릴리스된 제2 반도체 층 주위에 제2 게이트 구조체가 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, Ge 농도는 제1 반도체 층을 산화시키는 것에 의해 증가된다.
본 개시의 하나의 양태에 따르면, 반도체 디바이스는, 수직으로 배열되는 반도체 배선 - 이들의 각각은 채널 영역을 구비함 - , 반도체 배선에 연결되는 소스/드레인 에피택셜 층, 및 반도체 배선 주위에 형성되는 게이트 구조체를 포함한다. 반도체 배선은 Si1-xGex로 만들어지는데, 여기서 0.45 ≤ x ≤ 0.55이다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 반도체 배선의 폭은 반도체 배선의 두께보다 더 작다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 반도체 배선의 두께는 인접한 반도체 배선 사이의 공간보다 더 크다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 반도체 배선의 단면은 도그 본 형상 또는 실패 형상을 갖는다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 반도체 디바이스는 p 채널 전계 효과 트랜지스터이다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 소스/드레인 에피택셜 층은 반도체 배선의 소스/드레인 영역 주위를 랩핑한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 반도체 디바이스는, 게이트 구조체와 소스/드레인 에피택셜 층 사이에 배치되는 유전체 내부 스페이서를 더 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 반도체 디바이스는, 유전체 내부 스페이서와는 상이한 재료로 제조되는 게이트 측벽 스페이서를 더 포함한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 유전체 내부 스페이서의 재료는 실리콘 질화물이다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 측벽 스페이서의 재료는 SiOC, SiCON 및 SiCN 중 하나이다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는 n 채널 전계 효과 트랜지스터(FET) 및 p 채널 FET을 포함한다. n 채널 FET은 수직으로 배열되는 제1 반도체 배선 - 이들의 각각은 채널 영역을 구비함 - , 및 제1 반도체 배선에 연결되는 제1 소스/드레인 에피택셜 층을 포함한다. p 채널 FET은, 수직으로 배열된 제2 반도체 배선 - 이들의 각각은 채널 영역을 구비함 - , 및 제2 반도체 배선에 연결되는 제2 소스/드레인 에피택셜 층을 포함한다. 제2 반도체 배선은 Si1-xGex로 만들어지되, 0.45 ≤ x이며, 제1 반도체 배선은 Si 또는 Si1-yGey로 만들어지되, 0 < y ≤ 0.2이다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 제2 반도체 배선은 Si1-xGex로 만들어지되, 0.45 ≤ x ≤ 0.55이고, 제1 반도체 배선은 Si로 만들어진다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 제2 반도체 배선의 폭은 제1 반도체 배선의 폭보다 더 작다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 제2 반도체 배선의 폭은 제1 반도체 배선의 두께 및 제2 반도체 배선의 두께보다 더 작다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 제1 소스/드레인 에피택셜 층은 제1 반도체 배선의 소스/드레인 영역 주위를 랩핑하고 감싸고, 제2 소스/드레인 에피택셜 층은 제2 반도체 배선의 소스/드레인 영역을 랩핑한다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 제1 소스/드레인 에피택셜 층은 제1 반도체 배선의 단부면 상에 형성된다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 제2 반도체 배선의 단면은 도그 본 형상 또는 실패 형상을 갖는다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 제1 반도체 배선의 단면은 둥근 코너를 갖는 직사각형 형상 및 타원 형상 중 하나를 갖는다. 전술한 실시형태 및 다음의 실시형태 중 하나 이상에서, 반도체 디바이스는 제1 반도체 배선 주위 및 제2 반도체 배선 주위에 형성되는 게이트 전극 층을 더 포함한다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는 제1 p 채널 전계 효과 트랜지스터(FET) 및 제2 p 채널 FET을 포함한다. 제1 p 채널 FET은, 수직으로 배열되는 제1 반도체 배선 - 이들의 각각은 채널 영역을 구비함 - , 제1 반도체 배선에 연결되는 제1 소스/드레인 에피택셜 층; 및 제1 반도체 배선 주위에 형성되는 제1 게이트 구조체를 포함한다. 제2 p 채널 FET은, 교대로 적층되는 제2 반도체 배선 및 제3 반도체 배선 - 이들의 각각은 채널 영역을 구비함 - , 제2 및 제3 반도체 배선에 연결되는 제2 소스/드레인 에피택셜 층, 및 제2 반도체 배선 주위에 형성되는 제2 게이트 구조체를 포함한다. 제1 및 제2 반도체 배선은 Si1-xGex으로 만들어지되, 0.45 ≤ x이고, 제3 반도체 배선은 Si 또는 Si1-yGey으로 만들어지되, 0 < y ≤ 0.2이다.
전술한 내용은 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 몇몇 실시형태 또는 예의 피쳐를 개략적으로 개설한다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태 또는 예의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법으로서,
Ge를 함유하는 제1 반도체 층 및 제2 반도체 층이 저부 핀 구조체(bottom fin structure) 위에 교대로 적층되는 핀 구조체(fin structure)를 형성하는 단계;
상기 제1 반도체 층에서 Ge 농도를 증가시키는 단계;
상기 핀 구조체 위에 희생 게이트 구조체(sacrificial gate structure)를 형성하는 단계;
상기 핀 구조체의 소스/드레인 영역 위에 소스/드레인 에피택셜 층(source/drain epitaxial layer)을 형성하는 단계;
상기 희생 게이트 구조체를 제거하는 단계;
채널 영역에서 상기 제2 반도체 층을 제거하는 것에 의해, 상기 Ge 농도가 증가되는 상기 제1 반도체 층을 릴리스하는(release) 단계; 및
상기 Ge 농도가 증가되는 상기 제1 반도체 층 주위에 게이트 구조체를 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 2.
제1 실시예 1에 있어서,
상기 Ge 농도는 상기 제1 반도체 층을 산화시키는 것에 의해 증가되는, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 2에 있어서,
상기 Ge 농도는,
상기 핀 구조체 위에 산화물 층을 형성하는 것; 및
열 처리를 수행하는 것에 의해 상기 제1 반도체 층을 산화시키는 것
에 의해 증가되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 3에 있어서,
상기 열 처리는 800 ℃ 내지 1000 ℃에서 수행되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 3에 있어서,
상기 열 처리 이후, 상기 산화물 층은 제거되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 5에 있어서,
상기 산화물 층을 형성하는 것, 상기 열 처리를 수행하는 것, 및 상기 산화물 층을 제거하는 것은 반복되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 1에 있어서,
상기 제1 반도체 층은 SiGe로 만들어지고,
상기 Ge 농도가 증가된 이후의 상기 제1 반도체 층의 상기 Ge 농도는 45 원자%에서부터 55 원자%까지의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 실시예 7에 있어서,
상기 제2 반도체 층은 Si로 만들어지고,
상기 Ge 농도가 증가되기 이전의 상기 제1 반도체 층의 상기 Ge 농도는 35 원자%에서부터 45 원자%까지의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 1에 있어서,
상기 희생 게이트 구조체가 상기 핀 구조체 위에 형성되는 경우, 상기 제1 반도체 층의 폭은 상기 제2 반도체 층의 폭보다 더 작은 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 1에 있어서,
상기 희생 게이트 구조체가 상기 핀 구조체 위에 형성되는 경우, 상기 제1 반도체 층의 폭은 상기 제1 반도체 층의 두께보다 더 작은 것인, 반도체 디바이스를 제조하는 방법.
실시예 11. 반도체 디바이스를 제조하는 방법으로서,
제1 핀 구조체 및 제2 핀 구조체를 형성하는 단계 - 상기 제1 핀 구조체 및 상기 제2 핀 구조체의 각각에서는, Ge를 함유하는 제1 반도체 층 및 제2 반도체 층이 저부 핀 구조체 위에 교대로 적층됨 -;
상기 제1 핀 구조체를 보호하면서, 상기 제2 핀 구조체의 상기 제1 반도체 층 내의 Ge 농도를 증가시키는 단계;
상기 제1 핀 구조체 및 상기 제2 핀 구조체 위에 희생 게이트 구조체를 형성하는 단계;
상기 제1 핀 구조체의 소스/드레인 영역 위에 제1 소스/드레인 에피택셜 층을 형성하는 단계;
상기 제2 핀 구조체의 소스/드레인 영역 위에 제2 소스/드레인 에피택셜 층을 형성하는 단계;
상기 희생 게이트 구조체를 제거하는 단계;
상기 제1 핀 구조체의 채널 영역에서 상기 제1 반도체 층을 제거하는 것에 의해 상기 제2 반도체 층을 릴리스하는 단계;
상기 제2 핀 구조체의 채널 영역에서 상기 제2 반도체 층을 제거하는 것에 의해, 상기 Ge 농도가 증가된 상기 제1 반도체 층을 릴리스하는 단계; 및
상기 릴리스된 제1 반도체 층 및 상기 릴리스된 제2 반도체 층 주위에 게이트 구조체를 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 11에 있어서,
상기 Ge 농도는 상기 제1 반도체 층을 산화시키는 것에 의해 증가되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 12에 있어서,
상기 Ge 농도는,
상기 제2 핀 구조체 위에 산화물 층을 형성하는 것; 및
열 처리를 수행하는 것에 의해 상기 제1 반도체 층을 산화시키는 것
에 의해 증가되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 13에 있어서,
상기 열 처리는 800 ℃ 내지 1000 ℃에서 수행되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 실시예 13에 있어서,
상기 열 처리 이후, 상기 산화물 층은 제거되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 15에 있어서,
상기 산화물 층을 형성하는 것, 상기 열 처리를 수행하는 것 및 상기 산화물 층을 제거하는 것은 반복되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 11에 있어서,
상기 제1 반도체 층은 SiGe로 만들어지고,
상기 Ge 농도가 증가된 이후의 상기 제1 반도체 층의 상기 Ge 농도는 45 원자%에서부터 55 원자%까지의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제2 반도체 층은 Si로 만들어지고,
상기 Ge 농도가 증가되기 이전의 상기 제1 반도체 층의 상기 Ge 농도는 35 원자%에서부터 45 원자%까지의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
실시예 19. 반도체 디바이스로서,
수직으로 배열되는 반도체 배선 - 상기 배선의 각각은 채널 영역을 구비함 -;
상기 반도체 배선에 연결되는 소스/드레인 에피택셜 층; 및
상기 반도체 배선 주위에 형성되는 게이트 구조체
를 포함하고,
상기 반도체 배선은 Si1-xGex로 만들어지며, 0.45 ≤ x ≤ 0.55인 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 반도체 배선의 폭은 상기 반도체 배선의 두께보다 더 작은 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    Ge를 함유하는 제1 반도체 층 및 제2 반도체 층이 저부 핀 구조체(bottom fin structure) 위에 교대로 적층되는 핀 구조체(fin structure)를 형성하는 단계;
    상기 제1 반도체 층에서 Ge 농도를 증가시키는 단계;
    상기 Ge 농도가 증가된 후에, 상기 핀 구조체 위에 희생 게이트 구조체(sacrificial gate structure)를 형성하는 단계;
    상기 희생 게이트 구조체가 형성된 후에, 상기 핀 구조체의 소스/드레인 영역 위에 소스/드레인 에피택셜 층(source/drain epitaxial layer)을 형성하는 단계;
    상기 소스/드레인 에피택셜 층이 형성된 후에, 상기 희생 게이트 구조체를 제거하는 단계;
    상기 희생 게이트 구조체가 제거된 후에, 채널 영역에서 상기 제2 반도체 층을 제거하는 것에 의해, 상기 Ge 농도가 증가되는 상기 제1 반도체 층을 릴리스하는(release) 단계; 및
    상기 Ge 농도가 증가되는 상기 제1 반도체 층 주위에 게이트 구조체를 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 Ge 농도는 상기 제1 반도체 층을 산화시키는 것에 의해 증가되는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제2항에 있어서,
    상기 Ge 농도는,
    상기 핀 구조체 위에 산화물 층을 형성하는 것; 및
    열 처리를 수행하는 것에 의해 상기 제1 반도체 층을 산화시키는 것
    에 의해 증가되는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제3항에 있어서,
    상기 열 처리 이후, 상기 산화물 층은 제거되는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 제1 반도체 층은 SiGe로 만들어지고,
    상기 Ge 농도가 증가된 이후의 상기 제1 반도체 층의 상기 Ge 농도는 45 원자%에서부터 55 원자%까지의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제5항에 있어서,
    상기 제2 반도체 층은 Si로 만들어지고,
    상기 Ge 농도가 증가되기 이전의 상기 제1 반도체 층의 상기 Ge 농도는 35 원자%에서부터 45 원자%까지의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제1항에 있어서,
    상기 희생 게이트 구조체가 상기 핀 구조체 위에 형성되는 경우, 상기 제1 반도체 층의 폭은 상기 제2 반도체 층의 폭보다 더 작은 것인, 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법으로서,
    제1 핀 구조체 및 제2 핀 구조체를 형성하는 단계 - 상기 제1 핀 구조체 및 상기 제2 핀 구조체의 각각에서는, Ge를 함유하는 제1 반도체 층 및 제2 반도체 층이 저부 핀 구조체 위에 교대로 적층됨 -;
    상기 제1 핀 구조체를 보호하면서, 상기 제2 핀 구조체의 상기 제1 반도체 층 내의 Ge 농도를 증가시키는 단계;
    상기 Ge 농도가 증가된 후에, 상기 제1 핀 구조체 및 상기 제2 핀 구조체 위에 희생 게이트 구조체를 형성하는 단계;
    상기 희생 게이트 구조체가 형성된 후에, 상기 제1 핀 구조체의 소스/드레인 영역 위에 제1 소스/드레인 에피택셜 층을 형성하는 단계;
    상기 제2 핀 구조체의 소스/드레인 영역 위에 제2 소스/드레인 에피택셜 층을 형성하는 단계;
    상기 제1 소스/드레인 에피택셜 층 및 제2 소스/드레인 에피택셜 층이 형성된 후에, 상기 희생 게이트 구조체를 제거하는 단계;
    상기 희생 게이트 구조체가 제거된 후에, 상기 제1 핀 구조체의 채널 영역에서 상기 제1 반도체 층을 제거하는 것에 의해 상기 제2 반도체 층을 릴리스하는 단계;
    상기 제2 핀 구조체의 채널 영역에서 상기 제2 반도체 층을 제거하는 것에 의해, 상기 Ge 농도가 증가된 상기 제1 반도체 층을 릴리스하는 단계; 및
    상기 릴리스된 제1 반도체 층 및 상기 릴리스된 제2 반도체 층 주위에 게이트 구조체를 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 반도체 디바이스로서,
    수직으로 배열되는 반도체 배선(wire) - 상기 배선의 각각은 채널 영역을 구비함 -;
    상기 반도체 배선에 연결되고, 소스/드레인 영역에서 상기 반도체 배선 주위를 랩핑(wrapping)하는 소스/드레인 에피택셜 층; 및
    상기 반도체 배선 주위에 형성되는 게이트 구조체
    를 포함하고,
    상기 반도체 배선은 Si1-xGex로 만들어지고, 0.45 ≤ x ≤ 0.55이고,
    상기 반도체 배선의 단면은 도그 본(dog-bone) 형상 또는 실패(thread-spool) 형상을 갖는 것인, 반도체 디바이스.
  10. 제9항에 있어서,
    상기 반도체 배선의 폭은 상기 반도체 배선의 두께보다 더 작은 것인, 반도체 디바이스.
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