KR20210102014A - 반도체 디바이스 및 방법 - Google Patents

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펭-밍 창
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Abstract

제1 영역에 나노 시트 전계 효과 트랜지스터(NSFET) 및 제2 영역에 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스 및 그 형성 방법이 개시된다. 일 실시예에서, 디바이스는 제1 메모리 셀을 포함하고, 제1 메모리 셀은 제1 복수의 반도체 나노 구조물을 포함하는 제1 채널 영역을 포함하는 제1 트랜지스터; 및 반도체 핀을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
반도체 디바이스는, 예를 들어, 퍼스널 컴퓨터, 휴대폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 애플리케이션에 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연 또는 유전체 층, 전도성 층, 및 반도체 물질 층을 순차적으로 증착하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 물질 층을 패턴화함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로 다양한 전자 컴포넌트들(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하여 주어진 영역 내에 더욱 많은 컴포넌트들이 통합될 수 있도록 한다. 그러나 최소 피처 크기가 감소됨에 따라, 해결해야 할 추가 문제가 발생한다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 나노시트 전계 효과 트랜지스터(nanosheet field-effect transistor; NSFET) 및 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 포함하는 반도체 디바이스의 예의 3 차원 도면을 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 26c, 도 27a, 도 27b 및 도 27c는 일부 실시예들에 따른 반도체 디바이스의 제조에서 중간 단계의 단면도이다.
도 28a 내지 도 30b는 일부 실시예들에 따른 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀의 회로도 및 레이아웃을 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피처와 제2 피처 사이에 추가의 피처들이 형성되어 제1 피처 및 제2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
다양한 실시예들은 나노 구조물(예를 들어, 나노 시트, 나노 와이어 등) 전계 효과 트랜지스터(NSFET) 및 핀 전계 효과 트랜지스터(FinFET)를 모두 포함하는 반도체 디바이스를 제공한다. NSFET는 비교적 높은 구동 전류를 갖는 트랜지스터를 제공하기 위해 사용될 수 있으며, 이는 반도체 디바이스의 성능 및 속도를 증가시킨다. FinFET는 NSFET의 나노 구조물의 폭보다 작은 폭을 갖는 핀을 포함할 수 있고, 셀 크기를 감소시키고 비교적 낮은 구동 전류를 갖는 트랜지스터를 제공하기 위해 사용될 수 있다. FinFET는 또한 더 양호한 N-웰/P-웰 경계를 가질 수 있으며, 누설 및 래치 업 문제를 줄일 수 있다. 일부 실시예들에서, 반도체 디바이스는 정적 랜덤 액세스 메모리(SRAM) 셀 등일 수 있다. SRAM 셀의 경우, 풀다운 트랜지스터 및 패스 게이트 트랜지스터를 포함할 수 있는 강한 트랜지스터를 NMOS 영역에서 사용하고, 풀업 트랜지스터를 포함할 수 있는 약한 트랜지스터를 PMOS 영역에서 사용하는 것이 바람직할 수 있다. 다양한 실시예들에서, NSFET는 SRAM 셀의 NMOS 영역에 형성될 수 있고, FinFET는 SRAM 셀의 PMOS 영역에 형성될 수 있다. NSFET와 FinFET를 모두 포함하면 SRAM 동작이 더 빨라지고, (NSFET만을 포함한 SRAM 셀에 비해) 셀 크기가 감소되고, 셀 전류가 향상되고, 임계 전압(Vt) 불일치가 작아지며, 최소 전원 공급 전압(Vccmin)이 낮아진다.
도 1은 일부 실시예들에 따른 NSFET 및 FinFET 모두를 포함하는 반도체 디바이스의 예의 3 차원 도면을 도시한다. NSFET는 기판(50)(예를 들어, 반도체 기판) 상에 나노 구조물(110)을 포함한다. 나노 구조물(110)은 나노 구조물(110)의 채널 영역으로서 작용하는 제1 반도체 층(52A-52D)을 포함한다. FinFET는 기판(50) 상에 핀(112)을 포함한다. 핀(112)은 핀(112)의 채널 영역으로서 작용하는 제1 에피택셜 반도체 물질(84)을 포함한다. 격리 영역(114)이 기판(50) 내에 배치되고, 나노 구조물(110) 및 핀(112)은 이웃하는 격리 영역(114) 위로 그리고 그 사이에서 돌출된다. 격리 영역(114)이 기판(50)으로부터 분리된 것으로 기술/도시되어 있지만, 본 명세서에서 사용되는 용어 "기판"은 단독 반도체 기판 또는 반도체 기판과 격리 영역의 조합을 나타낼 수 있다. 또한, 나노 구조물(110) 및 핀(112)은 기판(50)과 함께 단일의 연속적인 물질로서 도시되어 있지만, 나노 구조물(110), 핀(112) 및/또는 기판(50)은 단일 물질 또는 복수의 물질을 포함할 수 있다. 이와 관련하여, 나노 구조물(110) 및 핀(112)은 이웃하는 격리 영역(114) 사이에서 연장되는 부분을 나타낸다.
게이트 유전체 층(150)이 제1 반도체 층(52A) 및 제1 에피택셜 반도체 물질(84)의 상부 표면 및 측벽을 따라 그리고 제1 반도체 층(52B-52D)의 상부 표면, 측벽 및 하부 표면을 따라 존재한다. 게이트 전극(152)이 게이트 유전체 층(150) 위에 있다. 에피택셜 소스/드레인 영역(136)이 게이트 유전체 층(150) 및 게이트 전극(152)에 대해 나노 구조물(110) 및 핀(112)의 대향 측에 배치된다. 도 1은 또한 나중 도면들에서 사용되는 기준 단면을 도시한다. 단면(A-A')은 게이트 전극(152)의 종축을 따르고, 예를 들어 NSFET/FinFET의 에피택셜 소스/드레인 영역(136) 사이의 전류 흐름 방향에 수직인 방향에 있다. 단면(B-B')은 단면(A-A')에 수직이고, NMOS 영역에서 NSFET의 나노 구조물(110)의 종축을 따르고, 예를 들어 NSFET의 에피택셜 소스/드레인 영역(136) 사이의 전류 흐름 방향에 있다. 단면(C-C')은 단면(B-B')에 평행하고, PMOS 영역에서 FinFET의 핀(112)을 통해 연장되며, 예를 들어 FinFET의 에피택셜 소스/드레인 영역(136) 사이의 전류 흐름 방향에 있다. 후속 도면들은 명료함을 위해 이러한 기준 단면을 참조한다.
본 명세서에서 논의된 일부 실시예들은 게이트 라스트 공정을 사용하여 형성된 NSFET/FinFET의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 공정이 사용될 수 있다. 또한, 일부 실시예들은 평면 FET와 같은 평면 디바이스에 사용되는 양태들을 고려한다.
도 2 내지 도 27c는 일부 실시예들에 따른 NSFET 및 FinFET를 포함하는 반도체 디바이스의 제조에서 중간 단계의 단면도이다. 도 2 내지 도 14, 도 15a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a 및 도 27a는 도 1에 도시된 기준 단면(A-A')을 도시한다. 도 15b, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b 및 도 27b는 도 1에 도시된 기준 단면(B-B')을 도시한다. 도 15c, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21c, 도 22c, 도 23c, 도 24c, 도 25c, 도 26c 및 도 27c는 도 1에 도시된 기준 단면(C-C')을 도시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예컨대, p 형 또는 n 형 도펀트로) 도핑되거나 비도핑될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연 층 상에 형성된 반도체 물질 층이다. 절연 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연 층은 기판 상에 제공되고, 통상적으로, 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소 인화물을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 NMOS 트랜지스터와 같은 n 형 디바이스, 예를 들어 n 형 NSFET를 형성하기 위한 것일 수 있다. 영역(50P)은 PMOS 트랜지스터와 같은 p 형 디바이스, 예를 들어 p 형 FinFET를 형성하기 위한 것일 수 있다. 영역(50N)은 영역(50P)(별도로 도시되지 않음)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑 영역, 격리 구조물 등)가 영역(50N)과 영역(50P) 사이에 배치될 수 있다. 2 개의 영역(50N) 및 1 개의 영역(50P)이 도시되어 있지만, 임의의 수의 영역(50N) 및 영역(50P)이 제공될 수 있다.
기판(50)은 p형 불순물 또는 n형 불순물로 저농도 도핑될 수 있다. APT(anti-punch-through) 주입이 기판(50)의 상부에 수행되어 APT 영역(51)을 형성할 수 있다. APT 주입 동안, 영역(50N) 및 영역(50P)에 도펀트가 주입될 수 있다. 도펀트는 영역(50N) 및 영역(50P) 각각에 형성될 소스/드레인 영역(예컨대, 도 20a 및 도 20b와 관련하여 후술되는 에피택셜 소스/드레인 영역(136))의 전도성 유형과 반대인 전도성 유형을 가질 수 있다. APT 영역(51)은 결과적인 NSFET/FinFET에서 후속적으로 형성된 소스/드레인 영역 아래로 연장될 수 있으며, 이는 후속 공정에서 형성될 것이다. APT 영역(51)은 소스/드레인 영역으로부터 기판(50)으로의 누설을 감소시키기 위해 사용될 수 있다. 일부 실시예들에서, APT 영역(51)에서의 도핑 농도는 약 1x1013 원자/㎤ 내지 약 1x1014 원자/㎤일 수 있다. 간략함 및 가독성을 위해, APT 영역(51)은 후속 도면에 도시되지 않는다.
또한, 도 2에서, 다층 스택(70)이 기판(50) 위에 형성된다. 다층 스택(70)은 상이한 반도체 물질의 제1 반도체 층(52)과 제2 반도체 층(54)을 교번하여 포함한다. 제1 반도체 층(52)은 예를 들어 실리콘(Si), 실리콘 탄소(SiC) 등을 포함할 수 있는 제1 반도체 물질로 형성될 수 있다. 제2 반도체 층(54)은 예를 들어 실리콘 게르마늄(SiGe), III-V 화합물 반도체 물질(예를 들어, 갈륨 비화물(GaAs), 인듐 인화물(InP), 갈륨 인화물(GaP), 갈륨 질화물(GaN) 등) 등을 포함할 수 있는 제2 반도체 물질로 형성될 수 있다. 다른 실시예들에서, 제1 반도체 층(52)은 제2 반도체 물질로 형성될 수 있고, 제2 반도체 층(54)은 제1 반도체 물질로 형성될 수 있다. 예시를 위해, 다층 스택(70)은 5 개의 제1 반도체 층(52)(예를 들어, 제1 반도체 층(52A-52E)) 및 4 개의 제2 반도체 층(54)(예를 들어, 제2 반도체 층(54A-54D))을 포함한다. 다른 실시예들에서, 다층 스택(70)은 임의의 수의 제1 반도체 층(52) 및 제2 반도체 층(54)을 포함할 수 있다. 다층 스택(70)의 각각의 층은 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD), 기상 에피택시(vapor phase epitaxy; VPE), 분자 빔 에피택시(molecular beam epitaxy; MBE) 등과 같은 공정을 사용하여 에피택셜 성장될 수 있다.
예시를 위해, 제1 반도체 층(52)은 완성된 NSFET 디바이스의 채널 영역을 형성하는 것으로 설명될 것이다. 제2 반도체 층(54)은 희생 층일 수 있으며, 이는 이후에 제거될 수 있다. 제1 반도체 층(52A-52D) 각각은 약 8 nm 내지 약 10 nm, 예컨대 약 9 nm의 두께를 가질 수 있고, 제2 반도체 층(54A-54C) 각각은 약 6 nm 내지 약 8 nm, 예컨대 약 7 nm의 두께를 가질 수 있다. 제1 반도체 층(52E) 및 제2 반도체 층(54D)은 에칭 정지 층 등을 형성할 수 있다. 제2 반도체 층(54D)은 약 6 nm 내지 약 7 nm, 예컨대 약 6.5 nm의 두께를 가질 수 있고, 제1 반도체 층(52E)은 약 6 nm 내지 약 7 nm, 예컨대 약 6.5 nm의 두께를 가질 수 있다. 그럼에도 불구하고, 일부 실시예들에서, 제2 반도체 층(54A-54C)은 완성된 NSFET 디바이스의 채널 영역을 형성할 수 있는 반면, 제1 반도체 층(52A-52D)은 희생 층일 수 있다.
도 3에서, 제1 패턴화된 포토 레지스트(80)와 같은 패턴화된 마스크가 다층 스택(70) 위에 형성된다. 제1 패턴화된 포토 레지스트(80)는 스핀-온 코팅 등을 사용하여 다층 스택(70) 위에 포토 레지스트 층을 증착함으로써 형성될 수 있다. 그런 다음, 포토 레지스트 층은 포토 레지스트 층을 패턴화된 에너지 소스(예를 들어, 패턴화된 광원)에 노출시키고 포토 레지스트 층을 현상하여 포토 레지스트 층의 노출되거나 노출되지 않은 부분을 제거함으로써 패턴화되어 제1 패턴화된 포토 레지스트(80)를 형성할 수 있다. 도 3에 도시된 바와 같이, 제1 패턴화된 포토 레지스트(80)는 영역(50N)을 커버할 수 있고, 제1 패턴화된 포토 레지스트(80)의 개구는 영역(50P)을 노출시킬 수 있다.
도 4에서, 영역(50P)에서의 다층 스택(70)은 제1 패턴화된 포토 레지스트(80)를 마스크로 사용하여 다층 스택(70) 내에 제1 개구(82)를 형성하도록 에칭된다. 다층 스택(70)은 반응성 이온 에칭(reactive ion etching; RIE), 중성 빔 에칭(neutral beam etching; NBE) 또는 이들의 조합 등과 같은 적합한 에칭 공정에 의해 에칭될 수 있다. 에칭 공정은 이방성일 수 있다. 도 4에 도시된 바와 같이, 제1 반도체 층(52A-52E) 및 제2 반도체 층(54A-54D) 각각은 영역(50P)에서 에칭되어 기판(50)을 노출시킨다.
도 5에서, 제1 패턴화된 포토 레지스트(80)는 제거되고, 제1 에피택셜 반도체 물질(84)이 제1 개구(82)를 충전하도록 형성된다. 제1 패턴화된 포토 레지스트(80)는 애싱 공정, 스트리핑 공정 또는 이들의 조합 등과 같은 임의의 허용 가능한 공정에 의해 제거될 수 있다. 제1 에피택셜 반도체 물질(84)은 CVD, ALD, VPE, MBE 등과 같은 에피택셜 성장 공정에 의해 증착될 수 있다. 제1 에피택셜 반도체 물질(84)은 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 실리콘 인화물 등과 같은 반도체 물질을 포함할 수 있고, 다층 스택(70)을 형성하기 위해 사용된 반도체 물질과 동일한 물질 또는 상이한 물질을 포함할 수 있다.
다양한 실시예들에서, 제1 에피택셜 반도체 물질(84)은 인, 비소, 안티몬 등과 같은 n 형 불순물로 도핑되거나, 붕소, 불화 붕소, 인듐 등과 같은 p 형 불순물로 도핑될 수 있다. 제1 에피택셜 반도체 물질(84)은 성장 동안 인시츄 도핑될 수 있거나, 후속 주입이 제1 에피택셜 반도체 물질(84)을 도핑하기 위해 사용될 수 있다.
제1 에피택셜 반도체 물질(84)은 제1 에피택셜 반도체 물질(84)이 다층 스택(70)의 상부 표면 위로 연장되도록 성장될 수 있다. 제1 에피택셜 반도체 물질(84)이 성장된 후, 제1 에피택셜 반도체 물질(84) 및 다층 스택(70)은 화학적 기계적 연마(chemical mechanical polishing; CMP), 에치백 공정 또는 이들의 조합 등과 같은 허용 가능한 평탄화 공정을 사용하여 평탄화될 수 있다. 평탄화 공정은 제1 반도체 층(52E)을 제거할 수 있고, 제2 반도체 층(54D)이 노출될 때까지 진행될 수 있다. 이와 같이, 평탄화 공정 이후에, 도 5에 도시된 바와 같이, 제2 반도체 층(54D)의 상부 표면이 제1 에피택셜 반도체 물질(84)의 상부 표면과 동일 높이에 있을 수 있다.
도 2 내지 도 5와 관련하여 기술된 공정은 다층 스택(70) 및 제1 에피택셜 반도체 물질(84)이 형성될 수 있는 방법의 단지 하나의 예이다. 일부 실시예들에서, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭되어 밑에 있는 기판(50)을 노출시킬 수 있다. 트렌치 내에 다층 스택(70)을 에피택셜 성장시키기 위해 에피택셜 성장 공정이 수행될 수 있고, 유전체 층은 제거될 수 있어 다층 스택(70)이 기판(50) 위에 형성되도록 한다. 그런 다음, 제1 에피택셜 반도체 물질(84)은 유전체 층을 제거함으로써 형성된 리세스 내에 형성될 수 있다. 다층 스택(70) 및 제1 에피택셜 반도체 물질(84)을 형성하기 위해 임의의 다른 적합한 공정이 사용될 수 있다.
도 6 내지 도 12에서, 다층 스택(70) 및 제1 에피택셜 반도체 물질(84)은 나노 구조물(예컨대, 도 12와 관련하여 후술되는 나노 구조물(110)) 및 핀(예컨대, 도 12와 관련하여 후술되는 핀(112))을 각각 형성하도록 패턴화된다. 도 6에서, 하나 이상의 마스크 층이 다층 스택(70) 및 제1 에피택셜 반도체 물질(84) 위에 형성된다. 예를 들어, 일부 실시예들에서, 제1 마스크 층(90), 제2 마스크 층(92) 및 패턴화된 마스크(94)와 같은 패턴화된 마스크가 다층 스택(70) 및 제1 에피택셜 반도체 물질(84) 위에 형성된다. 제1 마스크 층(90)은 실리콘 질화물(SiN)과 같은 질화물; 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 탄탈륨 산화물(Ta2O5), 티타늄 이산화물(TiO2) 등과 같은 하이-k 유전체 물질; 등을 포함할 수 있다. 제1 마스크 층(90)은 약 20 nm 내지 약 25 nm, 예컨대 약 22.5 nm의 두께를 가질 수 있다. 제1 마스크 층(90)은 CVD, 물리적 기상 증착(PVD), ALD 등과 같은 공정에 의해 증착될 수 있다. 제2 마스크 층(92)은 실리콘 산화물 등과 같은 산화물을 포함할 수 있다. 제2 마스크 층(92)은 약 50 nm 내지 약 60 nm, 예컨대 약 55 nm의 두께를 가질 수 있다. 제2 마스크 층(92)은 CVD, PVD, ALD 등과 같은 공정에 의해 증착될 수 있다. 패턴화된 마스크(94)는 비정질 실리콘(a-Si)과 같은 실리콘; 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 탄탈륨 산화물(Ta2O5), 티타늄 이산화물(TiO2) 등과 같은 하이-k 유전체 물질; 등을 포함할 수 있다. 패턴화된 마스크(94)는 CVD, PVD, ALD 등을 사용하여 형성될 수 있다. 패턴화된 마스크(94)는 약 60 nm 내지 약 80 nm, 예컨대 약 70 nm의 두께를 가질 수 있다. 일부 실시예들에서, 패턴화된 마스크(94)는 패턴화된 마스크(94)가 제2 마스크 층(92)을 에칭 또는 제거하지 않고 제거될 수 있도록 제2 마스크 층(92)에 대한 에칭 선택성을 갖는 물질로 형성될 수 있다.
패턴화된 마스크(94)는 포토 리소그래피 및 에칭을 사용하여 패턴화될 수 있다. 예를 들어, 마스크 층(별도로 도시되지 않음)이 제2 마스크 층(92) 위에 증착될 수 있다. 포토 레지스트 층(별도로 도시되지 않음)이 스핀-온 코팅 등을 사용하여 마스크 층 위에 증착될 수 있다. 그런 다음, 포토 레지스트 층은 포토 레지스트 층을 패턴화된 에너지 소스(예를 들어, 패턴화된 광원)에 노출시키고 포토 레지스트 층을 현상하여 포토 레지스트 층의 노출되거나 노출되지 않은 부분을 제거함으로써 패턴화되어 패턴화된 포토 레지스트를 형성할 수 있다. 그런 다음, 패턴화된 포토 레지스트의 패턴은 RIE, NBE 또는 이들의 조합 등과 같은 적합한 에칭 공정을 사용하여 마스크 층으로 전사되어 패턴화된 마스크(94)를 형성할 수 있다. 에칭 공정은 이방성일 수 있다. 패턴화된 포토 레지스트는 애싱 공정, 스트리핑 공정 또는 이들의 조합 등과 같은 임의의 허용 가능한 공정에 의해 제거될 수 있다.
도 7에서, 제1 스페이서(96)가 패턴화된 마스크(94)의 측벽을 따라 형성된다. 제1 스페이서(96)는 약 8 nm 내지 약 10 nm, 예컨대 약 9 nm의 두께를 가질 수 있다. 제1 스페이서(96)는 질화물(예를 들어, 실리콘 질화물(SiN)), 산화물(예를 들어, 실리콘 산화물) 또는 이들의 조합 등을 포함할 수 있다. 제1 스페이서(96)는 CVD, PVD, ALD 등과 같은 공정에 의해 증착될 수 있다. 그 뒤에, 제1 스페이서(96)는 패턴화된 마스크(94)의 측벽 상의 일부만이 남도록 RIE, NBE 등과 같은 공정을 사용하여 이방성으로 에칭될 수 있다. 다양한 실시예들에서, 제1 스페이서(96)는 제1 스페이서(96)가 제2 마스크 층(92) 또는 패턴화된 마스크(94)를 에칭 또는 제거하지 않고 제거될 수 있도록 제2 마스크 층(92) 및 패턴화된 마스크(94)에 대한 에칭 선택성을 갖는 물질로 형성될 수 있다.
도 8에서, 제2 패턴화된 포토 레지스트(98)와 같은 패턴화된 마스크가 영역(50P) 위에 형성되고, 제1 스페이서(96)는 영역(50N)으로부터 제거된다. 제2 패턴화된 포토 레지스트(98)는 스핀-온 코팅 등을 사용하여 도 7에 도시된 구조물 위에 포토 레지스트 층을 증착함으로써 형성될 수 있다. 그런 다음, 포토 레지스트 층은 포토 레지스트 층을 패턴화된 에너지 소스(예를 들어, 패턴화된 광원)에 노출시키고 포토 레지스트 층을 현상하여 포토 레지스트 층의 노출되거나 노출되지 않은 부분을 제거함으로써 패턴화되어 제2 패턴화된 포토 레지스트(98)를 형성할 수 있다. 그런 다음, 제1 스페이서(96)는 등방성 에칭(예를 들어, 습식 에칭 공정), 이방성 에칭(예를 들어, 건식 에칭 공정) 등과 같은 적합한 에칭 공정 등을 사용하여 영역(50N)으로부터 제거될 수 있다. 제2 패턴화된 포토 레지스트(98)는 애싱 공정, 스트리핑 공정 또는 이들의 조합 등과 같은 임의의 허용 가능한 공정에 의해 제거될 수 있다. 일부 실시예들에서, 영역(50N)으로부터 제1 스페이서(96)를 제거하기 위한 에칭 공정 동안 추가의 보호를 제공하기 위해 추가의 마스킹 층이 제2 패턴화된 포토 레지스트(98)와 함께 사용될 수 있다.
도 9에서, 제3 패턴화된 포토 레지스트(100)와 같은 패턴화된 마스크가 영역(50N) 위에 형성되고, 패턴화된 마스크(94)는 영역(50P)으로부터 제거된다. 제3 패턴화된 포토 레지스트(100)는 스핀-온 코팅 등을 사용하여 (제2 패턴화된 포토 레지스트가 제거된 후) 도 8에 도시된 구조물 위에 포토 레지스트 층을 증착함으로써 형성될 수 있다. 그런 다음, 포토 레지스트 층은 포토 레지스트 층을 패턴화된 에너지 소스(예를 들어, 패턴화된 광원)에 노출시키고 포토 레지스트 층을 현상하여 포토 레지스트 층의 노출되거나 노출되지 않은 부분을 제거함으로써 패턴화되어 제3 패턴화된 포토 레지스트(100)를 형성할 수 있다. 그런 다음, 패턴화된 마스크(94)는 등방성 에칭(예를 들어, 습식 에칭 공정), 이방성 에칭(예를 들어, 건식 에칭 공정) 등과 같은 적합한 에칭 공정 등을 사용하여 영역(50P)으로부터 제거될 수 있다. 제3 패턴화된 포토 레지스트(100)는 애싱 공정, 스트리핑 공정 또는 이들의 조합 등과 같은 임의의 허용 가능한 공정에 의해 제거될 수 있다. 일부 실시예들에서, 영역(50P)으로부터 패턴화된 마스크(94)를 제거하기 위한 에칭 공정 동안 추가의 보호를 제공하기 위해 추가의 마스킹 층이 제3 패턴화된 포토 레지스트(100)와 함께 사용될 수 있다.
도 10에서, 제2 스페이서(102)가 패턴화된 마스크(94) 및 제1 스페이서(96)에 인접하여 형성된다. 제2 스페이서(102)는 약 2 nm 내지 약 4 nm, 예컨대 약 3 nm의 두께를 가질 수 있다. 제2 스페이서(102)는 질화물(예를 들어, 실리콘 질화물(SiN)), 산화물(예를 들어, 실리콘 산화물) 또는 이들의 조합 등을 포함할 수 있다. 제2 스페이서(102)는 CVD, PVD, ALD 등과 같은 공정에 의해 증착될 수 있다. 그 뒤에, 제2 스페이서(102)는 패턴화된 마스크(94) 및 제1 스페이서(96)의 측벽 상의 부분만이 남도록 RIE, NBE 등과 같은 공정을 사용하여 이방성으로 에칭될 수 있다. 제2 스페이서(102)는 원하는 경우 패턴화된 마스크(94) 및/또는 제1 스페이서(96)를 확대하기 위해 사용될 수 있다.
도 11에서, 제2 마스크 층(92) 및 제1 마스크 층(90)은 마스크로서 패턴화된 마스크(94), 제1 스페이서(96) 및 제2 스페이서(102)를 사용하여 에칭된다. 제2 마스크 층(92) 및 제1 마스크 층(90)은 RIE, NBE 등과 같은 이방성 에칭 공정을 사용하여 에칭될 수 있다. 제2 마스크 층(92) 및 제1 마스크 층(90)은 단일 공정 또는 다수의 공정에 의해 에칭될 수 있다. 도 11에 도시된 바와 같이, 제1 스페이서(96) 및 제2 스페이서(102)는 제2 마스크 층(92) 및 제1 마스크 층(90)을 에칭하기 위해 사용된 공정에 의해 소비될 수 있다.
도 12에서, 패턴화된 마스크(94), 제2 마스크 층(92) 및 제1 마스크 층(90)은 다층 스택(70), 제1 에피택셜 반도체 물질(84) 및 기판(50)을 에칭하기 위한 마스크로서 사용되어 영역(50N)에 나노 구조물(110)을 형성하고 영역(50P)에 핀(112)을 형성한다. 다층 스택(70), 제1 에피택셜 반도체 물질(84) 및 기판(50)은 RIE, NBE 등과 같은 이방성 에칭 공정을 사용하여 에칭될 수 있다. 도 12에 도시된 바와 같이, 패턴화된 마스크(94) 및 제2 마스크 층(92)은 다층 스택(70), 제1 에피택셜 반도체 물질(84) 및 기판(50)을 에칭하기 위해 사용된 공정에 의해 소비될 수 있다.
나노 구조물(110)은 약 10 nm 내지 약 40 nm, 예컨대 약 30 nm의 폭을 가질 수 있다. 핀(112)은 약 6 nm 내지 약 8 nm, 예컨대 약 7 nm의 폭을 가질 수 있다. 나노 구조물(110)의 폭 대 핀(112)의 폭의 비는 약 3 내지 약 8일 수 있다. 영역(50N)에서의 인접한 나노 구조물(110)은 약 40 nm 내지 약 50 nm, 예컨대 약 45 nm의 핀 대 핀 간격을 가질 수 있다. 영역(50P)에서의 인접한 핀(112)은 약 35 nm 내지 약 45 nm, 예컨대 약 40 nm의 핀 대 핀 간격을 가질 수 있다. 영역(50N)에서의 나노 구조물(110)은 영역(50P)에서의 인접한 핀(112)으로부터 약 40 nm 내지 약 55 nm, 예컨대 약 47.5 nm의 핀 대 핀 간격을 가질 수 있다. 영역(50N)에서 영역(50P)으로의 핀 대 핀 간격의 비는 약 1 내지 약 1.5, 예컨대 약 1.2일 수 있다. 핀(112)은 나노 구조물(110)의 폭보다 작은 폭을 갖고, 핀(112)을 포함하는 영역(50P)에서의 핀 대 핀 간격은 나노 구조물(110)을 포함하는 영역(50N)에서의 핀 대 핀 간격보다 작기 때문에, 나노 구조물(110) 및 핀(112)을 모두 포함하는 것은 나노 구조물(110) 및 핀(112)을 포함하는 반도체 디바이스에 필요한 면적을 감소시킨다.
또한, NSFET 디바이스는 더 강력한 디바이스 성능, 더 빠른 속도, 더 작은 임계 전압(Vt) 불일치 및 더 낮은 최소 전원 공급 전압(Vccmin)을 가질 수 있다. FinFET 디바이스는 더 양호한 N-웰/P-웰 경계를 가질 수 있으며, 누설 및 래치 업 문제를 줄일 수 있다. 영역(50N)에서의 나노 구조물(110) 및 영역(50P)에서의 핀(112)을 포함하면 NSFET 및 FinFET을 모두 포함하는 반도체 디바이스가 NSFET 및 FinFET 모두의 장점을 최적화하여 디바이스 성능을 개선하고, 셀 영역을 최적화하며, 디바이스 결함을 감소시킬 수 있다.
도 13에서, 얕은 트렌치 격리 영역(114)이 나노 구조물(110) 및 핀(112)에 인접하게 형성되고, 제1 마스크 층(90)은 제거된다. STI 영역(114)은 기판(50) 위에 그리고 이웃하는 나노 구조물(110)과 핀(112) 사이에 절연 물질(별도로 도시되지 않음)을 형성함으로써 형성될 수 있다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물 또는 이들의 조합 등일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예를 들어, 증착된 물질을 산화물과 같은 다른 물질로 변환하기 위해 후 경화를 갖는 원격 플라즈마 시스템에서 CVD 기반 물질 증착) 또는 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 일단 절연 물질이 형성되면, 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 물질은 초과 절연 물질이 나노 구조물(110) 및 핀(112)을 커버하도록 형성된다. 절연 물질은 단일 층을 포함할 수 있거나 다수의 층을 사용할 수 있다. 예를 들어, 일부 실시예들에서, 라이너(별도로 도시되지 않음)가 먼저 기판(50), 나노 구조물(110) 및 핀(112)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은 충전 물질이 라이너 위에 형성될 수 있다.
그런 다음, 나노 구조물(110) 및 핀(112) 위의 초과 절연 물질을 제거하기 위해 절연 물질에 제거 공정이 적용된다. 일부 실시예들에서, 화학적 기계적 연마(CMP), 에치백 공정 또는 이들의 조합 등과 같은 평탄화 공정이 사용될 수 있다. 평탄화 공정은 제1 마스크 층(90)을 제거하고, 나노 구조물(110) 및 핀(112)을 평탄화할 수 있다. 평탄화 공정은 평탄화 공정이 완료된 후 나노 구조물(110) 및 핀(112) 및 절연 물질의 상부 표면이 동일 높이에 있도록 나노 구조물(110) 및 핀(112)을 노출시킨다.
그런 다음, 절연 물질은 도 13에 도시된 바와 같이 STI 영역(114)을 형성하도록 리세스된다. 절연 물질은 영역(50N)에서의 나노 구조물(110) 및 영역(50P)에서의 핀(110)의 상부가 이웃하는 STI 영역(114) 사이에서 돌출되도록 리세스된다. 또한, STI 영역(114)의 상부 표면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱) 또는 이들의 조합을 가질 수 있다. STI 영역(114)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. STI 영역(114)은 절연 물질의 재료에 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다(예를 들어, 나노 구조물(110) 및 핀(112)의 재료보다 빠른 속도로 절연 물질의 재료를 에칭함). 예를 들어, 묽은 플루오르화 수소산(dHF)을 사용한 산화물 제거가 사용될 수 있다.
또한, 도 13에서, 적절한 웰(별도로 도시되지 않음)이 나노 구조물(110), 핀(112) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예들에서, 영역(50N)에 P-웰이 형성될 수 있고, 영역(50P)에 N 웰이 형성될 수 있다. 다른 실시예들에서, P-웰 및 N-웰은 영역(50N) 및 영역(50P) 각각에 형성될 수 있다.
상이한 웰 타입을 갖는 실시예들에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계는 포토 레지스트 또는 다른 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 영역(50N)에서 나노 구조물(110) 및 STI 영역(114) 위에 포토 레지스트가 형성될 수 있다. 포토 레지스트는 기판(50)의 영역(50P)을 노출시키도록 패턴화된다. 포토 레지스트는 스핀-온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토 리소그래피 기술을 사용함으로써 패턴화될 수 있다. 포토 레지스트가 패턴화되면, n 형 불순물 주입이 영역(50P)에서 수행되고, 포토 레지스트는 n 형 불순물이 영역(50N)으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 형 불순물은 1x1014 원자/㎤ 이하, 예컨대 약 1x1013 원자/㎤ 내지 약 1x1014 원자/㎤의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토 레지스트는 예를 들어 허용 가능한 애싱 공정에 의해 제거된다.
영역(50P)의 주입 후, 영역(50P)에서 핀(112) 및 STI 영역(114) 위에 포토 레지스트가 형성된다. 포토 레지스트는 기판(50)의 영역(50N)을 노출시키도록 패턴화된다. 포토 레지스트는 스핀-온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토 리소그래피 기술을 사용함으로써 패턴화될 수 있다. 포토 레지스트가 패턴화되면, p 형 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토 레지스트는 p 형 불순물이 영역(50P)으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 형 불순물은 1x1014 원자/㎤ 이하, 예컨대 약 1x1013 원자/㎤ 내지 약 1x1014 원자/㎤의 농도로 영역에 주입된 붕소, 불화 붕소, 인듐 등일 수 있다. 주입 후, 포토 레지스트는 예를 들어 허용 가능한 애싱 공정에 의해 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 후, 주입 손상을 복구하고 주입된 p 형 및/또는 n 형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예들에서, 에피택셜 핀의 성장된 물질은 성장 중에 주입을 제거할 수 있는 인시츄 도핑될 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
도 14에서, 더미 유전체 층(116)이 나노 구조물(110) 및 핀(112) 상에 형성된다. 더미 유전체 층(116)은, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 증착 또는 열 성장될 수 있다. 더미 유전체 층(116) 위에 더미 게이트 층(118)이 형성되고, 더미 게이트 층(118) 위에 마스크 층(120)이 형성된다. 더미 게이트 층(118)은 더미 유전체 층(116) 위에 증착된 후, 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크 층(120)은 더미 게이트 층(118) 위에 증착될 수 있다. 더미 게이트 층(118)은 전도성 또는 비전도성 물질일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(118)은 PVD, CVD, 스퍼터링 증착, 또는 선택된 물질을 증착하기 위한 당 업계에 공지되고 사용되는 다른 기술에 의해 증착될 수 있다. 더미 게이트 층(118)은 격리 영역(예를 들어, STI 영역(114))의 에칭으로부터 높은 에칭 선택성을 갖는 다른 물질로 제조될 수 있다. 마스크 층(120)은 예를 들어 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(118) 및 단일 마스크 층(120)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(116)은 단지 예시를 위해 나노 구조물(110) 및 핀(112)만 커버하는 것으로 도시되어 있다. 일부 실시예들에서, 더미 유전체 층(116)은 더미 게이트 층(118)과 STI 영역(114) 사이에서 연장되는 더미 유전체 층(116)이 STI 영역(114)을 커버하도록 증착될 수 있다.
도 15a 내지 도 15c에서, 마스크 층(120)(도 14 참조)은 마스크(124)를 형성하기 위해 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 패턴화될 수 있다. 그런 다음, 마스크(124)의 패턴은 더미 게이트 층(118)으로 전사될 수 있다. 일부 실시예들(별도로 도시되지 않음)에서, 마스크(124)의 패턴은 또한 더미 게이트(122)를 형성하기 위해 허용 가능한 에칭 기술에 의해 더미 유전체 층(116)으로 전사될 수 있다. 더미 게이트(122)는 나노 구조물(110) 및 핀(112)의 각각의 채널 영역을 커버한다. 마스크(124)의 패턴은 더미 게이트 층(118)을 별개의 더미 게이트(122)로 물리적으로 패턴화하기 위해 사용될 수 있다. 더미 게이트(122)는 또한 공정 변화 내에서 각각의 나노 구조물(110) 및 핀(112)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한, 도 16a 및 도 16b에서, 게이트 시일 스페이서(126)가 더미 게이트(122), 마스크(124), 더미 유전체 층(116) 및/또는 나노 구조물(110) 및 핀(112)의 노출된 표면 상에 형성될 수 있다. 열 산화 또는 증착에 이어 이방성 에칭이 게이트 시일 스페이서(126)를 형성할 수 있다. 게이트 시일 스페이서(126)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
게이트 시일 스페이서(126)의 형성 후, 저농도 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(별도로 도시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 타입을 갖는 실시예들에서, 도 13에서 상기 논의된 주입과 유사하게, 영역(50P)을 노출시키면서, 영역(50N) 위에 포토 레지스트와 같은 마스크가 형성될 수 있고, 적절한 타입(예를 들어, p 형) 불순물이 영역(50P)의 노출된 핀(112)에 주입될 수 있다. 그런 다음, 마스크는 제거될 수 있다. 이어서, 영역(50N)을 노출시키면서 영역(50P) 위에 포토 레지스트와 같은 마스크가 형성될 수 있고, 적절한 타입(예를 들어, n 형) 불순물이 영역(50N)의 노출된 나노 구조물(110)에 주입될 수 있다. 그런 다음, 마스크는 제거될 수 있다. n 형 불순물은 전술한 n 형 불순물 중 임의의 불순물일 수 있으며, p 형 불순물은 전술한 p 형 불순물 중 임의의 불순물일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1x1015 원자/㎤ 내지 약 1x1019 원자/㎤의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
또한, 도 16a 및 도 16b에서, 게이트 스페이서(128)가 더미 게이트(122), 마스크(124) 및 더미 유전체 층(116)의 측벽을 따라 게이트 시일 스페이서(126) 상에 형성된다. 게이트 스페이서(128)는 절연 물질을 컨포멀하게 증착하고 이어서 절연 물질을 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(128)의 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 또는 이들의 조합 등일 수 있다.
상기 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 공정을 설명하는 것임을 유념한다. 다른 공정 및 순서가 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 사용될 수 있고, 상이한 순서의 단계가 사용될 수 있다(예를 들어, 게이트 시일 스페이서(126)는 게이트 스페이서(128)를 형성하기 전에 에칭되지 않을 수 있고, "L 자형" 게이트 시일 스페이서를 생성하고, 스페이서가 형성 및/또는 제거될 수 있다). 또한, n 형 및 p 형 디바이스는 상이한 구조물 및 단계를 사용하여 형성될 수 있다. 예를 들어, 게이트 시일 스페이서(126)를 형성하기 전에 n 형 디바이스를 위한 LDD 영역이 형성될 수 있는 반면, 게이트 시일 스페이서(126)를 형성한 후에 p 형 디바이스를 위한 LDD 영역이 형성될 수 있다.
도 17a 및 도 17b에서, 제1 리세스(130)가 나노 구조물(110) 및 핀(112) 내에 형성된다. 도 17a에 도시된 바와 같이, 영역(50N)에서의 제1 리세스(130)는 제1 반도체 층(52A-52D) 및 제2 반도체 층(54A-54C)을 통해 기판(50) 내로 연장된다. 도 17b에 도시된 바와 같이, 영역(50P)에서의 제1 리세스(130)는 제1 에피택셜 반도체 물질(84)을 통해 기판(50) 내로 연장된다.
제1 리세스(130)는 RIE, NBE 등과 같은 이방성 에칭 공정을 사용하여 나노 구조물(110) 및 핀(112)을 에칭함으로써 형성될 수 있다. 게이트 스페이서(128), 게이트 시일 스페이서(126) 및 마스크(124)는 제1 리세스(130)를 형성하기 위해 사용되는 에칭 공정 동안 나노 구조물(110) 및 핀(112)의 일부를 마스킹한다. 제1 에피택셜 반도체 물질(84) 및 다층 스택(70)의 각 층을 에칭하기 위해 단일 에칭 공정이 사용될 수 있다. 다른 실시예들에서, 제1 에피택셜 반도체 물질(84) 및 다층 스택(70)의 층을 에칭하기 위해 다수의 에칭 공정이 사용될 수 있다. 제1 리세스(130)가 원하는 깊이에 도달한 이후에 제1 리세스(130)의 에칭을 정지시키기 위해 시간이 정해진 에칭 공정이 사용될 수 있다.
일부 실시예들에서, 영역(50N)에서의 제1 리세스(130)는 영역(50P)에서의 제1 리세스(130)와 별도로 에칭될 수 있다. 영역(50N) 및 영역(50P)에서 제1 리세스(130)를 별도로 에칭하기 위해 포토 레지스트 또는 다른 마스크(별도로 도시되지 않음)가 사용될 수 있다. 예를 들어, 영역(50N)에서 도 16a에 도시된 구조물 위에 포토 레지스트가 형성될 수 있다. 포토 레지스트는 영역(50P)을 노출시키도록 패턴화된다. 포토 레지스트는 스핀-온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토 리소그래피 기술을 사용함으로써 패턴화될 수 있다. 포토 레지스트가 패턴화되면, 영역(50P)에서의 제1 리세스(130)는 에칭에 의해 형성될 수 있다. 에칭은 수소(H2) 플라즈마 등을 사용하여 수행될 수 있다. 에칭 후, 포토 레지스트는 예를 들어 허용 가능한 애싱 공정에 의해 제거된다. 그런 다음, 영역(50P)에서 도 16b에 도시된 구조물 위에 포토 레지스트가 형성될 수 있다. 포토 레지스트는 영역(50N)을 노출시키도록 패턴화된다. 포토 레지스트는 스핀-온 기술을 사용함으로써 형성될 수 있고, 허용 가능한 포토 리소그래피 기술을 사용함으로써 패턴화될 수 있다. 포토 레지스트가 패턴화되면, 영역(50N)에서의 제1 리세스(130)는 에칭에 의해 형성될 수 있다. 에칭은 트리플루오로메탄(CHF3), 테트라플루오로메탄(CF4), 브롬화 수소(HBr) 등과 같은 공정 가스로부터 형성된 플라즈마를 사용하여 수행될 수 있다. 에칭 후, 포토 레지스트는 예를 들어 허용 가능한 애싱 공정에 의해 제거된다.
도 18a 및 도 18b에서, 제1 리세스(130)에 의해 노출된 제2 반도체 물질(예를 들어, 제2 반도체 층(54A-54C))로 형성된 다층 스택(70)의 층들의 측벽의 일부가 에칭되어 측벽 리세스(132)를 형성한다. 측벽은 습식 에칭 등과 같은 등방성 에칭 공정을 사용하여 에칭될 수 있다. 도 18a에 도시된 바와 같이, 제2 반도체 층(54A-54C)의 측벽이 영역(50N)에서 에칭될 수 있다. 포토 레지스트 또는 다른 마스크(별도로 도시되지 않음)가 영역(50N)의 등방성 에칭 동안 영역(50P)을 마스킹하기 위해 사용될 수도 있고 사용되지 않을 수도 있다.
제2 반도체 층(54A-54C)을 에칭하기 위해 사용된 에천트는 제1 반도체 층(52A-52D), 기판(50) 및 제1 에피택셜 반도체 물질(84)이 제2 반도체 층(54A-54C)에 비해 상대적으로 에칭되지 않은 상태로 유지되도록 제2 반도체 물질에 대해 선택적일 수 있다. 제2 반도체 층(54A-54C)이 예를 들어 SiGe를 포함하고 제1 반도체 층(52A-52D)이 예를 들어 Si 또는 SiC를 포함하는 실시예에서, 테트라 메틸 암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등이 영역(50N)에서 다층 스택(70)의 측벽을 에칭하기 위해 사용될 수 있다. 다른 실시예들에서, 다층 스택(70)의 층들은 건식 에칭 공정을 사용하여 에칭될 수 있다. 불화 수소, 다른 불소계 가스 등이 영역(50N)에서 다층 스택(70)의 측벽을 에칭하기 위해 사용될 수 있다.
도 19a 및 도 19b에서, 내부 스페이서(134)가 측벽 스페이서(132) 내에 형성된다. 내부 스페이서(134)는 도 18a 및 도 18b에 도시된 구조물 위에 내부 스페이서 층(별도로 도시되지 않음)을 증착함으로써 형성될 수 있다. 내부 스페이서 층은 CVD, ALD 등과 같은 컨포멀 증착 공정에 의해 증착될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 물질을 포함할 수 있지만, 약 3.5 미만의 k-값을 갖는 로우-k 물질과 같은 임의의 적합한 물질이 사용될 수 있다.
그런 다음, 내부 스페이서 층은 내부 스페이서(134)를 형성하기 위해 에칭될 수 있다. 내부 스페이서 층은 RIE, NBE 등과 같은 이방성 에칭 공정에 의해 에칭될 수 있다. 내부 스페이서(134)는 후속 에칭 공정에 의해 후속적으로 형성된 소스/드레인 영역(예컨대, 도 20a 및 도 20b와 관련하여 후술되는 에피택셜 소스/드레인 영역(136))에 대한 손상을 방지하기 위해 사용될 수 있다.
도 20a 및 도 20b에서, 에피택셜 소스/드레인 영역(136)이 다층 스택(70) 및 제1 에피택셜 반도체 물질(84)의 채널 층에 응력을 가하도록 제1 리세스(130) 내에 형성되어, 성능을 향상시킨다. 에피택셜 소스/드레인 영역(136)은 각각의 더미 게이트(122)가 에피택셜 소스/드레인 영역(136)의 각각의 이웃하는 쌍 사이에 배치되도록 제1 리세스(130) 내에 형성된다. 일부 실시예들에서, 게이트 스페이서(128)는 에피택셜 소스/드레인 영역(136)이 결과적인 NSFET 및 FinFET의 후속적으로 형성된 게이트를 단락시키지 않도록 적절한 측 방향 거리만큼 더미 게이트(122)로부터 에피택셜 소스/드레인 영역(136)을 오프셋하기 위해 사용된다. 내부 스페이서(134)가 또한 더미 게이트(122)로부터 에피택셜 소스/드레인 영역(136)을 분리하고 에피택셜 소스/드레인 영역(136)과 결과적인 NSFET 및 FinFET의 후속적으로 형성된 게이트 사이의 단락을 방지하기 위해 사용될 수 있다.
영역(50N), 예를 들어, NMOS 영역에서의 에피택셜 소스/드레인 영역(136)은 영역(50P), 예를 들어 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그런 다음, 영역(50N)에서의 에피택셜 소스/드레인 영역(136)은 제1 리세스(130) 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(136)은 n 형 NSFET에 적합한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제1 반도체 층(52A-52D)이 제1 반도체 물질(예를 들어, Si 또는 SiC)로 형성되는 실시예에서, 영역(50N)에서의 에피택셜 소스/드레인 영역(136)은 제1 반도체 층(52A-52D)에 인장 변형을 가하는 물질(예를 들어, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등)을 포함할 수 있다. 영역(50N)에서의 에피택셜 소스/드레인 영역(136)은 다층 스택(70)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
영역(50P), 예를 들어 PMOS 영역에서의 에피택셜 소스/드레인 영역(136)은 영역(50N), 예를 들어 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그런 다음, 영역(50P)에서의 에피택셜 소스/드레인 영역(136)은 제1 리세스(130) 내에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(136)은 p 형 NSFET에 적합한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제1 에피택셜 반도체 물질(84)이 실리콘과 같은 물질로 형성되는 실시예에서, 영역(50P)에서의 에피택셜 소스/드레인 영역(136)은 제1 에피택셜 반도체 물질(84)에 압축 변형을 가하는 물질(예를 들어, 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등)을 포함할 수 있다. 영역(50P)에서의 에피택셜 소스/드레인 영역(136)은 또한 제1 에피택셜 반도체 물질(84)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(136), 다층 스택(70) 및/또는 제1 에피택셜 반도체 물질(84)은 저농도 도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 공정과 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입되고 어닐링이 이어질 수 있다. 소스/드레인 영역은 약 1x1019 원자/㎤ 내지 약 1x1021 원자/㎤의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n 형 및 / 또는 p 형 불순물은 앞서 논의된 불순물 중 임의의 불순물일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(136)은 성장 동안 인시츄 도핑될 수 있다.
도 21a 내지 도 21c에서, 제1 층간 유전체(interlayer dielectric; ILD)(142)가 도 15a, 도 20a 및 도 20b에 도시된 구조물 위에 증착된다(도 16a 내지 도 20b의 공정은 도 15a에 도시된 단면을 변경하지 않음). 제1 ILD(142)는 유전체 물질로 형성될 수 있으며, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. 유전체 물질은 포스포 실리케이트 유리(phospho-silicate glass; PSG), 보로 실리케이트 유리(boro-silicate glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(boron-doped phospho-silicate glass; BPSG), 비도핑된 실리케이트 유리(undoped silicate glass; USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 일부 실시예들에서, 콘택 에칭 정지 층(contact etch stop layer; CESL)(140)이 제1 ILD(142)와 에피택셜 소스/드레인 영역(136), 마스크(124), 게이트 스페이서(128) 및 게이트 시일 스페이서(126) 사이에 배치된다. CESL(140)은 위에 놓인 제1 ILD(142)의 물질과는 상이한 에칭 속도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 물질을 포함할 수 있다.
도 22a 내지 도 22c에서, 더미 게이트(122) 또는 마스크(124)의 상부 표면과 제1 ILD(142)의 상부 표면을 동일 높이에 있게 하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은 또한 더미 게이트(122) 상의 마스크(124), 및 마스크(124)의 측벽을 따른 마스크 시일 스페이서(126) 및 게이트 스페이서(128)의 일부를 제거할 수 있다. 평탄화 공정 후, 더미 게이트(122), 게이트 시일 스페이서(126), 게이트 스페이서(128) 및 제1 ILD(142)의 상부 표면은 동일 높이에 있다. 따라서, 더미 게이트(122)의 상부 표면은 제1 ILD(142)를 통해 노출된다. 일부 실시예들에서, 마스크(124)는 남아 있을 수 있으며, 이 경우에 평탄화 공정은 마스크(124), 게이트 시일 스페이서(126) 및 게이트 스페이서(128)의 상부 표면과 제1 ILD(142)의 상부 표면을 동일 높이에 있게 한다.
도 23a 내지 도 23c에서, 더미 게이트(122) 및 마스크(124)(존재 하면)는 에칭 단계(들)에서 제거되어 제2 리세스(144)가 형성된다. 제2 리세스(144) 내의 더미 유전체 층(116)의 부분이 또한 제거될 수 있다. 일부 실시예들에서, 더미 게이트(122)만 제거되고, 더미 유전체 층(116)은 남아 있어 제2 리세스(144)에 의해 노출된다. 일부 실시예들에서, 더미 유전체 층(116)은 다이의 제1 영역(예를 들어, 코어 로직 영역)에서 제2 리세스(144)로부터 제거되고, 다이의 제2 영역(예를 들어, 입력/출력 영역)에서 제2 리세스(144)에 남아 있다. 일부 실시예들에서, 더미 게이트(122)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(142), 게이트 시일 스페이서(126) 또는 게이트 스페이서(128)보다 더 빠른 속도로 더미 게이트(122)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 각각의 제2 리세스(144)는 후속적으로 완성된 NSFET 및 FinFET에서 채널 영역으로서 작용하는 다층 스택(70) 또는 제1 에피택셜 반도체 물질(84)을 노출 및/또는 위에 놓인다. 채널 영역으로서 작용하는 다층 스택(70) 또는 제1 에피택셜 반도체 물질(84)의 부분은 에피택셜 소스/드레인 영역(136)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 유전체 층(116)은 더미 게이트(122)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그런 다음, 더미 유전체 층(116)은 더미 게이트(122)의 제거 후에 선택적으로 제거될 수 있다.
도 24a 내지 도 24c에서, 제2 반도체 층(54A-54C)은 영역(50N)으로부터 제거되어 제2 리세스(144)를 연장시킨다. 제2 반도체 층(54A-54C)은 습식 에칭 등과 같은 등방성 에칭 공정에 의해 제거될 수 있다. 제2 반도체 층(54A-54C)은 제2 반도체 층(54A-54C)의 물질에 선택적인 에천트를 사용하여 제거될 수 있는 한편, 제1 반도체 층(52A-52D) 및 제1 에피택셜 반도체 물질(84)은 제2 반도체 층(54A-54C)에 비해 상대적으로 에칭되지 않은 상태로 유지된다. 제2 반도체 층(54A-54C)이 예를 들어 SiGe를 포함하고, 제1 반도체 층(52A-52D)이 예를 들어 Si 또는 SiC를 포함하는 실시예에서, 플루오르화 수소산(HF) 및 과산화수소(H2O2)를 포함하는 용액, 플루오르화 수소산, 질산(HNO3) 및 물(H2O)을 포함하는 용액 등이 제2 반도체 층(54A-54C)을 제거하기 위해 사용될 수 있다. 추가의 실시예들에서, 제2 반도체 층(54A-54C)을 제거하기 위해 테트라 메틸 암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등이 사용될 수 있다.
도 25a 내지 도 25c에서, 게이트 유전체 층(150) 및 게이트 전극(152)이 대체 게이트를 위해 형성된다. 게이트 유전체 층(150)은 제2 리세스(144) 내에 컨포멀하게, 예컨대, 제1 반도체 층(52A) 및 제1 에피택셜 반도체 물질(84)의 상부 표면 및 측벽 상에 그리고 제1 반도체 층(52B-52D)의 상부 표면, 측벽 및 하부 표면 상에 증착된다. 게이트 유전체 층(150)은 또한 제1 ILD(142)의 상부 표면 상에 증착될 수 있다. 일부 실시예들에 따라, 게이트 유전체 층(150)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시예들에서, 게이트 유전체 층(150)은 하이-k 유전체 물질을 포함하고, 이러한 실시예들에서, 게이트 유전체 층(150)은 약 7.0보다 큰 k 값을 가질 수 있고, 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층(150)의 형성 방법은 분자 빔 증착(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 전극(152)은 게이트 유전체 층(150) 위에 각각 증착되고, 제2 리세스(144)의 나머지 부분을 충전한다. 게이트 전극(152)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 물질을 포함할 수 있다. 예를 들어, 단일 층의 게이트 전극(152)이 도 25a 내지 도 25c에 도시되어 있지만, 게이트 전극(152)은 임의의 수의 라이너 층, 임의의 수의 일 함수 조정 층 및 충전 물질을 포함할 수 있다. 제2 리세스(144)의 충전 후, 게이트 유전체 층(150)과 게이트 전극(152) 물질의 초과 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있으며, 이러한 초과 부분은 제1 ILD(142)의 상부 표면 위에 있다. 따라서, 게이트 전극(152)과 게이트 유전체 층(150) 물질의 나머지 부분은 결과적인 NSFET 및 FinFET의 대체 게이트를 형성한다. 게이트 전극(152) 및 게이트 유전체 층(150)은 집합적으로 "게이트 스택"으로 지칭될 수 있다. 게이트 스택은 제1 반도체 층(52B-52D) 각각을 둘러싸고 제1 반도체 층(52A) 및 제1 에피택셜 반도체 물질(84)의 상부 표면 및 측벽을 따를 수 있다.
영역(50N) 및 영역(50P)에서 게이트 유전체 층(150)의 형성은 각각의 영역에서 게이트 유전체 층(150)이 동일한 물질로 형성되도록 동시에 일어날 수 있고, 게이트 전극(152)의 형성은 각각의 영역에서 게이트 전극(152)이 동일한 물질로 형성되도록 동시에 일어날 수 있다. 일부 실시예들에서, 각각의 영역에서 게이트 유전체 층(150)은 별개의 공정에 의해 형성될 수 있어 게이트 유전체 층(150)은 상이한 물질일 수 있고/있거나 각각의 영역에서 게이트 전극(152)은 별개의 공정에 의해 형성될 수 있어 게이트 전극(152)은 상이한 물질일 수 있다. 별개의 공정을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 26a 내지 도 26c에서, 제2 ILD(154)가 제1 ILD(142) 위에 증착된다. 일부 실시예들에서, 제2 ILD(154)는 FCVD에 의해 형성된 유동성 막이다. 일부 실시예들에서, 제2 ILD(154)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD 등과 같은 임의의 적합한 방법에 의해 증착될 수 있다. 일부 실시예들에 따르면, 제2 ILD(154)를 형성하기 전에, 게이트 스택(게이트 유전체 층(150) 및 대응하는 위에 놓인 게이트 전극(152)을 포함함)이 리세스되어, 리세스가 게이트 스택 위에 그리고 게이트 시일 스페이서(126)의 대향 부분 사이에 직접 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 하나 이상의 유전체 물질 층을 포함하는 게이트 마스크(156)가 리세스 내에 충전되고, 제1 ILD(142) 위로 연장되는 유전체 물질의 초과 부분을 제거하기 위한 평탄화 공정이 이어진다. 후속적으로 형성된 게이트 콘택(예컨대, 도 27a 내지 도 27c와 관련하여 후술되는 게이트 콘택(158))이 게이트 마스크(156)를 관통하여 리세스된 게이트 전극(152)의 상부 표면과 접촉한다.
도 27a 내지 도 27c에서, 게이트 콘택(158) 및 소스/드레인 콘택(160)이 형성된다. 소스/드레인 콘택(160)을 위한 개구가 제2 ILD(154) 및 제1 ILD(142)를 통해 형성되고, 게이트 콘택(158)을 위한 개구가 제2 ILD(154) 및 게이트 마스크(156)를 통해 형성된다. 개구는 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 장벽 층, 접착 층 등과 같은 라이너 및 전도성 물질이 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(154)의 표면으로부터 초과 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은 개구 내에 소스/드레인 콘택(160) 및 게이트 콘택(158)을 형성한다. 에피택셜 소스/드레인 영역(136)과 소스/드레인 콘택(160) 사이의 계면에서 실리사이드를 형성하기 위해 어닐링 공정이 수행될 수 있다. 소스/드레인 콘택(160)은 에피택셜 소스/드레인 영역(136)에 물리적으로 그리고 전기적으로 결합되고, 게이트 콘택(158)은 게이트 전극(152)에 물리적으로 그리고 전기적으로 결합된다. 소스/드레인 콘택(160) 및 게이트 콘택(158)은 상이한 공정으로 형성될 수 있거나, 동일한 공정으로 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택(160) 및 게이트 콘택(158) 각각은 상이한 단면으로 형성될 수 있으며, 이는 콘택의 단락을 피할 수 있음을 이해해야 한다.
도 28a 및 도 28b는 풀업 트랜지스터(208), 풀다운 트랜지스터(206) 및 패스 게이트 트랜지스터(204)를 포함하는 6 트랜지스터(6-T) 단일 포트 SRAM 셀(200)의 회로도 및 레이아웃을 도시한다. 비트 라인(BL, BLB) 및 워드 라인(WL)이 6-T SRAM 셀(200)에 연결된다. 6-T SRAM 셀의 동작은 당 업계에 공지되어 있으므로 본 명세서에서는 논의되지 않는다.
도 28b에 도시된 바와 같이, 에피택셜 소스/드레인 영역(136)은 풀업 트랜지스터(208), 풀다운 트랜지스터(206) 및 패스 게이트 트랜지스터(204)의 활성 영역이며, 각각의 트랜지스터의 소스 및 드레인 영역을 형성하기 위해 사용된다. 나노 구조물(110)은 패스 게이트 트랜지스터(204)의 채널을 형성할 수 있는 반면, 핀(112)은 풀업 트랜지스터(208)의 채널을 형성하여 패스 게이트 트랜지스터(204)는 풀업 트랜지스터(208)보다 높은 구동 강도를 가지므로, 알파 비를 증가시키고, 셀 안정성을 증가시키며, 기록 시간을 감소시킨다. 나노 구조물(110)은 또한 풀다운 트랜지스터(206)의 채널을 형성하여 풀다운 트랜지스터(206)가 비교적 높은 구동 강도를 갖도록 하여 판독 액세스 시간을 감소시킬 수 있다. 이와 같이, 패스 게이트 트랜지스터(204) 및 풀다운 트랜지스터(206)의 채널에 나노 구조물(110)을 사용하고 풀업 트랜지스터(208)의 채널에 핀(112)을 사용하면 판독 액세스 시간 및 기록 액세스 시간이 향상된다. 풀다운 트랜지스터(206) 및 패스 게이트 트랜지스터(204)는 영역(50N)에 배치되고, 풀업 트랜지스터(208)는 영역(50P)에 배치된다. 게이트 전극(152)은 각각의 풀업 트랜지스터(208), 풀다운 트랜지스터(206) 및 패스 게이트 트랜지스터(204) 위로 연장될 수 있다.
도 29a 및 도 29b는 풀업 트랜지스터(208), 풀다운 트랜지스터(206) 및 패스 게이트 트랜지스터(204) 외에 판독 패스 게이트 트랜지스터(210) 및 판독 풀다운 트랜지스터(212)를 또한 포함하는 8 트랜지스터(8-T) 듀얼 포트 SRAM 셀(201)의 회로도 및 레이아웃을 도시한다. 판독 비트 라인(RBL), 기록 비트 라인(WBL, WBLB), 판독 워드 라인(RWL) 및 기록 워드 라인(WWL)이 8-T 듀얼 포트 SRAM 셀(201)에 연결된다. 도 29b에 도시된 바와 같이, 판독 패스 게이트 트랜지스터(210) 및 판독 풀다운 트랜지스터(212)는 영역(50N)에 배치된다. 나노 구조물(110)은 판독 패스 게이트 트랜지스터(210) 및 판독 풀다운 트랜지스터(212)의 채널을 형성하여, 더 빠른 판독 액세스 시간을 제공한다. 더욱이, 판독 패스 게이트 트랜지스터(210) 및 판독 풀다운 트랜지스터(212)는 판독 비트 라인(RBL)과 풀업 트랜지스터(208) 및 풀다운 트랜지스터(206) 사이에 연결되기 때문에, 더 낮은 최소 전원 공급 전압(Vccmin)이 사용될 수 있도록 풀업 트랜지스터(208) 및 풀다운 트랜지스터(206)에 더 작은 부하가 배치된다. 6-T 단일 포트 SRAM 셀(200)과 관련하여 위에서 논의된 것과 동일한 이유로 나노 구조물(110)은 패스 게이트 트랜지스터(204) 및 풀다운 트랜지스터(206)의 채널에 사용될 수 있고, 핀(112)은 풀업 트랜지스터(208)의 채널에 사용될 수 있다.
도 30a 및 도 30b는 2 개의 각각의 풀업 트랜지스터(208), 풀다운 트랜지스터(206), 패스 게이트 트랜지스터(204), 판독 패스 게이트 트랜지스터(210) 및 판독 풀다운 트랜지스터(212)를 포함하는 10 트랜지스터(10-T) 듀얼 포트 SRAM 셀(202)의 회로도 및 레이아웃을 도시한다. 판독 비트 라인(RBL, RBLB), 기록 비트 라인(WBL, WBLB), 판독 워드 라인(RWL) 및 기록 워드 라인(WWL)이 10-T 듀얼 포트 SRAM 셀(202)에 연결된다. 도 30b에 도시된 바와 같이, 판독 패스 게이트 트랜지스터(210) 및 판독 풀다운 트랜지스터(212)는 영역(50N)에 배치된다. 8-T 듀얼 포트 SRAM 셀(201)과 관련하여 위에서 논의된 것과 동일한 이유로 나노 구조물(110)은 패스 게이트 트랜지스터(204), 풀다운 트랜지스터(206), 판독 패스 게이트 트랜지스터(210), 및 판독 풀다운 트랜지스터(212)의 채널에 사용될 수 있고, 핀(112)은 풀업 트랜지스터(208)의 채널에 사용될 수 있다.
전술한 바와 같이, 나노 구조물(110)은 영역(50N)에 제공되어 비교적 높은 구동 전류를 갖는 트랜지스터를 제공할 수 있으며, 이는 반도체 디바이스의 성능 및 속도를 증가시킨다. 영역(50P)에 제공된 핀(112)은 나노 구조물(110)보다 작은 폭을 가질 수 있고, 셀 크기를 감소시키고 비교적 낮은 구동 전류를 갖는 트랜지스터를 제공하기 위해 사용될 수 있다. 핀(112)은 또한 더 양호한 N-웰/P-웰 경계를 가질 수 있으며, 누설 및 래치 업 문제를 줄일 수 있다. 나노 구조물(110)과 핀(112)을 모두 포함하면 SRAM 동작이 더 빨라지고, (나노 구조물만을 포함한 SRAM 셀에 비해) 셀 크기가 감소되고, 셀 전류가 향상되고, 임계 전압(Vt) 불일치가 작아지며, 최소 전원 공급 전압(Vccmin)이 낮아진다.
일 실시예에 따르면, 반도체 디바이스는 제1 메모리 셀 - 제1 메모리 셀은 제1 복수의 반도체 나노 구조물을 포함하는 제1 채널 영역을 포함하는 제1 트랜지스터; 및 반도체 핀을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터를 포함함 - 를 포함한다. 일 실시예에서, 제1 트랜지스터는 풀다운 트랜지스터를 포함하고, 제2 트랜지스터는 풀업 트랜지스터를 포함한다. 일 실시예에서, 제1 메모리 셀은 제3 채널 영역을 포함하는 제3 트랜지스터를 더 포함하고, 제3 채널 영역은 제2 복수의 반도체 나노 구조물을 포함하고, 제3 트랜지스터는 패스 게이트 트랜지스터를 포함한다. 일 실시예에서, 제1 트랜지스터 및 제3 트랜지스터는 반도체 기판 위의 NMOS 영역에 배치되고, 제2 트랜지스터는 반도체 기판 위의 PMOS 영역에 배치된다. 일 실시예에서, 제1 메모리 셀은 제4 채널 영역을 포함하는 제4 트랜지스터 - 제4 채널 영역은 제3 복수의 반도체 나노 구조물을 포함하고, 제4 트랜지스터는 판독 풀다운 트랜지스터를 포함함 - ; 및 제5 채널 영역을 포함하는 제5 트랜지스터 - 제5 채널 영역은 제4 복수의 반도체 나노 구조물을 포함하고, 제5 트랜지스터는 판독 패스 게이트 트랜지스터를 포함함 - 를 더 포함한다. 일 실시예에서, 제1 채널 영역을 가로지르는 전류 흐름 방향에서의 제1 채널 영역의 폭 대 제2 채널 영역을 가로지르는 전류 흐름 방향에서의 제2 채널 영역의 폭의 비는 3 내지 8이다.
다른 실시예에 따르면, 방법은 반도체 기판 위에 다층 반도체 스택을 형성하는 단계 - 다층 반도체 스택은 제1 반도체 물질 및 제1 반도체 물질과는 상이한 제2 반도체 물질의 교번 층을 포함함 - ; 반도체 기판을 노출시키는 제1 개구를 형성하기 위해 다층 반도체 스택을 에칭하는 단계; 제1 개구를 충전하는 제3 반도체 물질을 형성하는 단계; 반도체 기판으로부터 연장되는 제1 나노 구조물을 형성하기 위해 다층 반도체 스택 및 반도체 기판을 에칭하는 단계; 및 반도체 기판으로부터 연장되는 제1 핀을 형성하기 위해 제3 반도체 물질 및 반도체 기판을 에칭하는 단계를 포함한다. 일 실시예에서, 상기 방법은 다층 반도체 스택 중 제2 반도체 물질을 포함하는 교번 층을 제거하기 위해 다층 반도체 스택을 에칭함으로써 하나 이상의 제1 리세스를 형성하는 단계를 더 포함하고, 여기서 제1 반도체 물질과 제3 반도체 물질은 실리콘을 포함하고, 제2 반도체 물질은 실리콘 게르마늄을 포함한다. 일 실시예에서, 상기 방법은 제1 리세스를 충전하고 제1 나노 구조물 및 제1 핀의 상부 표면 및 측벽을 따라 연장되는 게이트 스택을 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 다층 반도체 스택 및 제3 반도체 물질을 평탄화하는 단계를 더 포함하고, 제1 나노 구조물의 상부 표면은 제1 핀의 상부 표면과 동일 높이에 있다. 일 실시예에서, 제1 나노 구조물을 형성하기 위해 다층 반도체 스택 및 반도체 기판을 에칭하는 단계 및 제1 핀을 형성하기 위해 제3 반도체 물질 및 반도체 기판을 에칭하는 단계는 동시에 수행된다. 일 실시예에서, 상기 방법은 제1 나노 구조물 및 제1 핀 위에 더미 게이트를 형성하는 단계; 더미 게이트에 인접한 제1 리세스를 형성하기 위해 제1 나노 구조물을 에칭하는 단계; 더미 게이트에 인접한 제2 리세스를 형성하기 위해 제1 핀을 에칭하는 단계; 제1 리세스 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계; 및 제2 리세스 내에 제2 소스/드레인 영역을 에피택셜 성장시키는 단계를 더 포함한다. 일 실시예에서, 제1 나노 구조물을 에칭하는 단계 및 제1 핀을 에칭하는 단계는 동시에 수행되고, 제1 소스/드레인 영역을 에피택셜 성장시키는 단계 및 제2 소스/드레인 영역을 에피택셜 성장시키는 단계는 동시에 수행된다.
또 다른 실시예에 따르면, 반도체 디바이스는 반도체 기판의 제1 영역에서 반도체 기판으로부터 연장되는 제1 나노 구조물 - 제1 나노 구조물은 반도체 기판 위에 복수의 반도체 층을 포함함 - ; 반도체 기판의 제2 영역에서 반도체 기판으로부터 연장되는 제1 핀 - 제1 핀은 반도체 기판 위에 반도체 물질을 포함하고, 반도체 물질은 일정한 조성을 가지며, 반도체 물질의 상부 표면은 복수의 반도체 층의 최상부 반도체 층의 상부 표면과 동일 높이에 있고, 반도체 물질의 하부 표면은 복수의 반도체 층의 최하부 반도체 층의 하부 표면과 동일 높이에 있음 - ; 및 제1 나노 구조물 및 제1 핀 위로 연장되는 게이트 스택을 포함한다. 일 실시예에서, 게이트 스택은 최상부 반도체 층의 상부 표면, 측벽 및 하부 표면을 따라 연장되고, 게이트 스택은 최하부 반도체 층의 상부 표면 및 측벽을 따라 연장되며, 게이트 스택은 반도체 물질의 상부 표면 및 측벽을 따라 연장된다. 일 실시예에서, 제1 영역은 NMOS 영역을 포함하고, 제2 영역은 PMOS 영역을 포함한다. 일 실시예에서, 제1 나노 구조물의 제1 폭 대 제1 핀의 제2 폭의 비는 3 내지 8이다. 일 실시예에서, 복수의 반도체 층의 각각의 반도체 층 및 반도체 물질은 실리콘을 포함한다. 일 실시예에서, 상기 반도체 디바이스는 게이트 스택에 인접한 제1 에피택셜 소스/드레인 영역 - 제1 에피택셜 소스/드레인 영역은 복수의 반도체 층과 접촉함 - ; 및 게이트 스택에 인접한 제2 에피택셜 소스/드레인 영역 - 제2 에피택셜 소스/드레인 영역은 반도체 물질과 접촉함 - 을 더 포함한다. 일 실시예에서, 상기 반도체 디바이스는 복수의 반도체 층의 인접한 반도체 층 사이에서 연장되는 내부 스페이서를 더 포함하고, 내부 스페이서는 게이트 스택으로부터 제1 에피택셜 소스/드레인 영역을 분리한다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술했다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명분야의 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
[실시예 1]
반도체 디바이스에 있어서,
제1 메모리 셀을 포함하고, 상기 제1 메모리 셀은,
제1 복수의 반도체 나노 구조물을 포함하는 제1 채널 영역을 포함하는 제1 트랜지스터; 및
반도체 핀을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터
를 포함하는 것인, 반도체 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 제1 트랜지스터는 풀다운 트랜지스터를 포함하고, 상기 제2 트랜지스터는 풀업 트랜지스터를 포함하는 것인, 반도체 디바이스.
[실시예 3]
실시예 2에 있어서,
상기 제1 메모리 셀은 제2 복수의 반도체 나노 구조물을 포함하는 제3 채널 영역을 포함하는 제3 트랜지스터를 더 포함하고, 상기 제3 트랜지스터는 패스 게이트 트랜지스터를 포함하는 것인, 반도체 디바이스.
[실시예 4]
실시예 3에 있어서,
상기 제1 트랜지스터 및 상기 제3 트랜지스터는 반도체 기판 위의 NMOS 영역에 배치되고, 상기 제2 트랜지스터는 상기 반도체 기판 위의 PMOS 영역에 배치되는 것인, 반도체 디바이스.
[실시예 5]
실시예 3에 있어서,
상기 제1 메모리 셀은,
제3 복수의 반도체 나노 구조물을 포함하는 제4 채널 영역을 포함하는 제4 트랜지스터 - 상기 제4 트랜지스터는 판독 풀다운 트랜지스터를 포함함 - ; 및
제4 복수의 반도체 나노 구조물을 포함하는 제5 채널 영역을 포함하는 제5 트랜지스터 - 상기 제5 트랜지스터는 판독 패스 게이트 트랜지스터를 포함함 -
를 더 포함하는 것인, 반도체 디바이스.
[실시예 6]
실시예 1에 있어서,
상기 제1 채널 영역을 가로지르는 전류 흐름 방향에서의 상기 제1 채널 영역의 폭 대 상기 제2 채널 영역을 가로지르는 전류 흐름 방향에서의 상기 제2 채널 영역의 폭의 비는 3 내지 8인 것인, 반도체 디바이스.
[실시예 7]
방법에 있어서,
반도체 기판 위에 다층 반도체 스택을 형성하는 단계 - 상기 다층 반도체 스택은 제1 반도체 물질 및 상기 제1 반도체 물질과는 상이한 제2 반도체 물질의 교번 층을 포함함 - ;
상기 반도체 기판을 노출시키는 제1 개구를 형성하기 위해 상기 다층 반도체 스택을 에칭하는 단계;
상기 제1 개구를 충전하는 제3 반도체 물질을 형성하는 단계;
상기 반도체 기판으로부터 연장되는 제1 나노 구조물을 형성하기 위해 상기 다층 반도체 스택 및 상기 반도체 기판을 에칭하는 단계; 및
상기 반도체 기판으로부터 연장되는 제1 핀을 형성하기 위해 상기 제3 반도체 물질 및 상기 반도체 기판을 에칭하는 단계
를 포함하는, 방법.
[실시예 8]
실시예 7에 있어서,
상기 다층 반도체 스택 중 상기 제2 반도체 물질을 포함하는 교번 층을 제거하기 위해 상기 다층 반도체 스택을 에칭함으로써 하나 이상의 제1 리세스를 형성하는 단계
를 더 포함하고,
상기 제1 반도체 물질과 상기 제3 반도체 물질은 실리콘을 포함하고, 상기 제2 반도체 물질은 실리콘 게르마늄을 포함하는 것인, 방법.
[실시예 9]
실시예 8에 있어서,
상기 제1 리세스를 충전하고 상기 제1 나노 구조물 및 상기 제1 핀의 상부 표면 및 측벽을 따라 연장되는 게이트 스택을 형성하는 단계
를 더 포함하는, 방법.
[실시예 10]
실시예 7에 있어서,
상기 다층 반도체 스택 및 상기 제3 반도체 물질을 평탄화하는 단계
를 더 포함하고,
상기 제1 나노 구조물의 상부 표면은 상기 제1 핀의 상부 표면과 동일 높이에 있는 것인, 방법.
[실시예 11]
실시예 7에 있어서,
상기 제1 나노 구조물을 형성하기 위해, 상기 다층 반도체 스택 및 상기 반도체 기판을 에칭하는 단계 및 상기 제1 핀을 형성하기 위해 상기 제3 반도체 물질 및 상기 반도체 기판을 에칭하는 단계는 동시에 수행되는 것인, 방법.
[실시예 12]
실시예 7에 있어서,
상기 제1 나노 구조물 및 상기 제1 핀 위에 더미 게이트를 형성하는 단계;
상기 더미 게이트에 인접한 제1 리세스를 형성하기 위해 상기 제1 나노 구조물을 에칭하는 단계;
상기 더미 게이트에 인접한 제2 리세스를 형성하기 위해 상기 제1 핀을 에칭하는 단계;
상기 제1 리세스 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계; 및
상기 제2 리세스 내에 제2 소스/드레인 영역을 에피택셜 성장시키는 단계
를 더 포함하는, 방법.
[실시예 13]
실시예 12에 있어서,
상기 제1 나노 구조물을 에칭하는 단계 및 상기 제1 핀을 에칭하는 단계는 동시에 수행되고, 상기 제1 소스/드레인 영역을 에피택셜 성장시키는 단계 및 상기 제2 소스/드레인 영역을 에피택셜 성장시키는 단계는 동시에 수행되는 것인, 방법.
[실시예 14]
반도체 디바이스에 있어서,
반도체 기판의 제1 영역에서 상기 반도체 기판으로부터 연장되는 제1 나노 구조물 - 상기 제1 나노 구조물은 상기 반도체 기판 위에 복수의 반도체 층을 포함함 - ;
상기 반도체 기판의 제2 영역에서 상기 반도체 기판으로부터 연장되는 제1 핀 - 상기 제1 핀은 상기 반도체 기판 위에 반도체 물질을 포함하고, 상기 반도체 물질은 일정한 조성을 가지며, 상기 반도체 물질의 상부 표면은 상기 복수의 반도체 층의 최상부 반도체 층의 상부 표면과 동일 높이에 있고, 상기 반도체 물질의 하부 표면은 상기 복수의 반도체 층의 최하부 반도체 층의 하부 표면과 동일 높이에 있음 - ; 및
상기 제1 나노 구조물 및 상기 제1 핀 위로 연장되는 게이트 스택
을 포함하는, 반도체 디바이스.
[실시예 15]
실시예 14에 있어서,
상기 게이트 스택은 상기 최상부 반도체 층의 상부 표면, 측벽 및 하부 표면을 따라 연장되고, 상기 게이트 스택은 상기 최하부 반도체 층의 상부 표면 및 측벽을 따라 연장되며, 상기 게이트 스택은 상기 반도체 물질의 상부 표면 및 측벽을 따라 연장되는 것인, 반도체 디바이스.
[실시예 16]
실시예 14에 있어서,
상기 제1 영역은 NMOS 영역을 포함하고, 상기 제2 영역은 PMOS 영역을 포함하는 것인, 반도체 디바이스.
[실시예 17]
실시예 14에 있어서,
상기 제1 나노 구조물의 제1 폭 대 상기 제1 핀의 제2 폭의 비는 3 내지 8인 것인, 반도체 디바이스.
[실시예 18]
실시예 14에 있어서,
상기 복수의 반도체 층의 각각의 반도체 층 및 상기 반도체 물질은 실리콘을 포함하는 것인, 반도체 디바이스.
[실시예 19]
실시예 14에 있어서,
상기 게이트 스택에 인접한 제1 에피택셜 소스/드레인 영역 - 상기 제1 에피택셜 소스/드레인 영역은 상기 복수의 반도체 층 중의 반도체 층과 접촉함 - ; 및
상기 게이트 스택에 인접한 제2 에피택셜 소스/드레인 영역 - 상기 제2 에피택셜 소스/드레인 영역은 상기 반도체 물질과 접촉함 -
을 더 포함하는, 반도체 디바이스.
[실시예 20]
실시예 19에 있어서,
상기 복수의 반도체 층의 인접한 반도체 층 사이에서 연장되는 내부 스페이서
를 더 포함하고,
상기 내부 스페이서는 상기 게이트 스택으로부터 상기 제1 에피택셜 소스/드레인 영역을 분리하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 메모리 셀을 포함하고, 상기 제1 메모리 셀은,
    제1 복수의 반도체 나노 구조물을 포함하는 제1 채널 영역을 포함하는 제1 트랜지스터; 및
    반도체 핀을 포함하는 제2 채널 영역을 포함하는 제2 트랜지스터
    를 포함하는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 트랜지스터는 풀다운 트랜지스터를 포함하고, 상기 제2 트랜지스터는 풀업 트랜지스터를 포함하는 것인, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 메모리 셀은 제2 복수의 반도체 나노 구조물을 포함하는 제3 채널 영역을 포함하는 제3 트랜지스터를 더 포함하고, 상기 제3 트랜지스터는 패스 게이트 트랜지스터를 포함하는 것인, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 제1 트랜지스터 및 상기 제3 트랜지스터는 반도체 기판 위의 NMOS 영역에 배치되고, 상기 제2 트랜지스터는 상기 반도체 기판 위의 PMOS 영역에 배치되는 것인, 반도체 디바이스.
  5. 제3항에 있어서,
    상기 제1 메모리 셀은,
    제3 복수의 반도체 나노 구조물을 포함하는 제4 채널 영역을 포함하는 제4 트랜지스터 - 상기 제4 트랜지스터는 판독 풀다운 트랜지스터를 포함함 - ; 및
    제4 복수의 반도체 나노 구조물을 포함하는 제5 채널 영역을 포함하는 제5 트랜지스터 - 상기 제5 트랜지스터는 판독 패스 게이트 트랜지스터를 포함함 -
    를 더 포함하는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 채널 영역을 가로지르는 전류 흐름 방향에서의 상기 제1 채널 영역의 폭 대 상기 제2 채널 영역을 가로지르는 전류 흐름 방향에서의 상기 제2 채널 영역의 폭의 비는 3 내지 8인 것인, 반도체 디바이스.
  7. 방법에 있어서,
    반도체 기판 위에 다층 반도체 스택을 형성하는 단계 - 상기 다층 반도체 스택은 제1 반도체 물질 및 상기 제1 반도체 물질과는 상이한 제2 반도체 물질의 교번 층을 포함함 - ;
    상기 반도체 기판을 노출시키는 제1 개구를 형성하기 위해 상기 다층 반도체 스택을 에칭하는 단계;
    상기 제1 개구를 충전하는 제3 반도체 물질을 형성하는 단계;
    상기 반도체 기판으로부터 연장되는 제1 나노 구조물을 형성하기 위해 상기 다층 반도체 스택 및 상기 반도체 기판을 에칭하는 단계; 및
    상기 반도체 기판으로부터 연장되는 제1 핀을 형성하기 위해 상기 제3 반도체 물질 및 상기 반도체 기판을 에칭하는 단계
    를 포함하는, 방법.
  8. 제7항에 있어서,
    상기 다층 반도체 스택 중 상기 제2 반도체 물질을 포함하는 교번 층을 제거하기 위해 상기 다층 반도체 스택을 에칭함으로써 하나 이상의 제1 리세스를 형성하는 단계
    를 더 포함하고,
    상기 제1 반도체 물질과 상기 제3 반도체 물질은 실리콘을 포함하고, 상기 제2 반도체 물질은 실리콘 게르마늄을 포함하는 것인, 방법.
  9. 제7항에 있어서,
    상기 제1 나노 구조물 및 상기 제1 핀 위에 더미 게이트를 형성하는 단계;
    상기 더미 게이트에 인접한 제1 리세스를 형성하기 위해 상기 제1 나노 구조물을 에칭하는 단계;
    상기 더미 게이트에 인접한 제2 리세스를 형성하기 위해 상기 제1 핀을 에칭하는 단계;
    상기 제1 리세스 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계; 및
    상기 제2 리세스 내에 제2 소스/드레인 영역을 에피택셜 성장시키는 단계
    를 더 포함하는, 방법.
  10. 반도체 디바이스에 있어서,
    반도체 기판의 제1 영역에서 상기 반도체 기판으로부터 연장되는 제1 나노 구조물 - 상기 제1 나노 구조물은 상기 반도체 기판 위에 복수의 반도체 층을 포함함 - ;
    상기 반도체 기판의 제2 영역에서 상기 반도체 기판으로부터 연장되는 제1 핀 - 상기 제1 핀은 상기 반도체 기판 위에 반도체 물질을 포함하고, 상기 반도체 물질은 일정한 조성을 가지며, 상기 반도체 물질의 상부 표면은 상기 복수의 반도체 층의 최상부 반도체 층의 상부 표면과 동일 높이에 있고, 상기 반도체 물질의 하부 표면은 상기 복수의 반도체 층의 최하부 반도체 층의 하부 표면과 동일 높이에 있음 - ; 및
    상기 제1 나노 구조물 및 상기 제1 핀 위로 연장되는 게이트 스택
    을 포함하는, 반도체 디바이스.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444197B2 (en) * 2020-02-07 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11430788B2 (en) * 2020-02-24 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with latch-up immunity

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170068689A (ko) * 2015-12-09 2017-06-20 삼성전자주식회사 반도체 소자

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) * 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10170484B1 (en) * 2017-10-18 2019-01-01 Globalfoundries Inc. Integrated circuit structure incorporating multiple gate-all-around field effect transistors having different drive currents and method
US10431663B2 (en) * 2018-01-10 2019-10-01 Globalfoundries Inc. Method of forming integrated circuit with gate-all-around field effect transistor and the resulting structure
US10756089B2 (en) * 2018-05-16 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid semiconductor transistor structure and manufacturing method for the same
CN110828541B (zh) * 2018-08-14 2023-05-16 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
KR20200132363A (ko) * 2019-05-17 2020-11-25 삼성전자주식회사 반도체 장치
US11444197B2 (en) * 2020-02-07 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170068689A (ko) * 2015-12-09 2017-06-20 삼성전자주식회사 반도체 소자

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