KR20210154688A - 반도체 디바이스 및 방법 - Google Patents

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추-후이 수
춘-시앙 판
유-웬 왕
밍-시 예
쿠오-빈 후앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스에서 채널 영역의 프로파일을 개선시키기 위한 방법 및 이에 의해 형성된 반도체 디바이스가 개시된다. 일 실시예에서, 방법은 반도체 기판 위에 반도체 핀을 형성하는 단계 - 반도체 핀은 게르마늄을 포함하고, 반도체 핀의 제1 부분의 게르마늄 농도는 반도체 핀의 제2 부분의 게르마늄 농도보다 크며, 제1 부분과 반도체 기판의 주 표면 사이의 제1 거리는 제2 부분과 반도체 기판의 주 표면 사이의 제2 거리보다 작음 - ; 및 반도체 핀을 트리밍하는 단계 - 반도체 핀의 제1 부분은 반도체 핀의 제2 부분보다 큰 레이트로 트리밍됨 - 를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
반도체 디바이스는, 예를 들어, 개인 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용 분야에서 사용된다. 반도체 디바이스는 전형적으로 반도체 기판 위에 절연 층 또는 유전체 재료 층, 전도성 재료 층, 및 반도체 재료 층을 순차적으로 퇴적시키는 것, 및 다양한 재료 층을 리소그래피를 사용하여 패터닝하여 그 상에 회로 컴포넌트 및 요소를 형성하는 것에 의해 제조된다.
반도체 산업은, 주어진 면적 내에 더 많은 컴포넌트가 집적될 수 있게 하는, 최소 피처 크기의 지속적인 감소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선시킨다.
본 개시의 양태는 첨부 도면을 보면서 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른, 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 포함하는 반도체 디바이스의 일 예를 3차원 뷰로 예시한다.
도 2, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 13c, 도 13d, 도 13e, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a, 도 16b, 도 16c, 도 16d, 및 도 16e는 일부 실시예에 따른, 반도체 디바이스의 제조에서 중간 스테이지의 단면도이다.
도 17은 일부 실시예에 따른, 나노구조 전계 효과 트랜지스터(nanostructure field-effect transistor; NSFET)를 포함하는 반도체 디바이스의 일 예를 3차원 뷰로 예시한다.
도 18, 도 19a, 도 19b, 도 20a, 도 20b, 도 21, 도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 도 24b, 도 25a, 도 25b, 도 26a, 도 26b, 도 26c, 도 27a, 도 27b, 도 27c, 도 28a, 도 28b, 도 28c, 도 28d, 도 29a, 도 29b, 도 29c, 도 30a, 도 30b, 도 30c, 도 31a, 도 31b, 도 31c, 도 31d, 도 31e, 도 32a, 도 32b, 도 32c, 도 32d, 도 33a, 도 33b, 도 33c, 도 33d, 도 33e, 도 33f, 도 34a, 도 34b, 도 35a, 도 35b, 도 35c, 및 도 35d는 일부 실시예에 따른, 반도체 디바이스의 제조에서 중간 스테이지의 단면도이다.
이하의 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접적으로 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접적으로 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 부가 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 그에 부가하여, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 미치지 않는다.
게다가, "아래쪽에(beneath)", "보다 아래에(below)", "하부(lower)", "보다 위에(above)" "상부(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는 본 명세서에서 설명의 용이성을 위해 도면에 예시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 부가하여 사용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예는 개선된 프로파일을 갖는 반도체 디바이스 및 상기 방법에 의해 형성된 반도체 디바이스에 채널 영역을 형성하는 방법을 제공한다. 이 방법은 반도체 재료의 구배 농도(gradient concentrations)를 갖는 채널 영역을 형성하는 단계 및 채널 영역을 시닝(thinning)하는 단계를 포함할 수 있다. 일부 실시예에서, 채널 영역은 채널 영역의 하단에서 더 높은 게르마늄 농도를 갖고 채널 영역의 상단에서 더 낮은 게르마늄 농도를 갖는 실리콘 게르마늄으로 형성될 수 있다. 채널 영역은, 산화제(oxidant) 용액과 결합될 수 있거나 또는 산화제 용액으로 순환될 수 있는, 알카라인 용액 또는 산 용액에 채널 영역을 노출시킴으로써 시닝될 수 있다. 더 높은 게르마늄 농도를 갖는 채널 영역의 부분은 더 낮은 게르마늄 농도를 갖는 채널 영역의 부분보다 높은 레이트(rate)로 시닝될 수 있으며, 이는 직사각형 프로파일을 갖는 채널 영역을 제공하는 데 사용될 수 있다. 더 직사각형인 프로파일을 갖는 채널 영역을 제공하는 것은 드레인 유도 장벽 감소(drain-induced barrier lowering; DIBL)를 감소시켜, 성능을 향상시키고 결과적인 반도체 디바이스의 장치 결함을 감소시킨다.
도 1은 일부 실시예에 따른, FinFET의 일 예를 예시한다. FinFET는 기판(50)(예를 들어, 반도체 기판) 위의 핀(55)을 포함한다. 얕은 트렌치 격리(shallow trench isolation; STI) 영역(58)은 기판(50) 내에 배치되고, 핀(55)은 이웃하는 STI 영역(58) 사이로부터 STI 영역(58)보다 위로 돌출한다. 비록 STI 영역(58)이 기판(50)으로부터 분리되는 것으로 설명/예시되지만, 본 명세서에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판만을 지칭하거나 또는 STI 영역을 포함한 반도체 기판을 지칭하기 위해 사용될 수 있다. 부가적으로, 비록 핀(55)이 기판(50)과 단일 연속 재료인 것으로 예시되어 있지만, 핀(55) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(55)은 이웃하는 STI 영역들(58) 사이에 연장되는 부분을 지칭한다.
게이트 유전체 층(100)은 핀(55)의 측벽을 따라 그리고 핀(52)의 상면 위에 있으며, 게이트 전극(102)은 게이트 유전체 층(100) 위에 있다. 에피택셜 소스/드레인 영역(92)은 핀(55), 게이트 유전체 층(100), 및 게이트 전극(102)의 양측에(on opposite sides) 배치된다. 도 1은 추후의 도면에서 사용되는 기준 단면을 추가로 예시한다. 단면(A-A')은 게이트 전극(102)의 길이방향 축을 따라, 예를 들어, FinFET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향에 수직인, 방향으로 있다. 단면(B-B')은 단면(A-A')에 수직이고, 핀(55)의 길이방향 축을 따라, 예를 들어, FinFET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향으로 있다. 단면(C-C')은 단면(A-A')에 평행하고, FinFET의 에피택셜 소스/드레인 영역(92)을 통해 연장된다. 후속 도면은 명확성을 위해 이러한 기준 단면을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트 라스트(gate-last) 프로세스를 사용하여 형성된 핀 전계 효과 트랜지스터(FinFET) 및 나노구조(예를 들어, 나노시트, 나노와이어, 게이트 올 어라운드(gate-all-around) 등) 전계 효과 트랜지스터(NSFET)의 맥락에서 논의된다. 일부 실시예에서, 게이트 퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시예는 평면 디바이스 등에서 사용되는 양태를 고려한다.
도 2 내지 도 16b는 일부 실시예에 따른, FinFET의 제조에서의 중간 스테이지의 단면도이다. 도 2, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 5, 도 13c, 도 16c, 도 16d, 및 도 16e는 영역(50N) 및 영역(50P)을 포함하는 도 1에 예시된 기준 단면(A-A')을 예시한다. 도 6a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a는 영역(50N) 또는 영역(50P)에서 도 1에 예시된 기준 단면(A-A')을 따라 예시되어 있다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 13d, 도 13e, 도 14b, 도 14c, 도 15b, 및 도 16b는 도 1에 예시된 유사한 단면(B-B')을 따라 예시되어 있다. 도 7a, 도 8a, 도 9a, 도 10a, 및 도 10c는 도 1에 예시된 기준 단면(C-C')을 따라 예시되어 있다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예를 들어, p-형 또는 n-형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은, 반도체 기판일 수 있다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 기판(multi-layered substrate) 또는 구배 기판(gradient substrate)과 같은, 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘 게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은, NMOS 트랜지스터와 같은, n-형 디바이스, 예를 들어, n-형 FinFET를 형성하기 위한 것일 수 있다. 영역(50P)은, PMOS 트랜지스터와 같은, p-형 디바이스, 예를 들어, p-형 FinFET를 형성하기 위한 것일 수 있다. 영역(50N)은 (분할자(divider)(51)에 의해 예시된 바와 같이) 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 개수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑 영역, 격리 구조체 등)가 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
게다가 도 2에서, 영역(50P) 내의 기판(50)의 일 부분은 제1 에피택셜 반도체 재료(52)로 대체될 수 있다. 패터닝된 포토레지스트와 같은 패터닝된 마스크(별도로 예시되지 않음)가 영역(50N) 위에 형성될 수 있다. 패터닝된 포토레지스트는 스핀 온 코팅 등을 사용하여 기판(50) 위에 포토레지스트 층을 퇴적시킴으로써 형성될 수 있다. 포토레지스트 층을 패터닝된 에너지 소스(예를 들어, 패터닝된 광원)에 노광시키고 포토레지스트 층을 현상하여 포토레지스트 층의 노출된 또는 노출되지 않은 부분을 제거함으로써 패터닝된 포토레지스트를 형성하는 것에 의해 포토레지스트 층이 이어서 패터닝될 수 있다. 영역(50P)에서의 기판(50)은 이어서, 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은, 적합한 에칭 프로세스를 사용하여 제1 개구부를 형성하도록 에칭된다. 패터닝된 포토레지스트가 이어서 제거될 수 있다.
제1 에피택셜 반도체 재료(52)가 이어서 형성되어 제1 개구부를 충전한다. 제1 에피택셜 반도체 재료(52)는, 화학적 기상 퇴적(CVD), 원자 층 퇴적(ALD), 기상 에피택시(vapor phase epitaxy; VPE), 분자 빔 에피택시(molecular beam epitaxy; MBE) 등과 같은, 에피택셜 성장 프로세스에 의해 퇴적될 수 있다. 제1 에피택셜 반도체 재료(52)는 실리콘 게르마늄 등과 같은 반도체 재료를 포함할 수 있다.
제1 에피택셜 반도체 재료(52)는 구배 게르마늄 농도로 형성될 수 있다. 예를 들어, 일부 실시예에서, 제1 에피택셜 반도체 재료(52)의 게르마늄 농도는 제1 에피택셜 반도체 재료(52)의 상면으로부터 제1 에피택셜 반도체 재료(52)의 하면까지 점진적으로 및 연속적으로 증가될 수 있다. 일부 실시예에서, 제1 에피택셜 반도체 재료(52) 내의 게르마늄의 원자 퍼센티지는 제1 에피택셜 반도체 재료(52)의 상면에서의 약 0% 내지 제1 에피택셜 반도체 재료(52)의 하면에서의 약 90% 범위일 수 있다. 일부 실시예에서, 제1 에피택셜 반도체 재료(52) 내의 게르마늄의 원자 퍼센티지는 제1 에피택셜 반도체 재료(52)의 상면에서의 약 8% 내지 제1 에피택셜 반도체 재료(52)의 하면에서의 약 32% 범위일 수 있다. 일부 실시예에서, 제1 에피택셜 반도체 재료(52)의 상면에서의 게르마늄의 원자 퍼센티지 대 제1 에피택셜 반도체 재료(52)의 하면에서의 게르마늄의 원자 퍼센티지의 비는 약 1:2 내지 약 1:8 또는 약 1:3 내지 약 1:5 범위일 수 있다. 아래에서 더 상세히 논의될 것인 바와 같이, 규정된 원자 퍼센티지 비의 게르마늄을 갖는 제1 에피택셜 반도체 재료(52)를 포함하는 것은 핀(예컨대, 도 3a 내지 도 4b와 관련하여 아래에서 논의되는 핀(55))이 개선된 직사각형 프로파일을 갖는 것을 결과하고, 이는 더 나은 게이트 제어, 감소된 핀 폭 변동, 및 감소된 드레인 유도 장벽 부하(drain induced barrier loading)를 결과한다.
제1 에피택셜 반도체 재료(52)가 CVD에 의해 퇴적되는 실시예에서, 제1 에피택셜 반도체 재료(52)의 구배 게르마늄 농도는 제1 에피택셜 반도체 재료(52)의 퇴적 동안 실리콘 함유 전구체(예를 들어, 디클로로실란(H2Cl2Si), 실란(SiH4) 등)의 유량에 대해 게르마늄 함유 전구체(예를 들어, 게르만(germane)(GeH4) 등)의 유량을 점진적으로 감소시킴으로써 달성될 수 있다. 예를 들어, 제1 에피택셜 반도체 재료(52)를 퇴적시키는 데 사용되는 퇴적 프로세스의 시작에서 실리콘 전구체의 유량에 대한 게르마늄 전구체의 유량의 비는 약 1 내지 약 9 또는 약 1 내지 약 3일 수 있고, 제1 에피택셜 반도체 재료(52)를 퇴적시키는 데 사용되는 퇴적 프로세스의 끝에서 실리콘 전구체의 유량에 대한 게르마늄 전구체의 유량의 비는 약 0 내지 약 1 또는 약 0 내지 약 0.5일 수 있다. 제1 에피택셜 반도체 재료(52)가 퇴적된 후에, 영역(50N)에서의 기판(50)의 상면 및 영역(50P)에서의 제1 에피택셜 반도체 재료(52)의 상면은 화학적 기계적 폴리싱(CMP)과 같은 프로세스에 의해 평탄화될 수 있다. 제1 에피택셜 반도체 재료(52)의 두께 T1은 약 10 nm 내지 약 200 nm 또는 약 40 nm 내지 약 60 nm일 수 있다.
도 3a에서, 핀(55)은 기판(50) 및 제1 에피택셜 반도체 재료(52) 내에 형성된다. 핀(55)은 반도체 스트립(semiconductor strip)이다. 일부 실시예에서, 핀(55)은 기판(50) 및 제1 에피택셜 반도체 재료(52) 내에 트렌치를 에칭함으로써 기판(50) 및 제1 에피택셜 반도체 재료(52) 내에 형성될 수 있다. 에칭은, 반응성 이온 에칭(RIE), 중성 빔 에칭(neutral beam etch; NBE) 등, 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
핀(55)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(55)은, 더블 패터닝(double-patterning) 프로세스 또는 멀티 패터닝(multi-patterning) 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일부 실시예에서, 더블 패터닝 프로세스 또는 멀티 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 달성 가능한 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일부 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 패터닝된 희생 층과 나란히(alongside) 스페이서가 형성된다. 희생 층이 이어서 제거되고, 남아 있는 스페이서는 이어서 핀(55)을 패터닝하는 데 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)는 핀(55) 상에 남아 있을 수 있다. 도 3a에 예시된 바와 같이, 영역(50N) 및 영역(50P) 둘 모두에 있는 핀(55)은 핀(55)의 하단에서의 폭이 핀(55)의 상단에서의 폭보다 큰 테이퍼형(tapered) 프로파일을 가질 수 있다.
영역(50N)에서, 핀(55)(기판(50)의 평평한 상면으로부터 연장되는 기판(50)의 핀 형상 부분을 포함함)은 약 2.2 nm 내지 약 100 nm, 약 25 nm 내지 약 35 nm, 또는 약 28 nm 내지 약 32 nm의 하단 폭 W1; 약 2 nm 내지 약 50 nm, 약 20 내지 30 nm, 또는 약 23 nm 내지 약 27 nm의 상단 폭 W2; 약 0.5 내지 약 2 또는 약 0.7 내지 약 0.9의 하단 폭 W1에 대한 상단 폭 W2의 비; 및 약 10 nm 내지 약 200 nm 또는 약 70 nm 내지 약 90 nm의 높이 H1을 가질 수 있다. 영역(50N)에 있는 핀(55)은 약 2 nm 내지 약 100 nm 또는 약 25 nm 내지 약 35 nm의 피치 P1로 이격될 수 있다. 영역(50N)에 있는 핀(55)의 측벽과 기판(50)의 상면 사이의 각도 θ1은 약 70˚ 내지 약 85˚, 약 78˚ 내지 약 82˚, 약 95˚ 내지 약 120˚, 또는 약 98˚ 내지 약 102˚일 수 있다. 영역(50P)에서, 핀(55)(제1 에피택셜 반도체 재료(52)의 핀 형상 부분 및 기판(50)의 평평한 상면으로부터 연장되는 기판(50)의 핀 형상 부분을 포함함)은 약 2.2 nm 내지 약 100 nm, 약 25 nm 내지 약 35 nm, 또는 약 28 nm 내지 약 32 nm의 하단 폭 W3; 약 2.2 nm 내지 약 80 nm, 약 23 nm 내지 약 33 nm, 또는 약 26 nm 내지 약 30 nm의 기판(50)과 제1 에피택셜 반도체 재료(52) 사이의 계면에서의 중간 폭 W4; 약 2 nm 내지 약 50 nm, 약 20 nm 내지 약 30 nm, 또는 약 23 nm 내지 약 27 nm의 상단 폭 W5; 및 약 10 nm 내지 약 200 nm 또는 약 70 nm 내지 약 90 nm의 높이 H2를 가질 수 있다. 중간 폭 W4에 대한 상단 폭 W5의 비는 약 2 내지 약 0.5, 또는 약 0.8 내지 약 1.0일 수 있고, 하단 폭 W3에 대한 중간 폭 W4의 비는 약 2 내지 약 0.5, 또는 약 0.8 내지 약 1.0일 수 있다. 영역(50P)에 있는 핀(55)은 약 2 nm 내지 약 100 nm 또는 약 25 nm 내지 약 35 nm의 피치 P2로 이격될 수 있다. 영역(50P)에 있는 핀(55)의 측벽과 기판(50)의 상면 사이의 각도 θ2는 약 70˚ 내지 약 85˚, 약 78˚ 내지 약 82˚, 약 95˚ 내지 약 120˚, 또는 약 98˚ 내지 약 102˚일 수 있다.
도 3b는 핀(55)을 형성한 후 STI 영역(예컨대, 도 4a와 관련하여 아래에서 논의되는, STI 영역(58))을 형성하기 전에 핀(55)을 시닝하기 위해 시닝 프로세스가 수행되는 일 실시예를 예시한다. 도 3b에 예시된 실시예에서, 영역(50N)에 있는 핀(55)은 영역(50P)에 있는 핀(55)을 시닝하는 데 사용되는 에천트에 노출될 수 있고, 영역(50P)에 있는 핀(55)은 영역(50N)에 있는 핀을 시닝하는 데 사용되는 에천트에 노출될 수 있다.
도 3b에서, 영역(50N)에 있는 핀(55)의 노출된 부분 및 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 노출된 부분은 제1 에칭 프로세스에서 제1 에칭 화학물을 사용하여 에칭될 수 있다. 제1 에칭 프로세스 동안, 영역(50N) 및 영역(50P) 둘 모두에 있는 핀(55)은 제1 에칭 화학물에 노출될 수 있다. 제1 에피택셜 반도체 재료(52)로 형성된 영역(50P)에 있는 핀(55)의 부분의 에칭을 최소화하기 위해, 제1 에피택셜 반도체 재료(52)로 형성된 영역(50P)에 있는 핀(55)의 부분(예를 들어, 실리콘 게르마늄으로 형성된 핀(55)의 부분)의 에칭 레이트에 대한 영역(50N)에 있는 핀(55) 및 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분(예를 들어, 실리콘으로 형성된 핀(55)의 부분)의 에칭 레이트(때때로 트리밍 레이트(trimming rate)라고 지칭됨)의 비인, 제1 에칭 선택도는 높도록 요망될 수 있다. 예를 들어, 제1 에칭 선택도는 약 5보다 높을 수 있고, 약 5 내지 약 20 또는 그 이상의 범위일 수 있다. 제1 에칭 프로세스는 약 5 ℃ 내지 약 100 ℃ 범위의 온도, 예컨대, 약 실온(예를 들어, 약 23 ℃)의 온도에서 수행될 수 있다. 핀(55)은 약 10초 내지 약 5분 또는 약 45초 내지 약 75초 범위의 기간 동안 제1 에칭 화학물에 노출될 수 있다.
일부 실시예에서, 제1 에칭 화학물은 제1 용매 중에 용해된 제1 에천트를 포함할 수 있다. 제1 에칭 화학물은 산화제가 없을 수 있다. 제1 에천트는 알카라인 또는 산을 포함할 수 있다. 제1 에천트가 알카라인을 포함하는 실시예에서, 제1 에천트는 수산화 금속(Mn+(OH-)n), 아민 유도체, 암모늄 유도체, 이들의 조합 등을 포함할 수 있다. 수산화 금속은 수산화 나트륨(NaOH), 수산화 칼륨(KOH), 수산화 리튬(LiOH), 수산화 루비듐(RbOH), 수산화 세슘(CsOH), 이들의 조합 등을 포함할 수 있다. 아민 유도체는 암모니아(NH3), 수산화 암모늄(NH4OH), 수산화 테트라메틸암모늄(TMAH, (CH3)4N(OH)), 수산화 테트라에틸 암모늄(TEAH, (C2H5)4N(OH)), 수산화 트리메틸테트라데실암모늄(TTAH, (CH3)3(C14H29)N(OH)), 수산화 테트라부틸암모늄(TBAH, (C4H9)4N(OH)), 이들의 조합 등을 포함할 수 있다. 제1 에천트가 알카라인인 실시예에서, 제1 에칭 화학물의 pH는 약 7 내지 약 13 또는 약 8 내지 약 10일 수 있다. 제1 에천트는 약 0.01 M 내지 약 20 M 또는 약 0.5 M 내지 약 1.5 M 범위의 농도로 제1 에칭 화학물에 존재할 수 있다.
제1 에천트가 산을 포함하는 실시예에서, 제1 에천트는 염산(HCl), 플루오르화 수소산(HF), 황산(H2SO4), 인산(H3PO4), 질산(HNO3), 카르복실산 유도체(CnH2n+1COOH), 이들의 조합 등을 포함할 수 있다. 제1 에천트가 산인 실시예에서, 제1 에칭 화학물의 pH는 약 0 내지 약 7 또는 약 1 내지 약 3일 수 있다. 제1 에천트는 약 0.01 M 내지 약 20 M 또는 약 0.5 M 내지 약 1.5 M 범위의 농도로 제1 에칭 화학물에 존재할 수 있다.
제1 용매는 제1 에천트를 혼합 및 전달하는 것을 돕기 위해 이용될 수 있다. 제1 용매는 에칭 반응 자체에 참여하지 않을 수 있다. 특정 실시예에서, 제1 에칭 용매는 탈이온수 등과 같은 용매일 수 있다. 그렇지만, 임의의 적합한 용매가 이용될 수 있다.
제1 에칭 화학물은, 제1 에칭 화학물의 표면 장력을 감소시키기 위해 첨가될 수 있는, 4급 암모늄(quaternary ammonium)(NR4 +), 설페이트(SO4 2-), 설포네이트(R-SO3 -), 포스페이트(-PO4 3-), 카르복실레이트(R-COO-), 알코올 에톡실레이트, 알킬 페놀 에톡실레이트, 지방산 에톡실레이트, 지방 아민 에톡실레이트, 글리콜 에스테르, 글리세롤 에스테르, 이들의 조합 등과 같은 이온성 또는 비이온성 계면활성제를 더 포함할 수 있다. 계면활성제는 약 0.0001 M 내지 약 1 M 또는 약 0.005 M 내지 약 0.02 M 범위의 농도로 제1 에칭 화학물에 존재할 수 있다.
제1 에칭 프로세스로 핀(55)을 에칭하기 전에, (도 3a에 관련된 논의에서 이전에 논의된 바와 같이) 핀(55)은 핀(55)의 하단에서의 폭이 핀(55)의 상단에서의 폭보다 큰 테이퍼형 프로파일을 갖는다. 영역(50N)에 있는 핀(55) 및 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분이 제1 에칭 프로세스로 핀(55)을 에칭한 후 여전히 테이퍼형 프로파일을 갖도록, 제1 에칭 프로세스는 핀(55)의 상단 및 핀(55)의 하단에서 동일한 에칭 레이트를 가질 수 있다.
영역(50N) 및 영역(50P)에 있는 핀(55)이 제1 에칭 프로세스로 에칭된 후에, 영역(50N)에 있는 핀(55)은 약 10 nm 내지 약 200 nm 또는 약 60 nm 내지 약 80 nm의 높이 H5; 약 2.2 nm 내지 약 100 nm, 약 15 nm 내지 약 25 nm, 또는 약 18 nm 내지 약 22 nm의 하단 폭 W10; 약 2 nm 내지 약 50 nm, 약 10 nm 내지 약 20 nm, 또는 약 13 nm 내지 약 17 nm의 상단 폭 W11; 및 약 0.5 내지 약 2 또는 약 0.65 내지 약 0.85의 하단 폭 W10에 대한 상단 폭 W11의 비를 가질 수 있다. 영역(50N)에 있는 핀(55)의 측벽과 기판(50)의 상면 사이의 각도 θ5는 약 70˚ 내지 약 85˚, 약 78˚ 내지 약 82˚, 약 95˚ 내지 약 120˚, 또는 약 98˚ 내지 약 102˚일 수 있다. 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분은 약 2.2 nm 내지 약 100 nm, 약 15 nm 내지 약 25 nm, 또는 약 18 nm 내지 약 22 nm의 하단 폭 W12; 약 2 nm 내지 약 80 nm, 약 13 nm 내지 약 23 nm, 또는 약 16 nm 내지 약 20 nm의 상단 폭 W13; 및 약 0.5 내지 약 2 또는 약 0.8 내지 약 1.0의 하단 폭 W12에 대한 상단 폭 W13의 비를 가질 수 있다. 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분의 측벽과 기판(50)의 상면 사이의 각도 θ6은 약 70˚ 내지 약 85˚, 약 78˚ 내지 약 82˚, 약 95˚ 내지 약 120˚, 또는 약 98˚ 내지 약 102˚일 수 있다.
게다가 도 3b에서, 제1 에피택셜 반도체 재료(52)로 형성된 영역(50P)에 있는 핀(55)의 노출된 부분은 제1 에칭 프로세스와 별개인 제2 에칭 프로세스에서 제2 에칭 화학물을 사용하여 에칭될 수 있다. 제2 에칭 프로세스 동안, 영역(50P) 및 영역(50N) 둘 모두에 있는 핀(55)은 제2 에칭 화학물에 노출될 수 있다. 영역(50N)에 있는 핀(55)과 기판(50)으로 형성된 영역(50P)에 있는 핀의 부분의 에칭을 최소화하기 위해, 영역(50N)에 있는 핀(55)과 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분의 에칭 레이트에 대한 제1 에피택셜 반도체 재료(52)로 형성된 영역(50P)에 있는 핀(55)의 부분의 에칭 레이트의 비인, 제2 에칭 선택도는 높도록 요망된다. 예를 들어, 제2 에칭 선택도는 약 5보다 높을 수 있고, 약 5 내지 약 20 또는 그 이상의 범위일 수 있다. 제2 에칭 프로세스는 약 5 ℃ 내지 약 100 ℃ 범위의 온도, 예컨대, 약 실온(예를 들어, 약 23 ℃)의 온도에서 수행될 수 있다.
일부 실시예에서, 제2 에칭 화학물은 제2 용매 중에 용해된 제2 에천트 및 산화제를 포함할 수 있다. 핀(55)은 산화제와 제2 에천트에 동시에 노출될 수 있다. 핀(55)이 산화제와 제2 에천트에 동시에 노출되는 실시예에서, 핀(55)은 약 30초 내지 약 2분 또는 약 45초 내지 약 75초의 기간 동안 제2 에칭 화학물에 노출될 수 있다. 일부 실시예에서, 제2 에천트는 제1 에천트와 동일할 수 있다. 예를 들어, 일부 실시예에서, 제2 에천트는 알카라인 또는 산일 수 있다.
제2 에천트가 알카라인을 포함하는 실시예에서, 제2 에천트는 수산화 금속(Mn+(OH-)n), 아민 유도체, 암모늄 유도체, 이들의 조합 등을 포함할 수 있다. 수산화 금속은 수산화 나트륨(NaOH), 수산화 칼륨(KOH), 수산화 리튬(LiOH), 수산화 루비듐(RbOH), 수산화 세슘(CsOH), 이들의 조합 등을 포함할 수 있다. 아민 유도체는 암모니아(NH3), 수산화 암모늄(NH4OH), 수산화 테트라메틸암모늄(TMAH, (CH3)4N(OH)), 수산화 테트라에틸 암모늄(TEAH, (C2H5)4N(OH)), 수산화 트리메틸테트라데실암모늄(TTAH, (CH3)3(C14H29)N(OH)), 수산화 테트라부틸암모늄(TBAH, (C4H9)4N(OH)), 이들의 조합 등을 포함할 수 있다. 제2 에천트가 알카라인인 실시예에서, 제1 에칭 화학물의 pH는 약 7 내지 약 13 또는 약 8 내지 약 10일 수 있다. 제2 에천트는 약 0.01 M 내지 약 20 M 또는 약 0.5 M 내지 약 1.5 M 범위의 농도로 제2 에칭 화학물에 존재할 수 있다.
제2 에천트가 산을 포함하는 실시예에서, 제2 에천트는 염산(HCl), 플루오르화 수소산(HF), 황산(H2SO4), 인산(H3PO4), 질산(HNO3), 카르복실산 유도체(CnH2n+1COOH), 이들의 조합 등을 포함할 수 있다. 제1 에천트가 산인 실시예에서, 제1 에칭 화학물의 pH는 약 0 내지 약 7 또는 약 1 내지 약 3일 수 있다. 제2 에천트는 약 0.01 M 내지 약 20 M 또는 약 0.5 M 내지 약 1.5 M 범위의 농도로 제2 에칭 화학물에 존재할 수 있다.
산화제는 오존화된 탈이온수(DIO3), 과산화수소(H2O2), 다른 비금속 산화제, 이들의 조합 등을 포함할 수 있다. 산화 작용제(oxidizing agent)는 약 0.0001 M 내지 약 1 M 또는 약 0.0005 M 내지 약 0.002 M 범위의 농도로 제2 에칭 화학물에 존재할 수 있다. 제2 에천트 이외에 산화제를 포함하는 것은 제1 에피택셜 반도체 재료(52)가 영역(50N)에 있는 핀(55) 및 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분에 대해 선택적으로 에칭될 수 있게 한다. 산화제는 영역(50P)에 있는 핀(55)을 산화시켜, 핀(55)에 실리콘 게르마늄 산화물을 형성하는 데 사용될 수 있고, 제2 에천트는 이어서 실리콘 게르마늄 산화물 재료를 에칭하여, 영역(50P)에 있는 핀(55)을 시닝하는 데 사용될 수 있다. 다른 한편으로, 영역(50N)에서, 산화제는 핀(55)을 산화시켜, 핀(55)에 실리콘 산화물을 형성하는 데 사용될 수 있으며, 이 실리콘 산화물은 제2 에천트에 의해 더 느린 레이트로 에칭된다. 영역(50N)에 있는 핀(55) 및 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분에 형성된 임의의 실리콘 산화물 층이 영역(50P)에 있는 핀(55)에 형성된 산화물 층보다 얇도록, 실리콘은 또한 실리콘 게르마늄보다 더 느린 레이트로 산화될 수 있다. 그에 따라, 영역(50N)에 있는 핀(55) 및 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분은 실질적으로 시닝되지 않는 반면, 영역(50P)에 있는 핀(55)은 시닝된다.
제2 용매는 산화제와 제2 에천트를 혼합 및 전달하는 것을 돕기 위해 이용될 수 있다. 제2 용매는 에칭 반응 자체에 참여하지 않을 수 있다. 특정 실시예에서, 제2 에칭 용매는 탈이온수, 아세트산(CH3COOH) 등과 같은 용매일 수 있다. 산화제가 오존화된 탈이온수를 포함하는 실시예에서, 탈이온수는 또한 용매로서 작용할 수 있다. 임의의 적합한 용매가 이용될 수 있다.
제2 에칭 화학물은, 제1 에칭 화학물의 표면 장력을 감소시키기 위해 첨가될 수 있는, 4급 암모늄(NR4+), 설페이트(SO4 2-), 설포네이트(R-SO3 -), 포스페이트(-PO4 3-), 카르복실레이트(R-COO-), 알코올 에톡실레이트, 알킬 페놀 에톡실레이트, 지방산 에톡실레이트, 지방 아민 에톡실레이트, 글리콜 에스테르, 글리세롤 에스테르, 이들의 조합 등과 같은 이온성 또는 비이온성 계면활성제를 더 포함할 수 있다. 계면활성제는 약 0.0001 M 내지 약 1 M 또는 약 0.005 M 내지 약 0.02 M 범위의 농도로 제2 에칭 화학물에 존재할 수 있다.
특정 실시예에서, 제2 에칭 화학물은 플루오르화 수소산(HF), 과산화수소(H2O2), 및 아세트산(CH3COOH)을 포함할 수 있다. 아세트산은 플루오르화 수소산과 과산화수소가 용해되어 있는 용매일 수 있다. 과산화수소는 영역(50P)에 있는 핀(55)을 산화시키는 데 사용되는 산화제일 수 있다. 플루오르화 수소산은 영역(50P)에 있는 핀(55)을 시닝하는데 사용되는 제2 에천트일 수 있다. 플루오르화 수소산:과산화수소:아세트산의 체적비(volume ratio)는 약 1:2:3일 수 있다.
추가 실시예에서, 핀(55)은 산화제에 노출될 수 있고, 이어서 산화제가 제거될 수 있으며 핀(55)은 핀(55)을 시닝하기 위해 주기적 프로세스(cyclical process)에서 제2 에천트에 노출될 수 있다. 핀(55)을 산화제에 노출시키는 것은 영역(50N) 및 영역(50P)에 있는 핀(55)을 산화시킬 수 있다. 핀(55)을 에천트에 노출시키는 것은 영역(50N)에 있는 핀(55) 및 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분에 형성된 산화물에 대해 제1 에피택셜 반도체 재료(52)에 형성된 산화물을 선택적으로 에칭할 수 있다.
주기적 프로세스에서 사용되는 산화제는 핀(55)이 산화제와 제2 에천트에 동시에 노출되는 프로세스에서 사용되는 것으로 위에서 설명된 것과 동일할 수 있다. 예를 들어, 산화제는 오존화된 탈이온수(DIO3), 과산화수소(H2O2), 다른 비금속 산화제, 이들의 조합 등을 포함할 수 있다. 산화 작용제는 약 0.0001 M 내지 약 1 M 또는 약 0.0005 M 내지 약 0.002 M 범위의 농도로 산화제에 존재할 수 있다. 이전에 논의된 바와 같이, 핀(55)을 노출시키는 것은 영역(50P)에 있는 핀(55)을 산화시킬 수 있다. 영역(50N)에 있는 핀(55)이 또한 산화될 수 있지만, 영역(50P)에 있는 핀(55)보다 느린 레이트로 산화될 수 있다.
주기적 프로세스에서 사용되는 제2 에천트는 제1 에천트와 동일하거나 유사할 수 있다. 제2 에천트는 약 0.01 M 내지 약 20 M 또는 약 0.5 M 내지 약 1.5 M 범위의 농도로 존재할 수 있다. 핀(55)을 제2 에천트에 노출시키는 것은 핀(55)을 시닝한다. 이전에 논의된 바와 같이, 영역(50N)에 있는 핀(55)은 영역(50P)에 있는 핀(55)보다 느린 레이트로 시닝될 수 있다.
매 사이클마다, 핀(55)은 약 10초 내지 약 2분 또는 약 45초 내지 약 75초 범위의 기간 동안 산화제에 노출될 수 있고, 핀(55)은 약 10초 내지 약 5분 또는 약 45초 내지 약 75초 범위의 기간 동안 제2 에천트에 노출될 수 있다. 주기적 에칭 프로세스는 최대 20 사이클, 최대 10 사이클, 4 내지 6 사이클 등마다 반복될 수 있다. 핀(55)을 산화제에 노출시킨 후에, 이어서 주기적 프로세스에서의 제2 에천트는 제1 에피택셜 반도체 재료(52)의 에칭에 대한 더 나은 제어를 제공할 수 있다. 이는 결과적인 FinFET의 개선된 게이트 제어를 결과하고, 핀 폭 변동을 감소시키며, 감소된 DIBL에 이르게 한다.
제2 에칭 프로세스는 제1 에피택셜 반도체 재료(52) 중의 게르마늄의 농도에 의존하는 에칭 레이트를 가질 수 있다. 예를 들어, 제2 에칭 프로세스는 제1 에피택셜 반도체 재료(52) 중의 게르마늄 농도가 증가함에 따라 더 높은 에칭 레이트를 가질 수 있다. 도 2에 관련된 논의에서 이전에 논의된 바와 같이, 제1 에피택셜 반도체 재료(52)는 게르마늄 농도가 제1 에피택셜 반도체 재료(52)의 하면에서 더 높고 제1 에피택셜 반도체 재료(52)의 상면을 향해 점진적으로 및 지속적으로 감소하는 구배 게르마늄 농도를 가질 수 있다. 따라서, 제1 에피택셜 반도체 재료(52)의 하단 부분은 제1 에피택셜 반도체 재료(52)의 상단 부분보다 높은 에칭 레이트로 제2 에칭 프로세스에 의해 에칭될 수 있다. 제1 에피택셜 반도체 재료(52)의 상면에서의 에칭 레이트(예를 들어, 최소 에칭 레이트)에 대한 제1 에피택셜 반도체 재료(52)의 하면에서의 에칭 레이트(예를 들어, 최대 에칭 레이트)의 비는 약 1 내지 약 3 또는 약 1.25 내지 약 1.75일 수 있다.
제2 에칭 프로세스로 영역(50P)에 있는 핀(55)을 에칭하기 전에, (도 3a에 관련된 논의에서 이전에 논의된 바와 같이) 핀(55)은 핀(55)의 하단에서의 폭이 핀(55)의 상단에서의 폭보다 큰 테이퍼형 프로파일을 갖는다. 제1 에피택셜 반도체 재료(52)의 상단보다 제1 에피택셜 반도체 재료(52)의 하단에서 더 높은 에칭 레이트를 갖는 제2 에칭 프로세스로 제1 에피택셜 반도체 재료(52)를 에칭하는 것은 제2 에칭 프로세스로 제1 에피택셜 반도체 재료(52)를 에칭한 후 제1 에피택셜 반도체 재료(52)가 더 직사각형인 프로파일을 갖는 것을 결과한다.
제1 에피택셜 반도체 재료(52)가 제2 에칭 프로세스로 에칭된 후에, 제1 에피택셜 반도체 재료(52)로 형성된 영역(50P)에 있는 핀(55)의 부분은 약 5 nm 내지 약 100 nm 또는 약 60 nm 내지 약 80 nm의 높이 H6; 약 2.2 nm 내지 약 100 nm, 약 10 nm 내지 약 20 nm, 또는 약 13 nm 내지 약 17 nm의 하단 폭 W14; 약 2 nm 내지 약 50 nm, 약 10 nm 내지 약 20 nm, 또는 약 13 nm 내지 약 17 nm의 상단 폭 W15; 및 약 0.8 내지 약 1.2 또는 약 0.9 내지 약 1.1의 하단 폭 W14에 대한 상단 폭 W15의 비를 가질 수 있다. 영역(50P)에 있는 제1 에피택셜 반도체 재료(52)로 형성된 핀(55)의 부분의 측벽과 기판(50)의 상면 사이의 각도 θ7은 약 80˚ 내지 약 100˚, 약 85˚ 내지 약 95˚, 또는 약 88˚ 내지 약 92˚일 수 있다. 영역(50P)에 있는 핀(55)은 약 10 nm 내지 약 200 nm 또는 약 70 nm 내지 약 90 nm의 높이 H7를 가질 수 있다.
구배 게르마늄 농도를 갖는 영역(50P)에 있는 핀(55)을 형성하고 게르마늄 농도가 증가함에 따라 더 높은 에칭 레이트를 갖는 에칭 프로세스를 사용하여 영역(50P)에 있는 핀(55)을 시닝하는 것은 영역(50P)에 있는 핀(55)이 더 직사각형인 프로파일을 갖는 것을 결과하고, 영역(50P)에 있는 핀(55)을 에칭하는 데 사용되는 프로세스의 제어를 개선시킨다. FinFET에 핀(55)을 포함시키는 것은 더 나은 게이트 제어, 감소된 핀 폭 변동, 및 감소된 DIBL을 결과한다.
도 3c는 핀(55)을 형성한 후 STI 영역(예컨대, 도 4a와 관련하여 아래에서 논의되는, STI 영역(58))을 형성하기 전에 핀(55)을 시닝하기 위해 시닝 프로세스가 수행되는 다른 실시예를 예시한다. 도 3c에 예시된 실시예에서, 영역(50P)에 있는 핀(55)이 시닝되는 동안 영역(50N)에 있는 핀(55)은 마스킹될 수 있고, 영역(50N)에 있는 핀(55)이 시닝되는 동안 영역(50P)의 핀(55)은 마스킹될 수 있다.
도 3c에서, 영역(50P)에 있는 핀(55)이 보호되는 동안 영역(50N)에 있는 핀(55)은 제1 에칭 화학물에 노출된다. 영역(50P)에 있는 핀(55)은 영역(50P) 위에, 패터닝된 포토레지스트와 같은, 패터닝된 마스크(별도로 예시되지 않음)를 형성함으로써 보호될 수 있다. 패터닝된 포토레지스트는 스핀 온 코팅 등을 사용하여 기판(50) 위에 포토레지스트 층을 퇴적시킴으로써 형성될 수 있다. 포토레지스트 층을 패터닝된 에너지 소스(예를 들어, 패터닝된 광원)에 노광시키고 포토레지스트 층을 현상하여 포토레지스트 층의 노출된 또는 노출되지 않은 부분을 제거함으로써 패터닝된 포토레지스트를 형성하는 것에 의해 포토레지스트 층이 이어서 패터닝될 수 있다. 영역(50N)에 있는 핀(55)은 이어서 핀(55)을 제1 에칭 화학물에 노출시킴으로써 시닝된다. 패터닝된 포토레지스트가 이어서 제거될 수 있다. 일부 실시예에서, 영역(50P)에 있는 핀(55)을 보호하는 데 사용되는 프로세스와 동일하거나 유사한 프로세스를 사용하여 영역(50P)에 있는 핀(55)이 제2 에칭 화학물에 노출되는 동안 영역(50N)에 있는 핀(55)이 또한 보호될 수 있다. 영역(50N)에 있는 핀(55)을 에칭하는 데 사용되는 제1 에칭 화학물과 프로세스 및 영역(50P)에 있는 핀(55)을 에칭하는 데 사용되는 제2 에칭 화학물과 프로세스는 도 3b를 참조하여 위에서 설명된 것과 동일하거나 유사할 수 있다.
영역(50N) 및 영역(50P)에 있는 핀(55)이 에칭된 후에, 영역(50N)에 있는 핀(55)은 도 3b와 관련하여 위에서 논의된 영역(50N)에 있는 핀(55)과 동일한 치수를 가질 수 있다. 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분은 도 3a와 관련하여 위에서 논의된 바와 같이 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분과 동일하거나 유사한 치수를 가질 수 있다. 예를 들어, 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 폭은 도 3a와 관련하여 위에서 논의된 폭으로부터 약 10 nm 이내에 있을 수 있다. 제1 에피택셜 반도체 재료(52)로 형성된 영역(50P)에 있는 핀(55)의 부분은 약 5 nm 내지 약 100 nm 또는 약 60 nm 내지 약 80 nm의 높이 H8; 약 2.2 nm 내지 약 100 nm, 약 10 nm 내지 약 20 nm, 또는 약 13 nm 내지 약 17 nm의 하단 폭 W16; 약 2 nm 내지 약 50 nm, 약 10 nm 내지 약 20 nm, 또는 약 13 nm 내지 약 17 nm의 상단 폭 W17; 및 약 0.8 내지 약 1.2 또는 약 0.9 내지 약 1.1의 하단 폭 W16에 대한 상단 폭 W17의 비를 가질 수 있다. 영역(50P)에 있는 제1 에피택셜 반도체 재료(52)로 형성된 핀(55)의 부분의 측벽과 기판(50)의 상면 사이의 각도 θ8은 약 80˚ 내지 약 100˚, 약 85˚ 내지 약 95˚, 또는 약 88˚ 내지 약 92˚일 수 있다. 영역(50P)에 있는 핀(55)은 약 10 nm 내지 약 200 nm 또는 약 70 nm 내지 약 90 nm의 높이 H9를 가질 수 있다.
구배 게르마늄 농도를 갖는 영역(50P)에 있는 핀(55)을 형성하고 게르마늄 농도가 증가함에 따라 더 높은 에칭 레이트를 갖는 에칭 프로세스를 사용하여 영역(50P)에 있는 핀(55)을 시닝하는 것은 영역(50P)에 있는 핀(55)이 더 직사각형인 프로파일을 갖는 것을 결과하고, 영역(50P)에 있는 핀(55)을 에칭하는 데 사용되는 프로세스의 제어를 개선시킨다. FinFET에 핀(55)을 포함시키는 것은 더 나은 게이트 제어, 감소된 핀 폭 변동, 및 감소된 DIBL을 결과한다. 영역(50P)에 있는 핀(55)을 에칭하는 동안 영역(50N)에 있는 핀(55)을 보호하고 영역(50N)에 있는 핀(55)을 에칭하는 동안 영역(50P)의 핀을 보호하기 위해 다양한 마스크를 사용하는 것은 영역(50N) 및 영역(50P)에 있는 핀 프로파일에 대한 부가 제어를 가능하게 한다.
도 4a는 얕은 트렌치 격리(STI) 영역(58)이 형성된 후까지 핀(55)이 시닝되지 않는 일 실시예를 예시한다. 예를 들어, 도 4b와 관련하여 아래에서 논의될 것인 바와 같이, STI 영역(58)의 형성 후에, 또는 도 13c 내지 도 13e와 관련하여 아래에서 논의될 것인 바와 같이, 더미 게이트 스택(예컨대, 도 6a 및 도 6b와 관련하여 아래에서 논의되는, 더미 게이트(72) 및 더미 유전체 층(60)을 포함하는 더미 게이트 스택)의 제거 후 시닝 프로세스가 수행될 수 있다. 그렇지만, 도 4a 및 후속 도면에서 수행되는 단계가 도 3b 및 도 3c를 참조하여 위에서 설명된 바와 같이 시닝된 핀(55)에 대해 수행될 수 있음이 이해되어야 한다.
도 4a에서, 얕은 트렌치 격리(STI) 영역(58)은 핀(55)에 인접하여 형성된다. STI 영역(58)은 이웃하는 핀(55) 사이에서 기판(50) 위에 절연 재료(별도로 예시되지 않음)를 형성함으로써 형성될 수 있다. 절연 재료는, 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라스마 화학적 기상 퇴적(high density plasma chemical vapor deposition; HDP-CVD), 유동성(flowable) CVD(FCVD)(예를 들어, 퇴적된 재료를, 산화물과 같은, 다른 재료로 전환(convert)시키기 위한 포스트 경화(post curing)를 갖는 원격 플라스마 시스템에서의 CVD 기반 재료 퇴적) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링(anneal) 프로세스가 수행될 수 있다. 일부 실시예에서, 잉여 절연 재료(excess insulation material)가 핀(55)을 덮도록 절연 재료가 형성된다. 절연 재료는 단일 층을 포함할 수 있거나 또는 다수의 층을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 예시되지 않음)가 먼저 기판(50)의 표면 및 핀(55)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은, 충전 재료(fill material)가 라이너 위에 형성될 수 있다.
핀(55) 위의 잉여 절연 재료를 제거하기 위해 제거 프로세스가 이어서 절연 재료에 적용된다. 일부 실시예에서, 화학적 기계적 폴리싱(CMP), 에치백 프로세스(etch-back process), 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 절연 재료 및 핀(55)을 평탄화할 수 있다. 평탄화 프로세스가 완료된 후 핀(55)의 상면과 절연 재료가 동일한 높이에(level) 있도록 평탄화 프로세스는 핀(55)을 노출시킨다.
절연 재료는 이어서 리세싱되어 도 4a에 예시된 바와 같이 STI 영역(58)을 형성한다. 핀(55)의 상부 부분 및 기판(50)의 상부 부분이 이웃하는 STI 영역들(58) 사이로부터 돌출하도록 절연 재료가 리세싱된다. 게다가, STI 영역(58)의 상면은 예시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱(dishing)), 또는 이들의 조합을 가질 수 있다. STI 영역(58)의 상면은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역(58)은, 절연 재료의 재료에 대해 선택적인(예를 들어, 핀(55) 및 기판(50)의 재료보다 빠른 레이트로 절연 재료의 재료를 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예를 들어, 희석 플루오르화 수소(dilute hydrofluoric; dHF) 산을 사용한 산화물 제거가 사용될 수 있다. STI 영역(58)의 높이 H11은 약 30 nm 내지 약 100 nm 또는 약 55 nm 내지 약 75 nm일 수 있다.
게다가 도 4a에서, 적절한 웰(well)(별도로 예시되지 않음)이 핀(55) 및/또는 기판(50) 내에 형성될 수 있다. 일부 실시예에서, P 웰은 영역(50N) 내에 형성될 수 있고, N 웰은 영역(50P) 내에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰은 영역(50N) 및 영역(50P) 둘 모두 내에 형성된다.
상이한 웰 유형을 갖는 실시예에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(별도로 예시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 영역(50N)에서 핀(55) 및 STI 영역(58) 위에 형성될 수 있다. 포토레지스트는, PMOS 영역과 같은, 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n-형 불순물 주입이 영역(50P)에서 수행되고, 포토레지스트는 n-형 불순물이, NMOS 영역과 같은, 영역(50N) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 작용할 수 있다. n-형 불순물은 1x1018 atoms/cm3 이하, 예컨대, 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3의 농도로 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후에, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해, 제거된다.
영역(50P)의 주입 후에, 포토레지스트가 영역(50P)에서 핀(55) 및 STI 영역(58) 위에 형성된다. 포토레지스트는, NMOS 영역과 같은, 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p-형 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토레지스트는 p-형 불순물이, PMOS 영역과 같은, 영역(50P) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 작용할 수 있다. p-형 불순물은 1x1018 atoms/cm3 이하, 예컨대, 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3의 농도로 영역에 주입되는 붕소, 플루오르화 붕소, 인듐 등일 수 있다. 주입 후에, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해, 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 후에, 주입 손상(implant damage)을 회복(repair)시키기 위해 그리고 주입된 p-형 불순물 및/또는 n-형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택셜 핀의 성장된 재료는 성장 동안 인시츄(in situ) 도핑될 수 있고, 이는 주입을 제거할 수 있지만, 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
도 4b는, 도 3b 및 도 3c를 참조하여 위에서 논의된 바와 같이, 핀(55)을 형성한 후 STI 영역(58)을 형성하기 전에 수행되는 것이 아니라, STI 영역(58)을 형성한 후 핀(55)을 시닝하기 위해 시닝 프로세스가 수행되는 일 실시예를 예시한다. 도 4b에 예시된 실시예에서, 영역(50N)에 있는 핀(55)은 영역(50P)에 있는 핀(55)을 시닝하는 데 사용되는 에천트에 노출될 수 있고, 영역(50P)에 있는 핀(55)은 영역(50N)에 있는 핀을 시닝하는 데 사용되는 에천트에 노출될 수 있다.
도 4b에 예시된 실시예에서, 영역(50N) 및 영역(50P) 둘 모두에 있는 핀(55)은 도 3b와 관련하여 위에서 설명된 것과 동일하거나 유사한 프로세스에서 제1 에칭 화학물 및 제2 에칭 화학물에 노출된다. 제1 에칭 프로세스 후에, 영역(50N)에 있는 핀(55)(기판(50)의 평평한 상면으로부터 연장되는 기판(50)의 핀 형상 부분을 포함함)은 약 5 nm 내지 약 100 nm 또는 약 60 nm 내지 약 80 nm의 높이 H3; 약 2.2 nm 내지 약 80 nm, 약 17 nm 내지 약 27 nm, 또는 약 20 nm 내지 약 24 nm의 하단 폭 W6; 약 2 nm 내지 약 50 nm, 약 10 nm 내지 약 20 nm, 또는 약 13 nm 내지 약 17 nm의 상단 폭 W7; 및 약 0.5 내지 약 2 또는 약 0.6 내지 약 0.8의 하단 폭 W6에 대한 상단 폭 W7의 비를 가질 수 있다. 영역(50N)에 있는 핀(55)의 측벽과 기판(50)의 상면 사이의 각도 θ3은 약 70˚ 내지 약 85˚, 약 78˚ 내지 약 82˚, 약 95˚ 내지 약 120˚, 또는 약 98˚ 내지 약 102˚일 수 있다. 제2 에칭 프로세스 후에, 영역(50P)에 있는 핀(55)(제1 에피택셜 반도체 재료(52)의 핀 형상 부분 및 기판(50)의 평평한 상면으로부터 연장되는 기판(50)의 핀 형상 부분을 포함함)은 약 5 nm 내지 약 100 nm 또는 약 60 nm 내지 약 80 nm의 높이 H4; 약 2.2 nm 내지 약 80 nm, 약 10 nm 내지 약 20 nm, 또는 약 13 nm 내지 약 17 nm의 하단 폭 W8; 약 2 nm 내지 약 50 nm, 약 10 nm 내지 약 20 nm, 또는 약 13 nm 내지 약 17 nm의 상단 폭 W9; 및 약 0.8 내지 약 1.2 또는 약 0.9 내지 약 1.1의 하단 폭 W8에 대한 상단 폭 W9의 비를 가질 수 있다. 일부 실시예에서, 영역(50P)에 있는 핀(55)의 하단 폭 W8은 영역(50P)에 있는 핀(55)의 상단 폭 W9로부터 10 nm 이내, 5 nm 이내, 또는 1 nm 이내에 있을 수 있다. 영역(50P)에 있는 핀(55)의 측벽과 기판(50)의 상면 사이의 각도 θ4는 약 80˚ 내지 약 100˚, 약 85˚ 내지 약 95˚, 또는 약 88˚ 내지 약 92˚일 수 있다.
시닝 프로세스가 수행된 후 STI 영역(58)으로 둘러싸인 영역(50N) 및 영역(50P)에 있는 핀(55)의 부분은 변경되지 않은 채로 유지될 수 있다. 예를 들어, STI 영역(58)의 상면보다 아래에 배치된 핀(55)의 부분은 도 3a와 관련하여 위에서 논의된 것과 유사하거나 동일한 폭을 가질 수 있다. 도 4b에 예시된 바와 같이, 시닝 프로세스로 인해 STI 영역(58)의 상면과 동일한 높이에 있는 핀(55)의 폭의 단차 변화(step change)가 있을 수 있다.
구배 게르마늄 농도를 갖는 영역(50P)에 있는 핀(55)을 형성하고 게르마늄 농도가 증가함에 따라 더 높은 에칭 레이트를 갖는 에칭 프로세스를 사용하여 영역(50P)에 있는 핀(55)을 시닝하는 것은 영역(50P)에 있는 핀(55)이 더 직사각형인 프로파일을 갖는 것을 결과하고, 영역(50P)에 있는 핀(55)을 에칭하는 데 사용되는 프로세스의 제어를 개선시킨다. FinFET에 핀(55)을 포함시키는 것은 더 나은 게이트 제어, 감소된 핀 폭 변동, 및 감소된 DIBL을 결과한다.
도 5는 더미 게이트 스택(예컨대, 도 6a 및 도 6b와 관련하여 아래에서 논의되는, 더미 게이트(72) 및 더미 유전체 층(60)을 포함하는 더미 게이트 스택)이 형성된 후까지 핀(55)이 시닝되지 않는 일 실시예를 예시한다. 예를 들어, 도 13c 내지 도 13e와 관련하여 아래에서 논의될 것인 바와 같이, 더미 게이트 스택의 제거 후 시닝 프로세스가 수행될 수 있다. 그렇지만, 도 5 및 후속 도면에서 수행되는 단계가 도 3b, 도 3c, 및 도 4b를 참조하여 위에서 설명된 바와 같이 시닝된 핀(55)에 대해 수행될 수 있음이 이해되어야 한다.
도 5에서, 더미 유전체 층(60)이 핀(55) 및 기판(50) 상에 형성된다. 더미 유전체 층(60)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 게이트 층(62)이 더미 유전체 층(60) 위에 형성되고, 마스크 층(64)이 더미 게이트 층(62) 위에 형성된다. 더미 게이트 층(62)이 더미 유전체 층(60) 위에 퇴적될 수 있고 이어서 CMP와 같은 프로세스에 의해 평탄화될 수 있다. 마스크 층(64)이 더미 게이트 층(62) 위에 퇴적될 수 있다. 더미 게이트 층(62)은 전도성 또는 비-전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함한 그룹 중에서 선택될 수 있다. 더미 게이트 층(62)은 물리적 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적시키기 위한 본 기술 분야에 알려져 있고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(62)은 STI 영역(58)의 재료에 대해 높은 에칭 선택도를 갖는 다른 재료로 이루어질 수 있다. 마스크 층(64)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(60)이 예시 목적으로만 막(55) 및 기판(50)만을 덮는 것으로 도시되어 있음에 유의한다. 일부 실시예에서, 더미 유전체 층(60)이 STI 영역(58)을 덮도록 더미 유전체 층(60)이 퇴적될 수 있어, 더미 게이트 층(62)과 STI 영역(58) 사이에 연장될 수 있다.
도 6a 내지 도 16e는 실시예 디바이스의 제조에서의 다양한 부가 단계를 예시한다. 도 6a 내지 도13b 및 도 14a 내지 도 16b는 영역(50N) 및 영역(50P) 중 어느 하나에 있는 피처를 예시한다. 예를 들어, 도 6a 내지 도13b 및 도 14a 내지 도 16b에 예시된 구조는 영역(50N) 및 영역(50P) 둘 모두에 적용 가능할 수 있다. 영역(50N) 및 영역(50P)의 구조에서의 차이점(있는 경우)은 각각의 도면에 부수하는 본문에서 설명된다. 예를 들어, 도 13c 내지 도 13e 및 도 16c 내지 도 16e에 예시된 구조는 영역(50N)과 영역(50P) 사이의 차이를 기술한다.
도 6a 및 도 6b에서, 마스크 층(64)(도 5 참조)은 마스크(74)를 형성하도록 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 마스크(74)의 패턴을 더미 게이트 층(62)에 전사하여 더미 게이트(72)를 형성하기 위해 허용 가능한 에칭 기술이 사용될 수 있다. 일부 실시예에서, 마스크(74)의 패턴이 또한 더미 유전체 층(60)에 전사될 수 있다. 더미 게이트(72)는 핀(55)의 각자의 채널 영역(68)을 덮는다. 마스크(74)의 패턴은 더미 게이트(72) 각각을 인접한 더미 게이트로부터 물리적으로 분리시키는 데 사용될 수 있다. 더미 게이트(72)는 또한 각자의 핀(55)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 유전체 층(60), 더미 게이트(72), 및 마스크(74)는 집합적으로 "더미 게이트 스택"이라고 지칭될 수 있다.
도 7a 및 도 7b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 도 6a 및 도 6b에 예시된 구조 위에 형성된다. 도 7a 및 도 7b에서, 제1 스페이서 층(80)은 STI 영역(58)의 상면, 핀(55)과 마스크(74)의 상면과 측벽, 및 더미 게이트(72)와 더미 유전체 층(60)의 측벽 상에 형성된다. 제2 스페이서 층(82)이 제1 스페이서 층(80) 위에 퇴적된다. 제1 스페이서 층(80)은 열 산화에 의해 형성될 수 있거나 또는 CVD, ALD 등에 의해 퇴적될 수 있다. 제1 스페이서 층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 제2 스페이서 층(82)은 CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서 층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
도 8a 및 도 8b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 에칭되어 제1 스페이서(81) 및 제2 스페이서(83)를 형성한다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은, 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은, 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 제1 스페이서(81) 및 제2 스페이서(83)는 핀(55), 더미 유전체층(60), 더미 게이트(72), 및 마스크(74)의 측벽 상에 배치될 수 있다. 제1 스페이서(81)와 제2 스페이서(83)는 제1 스페이서 층(80)과 제2 스페이서 층(82)을 에칭하는 데 사용되는 에칭 프로세스는 물론, 핀(55)과 더미 게이트 스택 사이의 상이한 높이로 인해 핀(55) 및 더미 게이트 스택에 인접하여 상이한 높이를 가질 수 있다. 구체적으로는, 도 8a 및 도 8b에 예시된 바와 같이, 일부 실시예에서, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(55) 및 더미 게이트 스택의 측벽을 따라 위로 부분적으로 연장될 수 있다. 일부 실시예에서, 제1 스페이서(81) 및 제2 스페이서(83)는 더미 게이트 스택의 상면까지 연장될 수 있다.
제1 스페이서(81) 및 제2 스페이서(83)가 형성된 후에, 저농도로 도핑된 소스/드레인(LDD) 영역(별도로 예시되지 않음)에 대한 주입이 수행될 수 있다. 상이한 디바이스 유형을 갖는 실시예에서, 도 4에서 위에서 논의된 주입과 유사하게, 포토레지스트와 같은, 마스크가, 영역(50P)을 노출시키면서, 영역(50N) 위에 형성될 수 있고, 적절한 유형의(예를 들어, p-형) 불순물이 영역(50P)에 있는 노출된 핀(55) 및 기판(50) 내로 주입될 수 있다. 마스크가 이어서 제거될 수 있다. 후속하여, 포토레지스트와 같은, 마스크가 영역(50N)을 노출시키면서 영역(50P) 위에 형성될 수 있고, 적절한 유형의 불순물(예를 들어, n-형)이 영역(50N)에 있는 노출된 핀(55) 및 기판(50) 내로 주입될 수 있다. 마스크가 이어서 제거될 수 있다. n-형 불순물은 이전에 논의된 n-형 불순물들 중 임의의 것일 수 있고, p-형 불순물은 이전에 논의된 p-형 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3의 불순물 농도를 가질 수 있다. 주입 손상을 회복시키기 위해 그리고 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
상기 개시가 스페이서 및 LDD 영역을 형성하는 프로세스를 전반적으로 설명하고 있음에 유의한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적은 또는 부가의 스페이서가 이용될 수 있고, 단계들의 상이한 시퀀스가 이용될 수 있다(예를 들어, 제1 스페이서(81)가 제2 스페이서(83)를 형성하기 전에 형성될 수 있고, 부가의 스페이서가 형성되고 제거될 수 있으며, 기타 등등이다). 게다가, n-형 디바이스와 p-형 디바이스가 상이한 구조 및 단계를 사용하여 형성될 수 있다.
도 9a 및 도 9b에서, 제1 리세스(86)가 핀(55) 및 기판(50) 내에 형성된다. 도 9a에 예시된 바와 같이, STI 영역(58)의 상면은 기판(50)의 상면과 동일한 높이에 있을 수 있다. 제1 리세스(86)의 하면이 STI 영역(58)의 상면보다 위에 또는 아래에 배치되도록 기판(50)이 에칭될 수 있다. 제1 리세스(86)는, RIE, NBE 등과 같은, 이방성 에칭 프로세스를 사용하여 핀(55) 및 기판(50)을 에칭함으로써 형성될 수 있다. 제1 스페이서(81), 제2 스페이서(83), 및 마스크(74)는 제1 리세스(86)를 형성하는 데 사용되는 에칭 프로세스 동안 핀(55) 및 기판(50)의 부분을 마스킹한다. 단일 에칭 프로세스 또는 다수의 에칭 프로세스가 제1 리세스(86)를 형성하는 데 사용될 수 있다. 제1 리세스(86)가 원하는 깊이에 도달한 후 제1 리세스(86)의 에칭을 정지시키기 위해 시간 설정된 에칭(timed etch) 프로세스가 사용될 수 있다.
도 10a 내지 도 10c에서, 핀(55)의 채널 영역(68)에 응력을 가함으로써 성능을 개선시키기 위해, 에피택셜 소스/드레인 영역(92)이 제1 리세스(86) 내에 형성된다. 도 10b에 예시된 바와 같이, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역(92)의 각자의 이웃하는 쌍 사이에 배치되도록 에피택셜 소스/드레인 영역(92)이 제1 리세스(86) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)이 결과적인 FinFET의 후속하여 형성된 게이트를 단락(short out)시키지 않도록, 제1 스페이서(81)는 에피택셜 소스/드레인 영역(92)을 더미 게이트(72)로부터 적절한 측방 거리만큼 분리시키는 데 사용된다.
영역(50N), 예를 들어, NMOS 영역에 있는 에피택셜 소스/드레인 영역(92)은 영역(50P), 예를 들어, PMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역(92)이 제1 리세스(86) 내에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역(92)은, n-형 FinFET에 적절한 것과 같은, 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(55)이 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 핀(55)에 인장 변형(tensile strain)을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 핀(55)의 각자의 표면으로부터 융기된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
영역(50P), 예를 들어, PMOS 영역에 있는 에피택셜 소스/드레인 영역(92)은 영역(50N), 예를 들어, NMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역(92)이 제1 리세스(86) 내에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역(92)은, p-형 NSFET에 적절한 것과 같은, 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(55)이 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은, 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 핀(55)에 압축 변형(compressive strain)을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 또한 핀(55)의 각자의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(92), 핀(55), 및/또는 기판(50)은, 저농도로 도핑된 소스/드레인 영역을 형성하기 위한 이전에 논의된 프로세스와 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입될 수 있고, 이어서 어닐링이 뒤따를 수 있다. 소스/드레인 영역은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-형 불순물 및/또는 p-형 불순물은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 성장 동안 인시츄 도핑될 수 있다.
영역(50N) 및 영역(50P)에 에피택셜 소스/드레인 영역(92)을 형성하는 데 사용되는 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은 핀(55)의 측벽을 넘어 측방으로 바깥쪽으로 확장되는 패싯을 갖는다. 일부 실시예에서, 이러한 패싯은 도 10a에 의해 예시된 바와 같이 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역(92)이 병합되게 한다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역(92)은 도 10c에 의해 예시된 바와 같이 에피택시 프로세스가 완료된 후 분리된 채로 유지된다. 도 10a 및 도 10c에 예시된 실시예에서, 제1 스페이서(81)가 STI 영역(58)보다 위로 연장되는 핀(55)의 측벽의 부분을 덮도록 형성될 수 있음으로써 에피택셜 성장을 차단할 수 있다. 일부 실시예에서, 제1 스페이서(81)를 형성하는 데 사용되는 스페이서 에칭은 에피택셜적으로 성장된 영역이 STI 영역(58)의 표면까지 연장될 수 있게 하기 위해 스페이서 재료를 제거하도록 조정될 수 있다.
도 11a 및 도 11b에서, 제1 층간 유전체(ILD)(96)는 도 6a 및 도 10b에, 제각기, 예시된 구조(도 7a 내지 도 10c의 프로세스는, 더미 게이트(72) 및 더미 게이트(72)에 의해 보호되는 다층 스택(56)을 예시하는, 도 6a에 예시된 단면을 변경하지 않음) 위에 퇴적된다. 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, PECVD(plasma-enhanced CVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소 도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 콘택트 에칭 스톱 층(contact etch stop layer; CESL)(94)은 제1 ILD(96)와 에피택셜 소스/드레인 영역(92), 마스크(74), 및 제1 스페이서(81) 사이에 배치된다. CESL(94)은 위에 놓인 제1 ILD(96)의 재료와 상이한 에칭 레이트를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 재료를 포함할 수 있다.
도 12a 및 도 12b에서, 제1 ILD(96)의 상면을 더미 게이트(72) 또는 마스크(74)의 상면과 동일한 높이로 레벨링(level)하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽을 따라 있는 제1 스페이서(81)의 부분을 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트(72)의 상면, 제1 스페이서(81)의 상면, 및 제1 ILD(96)의 상면은 동일한 높이에 있다. 그에 따라, 더미 게이트(72)의 상면은 제1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크(74)는 유지될 수 있으며, 이 경우에 평탄화 프로세스는 제1 ILD(96)의 상면을 마스크(74)의 상면 및 제1 스페이서(81)의 상면과 동일한 높이로 레벨링한다.
도 13a 및 도 13b에서, 제2 리세스(98)가 형성되도록, 더미 게이트(72) 및 마스크(74)(존재하는 경우)가 에칭 단계(들)에서 제거된다. 제2 리세스(98) 내의 더미 유전체 층(60)의 부분이 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만이 제거되고 더미 유전체 층(60)은 남아 있으며 제2 리세스(98)에 의해 노출된다. 일부 실시예에서, 더미 유전체 층(60)이 다이의 제1 영역(예를 들어, 코어 로직 영역)에서는 제2 리세스(98)로부터 제거되고 다이의 제2 영역(예를 들어, 입/출력 영역)에서는 제2 리세스(98) 내에 유지된다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서(81)보다 빠른 레이트로 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 제2 리세스(98)는 각자의 핀(55)의 채널 영역(68)을 노출시키고 그리고/또는 그 위에 놓인다. 각각의 채널 영역(68)은 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 게이트(72)가 에칭될 때 더미 유전체 층(60)이 에칭 스톱 층으로서 사용될 수 있다. 더미 게이트(72)의 제거 후 더미 유전체 층(60)이 이어서 임의로 제거될 수 있다.
도 13c 내지 도 13e는, 도 3b 및 도 3c를 참조하여 위에서 논의된 바와 같이, 핀(55)을 형성한 후 STI 영역(58)을 형성하기 전에, 또는 도 4b를 참조하여 위에서 논의된 바와 같이, STI 영역(58)을 형성한 후 수행되는 것이 아니라, 더미 게이트 스택을 제거한 후 핀(55)을 시닝하기 위해 시닝 프로세스가 수행되는 일 실시예를 예시한다. 도 13c 내지 도 13e에 예시된 실시예에서, 영역(50N)에 있는 핀(55)은 영역(50P)에 있는 핀(55)을 시닝하는 데 사용되는 에천트에 노출될 수 있고, 영역(50P)에 있는 핀(55)은 영역(50N)에 있는 핀을 시닝하는 데 사용되는 에천트에 노출될 수 있다.
도 13c 내지 도 13e에 예시된 실시예에서, 영역(50N) 및 영역(50P) 둘 모두에 있는 핀(55)은 도 3b와 관련하여 위에서 설명된 것과 동일하거나 유사한 프로세스에서 제1 에칭 화학물 및 제2 에칭 화학물에 노출된다. 제1 에칭 프로세스 후에, 영역(50N)에 있는 핀(55)은 도 4b와 관련하여 위에서 논의된 영역(50N)에 있는 핀(55)과 동일한 치수를 가질 수 있다. 제2 에칭 프로세스 후에, 제1 에피택셜 반도체 재료(52)로 형성된 영역(50P)에 있는 핀(55)의 부분은 도 4b와 관련하여 위에서 논의된 바와 같이 제1 에피택셜 반도체 재료(52)로 형성된 영역(50P)에 있는 핀(55)의 부분과 동일한 치수를 가질 수 있다.
도 13d 및 도 13e에 예시된 바와 같이, 핀(55)의 시닝은 제2 스페이서들(83) 사이의 핀(55)의 상면의 노출된 부분을 리세싱할 수 있다. 도 13d에서, 영역(50N)에 있는 기판(50)으로 형성된 핀(55)의 상단 부분에 리세스가 형성된다. 도 13e에서, 영역(50P)에 있는 제1 에피택셜 반도체 재료로 형성된 핀(55)의 상단 부분에 리세스가 형성된다. 리세스의 깊이는 제2 스페이서들(83) 사이의 지점에서 가장 클 수 있다. 리세스의 깊이는 제2 스페이서(83)에 가까워질수록 얕아질 수 있다. 영역(50N)에 있는 핀(55)은 영역(50N)에 있는 핀(55)의 최상면보다 아래로 약 2 nm 내지 약 50 nm, 약 5 nm 내지 약 15 nm, 또는 약 8 nm 내지 약 12 nm의 깊이 D2까지 리세싱될 수 있다. 영역(50P)에 있는 핀(55)은 영역(50P)에 있는 핀(55)의 최상면보다 아래로 약 2 nm 내지 약 50 nm, 약 5 nm 내지 약 15 nm, 또는 약 8 nm 내지 약 12 nm의 깊이 D3까지 리세싱될 수 있다.
구배 게르마늄 농도를 갖는 영역(50P)에 있는 핀(55)을 형성하고 게르마늄 농도가 증가함에 따라 더 높은 에칭 레이트를 갖는 에칭 프로세스를 사용하여 영역(50P)에 있는 핀(55)을 시닝하는 것은 영역(50P)에 있는 핀(55)이 더 직사각형인 프로파일을 갖는 것을 결과하고, 영역(50P)에 있는 핀(55)을 에칭하는 데 사용되는 프로세스의 제어를 개선시킨다. FinFET에 핀(55)을 포함시키는 것은 더 나은 게이트 제어, 감소된 핀 폭 변동, 및 감소된 DIBL을 결과한다.
도 14a 내지 도 14c는 더미 게이트 스택을 제거한 후 핀(55)이 시닝되지 않는 일 실시예를 예시한다. 도 14a 및 도 14b에서, 대체 게이트를 위한 게이트 유전체 층(100) 및 게이트 전극(102)이 형성된다. 도 14c는 도 14b의 영역(101)의 상세 뷰를 예시한다. 게이트 유전체 층(100)은 제2 리세스(98) 내에, 예컨대, 핀(55)의 상면과 측벽 및 제1 스페이서(81) 상에 그리고 STI 영역(58)의 상면, 제1 ILD(96), 제2 스페이서(83), 및 CESL(94) 상에 컨포멀하게(conformally) 퇴적된다. 일부 실시예에 따르면, 게이트 유전체 층(100)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층을 포함한다. 일부 실시예에서, 게이트 유전체 층(100)은 하이-k(high-k) 유전체 재료를 포함하고, 이러한 실시예에서, 게이트 유전체 층(100)은 약 7.0 초과의 k 값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납의 실리케이트, 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(100)의 형성 방법은 분자 빔 퇴적(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다. 더미 유전체 층(60)의 부분이 제2 리세스(98) 내에 남아 있는 실시예에서, 게이트 유전체 층(100)은 더미 유전체 층(60)의 재료(예를 들어, SiO2)를 포함한다.
게이트 전극(102)은, 제각기, 게이트 유전체 층(100) 위에 퇴적되고, 제2 리세스(98)의 남아 있는 부분을 충전한다. 게이트 전극(102)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다중층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 비록 단일 층 게이트 전극(102)이 도 14b에 예시되어 있지만, 게이트 전극(102)은, 도 14c에 의해 예시된 바와 같이, 임의의 개수의 라이너 층(102A), 임의의 개수의 일함수 튜닝 층(work function tuning layer)(102B), 및 충전 재료(102C)를 포함할 수 있다. 제2 리세스(108)의 충전 후에, 게이트 유전체 층(100) 및 게이트 전극(108)의 재료의 잉여 부분을 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있으며, 이 잉여 부분은 제1 ILD(96)의 상면 위에 있다. 게이트 전극(102)의 재료 및 게이트 유전체 층(100)의 남아 있는 부분은 따라서 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(102) 및 게이트 유전체 층(100)은 집합적으로 "게이트 스택"이라고 지칭될 수 있다. 게이트 및 게이트 스택은 핀(55)의 채널 영역(68)의 측벽을 따라 연장될 수 있다.
각각의 영역에서의 게이트 유전체 층(100)이 동일한 재료로 형성되도록 영역(50N) 및 영역(50P)에서의 게이트 유전체 층(100)의 형성이 동시에 일어날 수 있으며, 각각의 영역에서의 게이트 전극(102)이 동일한 재료로 형성되도록 게이트 전극(102)의 형성이 동시에 일어날 수 있다. 일부 실시예에서, 게이트 유전체 층(100)이 상이한 재료일 수 있도록, 각각의 영역에서의 게이트 유전체 층(100)이 별개의 프로세스에 의해 형성될 수 있고, 그리고/또는 게이트 전극(102)이 상이한 재료일 수 있도록, 각각의 영역에서의 게이트 전극(102)이 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 15a 및 도 15b에서, 제2 ILD(106)는 제1 ILD(96) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(106)는 FCVD에 의해 형성되는 유동성 막(flowable film)이다. 일부 실시예에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 제2 ILD(106)의 형성 전에, 리세스가 제1 스페이서(81)의 대향하는 부분 사이에서 게이트 스택 바로 위에 형성되도록, 게이트 스택(게이트 유전체 층(100) 및 대응하는 위에 놓인 게이트 전극(102)을 포함함)이 리세싱된다. 실리콘 질화물, 실리콘 산질화물 등과 같은, 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(104)가 리세스 내에 충전되고, 이어서 제1 ILD(96) 위에 연장되는 유전체 재료의 잉여 부분을 제거하기 위해 평탄화 프로세스가 뒤따른다. 후속하여 형성된 게이트 콘택트(예컨대, 도 16a 및 도 16b와 관련하여 아래에서 논의되는, 게이트 콘택트(112))는 리세싱된 게이트 전극(102)의 상면과 접촉하도록 게이트 마스크(104)를 관통한다.
도 16a 및 도 16b에서, 게이트 콘택트(112) 및 소스/드레인 콘택트(114)는 제2 ILD(106) 및 제1 ILD(96)를 관통하여 형성된다. 소스/드레인 콘택트(114)를 위한 개구부는 제1 ILD(96) 및 제2 ILD(106)를 관통하여 형성되고, 게이트 콘택트(112)를 위한 개구부는 제2 ILD(106) 및 게이트 마스크(104)를 관통하여 형성된다. 개구부는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 장벽 층, 접착 층 등과 같은, 라이너, 및 전도성 재료가 개구부 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(106)의 표면으로부터 잉여 재료를 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 남아 있는 라이너 및 전도성 재료는 개구부 내에 소스/드레인 콘택트(114) 및 게이트 콘택트(112)를 형성한다. 에피택셜 소스/드레인 영역(92)과 소스/드레인 콘택트(114) 사이의 계면에 실리사이드를 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 소스/드레인 콘택트(114)는 에피택셜 소스/드레인 영역(92)에 물리적으로 및 전기적으로 결합되고, 게이트 콘택트(112)는 게이트 전극(102)에 물리적으로 및 전기적으로 결합된다. 소스/드레인 콘택트(114) 및 게이트 콘택트(112)가 상이한 프로세스에서 형성될 수 있거나, 또는 동일한 프로세스에서 형성될 수 있다. 비록 동일한 단면으로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택트(114) 및 게이트 콘택트(112) 각각이 상이한 단면으로 형성될 수 있고, 이는 콘택트의 단락을 피할 수 있음이 이해되어야 한다.
도 16c 내지 도 16e는 핀(55)이 다양한 스테이지에서 시닝되는 실시예에서 도 16a 및 도 16b의 구조를 예시한다. 도 16c는 STI 영역(58)을 형성하기 전에 핀(55)이 동시에 시닝되는 도 3b의 실시예를 예시한다. STI 영역(58)의 상면보다 위 및 아래에 형성되는 영역(50N)에 있는 핀(55)의 부분은 기판(50)의 주 표면(major surface)에 대해 동일한 각도로 경사진(angled) 연속적인 측벽을 가질 수 있다. STI 영역(58)의 상면보다 위 및 아래에 형성되는 영역(50P)에 있는 핀(55)의 부분은 기판(50)의 주 표면에 대해 상이한 각도로 경사진 측벽을 가질 수 있다. 예를 들어, 도 16c에 예시된 바와 같이, 제1 에피택셜 반도체 재료(52)로 형성된 STI 영역(58)의 상면 위의 영역(50P)에 있는 핀(55)의 부분의 측벽은 기판(50)으로 형성된 STI 영역(58)의 상면 아래의 영역(50P)에 있는 핀(55)의 부분의 측벽보다 더 수직일 수 있다.
도 16d는, 영역(50N)에 있는 핀(55)을 시닝하면서 영역(50P)에 있는 핀(55)은 마스킹되고 영역(50P)에 있는 핀(55)을 시닝하면서 영역(50N)에 있는 핀(55)은 마스킹되는, 도 3c의 실시예를 예시한다. STI 영역(58)의 상면보다 위 및 아래에 형성되는 영역(50N)에 있는 핀(55)의 부분은 기판(50)의 주 표면에 대해 동일한 각도로 경사진 연속적인 측벽을 가질 수 있다. 제1 에피택셜 반도체 재료(52)로 형성된 영역(50P)에 있는 핀(55)의 부분과 기판(50)으로 형성된 영역(50P)에 있는 핀의 부분은 기판(50)의 주 표면에 대해 상이한 각도로 경사지고 폭의 단계적 차이(step difference)를 갖는 측벽을 가질 수 있다. 예를 들어, 도 16d에 예시된 바와 같이, 제1 에피택셜 반도체 재료(52)로 형성된 영역(50P)에 있는 핀(55)의 부분의 측벽은 기판(50)으로 형성된 영역(50P)에 있는 핀(55)의 부분의 측벽보다 더 수직일 수 있다. 더욱이, 제1 에피택셜 반도체 재료(52)로 형성된 핀(55)의 부분의 폭과 기판(50)으로 형성된 핀(55)의 부분의 폭 사이에 단계적 차이가 있을 수 있고, 제1 에피택셜 반도체 재료(52)로 형성된 핀(55)의 부분은 기판(50)으로 형성된 핀(55)의 부분의 폭보다 작은 폭을 갖는다.
도 16e는, STI 영역(58)을 형성한 후 또는 더미 게이트 스택을 제거한 후 핀(55)이 시닝되는, 도 4b 또는 도 13c 내지 도 13e의 실시예를 예시한다. STI 영역(58)의 상면보다 위 및 아래에 형성되는 영역(50N)에 있는 핀(55)의 부분은 기판(50)의 주 표면에 대해 상이한 각도로 경사지고 폭의 단계적 차이를 갖는 측벽을 가질 수 있다. 예를 들어, 도 16e에 예시된 바와 같이, STI 영역(58)의 상면보다 아래에 형성된 영역(50N)에 있는 핀(55)의 부분의 측벽은 STI 영역(58)의 상면보다 위에 형성된 영역(50N)에 있는 핀(55)의 부분의 측벽보다 더 수직일 수 있다. 더욱이, STI 영역(58)의 상면보다 아래에 형성된 핀(55)의 부분의 폭과 STI 영역(58)의 상면보다 위에 형성된 핀(55)의 부분의 폭 사이에 단계적 차이가 있을 수 있고, STI 영역(58)의 상면보다 아래에 형성된 핀(55)의 부분은 STI 영역(58)의 상면보다 위에 형성된 핀(55)의 부분의 폭보다 큰 폭을 갖는다.
STI 영역(58)의 상면보다 위 및 아래에 형성되는 영역(50P)에 있는 핀(55)의 부분은 기판(50)의 주 표면에 대해 상이한 각도로 경사지고 폭의 단계적 차이를 갖는 측벽을 가질 수 있다. 예를 들어, 도 16e에 예시된 바와 같이, STI 영역(58)의 상면보다 위에 형성된 영역(50P)에 있는 핀(55)의 부분(예를 들어, 제1 에피택셜 반도체 재료(52)로 형성된 핀(55)의 부분)의 측벽은 STI 영역(58)의 상면보다 아래에 형성된 영역(50P)에 있는 핀(55)의 부분(예를 들어, 기판(50)으로 형성된 핀(55)의 부분)의 측벽보다 더 수직일 수 있다. 더욱이, STI 영역(58)의 상면보다 아래에 형성된 핀(55)의 부분의 폭과 STI 영역(58)의 상면보다 위에 형성된 핀(55)의 부분의 폭 사이에 단계적 차이가 있을 수 있고, STI 영역(58)의 상면보다 아래에 형성된 핀(55)의 부분은 STI 영역(58)의 상면보다 위에 형성된 핀(55)의 부분의 폭보다 큰 폭을 갖는다.
위에서 논의된 바와 같이, 구배 게르마늄 농도를 갖는 영역(50P)에 있는 핀(55)을 형성하고 게르마늄 농도가 증가함에 따라 더 높은 에칭 레이트를 갖는 에칭 프로세스를 사용하여 영역(50P)에 있는 핀(55)을 시닝하는 것은 영역(50P)에 있는 핀(55)이 더 직사각형인 프로파일을 갖는 것을 결과하고, 영역(50P)에 있는 핀(55)을 에칭하는 데 사용되는 프로세스의 제어를 개선시킨다. FinFET에 핀(55)을 포함시키는 것은 더 나은 게이트 제어, 감소된 핀 폭 변동, 및 감소된 DIBL을 결과한다.
도 17은 일부 실시예에 따른, 나노구조(예를 들어, 나노시트, 나노와이어, 게이트 올 어라운드 등) 전계 효과 트랜지스터(NSFET)의 일 예를 예시한다. NSFET는 기판(250)(예를 들어, 반도체 기판) 위의 나노구조체(255)를 포함한다. 나노구조체(255)는, 나노구조체(255)의 채널 영역으로서 작용하는, 제2 반도체 층(254A 내지 254C)을 포함한다. 얕은 트렌치 격리(STI) 영역(258)은 기판(250) 내에 배치되고, 나노구조체(255)는 이웃하는 STI 영역(58) 사이에서 이웃하는 STI 영역(258)보다 위에 배치된다. 비록 STI 영역(258)이 기판(250)과 분리된 것으로 설명/예시되어 있지만, 본 명세서에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 STI 영역의 조합을 지칭할 수 있다.
게이트 유전체 층(300)은 나노구조체(255)의 상면, 측벽, 및 하면을 따라, 예컨대, 제2 반도체 층(254A 내지 254C) 각각의 상면, 측벽, 및 하면 상에, 그리고 기판(250)의 부분의 상면 및 측벽을 따라 있다. 게이트 전극(302)은 게이트 유전체 층(300) 위에 있다. 에피택셜 소스/드레인 영역(292)은 나노구조체(255), 게이트 유전체 층(300), 및 게이트 전극(302)의 양측에 배치된다. 도 17은 추후의 도면에서 사용되는 기준 단면을 추가로 예시한다. 단면(A-A')은 게이트 전극(302)의 길이방향 축을 따라, 예를 들어, NSFET의 에피택셜 소스/드레인 영역(292) 사이의 전류 흐름의 방향에 수직인 방향으로 있다. 단면(B-B')은 단면(A-A')에 수직이고, 나노구조체(255)의 길이방향 축을 따라, 예를 들어, NSFET의 에피택셜 소스/드레인 영역(292) 사이의 전류 흐름의 방향으로 있다. 단면(C-C')은 단면(A-A')에 평행하고 NSFET의 에피택셜 소스/드레인 영역(292)을 통해 연장된다. 후속 도면은 명확성을 위해 이러한 기준 단면을 참조한다.
도 18 내지 도 35d는 일부 실시예에 따른, NSFET의 제조에서의 중간 스테이지의 단면도이다. 도 18, 도 19a, 도 19b, 도 20a, 도 20b, 도 21, 도 31d, 도 35c, 및 도 35d는 영역(250N) 및 영역(250P)을 포함한, 도 17에 예시된 기준 단면(A-A')을 예시한다. 도 22a, 도 29a, 도 30a, 도 31a, 도 32a, 도 32c, 도 33a, 도 33c, 도 33e, 도 34a, 및 도 35a는 영역(250N) 또는 영역(250P)에서 도 17에 예시된 기준 단면(A-A')을 따라 예시되어 있다. 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 26c, 도 27b, 도 27c, 도 28b, 도 28c, 도 29b, 도 29c, 도 30b, 도 30c, 도 31b, 도 31c, 도 31e, 도 32b, 도 32d, 도 33b, 도 33d, 도 33f, 도 34b, 및 도 35b는 도 17에 예시된 유사한 단면(B-B')을 따라 예시되어 있다. 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 및 도 28d는 도 17에 예시된 기준 단면(C-C')을 따라 예시되어 있다.
도 18에서, NSFET를 형성하기 위한 기판(250)이 제공된다. 기판(250)은, (예를 들어, p-형 또는 n-형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은, 반도체 기판일 수 있다. 기판(250)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 기판 또는 구배 기판과 같은, 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(250)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(250)은 영역(250N) 및 영역(250P)을 갖는다. 영역(250N)은, NMOS 트랜지스터와 같은, n-형 디바이스, 예를 들어, n-형 NSFET를 형성하기 위한 것일 수 있다. 영역(250P)은, PMOS 트랜지스터와 같은, p-형 디바이스, 예를 들어, p-형 NSFET를 형성하기 위한 것일 수 있다. 영역(250N)은 (분할자(251)에 의해 예시된 바와 같이) 영역(250P)으로부터 물리적으로 분리될 수 있고, 임의의 개수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑 영역, 격리 구조체 등)가 영역(250N)과 영역(250P) 사이에 배치될 수 있다.
기판(250)은 p-형 불순물 또는 n-형 불순물로 저농도로 도핑될 수 있다. 기판(250)의 상부 부분에 펀치 스루 방지(anti-punch-through; APT) 주입이 수행되어 APT 영역(253)을 형성할 수 있다. APT 주입 동안, 도펀트가 영역(250N) 및 영역(250P)에 주입될 수 있다. 도펀트는 영역(250N) 및 영역(250P) 각각에 형성될 (도 28a 내지 도 28d와 관련하여 아래에서 논의되는, 에피택셜 소스/드레인 영역(292)과 같은) 소스/드레인 영역의 전도성 유형과 반대인 전도성 유형을 가질 수 있다. APT 영역(253)은, 후속 프로세스에서 형성될 것인, 결과적인 NSFET에 후속하여 형성된 소스/드레인 영역 아래에 연장될 수 있다. APT 영역(253)은 소스/드레인 영역으로부터 기판(250)으로의 누설을 감소시키기 위해 사용될 수 있다. 일부 실시예에서, APT 영역(253)에서의 도핑 농도는 약 1x1018 atoms/cm3 내지 약 1x1019 atoms/cm3일 수 있다. 간략함 및 가독성(legibility)을 위해, APT 영역(253)이 후속 도면에서는 예시되지 않는다.
게다가 도 18에서, 다층 스택(256)이 기판(250) 위에 형성된다. 다층 스택(256)은 상이한 반도체 재료의 교호하는 제1 반도체 층(252)과 제2 반도체 층(254)을 포함한다. 제1 반도체 층(252)은, 예를 들어, 실리콘 게르마늄(SiGe) 등을 포함할 수 있는, 제1 반도체 재료로 형성될 수 있다. 제2 반도체 층(254)은, 예를 들어, 실리콘(Si), 실리콘 탄화물(SiC) 등을 포함할 수 있는, 제2 반도체 재료로 형성될 수 있다. 일부 실시예에서, 제1 반도체 층(252)은 제2 반도체 재료로 형성될 수 있고 제2 반도체 층(254)은 제1 반도체 재료로 형성될 수 있다. 예시 목적으로, 다층 스택(256)은 제1 반도체 층(252) 중 3개(예를 들어, 제1 반도체 층(252A 내지 252C)) 및 제2 반도체 층(254) 중 3개(예를 들어, 제2 반도체 층(254A 내지 254C))를 포함한다. 일부 실시예에서, 다층 스택(256)은 임의의 개수의 제1 반도체 층(252) 및 제2 반도체 층(254)을 포함할 수 있다. 다층 스택(256)의 층 각각은 화학적 기상 퇴적(CVD), 원자 층 퇴적(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE) 등과 같은 프로세스를 사용하여 에피택셜적으로 성장될 수 있다. 제1 반도체 층(252A 내지 252C) 각각은 약 2 nm 내지 약 50 nm, 약 15 nm 내지 약 25 nm, 또는 약 18 nm 내지 약 22 nm의 두께를 가질 수 있다. 제2 반도체 층(254A 내지 254C) 각각은 약 2 nm 내지 약 50 nm, 약 15 nm 내지 약 25 nm, 또는 약 18 nm 내지 약 22 nm의 두께를 가질 수 있다.
제1 반도체 층(252A 내지 252C)은 구배 게르마늄 농도로 형성될 수 있다. 예를 들어, 일부 실시예에서, 제1 반도체 층(252A 내지 252C) 각각의 게르마늄 농도는 층의 하면으로부터 층의 상면으로 점진적으로 그리고 연속적으로 감소될 수 있다. 제1 반도체 층(252A)에서의 게르마늄의 원자 퍼센티지는 제1 반도체 층(252A)의 하면에서의 약 90% 내지 제1 반도체 층(252A)의 상면에서의 약 40%, 제1 반도체 층(252A)의 하면에서 약 32% 내지 제1 반도체 층(252A)의 상면에서의 약 15% 등의 범위일 수 있다. 제1 반도체 층(252B)에서의 게르마늄의 원자 퍼센티지는 제1 반도체 층(252B)의 하면에서의 약 60% 내지 제1 반도체 층(252B)의 상면에서의 약 20%, 제1 반도체 층(252B)의 하면에서 약 25% 내지 제1 반도체 층(252B)의 상면에서의 약 8% 등의 범위일 수 있다. 제1 반도체 층(252C)에서의 게르마늄의 원자 퍼센티지는 제1 반도체 층(252C)의 하면에서의 약 50% 내지 제1 반도체 층(252C)의 상면에서의 약 0%, 제1 반도체 층(252C)의 하면에서 약 20% 내지 제1 반도체 층(252C)의 상면에서의 약 8% 등의 범위일 수 있다.
일부 실시예에서, 제1 반도체 층(252A 내지 252C) 각각의 상면에서의 게르마늄의 원자 퍼센티지 대 제1 반도체 층(252A 내지 252C) 각각의 하면에서의 게르마늄의 원자 퍼센티지의 비는 약 1:1 내지 약 1:4 또는 약 1:2 내지 약 1:3 범위일 수 있다. 제1 반도체 층(252C)의 상면에서의 게르마늄의 원자 퍼센티지 대 제1 반도체 층(252A)의 하면에서의 게르마늄의 원자 퍼센티지의 비는 약 1:2 내지 약 1:8 또는 약 1:3 내지 약 1:5 범위일 수 있다. 아래에서 더 상세히 논의될 것인 바와 같이, 규정된 원자 퍼센티지 비의 게르마늄을 갖는 제1 반도체 층(252A 내지 252C)을 포함하는 것은 나노구조체(예컨대, 도 19a 내지 도 20b와 관련하여 아래에서 논의되는 나노구조체(255))가 개선된 직사각형 프로파일을 갖는 것을 결과하고, 이는 더 나은 게이트 제어, 감소된 나노구조체 폭 변동, 및 감소된 드레인 유도 장벽 부하를 결과한다.
제1 반도체 층(252A 내지 252C)이 CVD에 의해 퇴적되는 실시예에서, 제1 반도체 층(252A 내지 252C)의 구배 게르마늄 농도는 제1 반도체 층(252A 내지 252C) 각각의 퇴적 동안 실리콘 함유 전구체(예를 들어, 디클로로실란(H2Cl2Si), 실란(SiH4) 등)의 유량에 대해 게르마늄 함유 전구체(예를 들어, 게르만(GeH4) 등)의 유량을 점진적으로 감소시킴으로써 달성될 수 있다. 예를 들어, 제1 반도체 층(252A)을 퇴적시키는 데 사용되는 퇴적 프로세스의 시작에서 실리콘 전구체의 유량에 대한 게르마늄 전구체의 유량의 비는 약 1 내지 약 9 또는 약 1 내지 약 3일 수 있고, 제1 반도체 층(252C)을 퇴적시키는 데 사용되는 퇴적 프로세스의 끝에서 실리콘 전구체의 유량에 대한 게르마늄 전구체의 유량의 비는 약 0 내지 약 1 또는 약 0 내지 약 0.5일 수 있다.
예시 목적으로, 제2 반도체 층(254)은 영역(250N)에 채널 영역을 형성하는 것으로 설명될 것이고, 제1 반도체 층(252)은 완성된 NSFET 디바이스에서 영역(250P)에 채널 영역을 형성하는 것으로 설명될 것이다. 제1 반도체 층(252)은 영역(250N)에 있는 희생 층일 수 있고, 제2 반도체 층(254)은, 후속하여 제거될 수 있는, 영역(250P)에 있는 희생 층일 수 있다. 일부 실시예에서, 제1 반도체 층(252)은 영역(250N)에 채널 영역을 형성할 수 있고, 영역(250P) 및 제2 반도체 층(254)은 희생 층일 수 있다. 일부 실시예에서, 제2 반도체 층(254)은 영역(250N)에 채널 영역을 형성할 수 있고, 영역(250P) 및 제1 반도체 층(252)은 희생 층일 수 있다.
도 19a에서, 나노구조체(255)가 다층 스택(256)으로 형성되고 기판(250)이 에칭된다. 일부 실시예에서, 나노구조체(255)는 다층 스택(256) 및 기판(250)에 트렌치를 에칭함으로써 형성될 수 있다. 에칭은, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
나노구조체(255) 및 기판(250)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 나노구조체(255) 및 기판(250)은, 더블 패터닝 프로세스 또는 멀티 패터닝 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 프로세스 또는 멀티 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 결합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득 가능한 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일부 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 패터닝된 희생 층과 나란히 스페이서가 형성된다. 희생 층은 이어서 제거되고, 남아 있는 스페이서는 이어서 나노구조체(255) 및 기판(250)을 패터닝하는 데 사용될 수 있다. 일부 실시예에서, 나노구조체(255) 및 기판(250)을 패터닝한 후 마스크(또는 다른 층)가 나노구조체(255) 상에 남아 있을 수 있다. 도 19a에 예시된 바와 같이, 영역(250N) 및 영역(250P) 둘 모두에 있는 나노구조체(255)는 나노구조체(255)의 하단에서의 폭이 나노구조체(55)의 상단에서의 폭보다 큰 테이퍼형 프로파일을 가질 수 있다.
영역(250N)에서, 나노구조체(255)는 약 2.2 nm 내지 약 100 nm, 약 25 nm 내지 약 35 nm, 또는 약 28 nm 내지 약 32 nm의 하단 폭 W18; 약 2 nm 내지 약 50 nm, 약 20 nm 내지 약 30 nm, 또는 약 23 nm 내지 약 27 nm의 상단 폭 W19; 및 약 0.5 내지 약 2 또는 약 0.7 내지 약 0.9의 하단 폭 W18에 대한 상단 폭 W19의 비를 가질 수 있다. 영역(250N)에 있는 나노구조체(255)는 약 2 nm 내지 약 50 nm 또는 약 15 nm 내지 약 25 nm의 피치 P3로 이격될 수 있다. 영역(250N)에 있는 나노구조체(255)의 측벽과 기판(250)의 상면 사이의 각도 θ9은 약 70˚ 내지 약 85˚, 약 78˚ 내지 약 82˚, 약 95˚ 내지 약 120˚, 또는 약 98˚ 내지 약 102˚일 수 있다. 영역(250P)에서, 나노구조체(255)는 약 2.2 nm 내지 약 100 nm, 약 25 nm 내지 약 35 nm, 또는 약 28 nm 내지 약 32 nm의 하단 폭 W20; 약 2 nm 내지 약 50 nm, 약 20 nm 내지 약 30 nm, 또는 약 23 nm 내지 약 27 nm의 상단 폭 W21; 및 약 0.5 내지 약 2 또는 약 0.7 내지 약 0.9의 하단 폭 W20에 대한 상단 폭 W21의 비를 가질 수 있다. 영역(250P)에 있는 나노구조체(255)는 약 2 nm 내지 약 50 nm 또는 약 15 nm 내지 약 25 nm의 피치 P4로 이격될 수 있다. 영역(250P)에 있는 나노구조체(255)의 측벽과 기판(250)의 상면 사이의 각도 θ10은 약 70˚ 내지 약 85˚, 약 78˚ 내지 약 82˚, 약 95˚ 내지 약 120˚, 또는 약 98˚ 내지 약 102˚일 수 있다. 영역(250N) 및 영역(250P)에 있는 나노구조체(255)는 약 10 nm 내지 약 200 nm 또는 약 70 nm 내지 약 90 nm의 높이 H10을 가질 수 있다. 기판(250)은 기판(250)의 상면보다 아래로 약 30 nm 내지 약 100 nm 또는 약 60 nm 내지 약 70 nm의 깊이 D1까지 에칭될 수 있다.
도 19b는 나노구조체(255)를 형성한 후 STI 영역(예컨대, 도 20a와 관련하여 아래에서 논의되는, STI 영역(258))을 형성하기 전에 나노구조체(255)를 시닝하기 위해 시닝 프로세스가 수행되는 일 실시예를 예시한다. 도 19b에 예시된 실시예에서, 영역(250N)에 있는 나노구조체(255)는 영역(250P)에 있는 나노구조체(255)를 시닝하는 데 사용되는 에천트에 노출될 수 있고, 영역(250P)에 있는 나노구조체(255)는 영역(250N)에 있는 나노구조체를 시닝하는 데 사용되는 에천트에 노출될 수 있다.
도 19b에서, 영역(250N) 및 영역(250P)에 있는 제2 반도체 층(254A 내지 254C)의 노출된 부분은 제1 에칭 프로세스에서 제1 에칭 화학물을 사용하여 에칭될 수 있다. 제1 에칭 프로세스 동안, 영역(250N) 및 영역(250P) 둘 모두에 있는 제1 반도체 층(252A 내지 252C) 및 제2 반도체 층(254A 내지 254C)은 제1 에칭 화학물에 노출될 수 있다. 제1 반도체 층(252A 내지 252C)의 에칭을 최소화하기 위해, 제1 반도체 층(252A 내지 252C)(예를 들어, 실리콘 게르마늄으로 형성됨)의 에칭 레이트(때때로 트리밍 레이트라고 지칭됨)에 대한 제2 반도체 층(254A 내지 254C(예를 들어, 실리콘으로 형성됨))의 에칭 레이트의 비인, 제1 에칭 선택도는 높도록 요망된다. 예를 들어, 제1 에칭 선택도는 약 5보다 높을 수 있고, 약 5 내지 약 20 또는 그 이상의 범위일 수 있다. 제1 에칭 프로세스는 약 5 ℃ 내지 약 100 ℃ 범위의 온도, 예컨대, 약 실온(예를 들어, 약 23 ℃)의 온도에서 수행될 수 있다. 나노구조체(255)는 약 10초 내지 약 5분 또는 약 45초 내지 약 75초 범위의 기간 동안 제1 에칭 화학물에 노출될 수 있다.
일부 실시예에서, 제1 에칭 화학물은 제1 용매 중에 용해된 제1 에천트를 포함할 수 있다. 제1 에칭 화학물은 산화제가 없을 수 있다. 제1 에천트는 알카라인 또는 산을 포함할 수 있다. 제1 에천트가 알카라인을 포함하는 실시예에서, 제1 에천트는 수산화 금속(Mn+(OH-)n), 아민 유도체, 암모늄 유도체, 이들의 조합 등을 포함할 수 있다. 수산화 금속은 수산화 나트륨(NaOH), 수산화 칼륨(KOH), 수산화 리튬(LiOH), 수산화 루비듐(RbOH), 수산화 세슘(CsOH), 이들의 조합 등을 포함할 수 있다. 아민 유도체는 암모니아(NH3), 수산화 암모늄(NH4OH), 수산화 테트라메틸암모늄(TMAH, (CH3)4N(OH)), 수산화 테트라에틸 암모늄(TEAH, (C2H5)4N(OH)), 수산화 트리메틸테트라데실암모늄(TTAH, (CH3)3(C14H29)N(OH)), 수산화 테트라부틸암모늄(TBAH, (C4H9)4N(OH)), 이들의 조합 등을 포함할 수 있다. 제1 에천트가 알카라인인 실시예에서, 제1 에칭 화학물의 pH는 약 7 내지 약 13 또는 약 8 내지 약 10일 수 있다. 제1 에천트는 약 0.01 M 내지 약 20 M 또는 약 0.5 M 내지 약 1.5 M 범위의 농도로 제1 에칭 화학물에 존재할 수 있다.
제1 에천트가 산을 포함하는 실시예에서, 제1 에천트는 염산(HCl), 플루오르화 수소산(HF), 황산(H2SO4), 인산(H3PO4), 질산(HNO3), 카르복실산 유도체(CnH2n+1COOH), 이들의 조합 등을 포함할 수 있다. 제1 에천트가 산인 실시예에서, 제1 에칭 화학물의 pH는 약 0 내지 약 7 또는 약 1 내지 약 3일 수 있다. 제1 에천트는 약 0.01 M 내지 약 20 M 또는 약 0.5 M 내지 약 1.5 M 범위의 농도로 제1 에칭 화학물에 존재할 수 있다.
제1 용매는 제1 에천트를 혼합 및 전달하는 것을 돕기 위해 이용될 수 있다. 제1 용매는 에칭 반응 자체에 참여하지 않을 수 있다. 특정 실시예에서, 제1 에칭 용매는 탈이온수 등과 같은 용매일 수 있다. 그렇지만, 임의의 적합한 용매가 이용될 수 있다.
제1 에칭 화학물은, 제1 에칭 화학물의 표면 장력을 감소시키기 위해 첨가될 수 있는, 4급 암모늄(NR4 +), 설페이트(SO4 2-), 설포네이트(R-SO3 -), 포스페이트(-PO4 3-), 카르복실레이트(R-COO-), 알코올 에톡실레이트, 알킬 페놀 에톡실레이트, 지방산 에톡실레이트, 지방 아민 에톡실레이트, 글리콜 에스테르, 글리세롤 에스테르, 이들의 조합 등과 같은 이온성 또는 비이온성 계면활성제를 더 포함할 수 있다. 계면활성제는 약 0.0001 M 내지 약 1 M 또는 약 0.0005 M 내지 약 0.002 M 범위의 농도로 제1 에칭 화학물에 존재할 수 있다.
제1 에칭 프로세스로 제2 반도체 층(254A 내지 254C)을 에칭하기 전에, (도 19a에 관련된 논의에서 이전에 논의된 바와 같이) 제2 반도체 층(254A 내지 254C) 각각은 제2 반도체 층(254A 내지 254C)의 하단에서의 폭이 제2 반도체 층(254A 내지 254C)의 상단에서의 폭보다 큰 테이퍼형 프로파일을 갖는다. 제2 반도체 층(254A 내지 254C)이 제1 에칭 프로세스로 나노구조체(255)를 에칭한 후 여전히 테이퍼형 프로파일을 갖도록, 제1 에칭 프로세스는 제2 반도체 층(254A 내지 254C)의 상단 및 제2 반도체 층(254A 내지 254C)의 하단에서 동일한 에칭 레이트를 가질 수 있다. 제2 반도체 층(254C)이 제2 반도체 층(254A 및 254B)보다 작은 높이를 갖도록, 제1 에칭 프로세스는 제2 반도체 층(254C)의 상면은 물론 측벽을 에칭할 수 있다.
영역(250N) 및 영역(250P)에 있는 나노구조체(255)가 제1 에칭 프로세스로 에칭된 후에, 제2 반도체 층(254A 및 254B)은 약 2 nm 내지 약 50 nm, 약 15 nm 내지 약 25 nm, 또는 약 18 nm 내지 약 22 nm의 높이 H13을 가질 수 있고, 제2 반도체 층(254C)은 약 2 nm 내지 약 30 nm, 약 10 nm 내지 약 20 nm, 또는 약 13 nm 내지 약 17 nm의 높이 H14를 가질 수 있다. 일부 실시예에서, 나노구조체(255)의 폭은 영역(250N)과 영역(250P)에서 상이할 수 있다. 예를 들어, 영역(250N)에서, 제2 반도체 층(254A)의 평균 폭 W22는 약 2.2 nm 내지 약 80 nm, 약 12 nm 내지 약 22 nm, 또는 약 15 nm 내지 약 19 nm일 수 있고; 제2 반도체 층(254B)의 평균 폭 W23은 약 2.2 nm 내지 약 80 nm, 약 11 nm 내지 약 21 nm, 또는 약 14 nm 내지 약 18 nm일 수 있으며; 제2 반도체 층(254C)의 평균 폭 W24는 약 2.2 nm 내지 약 50 nm, 약 10 nm 내지 약 20 nm, 또는 약 13 nm 내지 약 17 nm일 수 있다. 폭 W23에 대한 폭 W24의 비는 약 0.5 내지 약 2, 또는 약 0.8 내지 약 1.0일 수 있고, 폭 W22에 대한 폭 W23의 비는 약 0.5 내지 약 2, 또는 약 0.8 내지 약 1.0일 수 있으며, 폭 W22에 대한 폭 W24의 비는 약 0.25 내지 약 4, 또는 약 0.64 내지 약 1.0일 수 있다. 영역(250P)에서, 제2 반도체 층(254A)의 평균 폭 W25는 약 2.2 nm 내지 약 80 nm, 약 12 nm 내지 약 22 nm, 또는 약 15 nm 내지 약 19 nm일 수 있고; 제2 반도체 층(254B)의 평균 폭 W26은 약 2.2 nm 내지 약 80 nm, 약 11 nm 내지 약 21 nm, 또는 약 14 nm 내지 약 18 nm일 수 있으며; 제2 반도체 층(254C)의 평균 폭 W27은 약 2.2 nm 내지 약 80 nm, 약 10 nm 내지 약 20 nm, 또는 약 13 nm 내지 약 17 nm일 수 있다. 폭 W26에 대한 폭 W27의 비는 약 0.5 내지 약 2, 또는 약 0.8 내지 약 1.0일 수 있고, 폭 W25에 대한 폭 W26의 비는 약 0.5 내지 약 2, 또는 약 0.8 내지 약 1.0일 수 있다.
영역(250N)에 있는 기판(250)으로 형성된 나노구조체(255)의 부분은 약 2.2 nm 내지 약 100 nm, 약 15 nm 내지 약 25 nm, 또는 약 18 nm 내지 약 22 nm의 하단 폭 W30 및 약 2.2 nm 내지 약 80 nm, 약 13 nm 내지 약 23 nm, 또는 약 16 nm 내지 약 20 nm의 상단 폭 W31을 가질 수 있다. 하단 폭 W30에 대한 상단 폭 W31의 비는 약 0.5 내지 약 2, 또는 약 0.8 내지 약 1.0일 수 있다. 영역(250N)에 있는 기판(250)으로 형성된 나노구조체(255)의 부분의 측벽과 기판(250)의 상면 사이의 각도 θ11은 약 70˚ 내지 약 85˚, 약 78˚ 내지 약 82˚, 약 95˚ 내지 약 120˚, 또는 약 98˚ 내지 약 102˚일 수 있다. 영역(250P)에 있는 기판(250)으로 형성된 나노구조체(255)의 부분은 약 2.2 nm 내지 약 100 nm, 약 15 nm 내지 약 25 nm, 또는 약 18 nm 내지 약 22 nm의 하단 폭 W32 및 약 2.2 nm 내지 약 80 nm, 약 13 nm 내지 약 23 nm, 또는 약 15 nm 내지 약 20 nm의 상단 폭 W33을 가질 수 있다. 영역(250P)에 있는 기판(250)으로 형성된 나노구조체(255)의 부분의 측벽과 기판(250)의 상면 사이의 각도 θ12는 약 70˚ 내지 약 85˚, 약 78˚ 내지 약 82˚, 약 95˚ 내지 약 120˚, 또는 약 98˚ 내지 약 102˚일 수 있다. 하단 폭 W32에 대한 상단 폭 W33의 비는 약 0.5 내지 약 2, 또는 약 0.8 내지 약 1.0일 수 있다.
게다가 도 19b에서, 영역(250N) 및 영역(250P)에 있는 제1 반도체 층(252A 내지 252C)의 노출된 부분은 제1 에칭 프로세스와 별개인 제2 에칭 프로세스에서 제2 에칭 화학물을 사용하여 에칭될 수 있다. 제2 에칭 프로세스 동안, 영역(250N) 및 영역(250P) 둘 모두에 있는 제1 반도체 층(252A 내지 252C) 및 제2 반도체 층(254A 내지 254C)은 제2 에칭 화학물에 노출될 수 있다. 제2 반도체 층(254A 내지 254C)의 에칭을 최소화하기 위해, 제2 반도체 층(254A 내지 254C)(예를 들어, 실리콘으로 형성됨)의 에칭 레이트(때때로 트리밍 레이트라고 지칭됨)에 대한 제1 반도체 층(252A 내지 252C(예를 들어, 실리콘 게르마늄으로 형성됨))의 에칭 레이트의 비인, 제2 에칭 선택도는 높도록 요망된다. 예를 들어, 제2 에칭 선택도는 약 5보다 높을 수 있고, 약 5 내지 약 20 또는 그 이상의 범위일 수 있다. 제2 에칭 프로세스는 약 5 ℃ 내지 약 100 ℃ 범위의 온도, 예컨대, 약 실온(예를 들어, 약 23 ℃)의 온도에서 수행될 수 있다.
일부 실시예에서, 제2 에칭 화학물은 제2 용매 중에 용해된 제2 에천트 및 산화제를 포함할 수 있다. 핀(55)은 산화제와 제2 에천트에 동시에 노출될 수 있다. 나노구조체(255)가 산화제와 제2 에천트에 동시에 노출되는 실시예에서, 나노구조체(255)는 약 30초 내지 약 2분 또는 약 45초 내지 약 75초의 기간 동안 제2 에칭 화학물에 노출될 수 있다. 일부 실시예에서, 제2 에천트는 제1 에천트와 동일할 수 있다. 제2 에천트는 알카라인 또는 산일 수 있다.
제2 에천트가 알카라인을 포함하는 실시예에서, 제2 에천트는 수산화 금속(Mn+(OH-)n), 아민 유도체, 암모늄 유도체, 이들의 조합 등을 포함할 수 있다. 수산화 금속은 수산화 나트륨(NaOH), 수산화 칼륨(KOH), 수산화 리튬(LiOH), 수산화 루비듐(RbOH), 수산화 세슘(CsOH), 이들의 조합 등을 포함할 수 있다. 아민 유도체는 암모니아(NH3), 수산화 암모늄(NH4OH), 수산화 테트라메틸암모늄(TMAH, (CH3)4N(OH)), 수산화 테트라에틸 암모늄(TEAH, (C2H5)4N(OH)), 수산화 트리메틸테트라데실암모늄(TTAH, (CH3)3(C14H29)N(OH)), 수산화 테트라부틸암모늄(TBAH, (C4H9)4N(OH)), 이들의 조합 등을 포함할 수 있다. 제2 에천트가 알카라인인 실시예에서, 제1 에칭 화학물의 pH는 약 7 내지 약 13 또는 약 8 내지 약 10일 수 있다. 제2 에천트는 약 0.01 M 내지 약 20 M 또는 약 0.5 M 내지 약 1.5 M 범위의 농도로 제2 에칭 화학물에 존재할 수 있다.
제2 에천트가 산을 포함하는 실시예에서, 제2 에천트는 염산(HCl), 플루오르화 수소산(HF), 황산(H2SO4), 인산(H3PO4), 질산(HNO3), 카르복실산 유도체(CnH2n+1COOH), 이들의 조합 등을 포함할 수 있다. 제1 에천트가 산인 실시예에서, 제1 에칭 화학물의 pH는 약 0 내지 약 7 또는 약 1 내지 약 3일 수 있다. 제2 에천트는 약 0.01 M 내지 약 20 M 또는 약 0.5 M 내지 약 1.5 M 범위의 농도로 제2 에칭 화학물에 존재할 수 있다.
산화제는 오존화된 탈이온수(DIO3), 과산화수소(H2O2), 다른 비금속 산화제, 이들의 조합 등을 포함할 수 있다. 산화 작용제는 약 0.0001 M 내지 약 1 M 또는 약 0.0005 M 내지 약 0.002 M 범위의 농도로 제2 에칭 화학물에 존재할 수 있다. 제2 에천트 이외에 산화제를 포함하는 것은 제1 반도체 층(252A 내지 252C)이 제2 반도체 층(254A 내지 254C)에 대해 선택적으로 에칭될 수 있게 한다. 산화제는 제1 반도체 층(252A 내지 252C)을 산화시켜, 제1 반도체 층(252A 내지 252C)에 실리콘 게르마늄 산화물을 형성하는 데 사용될 수 있고, 제2 에천트는 이어서 실리콘 게르마늄 산화물 재료를 에칭하여, 제1 반도체 층(252A 내지 252C)을 시닝하는 데 사용될 수 있다. 다른 한편으로, 영역(250N)에서, 산화제는 제2 반도체 층(254A 내지 254C)을 산화시켜, 제2 반도체 층(254A 내지 254C)에 실리콘 산화물을 형성하는 데 사용될 수 있으며, 이 실리콘 산화물은 제2 에천트에 의해 더 느린 레이트로 에칭된다. 제2 반도체 층(254A 내지 254C)에 형성된 임의의 실리콘 산화물 층이 제1 반도체 층(252A 내지 252C)에 형성된 산화물보다 얇도록, 실리콘은 또한 실리콘 게르마늄보다 느린 레이트로 산화될 수 있다. 그에 따라, 제2 반도체 층(254A 내지 254C)은 실질적으로 시닝되지 않는 반면, 제1 반도체 층(252A 내지 252C)은 시닝된다.
제2 용매는 산화제와 제2 에천트를 혼합 및 전달하는 것을 돕기 위해 이용될 수 있다. 제2 용매는 에칭 반응 자체에 참여하지 않을 수 있다. 특정 실시예에서, 제2 에칭 용매는 탈이온수, 아세트산(CH3COOH) 등과 같은 용매일 수 있다. 산화제가 오존화된 탈이온수를 포함하는 실시예에서, 탈이온수는 또한 용매로서 작용할 수 있다. 임의의 적합한 용매가 이용될 수 있다.
제2 에칭 화학물은, 제1 에칭 화학물의 표면 장력을 감소시키기 위해 첨가될 수 있는, 4급 암모늄(NR4+), 설페이트(SO4 2-), 설포네이트(R-SO3 -), 포스페이트(-PO4 3-), 카르복실레이트(R-COO-), 알코올 에톡실레이트, 알킬 페놀 에톡실레이트, 지방산 에톡실레이트, 지방 아민 에톡실레이트, 글리콜 에스테르, 글리세롤 에스테르, 이들의 조합 등과 같은 이온성 또는 비이온성 계면활성제를 더 포함할 수 있다. 계면활성제는 약 0.01 M 내지 약 20 M 또는 약 0.5 M 내지 약 1.5 M 범위의 농도로 제2 에칭 화학물에 존재할 수 있다.
특정 실시예에서, 제2 에칭 화학물은 플루오르화 수소산(HF), 과산화수소(H2O2), 및 아세트산(CH3COOH)을 포함할 수 있다. 아세트산은 플루오르화 수소산과 과산화수소가 용해되어 있는 용매일 수 있다. 과산화수소는 제1 반도체 층(252A 내지 252C)을 산화시키는 데 사용되는 산화제일 수 있다. 플루오르화 수소산은 제1 반도체 층(252A 내지 252C)을 시닝하는데 사용되는 제2 에천트일 수 있다. 플루오르화 수소산:과산화수소:아세트산의 체적비는 약 1:2:3일 수 있다.
추가 실시예에서, 나노구조체(255)는 산화제에 노출될 수 있고, 이어서 산화제가 제거될 수 있으며 나노구조체(255)는 나노구조체(255)의 제2 반도체 층(254A 내지 254C)을 시닝하기 위해 주기적 프로세스에서 제2 에천트에 노출될 수 있다. 나노구조체(255)를 산화제에 노출시키는 것은 영역(250N) 및 영역(250P)에 있는 나노구조체(255)를 산화시킬 수 있다. 나노구조체(255)를 제2 에천트에 노출시키는 것은 제2 반도체 층(254A 내지 254C)에 형성된 산화물에 대해 제1 반도체 층(252A 내지 252C)에 형성된 산화물을 선택적으로 에칭할 수 있다.
주기적 프로세스에서 사용되는 산화제는 나노구조체(255)가 산화제와 제2 에천트에 동시에 노출되는 프로세스에서 사용되는 것으로 위에서 설명된 것과 동일할 수 있다. 예를 들어, 산화제는 오존화된 탈이온수(DIO3), 과산화수소(H2O2), 다른 비금속 산화제, 이들의 조합 등을 포함할 수 있다. 산화 작용제는 약 0.0001 M 내지 약 1 M 또는 약 0.0005 M 내지 약 0.002 M 범위의 농도로 산화제에 존재할 수 있다. 이전에 논의된 바와 같이, 나노구조체(255)를 노출시키는 것은 제1 반도체 층(252A 내지 252C)을 산화시킬 수 있다. 제2 반도체 층(254A 내지 254C)이 또한 산화될 수 있지만, 제1 반도체 층(252A 내지 252C)보다 느린 레이트로 산화될 수 있다.
주기적 프로세스에서 사용되는 제2 에천트는 제1 에천트와 동일하거나 유사할 수 있다. 제2 에천트는 약 0.01 M 내지 약 20 M 또는 약 0.5 M 내지 약 1.5 M 범위의 농도로 존재할 수 있다. 나노구조체(255)를 제2 에천트에 노출시키는 것은 제2 반도체 층(254A 내지 254C)을 시닝한다. 이전에 논의된 바와 같이, 제1 반도체 층(252A 내지 252C)은 제2 반도체 층(254A 내지 254C)보다 느린 레이트로 시닝될 수 있다.
매 사이클마다, 나노구조체(255)는 약 10초 내지 약 5분 또는 약 45초 내지 약 75초 범위의 기간 동안 산화제에 노출될 수 있고, 나노구조체(255)는 약 10초 내지 약 5분 또는 약 45초 내지 약 75초 범위의 기간 동안 제2 에천트에 노출될 수 있다. 주기적 에칭 프로세스는 최대 20 사이클, 최대 10 사이클, 4 내지 6 사이클 등마다 반복될 수 있다. 나노구조체(255)를 산화제에 노출시킨 후에, 이어서 주기적 프로세스에서의 제2 에천트는 제1 반도체 층(252A 내지 252C)의 에칭에 대한 더 나은 제어를 제공할 수 있다. 이는 결과적인 NSFET의 개선된 게이트 제어를 결과하고, 나노구조체 폭 변동을 감소시키며, 감소된 DIBL에 이르게 한다.
제2 에칭 프로세스는 제1 반도체 층(252A 내지 252C) 중의 게르마늄의 농도에 의존하는 에칭 레이트를 가질 수 있다. 예를 들어, 제2 에칭 프로세스는 제1 반도체 층(252A 내지 252C) 중의 게르마늄 농도가 증가함에 따라 더 높은 에칭 레이트를 가질 수 있다. 도 18에 관련된 논의에서 이전에 논의된 바와 같이, 제1 반도체 층(252A 내지 252C) 각각은 게르마늄 농도가 각자의 제1 반도체 층(252A 내지 252C)의 하면에서 더 높고 각자의 제1 반도체 층(252A 내지 252C)의 상면을 향해 점진적으로 및 지속적으로 감소하는 구배 게르마늄 농도를 가질 수 있다. 따라서, 제1 반도체 층(252A 내지 252C)의 하단 부분은 제1 반도체 층(252A 내지 252C)의 상단 부분보다 높은 에칭 레이트로 제2 에칭 프로세스에 의해 에칭될 수 있다. 제1 반도체 층(252C)의 상면에서의 에칭 레이트(예를 들어, 최소 에칭 레이트)에 대한 제1 반도체 층(252A)의 하면에서의 에칭 레이트(예를 들어, 최대 에칭 레이트)의 비는 약 0.5 내지 약 2 또는 약 0.75 내지 약 1.25일 수 있다.
제2 에칭 프로세스로 제1 반도체 층(252A 내지 252C)을 에칭하기 전에, (도 19a에 관련된 논의에서 이전에 논의된 바와 같이) 제1 반도체 층(252A 내지 252C)은 제1 반도체 층(252A 내지 252C) 각각의 하단에서의 폭이 제1 반도체 층(252A 내지 252C) 각각의 상단에서의 폭보다 큰 테이퍼형 프로파일을 갖는다. 제1 반도체 층(252A 내지 252C) 각각의 상단보다 제1 반도체 층(252A 내지 252C) 각각의 하단에서 더 높은 에칭 레이트를 갖는 제2 에칭 프로세스로 제1 반도체 층(252A 내지 252C)을 에칭하는 것은 제2 에칭 프로세스로 제1 반도체 층(252A 내지 252C)을 에칭한 후 제1 반도체 층(252A 내지 252C)이 더 직사각형인 프로파일을 갖는 것을 결과한다.
제1 반도체 층(252A 내지 252C)이 제2 에칭 프로세스로 에칭된 후에, 영역(250N)에 있는 제1 반도체 층(252A 내지 252C) 각각은 약 2.2 nm 내지 약 80 nm, 약 23 nm 내지 약 33 nm, 또는 약 26 nm 내지 약 30 nm의 평균 폭 W28일 수 있다. 하단 제1 반도체 층(252A)에 대한 상단 제1 반도체 층(252C)의 폭 W28의 비는 약 0.8 내지 약 1.2, 또는 약 0.9 내지 약 1.1일 수 있다. 영역(250P)에 있는 제1 반도체 층(252A 내지 252C) 각각은 약 2.2 nm 내지 약 80 nm, 약 23 nm 내지 약 33 nm, 또는 약 26 nm 내지 약 30 nm의 평균 폭 W29일 수 있다. 하단 제1 반도체 층(252A)에 대한 상단 제1 반도체 층(252C)의 폭 W29의 비는 약 0.8 내지 약 1.2, 또는 약 0.9 내지 약 1.1일 수 있다. 영역(250N) 및 영역(250P)에 있는 제1 반도체 층(252A 내지 252C) 각각은 약 2 nm 내지 약 50 nm, 약 15 nm 내지 약 25 nm, 또는 약 18 nm 내지 약 22 nm의 높이 H15를 가질 수 있다.
구배 게르마늄 농도를 갖는 제1 반도체 층(252A 내지 252C)을 형성하고 게르마늄 농도가 증가함에 따라 더 높은 에칭 레이트를 갖는 에칭 프로세스를 사용하여 제1 반도체 층(252A 내지 252C)을 시닝하는 것은 제1 반도체 층(252A 내지 252C)이 더 직사각형인 프로파일을 갖는 것을 결과하고, 제1 반도체 층(252A 내지 252C)을 에칭하는 데 사용되는 프로세스의 제어를 개선시킨다. NSFET에 제1 반도체 층(252A 내지 252C)을 포함시키는 것은 더 나은 게이트 제어, 감소된 나노구조체 폭 변동, 및 감소된 DIBL을 결과한다.
도 20a는 얕은 트렌치 격리(STI) 영역(258)이 형성된 후까지 나노구조체(255)가 시닝되지 않는 일 실시예를 예시한다. 예를 들어, 도 20b와 관련하여 아래에서 논의될 것인 바와 같이, STI 영역(258)의 형성 후에, 또는 도 31d 및 도 31e와 관련하여 아래에서 논의될 것인 바와 같이, 더미 게이트 스택(예컨대, 도 22a 및 도 22b와 관련하여 아래에서 논의되는, 더미 게이트(272) 및 더미 유전체 층(260)을 포함하는 더미 게이트 스택)의 제거 후 시닝 프로세스가 수행될 수 있다. 그렇지만, 도 20a 및 후속 도면에서 수행되는 단계가 도 19b를 참조하여 위에서 설명된 바와 같이 시닝된 나노구조체(255)에 대해 수행될 수 있음이 이해되어야 한다.
도 20a에서, 얕은 트렌치 격리(STI) 영역(258)은 나노구조체(255) 및 기판(250)의 패터닝된 부분에 인접하여 형성된다. STI 영역(258)은 이웃하는 나노구조체(255)/기판(250)의 이웃하는 패터닝된 부분 사이에서 기판(250) 위에 절연 재료(별도로 예시되지 않음)를 형성함으로써 형성될 수 있다. 절연 재료는, 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라스마 화학적 기상 퇴적(HDP-CVD), 유동성 CVD(FCVD)(예를 들어, 퇴적된 재료를, 산화물과 같은, 다른 재료로 전환시키기 위한 포스트 경화를 갖는 원격 플라스마 시스템에서의 CVD 기반 재료 퇴적) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 일부 실시예에서, 잉여 절연 재료가 나노구조체(255)를 덮도록 절연 재료가 형성된다. 절연 재료는 단일 층을 포함할 수 있거나 또는 다수의 층을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 예시되지 않음)가 먼저 기판(250) 및 나노구조체(255)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은, 충전 재료가 라이너 위에 형성될 수 있다.
나노구조체(255) 위의 잉여 절연 재료를 제거하기 위해 제거 프로세스가 이어서 절연 재료에 적용된다. 일부 실시예에서, 화학적 기계적 폴리싱(CMP), 에치백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 절연 재료 및 나노구조체(255)를 평탄화할 수 있다. 평탄화 프로세스가 완료된 후 나노구조체(255)의 상면과 절연 재료가 동일한 높이에 있도록 평탄화 프로세스는 나노구조체(255)를 노출시킨다.
절연 재료는 이어서 리세싱되어 도 20a에 예시된 바와 같이 STI 영역(258)을 형성한다. 기판(250) 및 나노구조체(255)의 상부 부분이 이웃하는 STI 영역(258) 사이로부터 돌출하도록 절연 재료가 리세싱된다. 게다가, STI 영역(258)의 상면은 예시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(258)의 상면은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역(258)은, 절연 재료의 재료에 대해 선택적인(예를 들어, 나노구조체(255) 및 기판(250)의 재료보다 빠른 레이트로 절연 재료의 재료를 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예를 들어, 희석 플루오르화 수소(dHF) 산을 사용한 산화물 제거가 사용될 수 있다. STI 영역(258)의 높이 H12는 약 30 nm 내지 약 100 nm 또는 약 55 nm 내지 약 75 nm일 수 있다.
도 20b는, 도 19b를 참조하여 위에서 논의된 바와 같이, 나노구조체(255)를 형성한 후 STI 영역(258)을 형성하기 전에 수행되는 것이 아니라, STI 영역(258)을 형성한 후 나노구조체(255)를 시닝하기 위해 시닝 프로세스가 수행되는 일 실시예를 예시한다. 도 20b에 예시된 실시예에서, 영역(250N)에 있는 나노구조체(255)는 영역(250P)에 있는 나노구조체(255)를 시닝하는 데 사용되는 에천트에 노출될 수 있고, 영역(250P)에 있는 나노구조체(255)는 영역(250N)에 있는 나노구조체(255)를 시닝하는 데 사용되는 에천트에 노출될 수 있다.
도 20b에 예시된 실시예에서, 영역(250N) 및 영역(250P) 둘 모두에 있는 나노구조체(255)는 도 19b와 관련하여 위에서 설명된 것과 동일하거나 유사한 프로세스에서 제1 에칭 화학물 및 제2 에칭 화학물에 노출된다. 제1 에칭 프로세스 후에, 영역(250N) 및 영역(250P)에 있는 제2 반도체 층(254A 내지 254C)은 도 19b와 관련하여 위에서 논의된 제2 반도체 층(254A 내지 254C)과 동일하거나 유사한 치수를 가질 수 있다. 제2 에칭 프로세스 후에, 영역(250N) 및 영역(250P)에 있는 제1 반도체 층(252A 내지 252C)은 도 19b와 관련하여 위에서 논의된 제1 반도체 층(252A 내지 252C)과 동일하거나 유사한 치수를 가질 수 있다. 예를 들어, 제1 반도체 층(252A 내지 252C)의 치수 및 제2 반도체 층(254A 내지 254C)의 치수는 도 19b와 관련하여 위에서 논의된 치수로부터 약 10 nm 이내일 수 있다.
구배 게르마늄 농도를 갖는 제1 반도체 층(252A 내지 252C)을 형성하고 게르마늄 농도가 증가함에 따라 더 높은 에칭 레이트를 갖는 에칭 프로세스를 사용하여 제1 반도체 층(252A 내지 252C)을 시닝하는 것은 제1 반도체 층(252A 내지 252C)이 더 직사각형인 프로파일을 갖는 것을 결과하고, 제1 반도체 층(252A 내지 252C)을 에칭하는 데 사용되는 프로세스의 제어를 개선시킨다. NSFET에 제1 반도체 층(252A 내지 252C)을 포함시키는 것은 더 나은 게이트 제어, 감소된 나노구조체 폭 변동, 및 감소된 DIBL을 결과한다.
시닝 프로세스가 수행된 후 STI 영역(258)으로 둘러싸인 영역(250N) 및 영역(250P)에 있는 나노구조체(255)의 부분은 변경되지 않은 채로 유지될 수 있다. 예를 들어, STI 영역(258)의 상면보다 아래에 배치된 나노구조체(255)의 부분은 도 19a와 관련하여 위에서 논의된 것과 유사하거나 동일한 폭을 가질 수 있다. 도 20b에 예시된 바와 같이, 시닝 프로세스로 인해 STI 영역(258)의 상면과 동일한 높이에 있는 나노구조체(255)의 폭의 단차 변화가 있을 수 있다.
도 21은 더미 게이트 스택(예컨대, 도 22a 및 도 22b와 관련하여 아래에서 논의되는, 더미 게이트(272) 및 더미 유전체 층(260)을 포함하는 더미 게이트 스택)이 형성된 후까지 나노구조체(255)가 시닝되지 않는 일 실시예를 예시한다. 예를 들어, 도 31d 및 도 31e와 관련하여 아래에서 논의될 것인 바와 같이, 더미 게이트 스택의 제거 후 시닝 프로세스가 수행될 수 있다. 그렇지만, 도 21 및 후속 도면에서 수행되는 단계가 도 19b 또는 도 20b를 참조하여 위에서 설명된 바와 같이 시닝된 나노구조체(255)에 대해 수행될 수 있음이 이해되어야 한다.
도 21에서, 더미 유전체 층(260)이 나노구조체(255) 및 기판(250) 상에 형성된다. 더미 유전체 층(260)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 게이트 층(262)이 더미 유전체 층(260) 위에 형성되고, 마스크 층(264)이 더미 게이트 층(262) 위에 형성된다. 더미 게이트 층(262)이 더미 유전체 층(260) 위에 퇴적될 수 있고 이어서 CMP와 같은 프로세스에 의해 평탄화될 수 있다. 마스크 층(264)이 더미 게이트 층(262) 위에 퇴적될 수 있다. 더미 게이트 층(262)은 전도성 또는 비-전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함한 그룹 중에서 선택될 수 있다. 더미 게이트 층(262)은 물리적 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적시키기 위한 본 기술 분야에 알려져 있고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(262)은 STI 영역(258)의 재료에 대해 높은 에칭 선택도를 갖는 다른 재료로 이루어질 수 있다. 마스크 층(264)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(262) 및 단일 마스크 층(264)이 영역(250N) 및 영역(250P)에 걸쳐 형성된다. 더미 유전체 층(260)이 예시 목적으로만 나노구조체(255) 및 기판(250)만을 덮는 것으로 도시되어 있음에 유의한다. 일부 실시예에서, 더미 유전체 층(260)이 STI 영역(258)을 덮도록 더미 유전체 층(260)이 퇴적될 수 있어, 더미 게이트 층(262)과 STI 영역(258) 사이에 연장될 수 있다.
도 22a 내지 도 35d는 실시예 디바이스의 제조에서의 다양한 부가 단계를 예시한다. 도 22a 내지 도 25b, 도 26a, 도 27a, 도 28a, 도 28d, 도 29a, 도 30a, 도 31a, 도 31e, 도 34a, 및 도 35a는 영역(250N) 또는 영역(250P) 중 어느 하나에 있는 피처를 예시한다. 예를 들어, 도 22a 내지 도 25b, 도 26a, 도 27a, 도 28a, 도 28d, 도 29a, 도 30a, 도 31a, 도 31e, 도 34a, 및 도 35a에 예시된 구조는 영역(250N) 및 영역(250P) 둘 모두에 적용 가능할 수 있다. 영역(250N) 및 영역(250P)의 구조에서의 차이점(있는 경우)은 각각의 도면에 부수하는 본문에 설명되어 있다. 예를 들어, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b, 도 31b, 도 32a, 도 32b, 도 33a, 도 33b, 도 33e, 도 33f, 도 34b, 및 도 35b는 영역(250N)에 있는 구조체를 예시하고, 도 26c, 도 27c, 도 28c, 도 29c, 도 30c, 도 31c, 도 32c, 도 32d, 도 33c, 및 도 33d는 영역(250P)에 있는 구조체를 예시하며, 도 31d, 도 35c, 및 도 35d는 영역(250N) 및 영역(250P)에 있는 구조체를 예시한다.
도 22a 및 도 22b에서, 마스크 층(264)(도 21 참조)은 마스크(274)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 마스크(274)의 패턴을 더미 게이트 층(262)에 전사하여 더미 게이트(272)를 형성하기 위해 허용 가능한 에칭 기술이 사용될 수 있다. 일부 실시예에서, 마스크(274)의 패턴이 또한 더미 유전체 층(260)에 전사될 수 있다. 더미 게이트(272)는 나노구조체(255)의 각자의 채널 영역을 덮는다. 일부 실시예에서, 채널 영역은 영역(250N)에 있는 제2 반도체 재료를 포함하는 제2 반도체 층(254A 내지 254C)에 형성될 수 있고, 채널 영역은 영역(250P)에 있는 제1 반도체 재료를 포함하는 제1 반도체 층(252A 내지 252C)에 형성될 수 있다. 마스크(274)의 패턴은 더미 게이트(272) 각각을 인접한 더미 게이트(272)로부터 물리적으로 분리시키는 데 사용될 수 있다. 더미 게이트(272)는 각자의 나노구조체(255)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 유전체 층(260), 더미 게이트(272), 및 마스크(274)는 집합적으로 "더미 게이트 스택"이라고 지칭될 수 있다.
도 23a 및 도 23b에서, 제1 스페이서 층(280) 및 제2 스페이서 층(282)은 도 25a 및 도 25b에 예시된 구조 위에 형성된다. 도 26a 및 도 26b에서, 제1 스페이서 층(280)은 STI 영역(258)의 상면, 나노구조체(255) 및 마스크(274)의 상면 및 측벽, 및 기판(250), 더미 게이트(272) 및 더미 유전체 층(260)의 측벽 상에 형성된다. 제2 스페이서 층(282)이 제1 스페이서 층(280) 위에 퇴적된다. 제1 스페이서 층(280)은 열 산화에 의해 형성될 수 있거나 또는 CVD, ALD 등에 의해 퇴적될 수 있다. 제1 스페이서 층(280)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 제2 스페이서 층(282)은 CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서 층(282)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
도 24a 및 도 24b에서, 제1 스페이서 층(280) 및 제2 스페이서 층(282)은 에칭되어 제1 스페이서(281) 및 제2 스페이서(283)를 형성한다. 제1 스페이서 층(280) 및 제2 스페이서 층(282)은, 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은, 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 제1 스페이서(281) 및 제2 스페이서(283)는 나노구조체(255), 더미 유전체층(260), 더미 게이트(272), 및 마스크(274)의 측벽 상에 배치될 수 있다. 제1 스페이서(281)와 제2 스페이서(283)는 제1 스페이서 층(280)과 제2 스페이서 층(282)을 에칭하는 데 사용되는 에칭 프로세스는 물론, 나노구조체(255)와 더미 게이트 스택 사이의 상이한 높이로 인해 나노구조체(255) 및 더미 게이트 스택에 인접하여 상이한 높이를 가질 수 있다. 구체적으로는, 도 24a 및 도 24b에 예시된 바와 같이, 일부 실시예에서, 제1 스페이서(281) 및 제2 스페이서(283)는 나노구조체(255)의 측벽을 따라 위로 부분적으로 연장될 수 있고 더미 게이트 스택의 상면까지 연장될 수 있다. 일부 실시예에서, 제1 스페이서(281) 및 제2 스페이서(283)는 더미 게이트 스택의 측벽을 따라 위로 부분적으로 연장될 수 있다. 예를 들어, 제1 스페이서(281) 및 제2 스페이서(283)의 상면은 더미 게이트(272)의 상면보다는 위에 마스크(274)의 상면보다는 아래에 배치될 수 있다.
도 25a 및 도 25b에서, 제1 리세스(286)가 나노구조체(255) 및 기판(250) 내에 형성된다. 제1 리세스(286)는 제1 반도체 층(252A 내지 252C) 및 제2 반도체 층(254A 내지 254C)을 관통하여 연장될 수 있다. 일부 실시예에서, 제1 리세스(286)는 또한 기판(250) 내로 연장될 수 있다. 도 28a에 예시된 바와 같이, STI 영역(258)의 상면은 기판(250)의 상면과 동일한 높이에 있을 수 있다. 일부 실시예에서, 제1 리세스(286)의 하면이 STI 영역(258)의 상면보다 아래에 배치되도록 또는 기타 이도록 기판(250)이 에칭될 수 있다. 제1 리세스(286)는, RIE, NBE 등과 같은, 하나 이상의 이방성 에칭 프로세스를 사용하여 나노구조체(255) 및/또는 기판(250)을 에칭함으로써 형성될 수 있다. 제1 스페이서(281), 제2 스페이서(283), 및 마스크(274)는 제1 리세스(286)를 형성하는 데 사용되는 에칭 프로세스 동안 나노구조체(255) 및 기판(250)의 부분을 마스킹한다. 단일 에칭 프로세스가 다층 스택(256)의 각각의 층을 에칭하는 데 사용될 수 있다. 일부 실시예에서, 다수의 에칭 프로세스가 다층 스택(256)의 층을 에칭하는 데 사용될 수 있다. 제1 리세스(286)가 원하는 깊이에 도달한 후 제1 리세스(286)의 에칭을 정지시키기 위해 시간 설정된 에칭 프로세스가 사용될 수 있다.
도 26a 내지 도 26c에서, 다층 스택(256)의 제1 반도체 층(252A 내지 252C) 및 제2 반도체 층(254A 내지 254C)의 측벽의 부분이 에칭되어 측벽 리세스(288)를 형성한다. 예를 들어, 도 26b 및 도 26c에, 제각기, 예시된 바와 같이, 제1 반도체 재료로 형성된 영역(250N)에 있는 제1 반도체 층(252A 내지 252C)의 측벽 및 제2 반도체 재료로 형성된 영역(250P)에 있는 제2 반도체 층(254A 내지 254C)의 측벽은 에칭되어 측벽 리세스(288)를 형성한다. 포토레지스트와 같은 마스크가 영역(250P) 위에 형성될 수 있는 반면, 측벽 리세스(288)는 영역(250N)에 있는 제1 반도체 층(252A 내지 252C)에 형성된다. 마스크가 이어서 제거될 수 있다. 후속하여, 포토레지스트와 같은 마스크가 영역(250N) 위에 형성될 수 있는 반면, 측벽 리세스(288)는 영역(250P)에 있는 제2 반도체 층(254A 내지 254C)에 형성된다. 마스크가 이어서 제거될 수 있다.
비록 측벽 리세스(288)에 인접한 제1 반도체 층(252A 내지 252C) 및 제2 반도체 층(254A 내지 254C)의 측벽이 도 26b 및 도 26c에서 직선형인 것으로 예시되어 있지만, 측벽이 오목하거나 볼록할 수 있다. 측벽은, 습식 에칭, 건식 에칭 등과 같은, 등방성 에칭 프로세스를 사용하여 에칭될 수 있다. 제2 반도체 층(254A 내지 254C) 및 기판(250)이 제1 반도체 층(252A 내지 252C)에 비해 상대적으로 에칭되지 않은 채로 유지되도록, 제1 반도체 층(252A 내지 252C)을 에칭하는 데 사용되는 에천트는 제1 반도체 재료에 대해 선택적일 수 있다. 제1 반도체 층(252A 내지 252C) 및 기판(250)이 제2 반도체 층(254A 내지 254C)에 비해 상대적으로 에칭되지 않은 채로 유지되도록, 제2 반도체 층(254A 내지 254C)을 에칭하는 데 사용되는 에천트는 제2 반도체 재료에 대해 선택적일 수 있다.
도 27a 내지 도 27c에서, 제1 내부 스페이서(290)가 측벽 리세스(288) 내에 형성된다. 제1 내부 스페이서(290)는 도 26a 내지 도 26c에 예시된 구조 위에 내부 스페이서 층(별도로 예시되지 않음)을 퇴적시킴으로써 형성될 수 있다. 내부 스페이서 층은, CVD, ALD 등과 같은, 컨포멀 퇴적(conformal deposition) 프로세스에 의해 퇴적될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k(low-k)) 재료와 같은, 임의의 적합한 재료가 이용될 수 있다. 내부 스페이서 층은 이어서 에칭되어 제1 내부 스페이서(290)를 형성할 수 있다. 비록 제1 내부 스페이서(290)의 외부 측벽이 도 27b에서 제2 반도체 층(254A 내지 254C)의 측벽과 그리고 도 27c에서 제1 반도체 층(252A 내지 252C)의 측벽과 동일한 높이에(flush) 있는 것으로 예시되어 있지만, 제1 내부 스페이서(290)의 외부 측벽은 제2 반도체 층(254A 내지 254C) 및 제1 반도체 층(252A 내지 252C)의 측벽을 넘어 연장될 수 있거나 또는 그로부터 리세싱될 수 있다. 더욱이, 비록 제1 내부 스페이서(290)의 외부 측벽이 도 27b 및 도 27c에서 직선형인 것으로 예시되어 있지만, 제1 내부 스페이서(290)의 외부 측벽은 오목하거나 볼록할 수 있다. 내부 스페이서 층은, RIE, NBE 등과 같은, 이방성 에칭 프로세스에 의해 에칭될 수 있다.
제1 내부 스페이서(290)는 후속 에칭 프로세스에 의한 후속하여 형성된 소스/드레인 영역(예컨대, 도 28a 내지 도 28d와 관련하여 아래에서 논의되는, 에피택셜 소스/드레인 영역(292))에 대한 손상을 방지하기 위해 사용될 수 있다. 제1 내부 스페이서(290)는 또한 후속하여 형성된 에피택셜 소스/드레인 영역(292)으로부터 후속하여 형성된 게이트 전극(예컨대, 도 33a 내지 도 33f와 관련하여 아래에서 논의되는, 게이트 전극(302))을 절연시킬 수 있으며, 이는 결과적인 NSFET에서의 단락을 방지할 수 있다.
도 28a 내지 도 28d에서, 나노구조체(255)의 제2 반도체 층(254A 내지 254C) 및 제1 반도체 층(252A 내지 252C)에 응력을 가함으로써 성능을 개선시키기 위해, 에피택셜 소스/드레인 영역(292)이 제1 리세스(286) 내에 형성된다. 도 28b 및 도 28c에 예시된 바와 같이, 각각의 더미 게이트(272)가 에피택셜 소스/드레인 영역(292)의 각자의 이웃하는 쌍 사이에 배치되도록 에피택셜 소스/드레인 영역(292)이 제1 리세스(286) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(292)이 결과적인 NSFET의 후속하여 형성된 게이트를 단락시키지 않도록, 제1 스페이서(281)는 에피택셜 소스/드레인 영역(292)을 더미 게이트(272)로부터 적절한 측방 거리만큼 분리시키는 데 사용된다.
영역(250N), 예를 들어, NMOS 영역에 있는 에피택셜 소스/드레인 영역(292)은 영역(250P), 예를 들어, PMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역(292)이 제1 리세스(286) 내에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역(292)은, n-형 NSFET에 적절한 것과 같은, 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제2 반도체 층(254A 내지 254C)이 실리콘인 경우, 에피택셜 소스/드레인 영역(292)은, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 제2 반도체 층(254A 내지 254C)에 인장 변형을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(292)은 다층 스택(256)의 각자의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
영역(250P), 예를 들어, PMOS 영역에 있는 에피택셜 소스/드레인 영역(292)은 영역(250N), 예를 들어, NMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역(292)이 제1 리세스(286) 내에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역(292)은, p-형 NSFET에 적절한 것과 같은, 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제2 반도체 층(254A 내지 254C)이 실리콘 게르마늄인 경우, 에피택셜 소스/드레인 영역(292)은, 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 제2 반도체 층(254A 내지 254C)에 압축 변형을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(292)은 또한 다층 스택(256)의 각자의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(84)은, 저농도로 도핑된 소스/드레인 영역을 형성하기 위한 이전에 논의된 프로세스와 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입될 수 있고, 이어서 어닐링이 뒤따를 수 있다. 소스/드레인 영역은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-형 불순물 및/또는 p-형 불순물은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(292)은 성장 동안 인시츄 도핑될 수 있다.
영역(250N) 및 영역(250P)에 에피택셜 소스/드레인 영역(292)을 형성하는 데 사용되는 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(292)의 상부 표면은 나노구조체(255)의 측벽을 넘어 측방으로 바깥쪽으로 확장되는 패싯을 갖는다. 일부 실시예에서, 이러한 패싯은 도 28a에 의해 예시된 바와 같이 동일한 NSFET의 인접한 에피택셜 소스/드레인 영역(292)이 병합되게 한다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역(292)은 도 28d에 의해 예시된 바와 같이 에피택시 프로세스가 완료된 후 분리된 채로 유지된다. 도 28a 및 도 28d에 예시된 실시예에서, 제1 스페이서(281)는 STI 영역(258)보다 위로 연장되는 나노구조체(255) 및 기판(250)의 측벽의 부분을 덮도록 형성될 수 있음으로써 에피택셜 성장을 차단할 수 있다. 일부 실시예에서, 제1 스페이서(281)를 형성하는 데 사용되는 스페이서 에칭은 에피택셜적으로 성장된 영역이 STI 영역(258)의 표면까지 연장될 수 있게 하기 위해 스페이서 재료를 제거하도록 조정될 수 있다.
도 29a 내지 도 29c에서, 제1 층간 유전체(ILD)(296)는 도 22a, 도 28b, 및 도 28c에, 제각기, 예시된 구조(도 23a 내지 도 28d의 프로세스는, 더미 게이트(272) 및 더미 게이트(272)에 의해 보호되는 다층 스택(256)을 예시하는, 도 22a에 예시된 단면을 변경하지 않음) 위에 퇴적된다. 제1 ILD(296)는 유전체 재료로 형성될 수 있고, CVD, PECVD(plasma-enhanced CVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소 도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 콘택트 에칭 스톱 층(CESL)(294)은 제1 ILD(296)와 에피택셜 소스/드레인 영역(292), 마스크(274), 및 제1 스페이서(281) 사이에 배치된다. CESL(294)은 위에 놓인 제1 ILD(296)의 재료와 상이한 에칭 레이트를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 재료를 포함할 수 있다.
도 30a 내지 도 30c에서, 제1 ILD(296)의 상면을 더미 게이트(272) 또는 마스크(274)의 상면과 동일한 높이로 레벨링하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트(272) 상의 마스크(274), 및 마스크(274)의 측벽을 따라 있는 제1 스페이서(281)의 부분을 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트(272)의 상면, 제1 스페이서(281)의 상면, 및 제1 ILD(296)의 상면은 동일한 높이에 있다. 그에 따라, 더미 게이트(272)의 상면은 제1 ILD(296)를 통해 노출된다. 일부 실시예에서, 마스크(274)는 유지될 수 있으며, 이 경우에 평탄화 프로세스는 제1 ILD(296)의 상면을 마스크(274)의 상면 및 제1 스페이서(281)의 상면과 동일한 높이로 레벨링한다.
도 31a 내지 도 31c에서, 제2 리세스(298)가 형성되도록, 더미 게이트(272) 및 마스크(274)(존재하는 경우)가 에칭 단계(들)에서 제거된다. 제2 리세스(298) 내의 더미 유전체 층(260)의 부분이 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(272)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(296) 또는 제1 스페이서(281)보다 빠른 레이트로 더미 게이트(272)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 제2 리세스(298)는, 후속하여 완성된 NSFET에서 채널 영역으로서 작용하는, 다층 스택(256)의 부분을 노출시키고 그리고/또는 그 위에 놓인다. 채널 영역으로서 작용하는 다층 스택(256)의 부분은 에피택셜 소스/드레인 영역(292)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 게이트(272)가 에칭될 때 더미 유전체 층(260)이 에칭 스톱 층으로서 사용될 수 있다. 더미 게이트(272)의 제거 후 더미 유전체 층(260)이 이어서 제거될 수 있다.
도 31d 및 도 31e는, 도 19b를 참조하여 위에서 논의된 바와 같이, 나노구조체(255)를 형성한 후 STI 영역(258)을 형성하기 전에, 또는 도 20b를 참조하여 위에서 논의된 바와 같이, STI 영역(258)을 형성한 후 수행되는 것이 아니라, 더미 게이트 스택을 제거한 후 나노구조체(255)를 시닝하기 위해 시닝 프로세스가 수행되는 일 실시예를 예시한다. 도 31d 및 도 31e에 예시된 실시예에서, 영역(250N)에 있는 나노구조체(255)는 영역(250P)에 있는 나노구조체(255)를 시닝하는 데 사용되는 에천트에 노출될 수 있고, 영역(250P)에 있는 나노구조체(255)는 영역(250N)에 있는 나노구조체(255)를 시닝하는 데 사용되는 에천트에 노출될 수 있다.
도 31d 및 도 31e에 예시된 실시예에서, 영역(250N) 및 영역(250P) 둘 모두에 있는 나노구조체(255)는 도 19b와 관련하여 위에서 설명된 것과 동일하거나 유사한 프로세스에서 제1 에칭 화학물 및 제2 에칭 화학물에 노출된다. 제1 에칭 프로세스 후에, 영역(250N) 및 영역(250P)에 있는 제2 반도체 층(254A 내지 254C)은 도 19b와 관련하여 위에서 논의된 제2 반도체 층(254A 내지 254C)과 동일한 치수를 가질 수 있다. 제2 에칭 프로세스 후에, 영역(250N) 및 영역(250P)에 있는 제1 반도체 층(252A 내지 252C)은 도 19b와 관련하여 위에서 논의된 제1 반도체 층(252A 내지 252C)과 동일한 치수를 가질 수 있다.
도 31e에 예시된 바와 같이, 나노구조체(255)의 시닝은 제2 스페이서들(83) 사이의 제2 반도체 층(254C)의 상면의 노출된 부분을 리세싱할 수 있다. 도 31e에서, 리세스는 제2 반도체 층(254C)의 상단 부분에 형성된다. 리세스의 깊이는 제2 스페이서들(283) 사이의 지점에서 가장 클 수 있다. 리세스의 깊이는 제2 스페이서(283)에 가까워질수록 얕아질 수 있다. 제2 반도체 층(254C)은 영역(250N) 및 영역(250P) 둘 모두에 있는 제2 반도체 층(254C)의 최상면보다 아래로 약 5 nm 내지 약 40 nm, 약 5 nm 내지 약 15 nm, 또는 약 8 nm 내지 약 12 nm의 깊이 D4까지 리세싱될 수 있다.
구배 게르마늄 농도를 갖는 제1 반도체 층(252A 내지 252C)을 형성하고 게르마늄 농도가 증가함에 따라 더 높은 에칭 레이트를 갖는 에칭 프로세스를 사용하여 제1 반도체 층(252A 내지 252C)을 시닝하는 것은 제1 반도체 층(252A 내지 252C)이 더 직사각형인 프로파일을 갖는 것을 결과하고, 제1 반도체 층(252A 내지 252C)을 에칭하는 데 사용되는 프로세스의 제어를 개선시킨다. NSFET에 제1 반도체 층(252A 내지 252C)을 포함시키는 것은 더 나은 게이트 제어, 감소된 나노구조체 폭 변동, 및 감소된 DIBL을 결과한다.
도 32a 내지 도 32d는 더미 게이트 스택을 제거한 후 핀(55)이 시닝되지 않는 일 실시예를 예시한다. 도 32a 내지 도 32d에서, 제1 반도체 층(252A 내지 252C)이 영역(250N)으로부터 제거되고 제2 반도체 층(254A 내지 254C)이 영역(250P)으로부터 제거되어, 제2 리세스(98)를 연장시킨다. 제1 반도체 층(252A 내지 252C)을 영역(250N)으로부터 제거하면서, 포토레지스트와 같은 마스크가 영역(250P) 위에 형성될 수 있다. 마스크가 이어서 제거될 수 있다. 후속하여, 제2 반도체 층(254A 내지 254C)을 영역(250P)으로부터 제거하면서, 포토레지스트와 같은 마스크가 영역(250N) 위에 형성될 수 있다. 마스크가 이어서 제거될 수 있다.
다층 스택(256)의 층은 습식 에칭 등과 같은 등방성 에칭 프로세스에 의해 제거될 수 있다. 제1 반도체 층(252A 내지 252C)을 제거하는 데 사용되는 에천트는 제2 반도체 층(254A 내지 254C)의 재료에 대해 선택적일 수 있는 반면, 제2 반도체 층(254A 내지 524C)을 에칭하는 데 사용되는 에천트는 제1 반도체 층(252A 내지 252C)의 재료에 대해 선택적일 수 있다. 제1 반도체 층(252A 내지 252C)이 제1 반도체 재료(예를 들어, SiGe 등)를 포함하고 제2 반도체 층(254A 내지 254C)이 제2 반도체 재료(예를 들어, Si, SiC 등)를 포함하는 일 실시예에서, 수산화 테트라메틸암모늄(TMAH), 수산화 암모늄(NH4OH) 등은 영역(250N)에 있는 다층 스택(256)의 층을 제거하는 데 사용될 수 있고, 희석된 수산화 암모늄-과산화수소 혼합물(APM), 황산-과산화수소 혼합물(SPM) 등은 영역(250P)에 있는 다층 스택(256)의 층을 제거하는 데 사용될 수 있다. 수소 가스(H2) 등으로 형성된 플라스마와 같은 플라스마는 제1 반도체 층(252A 내지 252C)을 제거하는 데 사용될 수 있다. 플루오르화 수소산(HF)과 과산화수소(H2O2)을 포함하는 용액, 플루오르화 수소산, 질산(HNO3), 및 물(H2O)을 포함하는 용액 등이 제2 반도체 층(254A 내지 254C)을 제거하는 데 사용될 수 있다.
도 33a 내지 도 33d에서, 대체 게이트를 위한 게이트 유전체 층(300) 및 게이트 전극(302)이 형성된다. 도 33e는 도 33a의 영역(301)의 상세도를 예시하고, 도 33f는 도 33b의 영역(303)의 상세도를 예시한다. 도 33a 및 도 33b에 예시된 영역(250N)에서, 게이트 유전체 층(300)은 제2 리세스(298) 내에 컨포멀하게, 예컨대, STI 영역(258)의 상면 상에, 기판(250)의 상면 상에, 그리고 제2 반도체 층(254A 내지 254C)의 상면, 측벽, 및 하면 상에 퇴적된다. 도 33c 및 도 33d에 예시된 영역(250P)에서, 게이트 유전체 층(300)은 제2 리세스(298) 내에 컨포멀하게, 예컨대, STI 영역(258)의 상면 상에 그리고 제1 반도체 층(252A 내지 252C)의 상면, 측벽, 및 하면 상에 퇴적된다.
일부 실시예에 따르면, 게이트 유전체 층(300)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층을 포함한다. 일부 실시예에서, 게이트 유전체 층(300)은 하이-k 유전체 재료를 포함하고, 이러한 실시예에서, 게이트 유전체 층(300)은 약 7.0 초과의 k 값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납의 실리케이트, 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(300)의 형성 방법은 분자 빔 퇴적(MBD), ALD, PECVD 등을 포함할 수 있다. 더미 유전체 층(260)의 부분이 제2 리세스(298) 내에 남아 있는 실시예에서, 게이트 유전체 층(300)은 더미 유전체 층(260)의 재료(예를 들어, SiO2)를 포함한다.
게이트 전극(302)은, 제각기, 게이트 유전체 층(300) 위에 퇴적되고, 제2 리세스(298)의 남아 있는 부분을 충전한다. 게이트 전극(302)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다중층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 비록 단일 층 게이트 전극(302)이 도 33a 내지 도 33d에 예시되어 있지만, 게이트 전극(302)은, 도 33e 및 도 33f에 예시된 바와 같이, 임의의 개수의 라이너 층(302A), 임의의 개수의 일함수 튜닝 층(302B), 및 충전 재료(302C)를 포함할 수 있다. 제2 리세스(298)의 충전 후에, 게이트 유전체 층(300) 및 게이트 전극(302)의 재료의 잉여 부분을 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있으며, 이 잉여 부분은 제1 ILD(296)의 상면 위에 있다. 게이트 전극(302)의 재료 및 게이트 유전체 층(300)의 남아 있는 부분은 따라서 결과적인 NSFET의 대체 게이트를 형성한다. 게이트 전극(302) 및 게이트 유전체 층(300)은 집합적으로 "게이트 스택"이라고 지칭될 수 있다. 게이트 및 게이트 스택은 나노구조체(255)의 채널 영역(268)의 측벽을 따라 연장될 수 있다.
각각의 영역에서의 게이트 유전체 층(300)이 동일한 재료로 형성되도록 영역(250N) 및 영역(250P)에서의 게이트 유전체 층(300)의 형성이 동시에 일어날 수 있으며, 각각의 영역에서의 게이트 전극(302)이 동일한 재료로 형성되도록 게이트 전극(302)의 형성이 동시에 일어날 수 있다. 일부 실시예에서, 게이트 유전체 층(300)이 상이한 재료일 수 있도록, 각각의 영역에서의 게이트 유전체 층(300)이 별개의 프로세스에 의해 형성될 수 있고, 그리고/또는 게이트 전극(302)이 상이한 재료일 수 있도록, 각각의 영역에서의 게이트 전극(302)이 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 34a 및 도 34b에서, 제2 ILD(306)는 제1 ILD(296) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(306)는 FCVD에 의해 형성되는 유동성 막이다. 일부 실시예에서, 제2 ILD(306)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 제2 ILD(306)의 형성 전에, 리세스가 제1 스페이서(281)의 대향하는 부분 사이에서 게이트 스택 바로 위에 형성되도록, 게이트 스택(게이트 유전체 층(300) 및 대응하는 위에 놓인 게이트 전극(302)을 포함함)이 리세싱된다. 실리콘 질화물, 실리콘 산질화물 등과 같은, 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(304)가 리세스 내에 충전되고, 이어서 제1 ILD(296) 위에 연장되는 유전체 재료의 잉여 부분을 제거하기 위해 평탄화 프로세스가 뒤따른다. 후속하여 형성된 게이트 콘택트(예컨대, 도 35a 및 도 35b와 관련하여 아래에서 논의되는, 게이트 콘택트(312))는 리세싱된 게이트 전극(302)의 상면과 접촉하도록 게이트 마스크(304)를 관통한다.
도 35a 및 도 35b에서, 게이트 콘택트(312) 및 소스/드레인 콘택트(314)는 제2 ILD(306) 및 제1 ILD(296)를 관통하여 형성된다. 소스/드레인 콘택트(314)를 위한 개구부는 제1 ILD(296) 및 제2 ILD(306)를 관통하여 형성되고, 게이트 콘택트(312)를 위한 개구부는 제2 ILD(306) 및 게이트 마스크(304)를 관통하여 형성된다. 개구부는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 장벽 층, 접착 층 등과 같은, 라이너, 및 전도성 재료가 개구부 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(306)의 표면으로부터 잉여 재료를 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 남아 있는 라이너 및 전도성 재료는 개구부 내에 소스/드레인 콘택트(314) 및 게이트 콘택트(312)를 형성한다. 에피택셜 소스/드레인 영역(292)과 소스/드레인 콘택트(314) 사이의 계면에 실리사이드를 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 소스/드레인 콘택트(314)는 에피택셜 소스/드레인 영역(292)에 물리적으로 및 전기적으로 결합되고, 게이트 콘택트(312)는 게이트 전극(302)에 물리적으로 및 전기적으로 결합된다. 소스/드레인 콘택트(314) 및 게이트 콘택트(312)가 상이한 프로세스에서 형성될 수 있거나, 또는 동일한 프로세스에서 형성될 수 있다. 비록 동일한 단면으로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택트(314) 및 게이트 콘택트(312) 각각이 상이한 단면으로 형성될 수 있고, 이는 콘택트의 단락을 피할 수 있음이 이해되어야 한다.
도 35c 및 도 35d는 나노구조체(255)가 다양한 스테이지에서 시닝되는 실시예에서 도 35a 및 도 35b의 구조를 예시한다. 도 35c는 STI 영역(258)을 형성하기 전에 나노구조체(255)가 시닝되는 도 19b의 실시예를 예시한다. STI 영역(258)의 상면보다 위에 형성된 영역(250N)에 있는 나노구조체(255)의 부분(예를 들어, 제2 반도체 층(254A 내지 254C)으로 형성된 나노구조체(255)의 부분) 및 STI 영역(258)의 상면보다 아래에 형성된 나노구조체(255)의 부분(예를 들어, 기판(250)으로 형성된 나노구조체(255)의 부분)은 기판(250)의 주 표면에 대해 동일한 각도로 경사진 측벽을 가질 수 있다. STI 영역(258)의 상면보다 위 및 아래에 형성되는 영역(250P)에 있는 나노구조체(255)의 부분은 기판(250)의 주 표면에 대해 상이한 각도로 경사진 측벽을 가질 수 있다. 예를 들어, 도 35c에 예시된 바와 같이, 제1 반도체 층(252A 내지 252C)으로 형성된 STI 영역(258)의 상면 위의 영역(250P)에 있는 나노구조체(255)의 부분의 측벽은 기판(250)으로 형성된 STI 영역(258)의 상면 아래의 영역(250P)에 있는 나노구조체(255)의 부분의 측벽보다 더 수직일 수 있다.
도 35d는, STI 영역(258)을 형성한 후 또는 더미 게이트 스택을 제거한 후 나노구조체(255)가 시닝되는, 도 20b 또는 도 31d 및 도 31e의 실시예를 예시한다. STI 영역(258)의 상면보다 위 및 아래에 형성되는 영역(250N)에 있는 나노구조체(255)의 부분은 기판(250)의 주 표면에 대해 상이한 각도로 경사진 측벽을 가질 수 있다. 예를 들어, 기판(250)으로 형성된 STI 영역(258)의 상면보다 아래에 형성된 영역(250N)에 있는 나노구조체(255)의 부분의 측벽은 제2 반도체 층(254A 내지 254C)으로 형성된 STI 영역(258)의 상면보다 위에 형성된 영역(250N)에 있는 나노구조체(255)의 부분의 측벽보다 더 수직일 수 있다.
STI 영역(258)의 상면보다 위 및 아래에 형성되는 영역(250P)에 있는 나노구조체(255)의 부분은 기판(250)의 주 표면에 대해 상이한 각도로 경사지고 폭의 단계적 차이를 갖는 측벽을 가질 수 있다. 예를 들어, 도 35d에 예시된 바와 같이, STI 영역(258)의 상면보다 위에 형성된 영역(250P)에 있는 나노구조체(255)의 부분(예를 들어, 제1 반도체 층(252A 내지 252C)으로 형성된 나노구조체(255)의 부분)의 측벽은 STI 영역(258)의 상면보다 아래에 형성된 영역(250P)에 있는 나노구조체(255)의 부분(예를 들어, 기판(250)으로 형성된 나노구조체(255)의 부분)의 측벽보다 더 수직일 수 있다. 더욱이, STI 영역(258)의 상면보다 아래에 형성된 나노구조체(255)의 부분의 폭과 STI 영역(258)의 상면보다 위에 형성된 나노구조체(255)의 부분의 폭 사이에 단계적 차이가 있을 수 있고, STI 영역(258)의 상면보다 아래에 형성된 나노구조체(255)의 부분은 STI 영역(258)의 상면보다 위에 형성된 나노구조체(255)의 부분의 폭보다 큰 폭을 갖는다.
위에서 논의된 바와 같이, 구배 게르마늄 농도를 갖는 제1 반도체 층(252A 내지 252C)을 형성하고 게르마늄 농도가 증가함에 따라 더 높은 에칭 레이트를 갖는 에칭 프로세스를 사용하여 제1 반도체 층(252A 내지 252C)을 시닝하는 것은 제1 반도체 층(252A 내지 252C)이 더 직사각형인 프로파일을 갖는 것을 결과하고, 영역(250N) 및 영역(250P)에 있는 나노구조체(255)를 에칭하는 데 사용되는 프로세스의 제어를 개선시킨다. 제1 반도체 층(252A 내지 252C)은 이어서 영역(250P)에 있는 채널 영역으로서 사용된다. NSFET에 제1 반도체 층(252A 내지 252C)으로부터 형성된 채널 영역을 포함시키는 것은 더 나은 게이트 제어, 감소된 나노구조체 폭 변동, 및 감소된 DIBL을 결과한다.
일 실시예에 따르면, 방법은 반도체 기판 위에 반도체 핀을 형성하는 단계 - 반도체 핀은 게르마늄을 포함하고, 반도체 핀의 제1 부분의 게르마늄 농도는 반도체 핀의 제2 부분의 게르마늄 농도보다 크며, 제1 부분과 반도체 기판의 주 표면 사이의 제1 거리는 제2 부분과 반도체 기판의 주 표면 사이의 제2 거리보다 작음 - ; 및 반도체 핀을 트리밍하는 단계 - 반도체 핀의 제1 부분은 반도체 핀의 제2 부분보다 큰 레이트로 트리밍됨 - 를 포함한다. 일 실시예에서, 반도체 핀을 트리밍하기 전의 반도체 핀의 측벽과 반도체 기판의 주 표면 사이의 제1 각도는 반도체 핀을 트리밍한 후의 반도체 핀의 측벽과 반도체 기판의 주 표면 사이의 제2 각도와 상이하다. 일 실시예에서, 반도체 핀의 제2 부분의 트리밍 레이트에 대한 반도체 핀의 제1 부분의 트리밍 레이트의 비는 1 내지 3이다. 일 실시예에서, 반도체 핀을 트리밍하는 단계는 반도체 핀을 산화제에 노출시키는 단계를 포함한다. 일 실시예에서, 반도체 핀을 트리밍하는 단계는 반도체 핀을 산화제에 노출시키고, 이어서 반도체 핀을 주기적 프로세스에서 알카라인 또는 산에 노출시키는 단계를 포함한다. 일 실시예에서, 이 방법은 반도체 핀의 적어도 일 부분을 둘러싸는 얕은 트렌치 격리 영역을 형성하는 단계를 더 포함하고, 반도체 핀은 얕은 트렌치 격리 영역을 형성한 후에 트리밍된다. 일 실시예에서, 이 방법은 반도체 핀의 적어도 일 부분을 둘러싸는 얕은 트렌치 격리 영역을 형성하는 단계를 더 포함하고, 반도체 핀은 얕은 트렌치 격리 영역을 형성하기 전에 트리밍된다. 일 실시예에서, 이 방법은 반도체 핀 위에 더미 게이트를 형성하는 단계; 및 반도체 핀을 노출시키기 위해 더미 게이트를 제거하는 단계 - 반도체 핀은 더미 게이트를 제거한 후에 트리밍됨 - 를 더 포함한다.
다른 실시예에 따르면, 반도체 디바이스는 반도체 기판; 반도체 기판 위의 제1 반도체 핀 - 제1 반도체 핀은 실리콘 게르마늄을 포함하고, 제1 반도체 핀의 게르마늄 농도는 반도체 기판으로부터의 거리가 증가함에 따라 감소함 - ; 반도체 기판 위의 제2 반도체 핀 - 제2 반도체 핀은 실리콘을 포함하고, 제1 반도체 핀의 측벽과 반도체 기판의 주 표면 사이의 제1 각도는 제2 반도체 핀의 측벽과 반도체 기판의 주 표면 사이의 제2 각도보다 수직에 가까움 - ; 제1 반도체 핀 위의 게이트 스택; 및 게이트 스택에 인접한 제1 반도체 핀 내에 적어도 부분적으로 있는 소스/드레인 영역을 포함한다. 일 실시예에서, 제1 각도는 85˚ 내지 95˚이다. 일 실시예에서, 제2 각도는 70˚ 내지 85˚ 또는 95˚ 내지 120˚이다. 일 실시예에서, 반도체 핀의 제2 부분 내의 게르마늄의 원자 퍼센티지에 대한 제1 반도체 핀의 제1 부분 내의 게르마늄의 원자 퍼센티지의 비는 1:2 내지 1:8이다. 일 실시예에서, 제1 부분은 제1 폭을 갖고, 제2 부분은 제2 폭을 가지며, 제2 폭은 제1 폭보다 1 nm 미만만큼 더 크다. 일 실시예에서, 반도체 디바이스는 제1 반도체 핀의 일 부분을 둘러싸는 얕은 트렌치 격리 영역을 더 포함하고, 얕은 트렌치 격리 영역 위로 연장되는 제1 반도체 핀의 일 부분의 최하단 폭에 대한 얕은 트렌치 격리 영역 위로 연장되는 제1 반도체 핀의 일 부분의 최상단 폭의 비는 0.8 내지 1.2이다. 일 실시예에서, 반도체 디바이스는 제1 반도체 핀의 일 부분을 둘러싸는 얕은 트렌치 격리 영역을 더 포함하고, 제1 반도체 핀은 얕은 트렌치 격리 영역의 상면에서 폭에 있어서 단차 변화를 갖는다. 일 실시예에서, 제1 반도체 핀은 얕은 트렌치 격리 영역의 상면 위의 제1 직선형 측벽 및 얕은 트렌치 격리 영역의 상면 아래의 제2 직선형 측벽을 포함하고, 제1 직선형 측벽과 반도체 기판의 주 표면 사이의 제3 각도는 제2 직선형 측벽과 반도체 기판의 주 표면 사이의 제4 각도보다 수직에 가깝다.
또 다른 실시예에 따르면, 반도체 디바이스는 반도체 기판 위의 제1 채널 영역 - 제1 채널 영역은 실리콘 게르마늄을 포함하고, 제1 채널 영역은 제1 폭을 가짐 - ; 제1 채널 영역 위의 제2 채널 영역 - 제2 채널 영역은 실리콘 게르마늄을 포함하고, 제2 채널 영역은 제1 채널 영역보다 낮은 게르마늄 농도를 가지며, 제2 채널 영역은 제2 폭을 가짐 - ; 반도체 기판 위의 제3 채널 영역 - 제3 채널 영역은 실리콘을 포함하고, 제3 채널 영역은 제3 폭을 가짐 - ; 제3 채널 영역 위의 제4 채널 영역 - 제4 채널 영역은 실리콘을 포함하고, 제4 채널 영역은 제4 폭을 가지며, 제1 폭과 제2 폭 사이의 차이는 제3 폭과 제4 폭 사이의 차이보다 작음 - ; 및 제1 채널 영역 및 제2 채널 영역을 둘러싸는 게이트 스택을 포함한다. 일 실시예에서, 제1 채널 영역은 반도체 기판으로부터의 거리가 증가함에 따라 감소하는 구배 게르마늄 농도를 갖고, 제2 채널 영역은 반도체 기판으로부터의 거리가 증가함에 따라 감소하는 구배 게르마늄 농도를 갖는다. 일 실시예에서, 제1 폭에 대한 제2 폭의 비는 0.9 내지 1.1이다. 일 실시예에서, 제3 폭에 대한 제4 폭의 비는 0.64 내지 1.0이다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하는 것 및/또는 동일한 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 방법으로서,
반도체 기판 위에 반도체 핀을 형성하는 단계 - 상기 반도체 핀은 게르마늄을 포함하고, 상기 반도체 핀의 제1 부분의 게르마늄 농도는 상기 반도체 핀의 제2 부분의 게르마늄 농도보다 크며, 상기 제1 부분과 상기 반도체 기판의 주 표면(major surface) 사이의 제1 거리는 상기 제2 부분과 상기 반도체 기판의 주 표면 사이의 제2 거리보다 작음 - ; 및
상기 반도체 핀을 트리밍(trimming)하는 단계 - 상기 반도체 핀의 제1 부분은 상기 반도체 핀의 제2 부분보다 큰 레이트(rate)로 트리밍됨 -
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 반도체 핀을 트리밍하기 전의 상기 반도체 핀의 측벽과 상기 반도체 기판의 주 표면 사이의 제1 각도는, 상기 반도체 핀을 트리밍한 후의 상기 반도체 핀의 측벽과 상기 반도체 기판의 주 표면 사이의 제2 각도와 상이한 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 반도체 핀의 제2 부분의 트리밍 레이트에 대한 상기 반도체 핀의 제1 부분의 트리밍 레이트의 비는 1 내지 3인 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 반도체 핀을 트리밍하는 단계는, 상기 반도체 핀을 산화제에 노출시키는 단계를 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 반도체 핀을 트리밍하는 단계는, 상기 반도체 핀을 산화제에 노출시키고, 이어서 상기 반도체 핀을 주기적 프로세스(cyclical process)에서 알카라인(alkaline) 또는 산(acid)에 노출시키는 단계를 포함하는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 반도체 핀의 적어도 일 부분을 둘러싸는 얕은 트렌치 격리 영역을 형성하는 단계 - 상기 반도체 핀은 상기 얕은 트렌치 격리 영역을 형성한 후에 트리밍됨 - 를 더 포함하는, 방법.
실시예 7. 실시예 1에 있어서, 상기 반도체 핀의 적어도 일 부분을 둘러싸는 얕은 트렌치 격리 영역을 형성하는 단계 - 상기 반도체 핀은 상기 얕은 트렌치 격리 영역을 형성하기 전에 트리밍됨 - 를 더 포함하는, 방법.
실시예 8. 실시예 1에 있어서,
상기 반도체 핀 위에 더미 게이트를 형성하는 단계; 및
상기 반도체 핀을 노출시키기 위해 상기 더미 게이트를 제거하는 단계 - 상기 반도체 핀은 상기 더미 게이트를 제거한 후에 트리밍됨 -
를 더 포함하는, 방법.
실시예 9. 반도체 디바이스로서,
반도체 기판;
상기 반도체 기판 위의 제1 반도체 핀 - 상기 제1 반도체 핀은 실리콘 게르마늄을 포함하고, 상기 제1 반도체 핀의 게르마늄 농도는 상기 반도체 기판으로부터의 거리가 증가함에 따라 감소함 - ;
상기 반도체 기판 위의 제2 반도체 핀 - 상기 제2 반도체 핀은 실리콘을 포함하고, 상기 제1 반도체 핀의 측벽과 상기 반도체 기판의 주 표면 사이의 제1 각도는, 상기 제2 반도체 핀의 측벽과 상기 반도체 기판의 주 표면 사이의 제2 각도보다 수직에 가까움 - ;
상기 제1 반도체 핀 위의 게이트 스택; 및
상기 게이트 스택에 인접한 상기 제1 반도체 핀 내에 적어도 부분적으로 있는 소스/드레인 영역
을 포함하는, 반도체 디바이스.
실시예 10. 실시예 9에 있어서, 상기 제1 각도는 85˚ 내지 95˚인 것인, 반도체 디바이스.
실시예 11. 실시예 10에 있어서, 상기 제2 각도는 70˚ 내지 85˚ 또는 95˚ 내지 120˚인 것인, 반도체 디바이스.
실시예 12. 실시예 9에 있어서, 상기 반도체 핀의 제2 부분 내의 게르마늄의 원자 퍼센티지에 대한 상기 제1 반도체 핀의 제1 부분 내의 게르마늄의 원자 퍼센티지의 비는 1:2 내지 1:8인 것인, 반도체 디바이스.
실시예 13. 실시예 12에 있어서, 상기 제1 부분은 제1 폭을 갖고, 상기 제2 부분은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 1 nm 미만만큼 더 큰 것인, 반도체 디바이스.
실시예 14. 실시예 9에 있어서, 상기 제1 반도체 핀의 일 부분을 둘러싸는 얕은 트렌치 격리 영역을 더 포함하고, 상기 얕은 트렌치 격리 영역 위로 연장되는 상기 제1 반도체 핀의 일 부분의 최하단 폭에 대한 상기 얕은 트렌치 격리 영역 위로 연장되는 상기 제1 반도체 핀의 일 부분의 최상단 폭의 비는 0.8 내지 1.2인 것인, 반도체 디바이스.
실시예 15. 실시예 9에 있어서, 상기 제1 반도체 핀의 일 부분을 둘러싸는 얕은 트렌치 격리 영역을 더 포함하고, 상기 제1 반도체 핀은 상기 얕은 트렌치 격리 영역의 상면에서 폭에 있어서 단차 변화(step change)를 갖는 것인, 반도체 디바이스.
실시예 16. 실시예 15에 있어서, 상기 제1 반도체 핀은, 상기 얕은 트렌치 격리 영역의 상면 위의 제1 직선형 측벽(straight sidewall)들 및 상기 얕은 트렌치 격리 영역의 상면 아래의 제2 직선형 측벽들을 포함하고, 상기 제1 직선형 측벽들과 상기 반도체 기판의 주 표면 사이의 제3 각도는, 상기 제2 직선형 측벽들과 상기 반도체 기판의 주 표면 사이의 제4 각도보다 수직에 가까운 것인, 반도체 디바이스.
실시예 17. 반도체 디바이스로서,
반도체 기판 위의 제1 채널 영역 - 상기 제1 채널 영역은 실리콘 게르마늄을 포함하고, 상기 제1 채널 영역은 제1 폭을 가짐 - ;
상기 제1 채널 영역 위의 제2 채널 영역 - 상기 제2 채널 영역은 실리콘 게르마늄을 포함하고, 상기 제2 채널 영역은 상기 제1 채널 영역보다 낮은 게르마늄 농도를 가지며, 상기 제2 채널 영역은 제2 폭을 가짐 - ;
상기 반도체 기판 위의 제3 채널 영역 - 상기 제3 채널 영역은 실리콘을 포함하고, 상기 제3 채널 영역은 제3 폭을 가짐 - ;
상기 제3 채널 영역 위의 제4 채널 영역 - 상기 제4 채널 영역은 실리콘을 포함하고, 상기 제4 채널 영역은 제4 폭을 가지며, 상기 제1 폭과 상기 제2 폭 사이의 차이는, 상기 제3 폭과 상기 제4 폭 사이의 차이보다 작음 - ; 및
상기 제1 채널 영역 및 상기 제2 채널 영역을 둘러싸는 게이트 스택
을 포함하는, 반도체 디바이스.
실시예 18. 실시예 17에 있어서, 상기 제1 채널 영역은 상기 반도체 기판으로부터의 거리가 증가함에 따라 감소하는 구배 게르마늄 농도(gradient germanium concentration)를 갖고, 상기 제2 채널 영역은 상기 반도체 기판으로부터의 거리가 증가함에 따라 감소하는 구배 게르마늄 농도를 갖는 것인, 반도체 디바이스.
실시예 19. 실시예 17에 있어서, 상기 제1 폭에 대한 상기 제2 폭의 비는 0.9 내지 1.1인 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서, 상기 제3 폭에 대한 상기 제4 폭의 비는 0.64 내지 1.0인 것인, 반도체 디바이스.

Claims (10)

  1. 방법으로서,
    반도체 기판 위에 반도체 핀을 형성하는 단계 - 상기 반도체 핀은 게르마늄을 포함하고, 상기 반도체 핀의 제1 부분의 게르마늄 농도는 상기 반도체 핀의 제2 부분의 게르마늄 농도보다 크며, 상기 제1 부분과 상기 반도체 기판의 주 표면(major surface) 사이의 제1 거리는 상기 제2 부분과 상기 반도체 기판의 주 표면 사이의 제2 거리보다 작음 - ; 및
    상기 반도체 핀을 트리밍(trimming)하는 단계 - 상기 반도체 핀의 제1 부분은 상기 반도체 핀의 제2 부분보다 큰 레이트(rate)로 트리밍됨 -
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 반도체 핀을 트리밍하기 전의 상기 반도체 핀의 측벽과 상기 반도체 기판의 주 표면 사이의 제1 각도는, 상기 반도체 핀을 트리밍한 후의 상기 반도체 핀의 측벽과 상기 반도체 기판의 주 표면 사이의 제2 각도와 상이한 것인, 방법.
  3. 제1항에 있어서, 상기 반도체 핀의 제2 부분의 트리밍 레이트에 대한 상기 반도체 핀의 제1 부분의 트리밍 레이트의 비는 1 내지 3인 것인, 방법.
  4. 제1항에 있어서, 상기 반도체 핀을 트리밍하는 단계는, 상기 반도체 핀을 산화제에 노출시키는 단계를 포함하는 것인, 방법.
  5. 제1항에 있어서, 상기 반도체 핀을 트리밍하는 단계는, 상기 반도체 핀을 산화제에 노출시키고, 이어서 상기 반도체 핀을 주기적 프로세스(cyclical process)에서 알카라인(alkaline) 또는 산(acid)에 노출시키는 단계를 포함하는 것인, 방법.
  6. 제1항에 있어서, 상기 반도체 핀의 적어도 일 부분을 둘러싸는 얕은 트렌치 격리 영역(shallow trench isolation region)을 형성하는 단계 - 상기 반도체 핀은 상기 얕은 트렌치 격리 영역을 형성한 후에 트리밍됨 - 를 더 포함하는, 방법.
  7. 제1항에 있어서, 상기 반도체 핀의 적어도 일 부분을 둘러싸는 얕은 트렌치 격리 영역을 형성하는 단계 - 상기 반도체 핀은 상기 얕은 트렌치 격리 영역을 형성하기 전에 트리밍됨 - 를 더 포함하는, 방법.
  8. 제1항에 있어서,
    상기 반도체 핀 위에 더미 게이트를 형성하는 단계; 및
    상기 반도체 핀을 노출시키기 위해 상기 더미 게이트를 제거하는 단계 - 상기 반도체 핀은 상기 더미 게이트를 제거한 후에 트리밍됨 -
    를 더 포함하는, 방법.
  9. 반도체 디바이스로서,
    반도체 기판;
    상기 반도체 기판 위의 제1 반도체 핀 - 상기 제1 반도체 핀은 실리콘 게르마늄을 포함하고, 상기 제1 반도체 핀의 게르마늄 농도는 상기 반도체 기판으로부터의 거리가 증가함에 따라 감소함 - ;
    상기 반도체 기판 위의 제2 반도체 핀 - 상기 제2 반도체 핀은 실리콘을 포함하고, 상기 제1 반도체 핀의 측벽과 상기 반도체 기판의 주 표면 사이의 제1 각도는, 상기 제2 반도체 핀의 측벽과 상기 반도체 기판의 주 표면 사이의 제2 각도보다 수직에 가까움 - ;
    상기 제1 반도체 핀 위의 게이트 스택; 및
    상기 게이트 스택에 인접한 상기 제1 반도체 핀 내에 적어도 부분적으로 있는 소스/드레인 영역
    을 포함하는, 반도체 디바이스.
  10. 반도체 디바이스로서,
    반도체 기판 위의 제1 채널 영역 - 상기 제1 채널 영역은 실리콘 게르마늄을 포함하고, 상기 제1 채널 영역은 제1 폭을 가짐 - ;
    상기 제1 채널 영역 위의 제2 채널 영역 - 상기 제2 채널 영역은 실리콘 게르마늄을 포함하고, 상기 제2 채널 영역은 상기 제1 채널 영역보다 낮은 게르마늄 농도를 가지며, 상기 제2 채널 영역은 제2 폭을 가짐 - ;
    상기 반도체 기판 위의 제3 채널 영역 - 상기 제3 채널 영역은 실리콘을 포함하고, 상기 제3 채널 영역은 제3 폭을 가짐 - ;
    상기 제3 채널 영역 위의 제4 채널 영역 - 상기 제4 채널 영역은 실리콘을 포함하고, 상기 제4 채널 영역은 제4 폭을 가지며, 상기 제1 폭과 상기 제2 폭 사이의 차이는, 상기 제3 폭과 상기 제4 폭 사이의 차이보다 작음 - ; 및
    상기 제1 채널 영역 및 상기 제2 채널 영역을 둘러싸는 게이트 스택
    을 포함하는, 반도체 디바이스.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024091414A1 (en) * 2022-10-27 2024-05-02 Applied Materials, Inc. Substrate isolated strained gate-all-around field effect transistor

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211381B2 (en) 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10825918B2 (en) * 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11563110B2 (en) * 2020-01-30 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same
US11776816B2 (en) * 2020-12-02 2023-10-03 Synopsys, Inc. Fin patterning to reduce fin collapse and transistor leakage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180053824A1 (en) * 2016-08-17 2018-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (finfet) device having position-dependent heat generation and method of making the same
KR20200002690A (ko) * 2018-06-29 2020-01-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
KR20200050345A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 디바이스 및 그 형성 방법
US20200176591A1 (en) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880232B2 (en) * 2006-11-01 2011-02-01 Micron Technology, Inc. Processes and apparatus having a semiconductor fin
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8603893B1 (en) * 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
MY186544A (en) * 2014-03-24 2021-07-26 Intel Corp Fin sculpting and cladding during replacement gate process for transistor channel applications
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9583625B2 (en) * 2014-10-24 2017-02-28 Globalfoundries Inc. Fin structures and multi-Vt scheme based on tapered fin and method to form
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
KR102372167B1 (ko) * 2015-04-24 2022-03-07 삼성전자주식회사 반도체 장치
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9666581B2 (en) * 2015-08-21 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure and method of fabrication thereof
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9653288B1 (en) * 2015-11-16 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming ultra-thin nanowires
US10707208B2 (en) 2017-02-27 2020-07-07 International Business Machines Corporation Fabrication of fin field effect transistors utilizing different fin channel materials while maintaining consistent fin widths
WO2019005111A1 (en) 2017-06-30 2019-01-03 Intel Corporation VARIOUS TRANSISTOR CHANNEL MATERIALS ACTIVATED BY A REVERSE GRADIENT GERMANIUM THIN LAYER
US10236217B1 (en) * 2017-11-02 2019-03-19 International Business Machines Corporation Stacked field-effect transistors (FETs) with shared and non-shared gates
US10510889B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. P-type strained channel in a fin field effect transistor (FinFET) device
US10475791B1 (en) * 2018-05-31 2019-11-12 Globalfoundries Inc. Transistor fins with different thickness gate dielectric
US11211479B2 (en) 2018-08-14 2021-12-28 Taiwan Semiconductor Manufaciuring Co., Ltd. Method of fabricating trimmed fin and fin structure
US10847426B2 (en) 2018-10-28 2020-11-24 Taiwan Semicondutor Manufacturing Company, Ltd. FinFET devices and methods of forming the same
US20200357911A1 (en) * 2019-05-08 2020-11-12 Globalfoundries Inc. Gate-all-around field effect transistors with inner spacers and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180053824A1 (en) * 2016-08-17 2018-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (finfet) device having position-dependent heat generation and method of making the same
KR20200002690A (ko) * 2018-06-29 2020-01-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
KR20200050345A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 디바이스 및 그 형성 방법
US20200176591A1 (en) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024091414A1 (en) * 2022-10-27 2024-05-02 Applied Materials, Inc. Substrate isolated strained gate-all-around field effect transistor

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