KR101960635B1 - 반도체 구조체 및 그 제조 방법 - Google Patents

반도체 구조체 및 그 제조 방법 Download PDF

Info

Publication number
KR101960635B1
KR101960635B1 KR1020180060480A KR20180060480A KR101960635B1 KR 101960635 B1 KR101960635 B1 KR 101960635B1 KR 1020180060480 A KR1020180060480 A KR 1020180060480A KR 20180060480 A KR20180060480 A KR 20180060480A KR 101960635 B1 KR101960635 B1 KR 101960635B1
Authority
KR
South Korea
Prior art keywords
layer
recess
semiconductor substrate
forming
metal
Prior art date
Application number
KR1020180060480A
Other languages
English (en)
Other versions
KR20180062450A (ko
Inventor
치쳉 훙
케이웨이 첸
유쉥 왕
밍칭 충
치아양 우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20180062450A publication Critical patent/KR20180062450A/ko
Application granted granted Critical
Publication of KR101960635B1 publication Critical patent/KR101960635B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 구조체는 반도체 기판, 적어도 하나의 유전체층, 유전체 스페이서 라이너(DSL)층 및 적어도 하나의 도전체를 포함한다. 유전체층은 반도체 기판 상에 존재한다. 유전체층은 반도체 기판의 적어도 일부분을 노출시키는 적어도 하나의 컨택트 홀을 갖는다. 반도체 기판은 컨택트 홀과 연통되는 적어도 하나의 리세스를 갖는다. 리세스는 바닥면과 적어도 하나의 측벽을 갖는다. DSL층은 적어도 리세스의 측벽 상에 존재한다. 도전체는 컨택트 홀에 적어도 부분적으로 존재하고, 반도체 기판에 전기 접속된다.

Description

반도체 구조체 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREOF}
우선권 주장 및 교차참조
본 출원은 2015년 5월 15일자로 출원된 미국 가출원 제62/162,388호에 대한 우선권을 주장하며, 상기 미국 가출원은 참조에 의해 본 명세서에 포함된다.
기술분야
본 개시는 반도체 디바이스에 관한 것이다.
집적 회로의 스케일링(scaling)이 지속적으로 시도되어 왔다. 회로가 점점 더 작아지고 빨라짐에 따라, 보다 높은 회로 성능을 얻기 위해, 금속 실리사이드 컨택트가 통상 사용된다. 금속 실리사이드는 비(非)실리사이드 영역보다 낮은 건택트 저항(contact resistance)을 갖기 때문에, 이 기술을 사용하는 집적 회로는 더 작은 면적을 가질 수 있고, 전력을 통과시키는 데 더 적은 에너지를 사용할 수 있다. 아울러, 이러한 효과는 보다 높은 성능의 집적 회로를 초래한다.
본 개시의 몇몇 실시예에 따르면, 반도체 구조체는 반도체 기판, 적어도 하나의 유전체층, 유전체 스페이서 라이너(DSL)층 및 적어도 하나의 도전체를 포함한다. 유전체층은 반도체 기판 상에 존재한다. 유전체층은 반도체 기판의 적어도 일부를 노출시키는 적어도 하나의 컨택트 홀을 갖는다. 반도체 기판은 컨택트 홀과 연통되는 적어도 하나의 리세스를 갖는다. 리세스는 바닥면과 적어도 하나의 측벽을 갖는다. DSL층은 적어도 리세스의 측벽 상에 존재한다. 도전체는 적어도 부분적으로 컨택트 홀에 존재하며, 반도체 기판에 전기 접속된다.
본 개시의 변형예에 따르면, 반도체 구조체의 제조 방법은 반도체 기판 상에 적어도 하나의 유전체층을 형성하는 단계를 포함한다. 유전체층에는, 반도체 기판의 적어도 일부를 노출시키는 적어도 하나의 컨택트 홀이 형성된다. 반도체 기판에는 적어도 하나의 리세스가 형성되며, 리세스는 컨택트 홀과 연통되고 리세스는 바닥면과 적어도 하나의 측벽을 갖는다. 적어도 리세스의 측벽 상에는 적어도 하나의 유전체 스페이서 라이너(DSL)층이 형성된다. 적어도 하나의 도전체가 적어도 부분적으로 컨택트 홀에 형성되며, 도전체는 반도체 기판에 전기 접속된다.
본 개시의 다른 변형예에 따르면, 반도체 구조체의 제조 방법은 반도체 기판에 적어도 하나의 소스/드레인 영역을 형성하는 단계를 포함한다. 적어도 소스/드레인 영역에는 적어도 하나의 유전체층이 형성된다. 유전체층에는, 소스/드레인 영역의 적어도 일부를 노출시키는 적어도 하나의 컨택트 홀이 형성되며, 컨택트 홀을 형성하는 단계는 또한 소스/드레인 영역에 적어도 하나의 리세스를 형성하고, 리세스는 바닥면과 적어도 하나의 측벽을 갖는다. 적어도 리세스의 측벽은 물리적으로 세정된다. 유전체층, 컨택트 홀 및 리세스 상에는 적어도 하나의 유전체 스페이서 라이너(DSL)층이 형성된다. 리세스의 바닥면 상의 DSL층은 제거된다. 컨택트 홀에는 적어도 하나의 도전체가 형성되며, 도전체는 소스/드레인 영역에 전기 접속된다.
본 개시의 양태는 첨부도면과 함께 읽을 때에 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피쳐들은 실척으로 도시되지 않는다. 사실상, 다양한 피쳐들의 치수는 설명의 명확성을 의해 임의로 증가되거나 축소될 수 있다.
도 1 내지 도 15는 몇몇 예시적인 실시예에 따른, 금속 산화물 반도체(MOS)디바이스의 형성에 있어서의 중간 단계의 단면도.
아래의 개시는, 제공되는 보호 대상의 상이한 피쳐를 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 구성요소 및 배열의 특정 예는 본 개시를 단순화하기 위해 아래에서 설명된다. 이들은 단지 예일 뿐, 제한하려는 의도가 없음은 물론이다. 예컨대, 후속하는 설명에서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐를 형성하는 것은, 제1 피쳐와 제2 피쳐가 집적 접촉하도록 형성되는 실시예를 포함하고, 제1 피쳐와 제2 피쳐 사이에 다른 피쳐가 형성되어 제1 피쳐와 제2 피쳐가 직접 접촉하지 않을 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화와 명확성을 목적으로 하는 것이지, 그 자체로 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, 도면에 예시된 바와 같은 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "위쪽의(upper)" 등등과 같은 공간적으로 상대적인 용어가 여기에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사된 방향 외에, 사용 또는 동작에서 디바이스의 상이한 방향을 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 배향으로 있을 수도 있고), 여기에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
금속 산화물 반도체(MOS) 디바이스와 그 제조 방법이 다양한 예시적인 실시예에 따라 제공된다. MOS 디바이스를 형성하는 중간 단계가 예시된다. 실시예의 변형이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 도면부호는 유사한 요소를 지칭하는 데 사용된다.
도 1 내지 도 15는 몇몇 예시적인 실시예에 따른 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS)의 형성에 있어서의 중간 단계의 단면도이다. 도 1을 참고한다. 반도체 기판(110)을 포함하는 웨이퍼가 마련된다. 반도체 기판(110)은, 실리콘, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), Ⅲ 내지 Ⅴ족 화합물 반도체 또는 이들의 조합으로 형성될 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI)와 같은 격리 영역이 반도체 기판(110)에 형성되고, MOS 디바이스의 활성 영역을 형성하는 데 사용된다.
게이트 스택(120)이 반도체 기판(110) 위에 형성된다. 게이트 스택(120)은 더미 게이트 유전체(122)와 더미 게이트 전극(124)을 포함한다. 더미 게이트 유전체(122)는 몇몇 예시적인 실시예에서 실리콘 산화물을 포함한다. 변형예에서, 실리콘 질화물, 실리콘 카바이드(SiC) 등과 같은 다른 재료도 또한 사용된다. 더미 게이트 전극(124)은 폴리실리콘을 포함할 수 있다. 몇몇 실시예에서, 게이트 스택(120)은 더미 게이스 전극(124) 위에 하드 마스크(126)를 더 포함한다. 하드 마스크(126)는, 예컨대 실리콘 질화물을 포함할 수 있으며, 실리콘 카바이드(SiC), 실리콘 옥시니트릴 등과 같은 다른 재료도 또한 사용될 수 있다. 변형예에서, 하드 마스크(126)는 형성되지 않는다.
결과적인 금속 산화물 반도체(MOS) 디바이스(100)의 도전성 타입에 따라, 예컨대 p 타입 불순물(붕소 및/또는 인듐 등) 또는 n 타입 불순물(인 함유 및/또는 비소 함유)을 반도체 기판(110)에 주입하는 것에 의해 경도핑 드레인/소스(Lightly-Doped Drain/source; LDD) 영역(130)이 형성된다. 예컨대, MOS 디바이스(100)는 pMOS 디바이스이고, LDD 영역(130)은 p 타입 영역이다. MOS 디바이스(100)가 nMOS일 때, LDD 영역(130)은 n 타입 영역이다. 게이트 스택(120)은 주입 마스크로서 작용하기 때문에, LDD 영역(130)의 에지는 실질적으로 게이트 스택(120)의 에지와 정렬된다.
도 2를 참고한다. 게이트 스페이서(140)는 게이트 스택(120)의 측벽 상에 형성된다. 몇몇 실시예에서, 각각의 게이트 스페이서(140)는 실리콘 산질화물층(142)과 실리콘 산화물층(144)을 포함한다. 변형예에서, 게이트 스페이서(140)는, 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 다른 유전체 재료를 포함하는 하나 이상의 층을 포함한다. 이용 가능항 형성 방법은 플라즈마 증대 화학적 기상 증착(Plasma Enhanced Ehemical Vapor Deposition; PECVD), 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD), 대기압 미만 화학적 기상 증착(Sub-Atmospheric Chemical Vapor Deposition; SACVD)) 및 다른 증착 방법을 포함한다.
소스 및 드레인 영역(이후부터는 소스/드레인 영역이라고 칭함)(135)이 반도체 기판(110)에 형성된다. 실시예에서, 금속 산화물 반도체(MOS) 디바이스(100)는 pMOS 디바이스이고, 소스/드레인 영역(135)은 p 타입이다. MOS 디바이스(100)가 nMOS 디바이스인 실시예에서, 소스/드레인 영역(135)은 n 타입이다. 몇몇 실시예에서, 소스/드레인 스트레서(stressor)(역시 135로 마킹됨)가 반도체 기판(110)에 형성된다. 소스/드레인 스트레서는 소스/드레인 영역(135)의 적어도 일부를 형성한다. 도 2는, 소스/드레인 영역(135)이 각각의 소스/드레인 스트레서와 완전히 겹치는 실시예를 예시한다. 변형예에서, 소스/드레인 영역(135)과 소스/드레인 스트레서는 부분적으로 겹친다.
더욱이, 금속 산화물 반도체(MOS) 디바이스(100)가 nMOS 디바이스인 실시예에서, 소스/드레인 스트레서(135)는 실리콘 포스포러스(SiP), 실리콘 카바이드(SiC) 등을 포함할 수 있다. MOS 디바이스(100)가 pMOS 디바이스인 실시예에서, 소스/드레인 스트레서(135)는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 소스/드레인 스트레서(135)의 형성은, 내부에 리세스를 형성하도록 반도체 기판(110)을 에칭한 다음, 리세스 내에 소스/드레인 스트레서(135)를 성장시키도록 에피택시를 수행하는 것에 의해 달성될 수 있다.
도 3을 참고한다. 컨택트 에칭 정지층(Contact Etch Stop Layer; CESL)(150)이 게이트 스택(120) 및 소스/드레인 영역(135) 위에 형성된다. 몇몇 실시예에서, CESL(150)은 실리콘 질화물, 실리콘 카바이드(SiC) 또는 다른 유전체 재료를 포함한다. 중간층 유전체(ILD; Inter-Layer Dielectric)(160)가 CESL(150) 위에 형성된다. ILD(160)는 게이트 스택(120)의 상부면보다 높은 높이로 형성된 블랭킷이다. ILD(160)는, 예컨대 유동성 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD)을 사용하여 형성된 유동성 산화물을 포함할 수 있다. ILD(160)는 또한 스핀온 코팅을 사용하여 형성된 스핀온 글래스일 수도 있다. 예컨대, ILD(160)는 포스포실리케이트 글래스(Phospho-Silicate Glass; PSG), 보로실리케이트 글래스(Boro-Silicate glass; BSG), 붕소 도핑 포스포실리케이트 글래스(Boron-doped Phospho-Silicate Glass (BPSG), 테트라에틸 오르토실리케이트(TetraEthyl OrthoSilicate; TEOS) 산화물, TiN, SiOC 또는 다른 저유전상수(low-K) 비다공성 유전체 재료를 포함할 수 있다.
도 4는, 예컨대 화학 기계적 연마(Chemical Mechanical Polish; CMP)를 사용하여 수행되는 평탄화 단계를 예시한다. CMP는 중간층 유전체(ILD)(160)와 컨택트 에칭 정지층(CESL)(150)의 과잉 부분을 제거하기 위해 수행되며, 과잉 부분은 하드 마스크(126)의 상부면 위에 있다. 따라서, 게이스 스택(120)이 노출된다. 변형예에서, 하드 마스크(126)는 CMP 동안에 제거되고, CMP는 더미 게이트 전극(124)의 상부면에서 정지된다.
도 5를 참고한다. 하드 마스크(126), 더미 게이트 전극(124) 및 더미 게이트 유전체(122)가 제거된다. 하드 마스크(126), 더미 게이트 전극(124) 및 더미 게이트 유전체(122)의 제거의 결과로서 개구(O)가 형성된다. 몇몇 실시예에서, 개구(O)의 폭(W1)은 약 25 nm 미만이고, 약 18 nm 내지 약 22 nm 범위일 수 있다. 그러나, 본 설명 전반에 걸쳐 인용되는 수치는 단지 예일뿐, 다른 수치로 변경될 수 있다는 점이 이해된다. 더욱이, 개구(O)의 깊이(D1)는 약 40 nm를 상회할 수 있다. 개구(O)의 종횡비(D1/W1)는 약 1.3 보다 높을 수도 있고, 약 7보다 높을 수도 있으며, 약 10보다 높을 수도 있다.
도 6을 참고한다. 게이트 유전체층(121)이 형성된다. 몇몇 실시예에서, 게이트 유전체층(121)은 유전체층인 계면층(IL, 게이트 유전체층(121)의 하부 부분)을 포함한다. 몇몇 실시예에서, IL은 실리콘 산화물층과 같은 산화물층을 포함하며, 이 산화물층은 반도체 기판(110)의 열산화, 화학적 산화 또는 증착 단계를 통해 형성될 수 있다. 게이트 유전체층(121)은 또한, 하프늄 산화물, 란탄 산화물, 알루미늄 산화물 또는 이들의 조합과 같은 고유전상수(high-k) 유전체 재료를 포함하는 고유전상수 유전체층(게이트 유전체층(121)의 상부 부분)도 포함할 수 있다. 고유전상수 유전체 재료의 유전상수(k-값)는 약 3.9보다 높고, 약 7보다 높을 수 있으며, 때때로 약 21 이상일 수 있다. 고유전상수 유전체층은 IL과 겹치고, IL과 접촉할 수 있다.
도 6에 도시한 바와 같이, 확산 배리어층(123)이 게이트 유전체층(121) 위에 형성된다. 몇몇 실시예에서, 확산 배리어층(123)은 TiN, TaN 또는 이들의 조합을 포함한다. 예컨대, 확산 배리어층(123)은 TiN층(확산 배리어층(123)의 하부 부분) 및 TiN층 위에 있는 TaN층(확산 배리어층(123)의 상부 부분)을 포함할 수 있다. TiN층은 약 65 Å 미만의 두께를 가질 수 있고, TaN층은 약 20 Å 미만의 두께를 가질 수 있다.
금속층(125)이 확산 배리어층(123) 위에 형성된다. 결과적인 금속 산화물 반도체(MOS) 디바이스(100)가 nMOS 디바이스인 실시예에서, 금속층(125)은 확산 배리어층(123)과 접촉한다. 예컨대, 확산 배리어층(123)이 Tin층 및 TaN층을 포함하는 실시예에서, 금속층(125)은 TaN층과 물리적으로 접촉할 수 있다. 결과적인 MOS 디바이스(100)가 pMOS 디바이스인 변형예에서, 다른 TiN층(도시하지 않음)이 (확산 배리어층(123)에 있는) TaN층(도시하지 않음)과 상부에 놓인 금속층(125) 사이에 형성되어 TaN층 및 금속층과 접촉한다. 다른 TiN층은 pMOS 디바이스에 적합한 일함수를 제공하며, 이 일함수는 실리콘의 가전자대(valance band)와 전도대(conduction band) 중간에 있는 중간 갭 일함수(약 4.5 eV)보다 높다. 중간 갭 일함수보다 높은 일함수는 p 일함수라고 칭하고, p 일함수를 갖는 각각의 금속은 p 금속이라고 칭한다.
금속층(125)은 nMOS 디바이스에 적절한 일함수를 제공하며, 이 일함수는 중간 갭 일함수보다 작다. 중간 갭 일함수보다 작은 일함수는 n 일함수라고 칭하고, n 일함수를 갖는 각각의 금속은 n 금속이라고 칭할 수 있다. 몇몇 실시예에서, 금속층(125)은 약 4.3 eV 미만의 일함수를 갖는 n 금속이다. 금속층(125)의 일함수는 약 3.8 eV 내지 약 4.6 eV일 수도 있다. 금속층(125)은 몇몇 실시예에 따라 티타늄 알루미늄(TiAl)(다른 원소를 포함할 수도 있고, 다른 원소를 포함하지 않거나거의 포함하지 않을 수도 있음)을 포함할 수 있다. 금속층(125)의 형성은 물리적 기상 증착(PVD)을 통해 달성될 수 있다. 본 개시의 몇몇 실시예에 따르면, 금속층(125)은 실온(예컨대, 약 20 ℃ 내지 약 25 ℃)에서 형성된다. 변형예에서, 금속층(125)은 실온보다 높은 고온, 예컨대 약 200 ℃보다 높은 온도에서 형성된다.
금속층(125) 위에 차단층(127)이 형성된다. 차단층(127)은 몇몇 실시예에서 TiN을 포함할 수 있다. 차단층(127)은 원자층 증착(Atomic Layer Deposition; ALD)을 사용하여 형성될 수 있다. 몇몇 실시예에서, 차단층(127)은 약 2 nm 내지 약 7 nm 범위의 두께를 갖는다.
충전 금속(129)의 리플로우(reflow) 동안에 후속 형성되는 충전 금속(129)을 접착시키는(그리고 습윤시키는) 능력을 갖는 습윤층((wetting layer)(128)이 차단층(127) 위에 형성된다. 몇몇 실시예에서, 습윤층(128)은 코발트층이며, 이 코발트층은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 사용하여 형성될 수 있다. 몇몇 실시예에서, 습윤층(128)은 약 1 nm 내지 약 3 nm 범위의 두께를 갖는다.
충전 금속(129)은 (도 5에 도시한 바와 같이) 개구(O)의 잔여부를 충전하도록 형성된다. 충전 금속(129)은, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 등을 사용하여 형성될 수도 있는 알루미늄 또는 알루미늄 합금을 포함할 수 있다. 충전 금속(129)은 도 5에 도시한 바와 같이 남아 있는 개구(O)를 완전히 충전하도록 리플로우 처리될 수 있다. 습윤층(128)의 형성은 하부 층으로 충전 금속(129)을 습윤시키는 것을 향상시킨다.
도 7은 층(129, 128, 127, 125, 123, 121)들의 과량의 부분을 제거하기 위한 평탄화 단계(예컨대, 화학 기계적 연마(CMP))를 예시하며, 상기 과량의 부분은 중간층 유전체(ILD)(160) 위에 있다. 층(129, 128, 127, 125, 123, 121)들의 잔여부는 대체 금속 함유 게이트 스택을 형성한다. 층(129, 128, 127, 125, 123, 121)들의 잔여부 각각은 바닥 부분 및 바닥 부분 위에 있고 바닥 부분에 결합되는 측벽 부분을 포함할 수 있다.
도 8을 참고한다. 몇몇 실시예에 따르면, 산화물 필름(170)이 중간층 유전체(ILD)(160) 및 게이트 스택(120)에 형성된다. 산화물 필름(170)은 연속적인 필름이다. 산화물 필름(170)은 ILD(160) 및 게이트 스택(120)을 덮을 수 있고, 즉 이들과 직접 접촉할 수 있다. 산화물 필름(170)은, ILD(160)와 후속 형성되는 층에 접착되기에 적합한, 예컨대 실리콘 산화물, 알루미늄 산화물 또는 다른 산화물 함유 재료로 형성된다. 산화물 필름(170)은 약 10 Å 내지 약 30 Å 범위의 두께를 가질 수 있다. 산화물 필름(170)은, 예컨대 화학적 기상 증착(CVD)을 사용하여 형성될 수 있다.
몇몇 실시예에 따르면, 컨택트 에칭 정지층(CESL)(175)이 중간층 유전체(ILD)(160)와 게이트 스택(120) 위에 형성된다. CESL(175)은 산화물 필름(170) 상에 형성될 수 있다. CESL(175)은 실리콘 질화물 또는 다른 적절한 재료로 형성된다.
본 개시의 실시예는 여러 변형예를 갖는다. 예컨대, 변형예에서는 산화물 필름(170)이 형성되지 않는다. 게이트 스택(120)은 컨택트 에칭 정지층(CESL)(175)과 직접 접촉한다.
보호층(180)이 컨택트 에칭 정지층(CESL)(175) 상에 형성된다. 몇몇 실시예에 따라, 보호층(180)은 CESL(175)이 후속하는 사전 비정질화 주입(Pre-Amorphized Implantation; PAI) 프로세스 동안에 손상되는 것을 방지하도록 구성된다. 보호층(180)은, 예컨대 플라즈마 증대 산화물(Plasma-Enhanced OXide; PEOX)층을 포함한다.
도 9를 참고한다. 보호층(180), 컨택트 에칭 정지층(CESL)(175), 산화물 필름(170), 중간층 유전체(ILD)(160) 및 컨택트 에칭 정지층(CESL)(150)은, 컨택트 홀(C)을 형성하도록 패터닝되어, 소스/드레인 영역(135)을 각각 노출시킬 수 있다. 패터닝을 위해, 포토리소그래피 프로세스 및 에칭 프로세스가 사용될 수 있다. 예컨대, 포토레지스트 에칭 마스크는 보호층(18)의 상부면에 포토레지스트층을 도포하고, 포토레지스트층을 복사선 패턴에 노출시킨 다음, 레지스트 현상액을 활용하여 패턴을 포토레지스트 에칭 마스크에 현상하는 것에 의해 제조될 수 있다. 포로테지스트 에칭 마스크는, 컨택트 홀(C)을 제공하기 위해 보호층(180), CESL(175), 산화물 필름(170), ILD(160) 및 CESL(150)의 일부가 포토레지스트 에칭 마스크에 의해 보호되지 않도록 위치 설정될 수 있다.
다음에, 보호층(180), 컨택트 에칭 정치층(CESL)(175), 산화물 필름(170), 중간층 유전체(ILD)(160) 및 컨택트 에칭 정지층(CESL)(150)의 노출부가 제거되어 컨택트 홀(C)을 형성한다. 몇몇 실시예에서, 소스/드레인 영역(135)의 일부도 또한 제거되어, 소스/드레인 영역(135)에 리세스(R)를 각각 형성한다. 리세스(R)는 컨택트 홀(C)과 각각 연통된다.
몇몇 예시적인 실시예에서, 컨택트 홀(C) 및 리세스(R)는 건식 에칭과 습식 에칭의 조합을 사용하여 형성된다. 구체적으로, 보호층(180), 컨택트 에칭 정지층(CESL)(175), 산화물 필름(170), 중간층 유전체(ILD)(160) 및 컨택트 에칭 정지층(CESL)(150)의 노출부는, 반응성 이온 에칭( Reactive Ion Etching; RIE)과 같은 건식 에칭을 사용하여 제거되어 컨택트 홀(C)을 형성할 수 있다. 다음에, 소스/드레인 영역(135)의 일부가 습식 에칭을 사용하여 제거되어 리세스(R)를 형성할 수 있다.
리세스(R)가 형성된 후, 리세스(R)의 측벽(S)과 바닥면(B) 상에 산화물이 형성될 수 있다. 산화물은, 리세스(R)를 형성하기 위한 에칭의 부산물이고, 약 15 Å 미만의 두께를 갖는다. 리세스(R)의 적어도 측벽(S) 상의 산화물이 물리적으로 제거되고 세정된다. 몇몇 실시예에서, 리세스(R)의 측벽(S) 상에 있는 산화물은 아르곤 스패터링과 같은, 불활성 가스에 의한 스패터링을 사용하여 제거된다. 몇몇 실시예에서, 리세스(R)의 바닥면(B) 상의 산화물도 또한 스패터링에 의해 제거되거나 세정된다.
도 10을 참고한다. 몇몇 실시예에 따르면, 유전체 스페이서 라이너(Dielectric Spacer Liner; DSL)층(190)이 보호층(180), 컨택트 홀(C)의 측벽 및 리세스(R)의 측벽(S)과 바닥면(B) 상에 컨포멀하게(conformally) 형성된다. DSL층(190)은, 후속하는 사전 비정질화 주입(PAI) 프로세스에 의해 컨택트 홀(C)의 측벽이 손상되는 것을 방지하도록 구성된다. DSL층(190)은, 예컨대 실리콘 옥시카바이드(SiOC), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 다른 적절한 재료 또는 이들의 조합으로 형성된다. DSL층(190)은, 예컨대 원자층 증착(ALD) 또는 다른 적절한 프로세스에 의해 형성된다.
몇몇 실시예에서, 유전체 스페이서 라이너(DSL)층(190)은 컨포멀하게 성막된 층이다. 용어 "컨포멀하게 성막된 층"은 상기 층의 두께에 대한 평균치의 20 %를 상회하지 않거나 상기 평균치의 20 %를 하회하지 않는 두께를 갖는 층을 지칭한다.
리세스(R)의 측벽(S) 상의 산화물이 물리적으로 제거되거나 세정되기 때문에, 유전체 스페이서 라이너(DSL)층(190)은 리세스(R)의 측벽(S) 상에 형성될 수 있다. 리세스(R)의 측벽(S) 상의 DSL층(190)은, 후속 프로세스에서 사용되는 에칭제가 DSL층(190), 소스/드레인 영역(135), 게이트 스페이서(140) 및/또는 기판(110)을 통과하여 게이트 스택(120)을 손상시키는 것을 방지하도록 구성된다.
도 11을 참고한다. 소스/드레인 영역(135)의 일부를 노출시키도록, 리세스(R)의 바닥면(B)에 있는 유전체 스페이서 라이너(DSL)층(190)을 제거하는 에칭 프로세스를 수행한다. 에칭 프로세스는, 예컨대 아르곤 플라즈마 에칭 프로세스를 포함한다.
이후, 리세스(R)의 바닥면(B) 상에 있는 유전체 스페이서 라이너(DSL)층(190)의 에칭 프로세스로부터 나온 잔여물을 세정하기 위해 세정 프로세스가 수행될 수 있다. 세정 프로세스는, 예컨대 NH4OH, H2O2 및 H2O를 함유하는 세정액을 사용하는 암모니아 하이드록사이드-하이드로겐 퍼옥사이드-물 혼합물(APM) 세정 프로세스를 포함한다.
도펀트 채널링 효과를 저감하고 도펀트 활성화를 증대시키기 위해 사전 비정질화 주입(PAI) 프로세스가 수행될 수 있다. 몇몇 실시예에서, 실리콘, 게르마늄 또는 탄소가 사용된다. 변형예에서, 네온, 아르곤, 크립톤, 제논 및/또는 라돈과 같은 불활성 가스가 사용된다. PAI 프로세스는 후속하여 도핑되는 불순물들이 결정격자 구조 내의 공간을 통해 채널링되어 소망하는 것보다 깊은 깊이에 도달하는 것을 방지한다. 노출되고 리세스(R)의 바닥면(B)에 위치하는 소스/드레인 영역(135)의 일부는 PAI 프로세스로 인해 비정질 상태로 변한다.
도 12를 참고한다. 금속 함유 재료(137)가 리세스(R) 상에 형성된다. 금속 함유 재료(137)는 유전체 스페이서 라이너(DSL)층(190)과 리세스(R)의 바닥면(B) 상에 성막될 수 있다. 몇몇 실시예에서, 금속 함유 재료(137)는 컨포멀하게 성막된 층이다. 변형예에서, 금속 함유 재료(137)는 리세스(R)를 충전한다.
금속 함유 재료(137)는, 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD)을 사용하여 성막될 수 있다. 금속 함유 재료(137)를 형성하는 데 적합한 PVD의 예로는 스퍼터링 및 도금이 있다. 몇몇 실시예에서, 금속 함유 재료(137)는 니켈 또는 니켈 백금 합금을 포함할 수 있다. 변형예에서, 금속 함유 재료(137)는 코발트(Co), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 백금(Pt), 이테르븀(Yb), 몰리브덴(Mo), 에르븀(Er) 또는 이들의 조합을 포함할 수 있다. 금속 함유 재료(137)는 약 5 nm 내지 약 20 nm 범위의 두께를 가질 수 있다. 변형예에서, 금속 함유 재료(137)는 약 6 nm 내지 약 15 nm 범위의 두께를 가질 수 있다.
도 13을 참고한다. 금속 함유 재료(137)의 성막에 이어서, 구조체는 제한하는 것은 아니지만 급속 열어닐링(Rapid Thermal Annealing; RTA)을 포함하는 어닐링 단계로 처리된다. 어닐링 단계 중에, 성막된 금속 함유 재료(137)는 리세스(R)에 인접한 소스/드레인 영역(135)의 일부와 반응하여, 금속 실리사이드와 같은 금속 반도체 합금 컨택트(139)를 형성한다. 몇몇 실시예에서, 어닐링 단계는 약 1초 내지 약 90초 범위의 기간 동안 약 350 ℃ 내지 약 600 ℃의 범위의 온도에서 수행된다.
어닐링 단계에 이어서, 금속 반도체 합금 컨택트(139)로 변환되지 않은 잔존하는 금속 함유 재료(이후에는 비반응 금속 함유 재료로 칭함)가 제거된다. 비반은 금속 함유 재료는, 금속 반도체 합금 컨택트(139)에 대한 선택적인 에칭 프로세스에 의해 제거될 수 있다. 에칭 프로세스는 습식 에칭, 건식 에칭 또는 이들의 조합을 포함할 수 있다. 몇몇 실시예에서, 비반응 금속 함유 재료는 습식 에칭에 의해 제거된다. 비반응 금속 함유 재료를 제거하기 위해, 고온 인산과 같은 에칭제가 선택된다.
유전체 스페이서 라이너(DSL)층(190)이 리세스(R)의 측벽(S) 상에 형성되고, DSL층(190)이, 비반응 금속 함유 재료의 습식 에칭에 사용되는 에칭제가 통과하는 것을 방지할 수 있는 재료로 형성되기 때문에, 이에 따라 에칭제가 DSL층(190), 소스/드레인 영역(135), 게이트 스페이서(140) 및/또는 기판(100)을 통과하여 게이트 스택(120)을 손상시키는 것을 방지한다.
도 14를 참고한다. 배리어층(197)이 유전체 스페이서 라이너(DSL)층(190) 및 금속 반도체 합금 컨택트(139) 상에 형성된다. 배리어층(197)은, 컨택트 홀(C)에 있는 도전체를 DSL(190)층(190)에 접착시킬 수 있고, DSL층(190) 내로의 도전체의 확산을 정지시킬 수 있는 재료로 형성된다. 몇몇 실시예에서는, 컨택트 홀(C) 내의 도전체가 텅스텐(W)으로 형성될 때, 배리어층(197)은, 예컨대 티타늄 질화물(TiN), 티타늄(Ti)/TiN, Ti 또는 다른 전이 금속 기반 재료 또는 이들의 조합으로 형성된다. 배리어층(197)은, 예컨대 물리적 기상 증착(PVD), 이온화 물리적 기상 증착(IPVD), 원자층 증착(ALD), 화학적 기상 증착(CVD) 또는 이들의 조합에 의해 형성된다.
도전체(199)는 컨택트 개구(C)를 과충전한다. 도전체(199)는 텅스텐(W) 또는 다른 적절한 도전성 재료와 같은 금속으로 형성된다. 도전체(199)는, 예컨대 전기화학적 증착, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 또는 이들의 조합에 의해 형성된다.
도 15는, 예컨대 화학 기계적 연마(CMP)를 사용하여 수행되는 평탄화 단계를 예시한다. CMP는 컨택트 홀(C) 외부 그리고 보호층(180)의 상부면 위에 있는 도전체(199), 배리어층(197) 및 DSL층(195)을 제거하기 위해 수행된다. CMP 후, 컨택트 홀(C) 내에 잔존하는 도전체(199)와 배리어층(197)은 금속 반도체 합금 컨택트(139) 및 소스/드레인 영역(135)에 전기 접속되는 컨택트 플러그를 형성한다.
앞서 제시한 실시예에 있어서, 반도체 디바이스 제조를 완료하기 위해 추가의 프로세스들이 수행될 수 있다는 점이 이해된다. 예컨대, 이러한 추가의 프로세스들은 상호접속 구조(예컨대, 반도체 디바이스에 전기적 상호접속부를 제공하는 라인 및 비아, 금속층, 중간층 유전체)의 형성, 패시베이션층의 형성 및 반도체 디바이스의 패키징을 포함할 수 있다.
전술한 반도체 디바이스의 실시예는, 유전체 스페이서 라이너(DSL)층(190)의 형성 전에 리세스(R)의 측벽(S) 상에 있는 산화물을 제거한다. 따라서, DSL층(190)은 리세스(R)의 측벽(S) 상에 형성될 수 있다. DLS층(190)은, 후속하는 비반응 금속 함유 재료의 습식 에칭에 사용되는 에칭제가 통과하는 것을 방지할 수 있는 재료로 형성될 수 있다. 이에 따라, 비반응 금속 함유 재료의 습식 에칭 중에, 에칭제가 DSL층(190), 소스/드레인 영역(135), 게이트 스페이서(140) 및/또는 기판(110)을 통과하여 게이트 스택(120)을 손상시키는 것이 차단된다.
본 개시의 몇몇 실시예에 따르면, 반도체 구조체는 반도체 기판, 적어도 하나의 유전체층, 유전체 스페이서 라이너(DSL)층 및 적어도 하나의 도전체를 포함한다. 유전체층은 반도체 기판 상에 존재한다. 유전체층은 반도체 기판의 적어도 일부를 노출시키는 적어도 하나의 컨택트 홀을 갖는다. 반도체 기판은 컨택트 홀과 연통되는 적어도 하나의 리세스를 갖는다. 리세스는 바닥면과 적어도 하나의 측벽을 갖는다. DSL층은 적어도 리세스의 측벽 상에 존재한다. 도전체는 적어도 부분적으로 컨택트 홀에 존재하며, 반도체 기판에 전기 접속된다.
본 개시의 변형예에 따르면, 반도체 구조체의 제조 방법은 반도체 기판 상에 적어도 하나의 유전체층을 형성하는 단계를 포함한다. 유전체층에는, 반도체 기판의 적어도 일부를 노출시키는 적어도 하나의 컨택트 홀이 형성된다. 반도체 기판에는 적어도 하나의 리세스가 형성되며, 리세스는 컨택트 홀과 연통되고 리세스는 바닥면과 적어도 하나의 측벽을 갖는다. 적어도 리세스의 측벽 상에는 적어도 하나의 유전체 스페이서 라이너(DSL)층이 형성된다. 적어도 하나의 도전체가 적어도 부분적으로 컨택트 홀에 형성되며, 도전체는 반도체 기판에 전기 접속된다.
본 개시의 다른 변형예에 따르면, 반도체 구조체의 제조 방법은 반도체 기판에 적어도 하나의 소스/드레인 영역을 형성하는 단계를 포함한다. 적어도 소스/드레인 영역에는 적어도 하나의 유전체층이 형성된다. 유전체층에는, 소스/드레인 영역의 적어도 일부를 노출시키는 적어도 하나의 컨택트 홀이 형성되며, 컨택트 홀을 형성하는 단계는 또한 소스/드레인 영역에 적어도 하나의 리세스를 형성하고, 리세스는 바닥면과 적어도 하나의 측벽을 갖는다. 적어도 리세스의 측벽은 물리적으로 세정된다. 유전체층, 컨택트 홀 및 리세스 상에는 적어도 하나의 유전체 스페이서 라이너(DSL)층이 형성된다. 리세스의 바닥면 상의 DSL층은 제거된다. 컨택트 홀에는 적어도 하나의 도전체가 형성되며, 도전체는 소스/드레인 영역에 전기 접속된다.
전술한 설명은 당업자가 본 개시의 양태를 보다 양호하게 이해할 수 있도록 다수의 실시예의 피쳐를 개괄한다. 당업자는, 동일한 목적을 실행하기 위한 및/또는 본원에서 도입되는 실시예의 동일한 이점을 달성하기 위한 다른 프로세스 또는 구조를 설계하거나 수정하기 위한 기초로서, 본 개시를 당업자가 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 이러한 등가의 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것과, 그리고 당업자가 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 당업자는 인식해야 한다.

Claims (10)

  1. 반도체 구조체로서,
    적어도 하나의 소스/드레인 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상의 적어도 하나의 게이트 스택 - 상기 적어도 하나의 게이트 스택은 충전 금속 및 상기 충전 금속 아래에서 상기 충전 금속에 접착되는 습윤층을 포함함 - ;
    상기 반도체 기판 상에 존재하는 적어도 하나의 유전체층 - 상기 유전체층은 상기 반도체 기판의 적어도 일부를 노출시키는 적어도 하나의 컨택트 홀을 갖고, 상기 반도체 기판은 상기 컨택트 홀과 연통되는 적어도 하나의 리세스를 가지며, 상기 리세스는 바닥면과 적어도 하나의 측벽을 가짐 - ;
    적어도 상기 리세스의 측벽 상에 존재하는 유전체 스페이서 라이너(Dielectric Spacer Liner; DSL)층;
    상기 DSL층 상에 존재하는 배리어층 - 상기 DSL층은 상기 적어도 하나의 소스/드레인 영역 내로 상기 배리어층보다 더 많이 연장함 - ; 및
    상기 컨택트 홀에 적어도 부분적으로 존재하고, 상기 반도체 기판에 전기 접속되는 적어도 하나의 도전체
    를 포함하고,
    상기 리세스의 바닥면에서 노출되는 상기 적어도 하나의 소스/드레인 영역의 일부분은 비정질 상태인 것인, 반도체 구조체.
  2. 제1항에 있어서, 상기 리세스에 존재하는 적어도 하나의 금속 반도체 합금 컨택트를 더 포함하고, 상기 도전체는 금속 반도체 합금 컨택트를 통해 반도체 기판에 전기 접속되는 것인 반도체 구조체.
  3. 제2항에 있어서, 상기 DSL층은, 금속 반도체 합금 컨택트의 형성에 사용되는 에칭제가 통과하는 것을 방지하는 재료로 형성되는 것인 반도체 구조체.
  4. 제1항에 있어서, 상기 DSL층은 실리콘 옥시카바이드(SiOC), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2), 실리콘 질화물(SiN) 또는 이들의 조합으로 형성되는 것인 반도체 구조체.
  5. 제1항에 있어서, 상기 DSL층은 컨택트 홀의 적어도 하나의 측벽 상에 더 존재하는 것인 반도체 구조체.
  6. 제1항에 있어서, 상기 반도체 기판은 내부에 적어도 하나의 스트레서(stressor)를 갖고, 상기 컨택트 홀은 스트레서의 적어도 일부를 노출시키며, 상기 리세스는 스트레서 내에 존재하는 것인 반도체 구조체.
  7. 반도체 구조체의 제조 방법으로서,
    반도체 기판 - 상기 반도체 기판은 적어도 하나의 소스/드레인 영역을 포함함 - 상에 적어도 하나의 유전체층을 형성하는 단계;
    상기 반도체 기판 상에 적어도 하나의 게이트 스택을 형성하는 단계 - 상기 적어도 하나의 게이트 스택은 충전 금속 및 상기 충전 금속 아래에서 상기 충전 금속에 접착되는 습윤층을 포함함 - ;
    상기 유전체층에, 상기 반도체 기판의 적어도 일부를 노출시키는 적어도 하나의 컨택트 홀을 형성하는 단계;
    상기 반도체 기판에, 상기 컨택트 홀과 연통되고 바닥면과 적어도 하나의 측벽을 갖는 적어도 하나의 리세스를 형성하는 단계;
    적어도 상기 리세스의 측벽 상에 적어도 하나의 유전체 스페이서 라이너(DSL)층을 형성하는 단계;
    상기 적어도 하나의 소스/드레인 영역 내에, 상기 리세스의 바닥면 아래에 위치되는 비정질 부분을 형성하기 위해, 사전 비정질화 주입(pre-amorphized implantation; PAI) 프로세스를 수행하는 단계;
    상기 DSL층 상에 배리어층을 형성하는 단계 - 상기 DSL층은 상기 적어도 하나의 소스/드레인 영역 내로 상기 배리어층보다 더 많이 연장함 - ; 및
    적어도 부분적으로 상기 컨택트 홀 내에, 상기 반도체 기판에 전기 접속되는 적어도 하나의 도전체를 형성하는 단계
    를 포함하는 반도체 구조체의 제조 방법.
  8. 제7항에 있어서, 상기 DSL층을 형성하기 전에, 적어도 상기 리세스의 측벽 상에서 산화물을 제거하는 단계를 더 포함하는 반도체 구조체의 제조 방법.
  9. 제7항에 있어서,
    적어도 상기 리세스 내에 금속 함유 재료를 형성하는 단계;
    상기 리세스에 인접한 반도체 기판의 일부와 금속 함유 재료를 금속 반도체 합금 컨택트로 변환하는 단계; 및
    상기 금속 반도체 합금 컨택트로 변환되지 않은 잔존하는 금속 함유 재료를 제거하는 단계
    를 더 포함하는 반도체 구조체의 제조 방법.
  10. 반도체 구조체의 제조 방법으로서,
    반도체 기판에 적어도 하나의 소스/드레인 영역을 형성하는 단계;
    상기 적어도 상기 소스/드레인 영역 상에 적어도 하나의 유전체층을 형성하는 단계;
    상기 반도체 기판 상에 적어도 하나의 게이트 스택을 형성하는 단계 - 상기 적어도 하나의 게이트 스택은 충전 금속 및 상기 충전 금속 아래에서 상기 충전 금속에 접착되는 습윤층을 포함함 - ;
    상기 유전체층에, 상기 소스/드레인 영역의 적어도 일부를 노출시키는 적어도 하나의 컨택트 홀을 형성하는 단계 - 이 단계는 상기 소스/드레인 영역에, 바닥면과 적어도 하나의 측벽을 갖는 적어도 하나의 리세스를 형성하는 것을 더 포함함 - ;
    적어도 상기 리세스의 측벽을 물리적으로 세정하는 단계;
    상기 유전체층, 상기 컨택트 홀 및 상기 리세스 상에, 적어도 하나의 유전체 스페이서 라이너(DSL)층을 형성하는 단계;
    상기 리세스의 바닥면 상의 DSL층을 제거하는 단계;
    상기 적어도 하나의 소스/드레인 영역 내에, 상기 리세스의 바닥면 아래에 위치되는 비정질 부분을 형성하기 위해, 사전 비정질화 주입(pre-amorphized implantation; PAI) 프로세스를 수행하는 단계;
    상기 DSL층 상에 배리어층을 형성하는 단계 - 상기 DSL층은 상기 적어도 하나의 소스/드레인 영역 내로 상기 배리어층보다 더 많이 연장함 - ; 및
    상기 컨택트 홀 내에, 상기 소스/드레인 영역에 전기 접속되는 적어도 하나의 도전체를 형성하는 단계
    를 포함하는 반도체 구조체의 제조 방법.
KR1020180060480A 2015-05-15 2018-05-28 반도체 구조체 및 그 제조 방법 KR101960635B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562162388P 2015-05-15 2015-05-15
US62/162,388 2015-05-15
US14/842,680 US9947753B2 (en) 2015-05-15 2015-09-01 Semiconductor structure and manufacturing method thereof
US14/842,680 2015-09-01

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020150170861A Division KR20160134447A (ko) 2015-05-15 2015-12-02 반도체 구조체 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20180062450A KR20180062450A (ko) 2018-06-08
KR101960635B1 true KR101960635B1 (ko) 2019-03-20

Family

ID=57209064

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020150170861A KR20160134447A (ko) 2015-05-15 2015-12-02 반도체 구조체 및 그 제조 방법
KR1020180060480A KR101960635B1 (ko) 2015-05-15 2018-05-28 반도체 구조체 및 그 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020150170861A KR20160134447A (ko) 2015-05-15 2015-12-02 반도체 구조체 및 그 제조 방법

Country Status (5)

Country Link
US (4) US9947753B2 (ko)
KR (2) KR20160134447A (ko)
CN (1) CN106158931B (ko)
DE (1) DE102015116912A1 (ko)
TW (1) TWI588878B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102366295B1 (ko) * 2015-09-15 2022-02-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9627534B1 (en) 2015-11-20 2017-04-18 United Microelectronics Corp. Semiconductor MOS device having a dense oxide film on a spacer
US10872980B2 (en) 2017-04-25 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10276428B2 (en) * 2017-08-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating semiconductor package
US10847413B2 (en) * 2017-11-30 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact plugs for semiconductor device
US10535748B2 (en) * 2018-03-01 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a contact with a silicide region
JP7119814B2 (ja) * 2018-09-14 2022-08-17 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10943983B2 (en) * 2018-10-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits having protruding interconnect conductors
CN109491129A (zh) * 2018-10-30 2019-03-19 武汉华星光电技术有限公司 显示面板
US10943818B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10840333B2 (en) * 2018-10-31 2020-11-17 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of manufacture
US10991828B2 (en) * 2019-03-20 2021-04-27 Nanya Technology Corporation Semiconductor structure and method of forming the same
US11329139B2 (en) * 2019-07-17 2022-05-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with reduced trap defect and method of forming the same
CN110600369A (zh) * 2019-08-09 2019-12-20 长江存储科技有限责任公司 半导体器件的制备方法及半导体器件
CN112397442A (zh) * 2019-08-13 2021-02-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11004856B1 (en) * 2019-11-12 2021-05-11 International Business Machines Corporation Stacked vertical transistor memory cell with epi connections
US20220102521A1 (en) * 2020-09-25 2022-03-31 Intel Corporation Low resistance approaches for fabricating contacts and the resulting structures
US11948982B2 (en) * 2021-11-24 2024-04-02 Nanya Technology Corporation Semiconductor device and manufacturing method thereof
US20240047342A1 (en) * 2022-08-08 2024-02-08 Tokyo Electron Limited Selective deposition of liner and barrier films for resistance reduction of semiconductor devices

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08176823A (ja) * 1994-12-26 1996-07-09 Sony Corp 高融点金属薄膜の成膜方法
EP1955368A1 (en) * 2005-11-21 2008-08-13 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a salicide layer
US20080230906A1 (en) * 2007-03-22 2008-09-25 Keith Kwong Hon Wong Contact structure having dielectric spacer and method
KR101119774B1 (ko) 2009-08-11 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US8551874B2 (en) * 2010-05-08 2013-10-08 International Business Machines Corporation MOSFET gate and source/drain contact metallization
US8569810B2 (en) * 2010-12-07 2013-10-29 International Business Machines Corporation Metal semiconductor alloy contact with low resistance
US9252019B2 (en) 2011-08-31 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US20130075831A1 (en) 2011-09-24 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stack having tialn blocking/wetting layer
KR101907694B1 (ko) * 2012-03-06 2018-10-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR101952119B1 (ko) * 2012-05-24 2019-02-28 삼성전자 주식회사 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법
US8716090B2 (en) * 2012-05-25 2014-05-06 The Institute of Microelectronics Chinese Academy of Science Semiconductor device manufacturing method
KR102021885B1 (ko) * 2012-12-13 2019-09-17 삼성전자주식회사 금속성 저항 구조체를 갖는 반도체 소자
FR3000840A1 (fr) * 2013-01-04 2014-07-11 St Microelectronics Rousset Procede de realisation de contacts metalliques au sein d'un circuit integre, et circuit integre correspondant
US20140206190A1 (en) * 2013-01-23 2014-07-24 International Business Machines Corporation Silicide Formation in High-Aspect Ratio Structures
US9583483B2 (en) 2013-09-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain stressors with recessed top surfaces
US9508601B2 (en) * 2013-12-12 2016-11-29 Texas Instruments Incorporated Method to form silicide and contact at embedded epitaxial facet
US9385117B2 (en) * 2013-12-31 2016-07-05 Texas Instruments Incorporated NPN heterojunction bipolar transistor in CMOS flow
US9111907B2 (en) * 2014-01-02 2015-08-18 Globalfoundries Inc. Silicide protection during contact metallization and resulting semiconductor structures
US9305835B2 (en) * 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
US9431296B2 (en) * 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
US9887129B2 (en) * 2014-09-04 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with contact plug
US9484431B1 (en) * 2015-07-29 2016-11-01 International Business Machines Corporation Pure boron for silicide contact

Also Published As

Publication number Publication date
US20200343349A1 (en) 2020-10-29
DE102015116912A1 (de) 2016-11-17
US20230268402A1 (en) 2023-08-24
TWI588878B (zh) 2017-06-21
KR20180062450A (ko) 2018-06-08
US11670690B2 (en) 2023-06-06
US20180233565A1 (en) 2018-08-16
US9947753B2 (en) 2018-04-17
CN106158931B (zh) 2019-12-03
US20160336412A1 (en) 2016-11-17
US10714576B2 (en) 2020-07-14
TW201640569A (zh) 2016-11-16
KR20160134447A (ko) 2016-11-23
CN106158931A (zh) 2016-11-23

Similar Documents

Publication Publication Date Title
KR101960635B1 (ko) 반도체 구조체 및 그 제조 방법
KR101785864B1 (ko) 하이 Ｋ 금속 게이트를 갖는 ｎＦＥＴ에 대한 구조 및 방법
KR101887255B1 (ko) 3D FinFET 금속 게이트를 위한 구조물 및 방법
US7939392B2 (en) Method for gate height control in a gate last process
US8278196B2 (en) High surface dopant concentration semiconductor device and method of fabricating
US7923321B2 (en) Method for gap filling in a gate last process
US8970015B2 (en) Method for protecting a gate structure during contact formation
US9281307B2 (en) Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US8372755B2 (en) Multilayer hard mask
TWI462187B (zh) 半導體元件及其製造方法
US8187962B2 (en) Self aligned silicided contacts
KR20150099369A (ko) 전계 효과 트랜지스터의 콘택 에칭 정지층
KR102003602B1 (ko) Ｃｍｐ 이후에 웨이퍼를 세정하는 방법
US9496367B2 (en) Mechanism for forming metal gate structure
US9349726B2 (en) Semiconductor device fabrication method and structure
TWI576959B (zh) 形成具有接觸插栓的半導體結構的方法
US11018011B2 (en) Methods of forming contact features in semiconductor devices

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant