KR102003602B1 - Ｃｍｐ 이후에 웨이퍼를 세정하는 방법 - Google Patents

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쿠오-펭 후앙
리-치에 우
창-솅 린
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 발명의 방법은, 제1 유전체 층을 웨이퍼 위에 형성하는 단계; 개구를 형성하도록 상기 제1 유전체 층을 에칭하는 단계; 텅스텐-함유 물질을 상기 개구에 충전하는 단계; 및 화학적 기계적 연마(CMP)를 웨이퍼에 수행하는 단계를 포함한다. 상기 CMP 이후에, 약염기성 용액을 사용하여 상기 웨이퍼에 세정을 수행한다.

Description

ＣＭＰ 이후에 웨이퍼를 세정하는 방법{METHOD OF CLEANING WAFER AFTER CMP}
우선권 주장 및 상호 참조
본 출원은 하기의 가출원된 미국 특허 출원의 이익을 주장한다. 본원에 참조로 인용되어 있으며, 2016년 11월 29일자로 "CMP 이후에 웨이퍼를 세정하는 방법(Method of Cleaning Wafer after CMP)"란 제목으로 출원된 미국 가특허 출원 제62/427,336호.
집적 회로의 제조에서, 콘택 플러그는 소스 및 드레인 영역을 트랜지스터의 게이트에 접속하는 데 사용된다. 소스/드레인 콘택 플러그는 통상적으로 소스/드레인 실리사이드 영역에 접속되어 있는데, 상기 소스/드레인 콘택 플러그는, 소스/드레인 영역을 노출시키도록 접촉 개구를 형성하는 단계; 금속 층을 성막하는 단계; 상기 금속 층을 상기 소스/드레인 영역과 반응시키도록 어닐링을 행하는 단계; 남아 있는 접촉 개구에 텅스텐을 충전하는 단계; 및 잉여 텅스텐을 제거하도록 화학적 기계적 연마(CMP)를 수행하는 단계에 의해 형성되는 것이다. 그 후에 세정이 수행된다.
본원의 양태는 첨부 도면들과 함께 이하의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 주목해야 할 필요가 있다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 12는 일부 실시형태들에 따라 트랜지스터 및 콘택 플러그를 형성함에 있어서의 중간 단계들의 단면도이다.
도 13은 탄소-농후 층이 콘택 플러그의 위에 남겨져 있는 콘택 플러그의 단면도를 보여준다.
도 14는 산성 용액 또는 중성 액체를 사용하여 추가적인 금속 피처에 수행되는 세정을 보여준다.
도 15는 일부 실시형태들에 따라 트랜지스터를 형성하는 프로세스 흐름을 보여준다.
이하에 개시된 내용은 본 발명의 여러 피처를 구현하는 다수의 서로 다른 실시형태, 또는 실시예를 제공한다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 실시예가 이하에 설명되어 있다. 물론, 이들 특정 실시예는 단지 예에 불과하고 제한을 의도로 한 것은 아니다. 예컨대, 이어지는 설명에서, 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태도 또한 포함할 수 있다. 게다가, 본원은 여러 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 거론되는 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.
또한, "하위", "밑", "하부", "상위", "상부" 등의 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 방위로)될 수 있고, 이에 따라 본원에 사용된 공간 관련 서술 어구도 마찬가지로 해석될 수 있다.
실리사이드 영역에 접속된 콘택 플러그를 구비하는 트랜지스터와 이를 형성하는 방법이, 다양한 예시적인 실시형태들에 따라 제공된다. 트랜지스터를 형성함에 있어서의 중간 단계들이 예시되어 있다. 일부 실시형태들의 변형이 거론되어 있다. 여러 도면들 및 예시적인 실시형태들에 걸쳐서, 유사한 참조 번호는 유사한 요소를 나타내는데 이용된다. 도 1 내지 도 12에 도시된 단계들은 또한, 도 15에 도시된 바와 같은 프로세스 흐름(200)에 개략적으로 예시되어 있다.
도 1 내지 도 12는 일부 예시적인 실시형태들에 따라 트랜지스터와 각각의 콘택 플러그를 형성함에 있어서의 중간 단계들의 단면도이다. 도 1을 참조해 보면, 웨이퍼(10)가 제공된다. 웨이퍼(10)는, 실리콘, 실리콘 게르마늄, 탄화규소, Ⅲ-Ⅴ족 화합물 반도체 재료 등과 같은 반도체 재료로 형성될 수 있는 기판(20)을 포함한다. 기판(20)은 벌크 기판 또는 SOI(Semiconductor-On-Insulator) 기판일 수 있다.
총괄하여 게이트 스택(26)이라고 하는, 게이트 스택(26A, 26B)이 기판(20) 위에 형성된다. 본원의 일부 실시형태들에 따르면, 게이트 스택(26A, 26B)은 [웨이퍼(10)의 평면도에서] 서로 평행한 세로 방향을 갖는 게이트 스택 스트립으로서 형성되어 있고, 게이트 스택(26A, 26B) 사이의 거리는 최소화되어 있다. 게이트 스택(26A, 26B) 각각은 게이트 유전체(24)와, 게이트 유전체(24) 상의 게이트 전극(28), 그리고 게이트 전극(28) 상의 하드 마스크(38)를 포함할 수 있다. 본원의 일부 실시형태들에 따르면, 게이트 스택(26)은, 더미 게이트 스택(도시 생략)을 형성하는 단계와, 리세스를 형성하도록 더미 게이트 스택을 제거하는 단계, 그리고 리세스 내에 교체 게이트를 형성하는 단계에 의해 형성되는 교체 게이트 스택이다. 그 결과, 각 게이트 유전체(24)는 각 게이트 전극(28)의 아래에 있는 하측 부분과, 각 게이트 전극(28)의 측벽 상에 있는 측벽 부분을 포함한다. 상기 측벽 부분은 각 게이트 전극(28)을 에워싸고 있는 링을 형성한다.
본원의 일부 실시형태들에 따르면, 소스 및 드레인 영역(22)[이하에서는 소스/드레인 영역(22)이라 함]이 기판(20) 내로 연장되도록 형성된다. 대안적인 실시형태들에 따르면, 소스/드레인 영역(22)은 도 2에 도시된 바와 같이 접촉 개구를 형성한 후에 형성된다. 하나 이상의 소스/드레인 영역(22)은 게이트 스택(26A, 26B)에 의해 공유되는 공동 소스 영역 또는 공동 드레인 영역일 수 있다. 따라서, 게이트 스택(26A)의 양측에 있는 소스/드레인 영역(22)과 연합하여 게이트 스택(26A)이 제1 트랜지스터를 형성할 수 있고, 게이트 스택(26B)의 양측에 있는 소스/드레인 영역(22)과 연합하여 게이트 스택(26B)이 제2 트랜지스터를 형성할 수 있다. 상기 제1 트랜지스터와 상기 제2 트랜지스터는 단일 트랜지스터로서의 역할을 하도록 전기적으로 병렬 접속될 수 있다.
게이트 유전체(24)는 단일 층이거나 또는 복수의 층을 포함하는 복합 층일 수 있다. 예를 들어, 게이트 유전체(24)는 계면 산화물 층과, 상기 산화물 층 상의 하이-k 유전체 층을 포함할 수 있다. 상기 산화물 층은 열 산화 또는 화학적 산화를 통해 형성된 산화규소 층일 수 있다. 하이-k 유전체 층은 7보다 크거나 혹은 20보다도 큰 k 값을 가질 수 있다. 예시적인 하이-k 유전체 물질은 산화하프늄, 산화지르코늄, 산화란탄 등을 포함한다.
본원의 일부 실시형태들에 따르면, 각 게이트 전극(28)은 균질한 전도성 재료로 형성된 단일 층 구조를 갖는다. 대안적인 실시형태들에 따르면, 각 게이트 전극(28)은 TiN, TaSiN, WN, TiAl, TiAlN, TaC, TaN, 알루미늄, 또는 이들의 합금으로 형성된 복수의 층을 포함하는 복합 구조를 갖는다. 게이트 전극(28)의 형성은, 물리적 기상 증착(PVD), 유기 금속 화학적 기상 증착(MOCVD), 및/또는 그 밖의 적용 가능한 방법들을 포함할 수 있다. 하드 마스크(38)는 예를 들어 질화규소로 형성될 수 있다.
본원의 대안적인 실시형태들에 따르면, 게이트 스택(26A, 26B)은 교체 게이트 스택인 것이 아니라, 블랭킷 게이트 유전체 층과 (폴리실리콘 층 등과 같은) 블랭킷 게이트 전극 층을 성막하는 단계와, 그 후에 블랭킷 게이트 유전체 층과 블랭킷 게이트 전극 층을 패터닝하는 단계에 의해 형성되는 것이다.
도 1을 다시 참조해 보면, 접촉 에칭 정지 층(CESL)(34)은 기판(20)을 덮도록 형성되고, 게이트 스페이서(30)의 측벽 상에서 연장될 수 있다. 본원의 일부 실시형태들에 따르면, CESL(34)은 질화규소, 탄화규소, 또는 그 밖의 유전체 물질로 형성된다. 층간 유전체(ILD)(36)는 CESL과 게이트 스택(26A, 26B)의 위에 형성된다. ILD(36)는 포스포-실리케이트 글래스(PSG), 보로-실리케이트 글래스(BSG), 붕소-도핑 포스포-실리케이트 글래스(BPSG), 테트라 에틸 오르소 실리케이트(TEOS) 산화물 등과 같은 산화물로 형성될 수 있다. 상기 형성에는, 예를 들어 화학적 기상 증착(CVD), 유동성 CVD(FCVD), 스핀-온 코팅 등이 포함될 수 있다.
도 2를 참조해 보면, 접촉 개구(40)를 형성하도록, ILD(36)와 CESL(34)가 에칭된다. 이 개별 단계는, 도 15에 도시된 프로세스 흐름에서 단계 202로서 예시되어 있다. 일부 실시형태들에 따르면, 개구(40)는 소스/드레인 접촉 개구이다. 소스/드레인 영역(22)은 (이미 형성되어 있다면) 접촉 개구(40)에 노출된다. 본원의 일부 실시형태들에 따르면, 개구(40)의 폭(W1)은 약 40 ㎚보다 작다. 깊이(D1)는 약 45 ㎚보다 클 수 있다.
이 시점에서 소스/드레인 영역(22)이 아직 형성되어 있지 않은 일부 실시형태들에 따르면, 소스/드레인 영역(22)을 형성하도록 사전-비정질화 주입(PAI)과 소스/드레인 주입이 수행될 수 있는데, 소스/드레인 영역(22)을 형성하기 위해 주입된 불순물과 PAI의 종들은 개구(40)를 통해 기판(20) 내에 주입된다. PAI는 게르마늄, 실리콘 등을 이용하여 수행될 수 있는데, 이 PAI는 후속 소스/드레인 주입의 깊이를 제어하기 위해 주입 영역의 격자 구조를 파괴한다. 각 트랜지스터가 p형 트랜지스터인 경우에 소스/드레인 주입은 붕소 또는 인듐을 이용하여 수행될 수 있고, 또는 각 트랜지스터가 n형 트랜지스터인 경우에 소스/드레인 주입은 인, 비소 또는 안티몬을 이용하여 수행될 수 있다.
도 3은 본원의 일부 실시형태들에 따른 콘택 (플러그) 스페이서(44)의 형성을 예시한다. 콘택 스페이서(44)의 형성은 하나 또는 복수의 등각 유전체 층(들)을 성막하는 것을 포함할 수 있다. 유전체 층은 접촉 개구(40) 내로 연장되고, ILD(36)의 측벽 상의 수직 부분과, 접촉 개구(40)의 하측 뿐만 아니라 ILD(36)의 위에 있는 수평 부분을 포함한다. 성막 프로세스는 원자층 증착(ALD), CVD 등과 같은 등각 증착 프로세스를 이용하여 수행되고, 이에 따라 성막된 층의 수평 부분 및 수직 부분은 유사한 두께를 갖는다. 그 후에, 수평 부분을 제거하도록, 이방성 에칭이 수행되어, 수직 부분은 콘택 스페이서(44)로서 남겨진다. 이방성 에칭은 암모니아(NH3) 및 NF3를 에칭 가스로서 사용하여 수행될 수 있다. 웨이퍼(10)의 평면도에서 보았을 때, 동일한 개구(40) 내의 콘택 스페이서(44)는 통합된 스페이서 링의 일부분이다.
본원의 일부 실시형태들에 따르면, 스페이서(44)는 산화물에 관해 높은 에칭 선택도를 갖는 유전체 물질로 형성되어 있어, (산화물이 세정되는) 후속 세정 프로세스에서 스페이서는 손상되지 않는다. 예를 들어, 콘택 스페이서(44)는 질화규소, 실리콘 옥시카바이드, 산질화규소 등으로 형성될 수 있다.
본원의 대안적인 실시형태들에 따르면, 스페이서(44)가 형성되지 않는다. 따라서, 콘택 스페이서 형성 단계가 수행될 수도 있고 생략될 수도 있다는 것을 나타내기 위해, 콘택 스페이서(44)는 점선을 이용하여 도시되어 있다. 이들 실시형태에 따르면, 이후에 형성되는 금속 층(46)(도 4)은 ILD(36)의 측벽과 접촉하는 측벽 부분을 구비할 수 있다.
이제 도 4를 참조하여 보면, 금속 층(46)이 성막되어 있다. 이 개별 단계는, 도 15에 도시된 프로세스 흐름에서 단계 204로서 예시되어 있다. 본원의 일부 실시형태들에 따르면, 금속 층(46)은 티타늄(Ti) 층인데, 이 금속 층은 물리적 기상 증착(PVD)을 이용하여 형성될 수 있다. 금속 층(46)은 개구(40)의 하측에 있는 하측 부분(46A)과, ILD(36)의 측벽 상에 있는 측벽 부분(46B)을 포함한다. 금속 층(46)은 두 가지 기능을 갖는다. 제1 기능은, 금속 층(46)의 하측 부분이 하위 소스/드레인 영역(22)과 반응하여 소스/드레인 실리사이드 영역을 형성하는 것이다. 제2 기능은, 금속 층(46)이 이후에 형성되는 캡핑 층/접착 층을 위한 접착 층으로서 작용하는 것이다.
도 5를 참조해 보면, 캡핑 층(48)이 성막된다. 이 개별 단계는, 도 15에 도시된 프로세스 흐름에서 단계 206으로서 예시되어 있다. 캡핑 층(48)은 또한 확산 배리어 층으로서 작용한다. 본원의 일부 실시형태들에 따르면, 캡핑 층(48)은 질화티타늄 등과 같은 금속 질화물로 형성된다. 캡핑 층(48)은 PVD, CVD 등을 이용하여 형성될 수 있다.
도 6은 실리사이드 영역(50)을 형성하는 실리사이드화 프로세스를 예시한다. 본원의 일부 실시형태들에 따르면, 실리사이드화 프로세스는 어닐링을 통해 수행되는데, 이는 화살표 52로 나타내어져 있다. 이 개별 단계는, 도 15에 도시된 프로세스 흐름에서 단계 208로서 예시되어 있다. 어닐링은 급속 열처리(RTA), 노 어닐링 등을 통해 수행될 수 있다. 따라서, 금속 층(46)의 하측 부분은 소스/드레인 영역(22)과 반응하여 실리사이드 영역을 형성한다. 도 6에 도시된 바와 같이, 금속 층(46)의 측벽 부분은 상기 실리사이드화 프로세스 후에 잔류한다. 본원의 일부 실시형태들에 따르면, 금속 층(46)의 하측 부분은 완전히 반응되고, 실리사이드 영역(50)의 상단면은 캡핑 층(48)의 하단면과 접촉하고 있다.
이어서, 남아 있는 접촉 개구(40)에 금속 재료(54)가 충전되며, 결과적으로 얻어지는 웨이퍼(10)가 도 7에 도시되어 있다. 이 개별 단계는, 도 15에 도시된 프로세스 흐름에서 단계 210으로서 예시되어 있다. 금속 재료는, 순수한 혹은 실질적으로 순수한 (예를 들어, 약 95%보다 큰 원자 농도를 갖는) 텅스텐으로 형성될 수 있는, 텅스텐-함유 물질로 형성될 수 있다. 본원의 대안적인 실시형태들에 따르면, 금속 재료(54)는 티타늄을 포함한다. 금속 재료(54)에는 구리, 코발트 등이 포함되지 않는 데, 이는 구리, 코발트 등은 후속 프로세스 단계들에서의 거동이 텅스텐과 달라서 본원의 실시형태들에서는 효과가 나타나지 않을 것이기 때문이다.
이어서, 도 7에 또한 도시된 바와 같이, 화학적 기계적 연마(CMP) 등과 같은 평탄화 프로세스가, ILD(36) 상의 금속 층(46), 캡핑 층(48) 및 금속 재료(54)의 잉여 부분을 제거하도록 수행된다. 이에 따라, 도 8에 도시된 바와 같이, 소스/드레인 콘택 플러그(56)가 형성된다. 이 개별 단계는, 도 15에 도시된 프로세스 흐름에서 단계 212로서 예시되어 있다. 도 7은 연마 패드(57)를 개략적으로 보여준다. 실제로 CMP 프로세스에서, 연마 패드(57)는 웨이퍼(10)의 크기보다 큰 크기/직경을 가질 수 있다. CMP 프로세스 동안에, 연마 패드(57)는 위를 향해 있을 수 있는 반면에, 웨이퍼(10)는 아래를 향해 있을 수 있고 연마 패드(57)에 대해 밀어붙여진다. CMP 동안에, 웨이퍼(10)가 회전된다. CMP 동안에, 슬러리(도시 생략)가 연마 패드(57) 상에 분배된다.
CMP가 완료된 후, 웨이퍼(10)가 세정 단계에서 세정된다. 이 개별 단계는, 도 15에 도시된 프로세스 흐름에서 단계 214로서 예시되어 있다. 도 8은 예시적인 세정 프로세스를 개략적으로 보여준다. CMP 동안에 생성되는 부산물과 낙하하는 슬러리를 문질러 벗겨내기 위해, 세정 동안에 브러시(61)를 사용하여 웨이퍼(10)를 털어낼 수 있다. 본원의 일부 실시형태들에 따르면, 브러시(61)는 예시된 바와 같이 세정 동안에 회전하는 롤러 스폰지 브러시이다. 브러시(61)는 또한 펜슬 브러시일 수 있다. 예시적인 세정에서는, 먼저 롤러 스폰지 브러시를 사용하여 웨이퍼(10)를 털어낸 후, 펜슬 브러시를 사용하여 세정할 수 있다. 브러시(61)를 사용하여 웨이퍼(10)를 털어내는 경우, 예를 들어 스프레이를 통해, 웨이퍼(10) 상에 세정 용액(58)을 도포하며, 그 결과 CMP 동안에 생성되는 부산물과 낙하하는 슬러리를 제거할 수 있다. 세정 동안에, 브러시(61)는 웨이퍼(10)와 물리적으로 접촉해 있다. 상기 세정은, 온도가 약 18℃ 내지 약 21℃인 세정 용액(58)을 이용하여, 약 1.5분 내지 약 2.5분의 시간 동안 수행될 수 있다.
상기한 세정 환경을 통해, 특히 NMOS 트랜지스터 및 N-웰 영역의 경우, 갈바니 전극이 콘택 플러그(56)를 포함하게 될 수 있고, 웨이퍼(10)의 부분들이 콘택 플러그(56)에 전기적으로 접속될 수 있다. 따라서, 전자는 콘택 플러그(56)로부터 소스/드레인 영역(22)으로 연행될 수 있다. 따라서, 텅스텐 등과 같이, 전자들을 기판(20)에 잃는 금속은, 양전하를 갖는 금속 이온이 된다. 금속 이온은 결과적으로 일어나는 부식에서 세정 용액(58)에 잃게 될 수 있고, 그 결과 금속이 손실되며 콘택 플러그(56)가 리세싱된다. 리세싱에 의해, 콘택 플러그(56)의 상단면은 ILD(36)의 상단면보다 낮아질 것이다. 콘택 플러그(56)의 폭(W2)이 매우 작고, 예를 들어 약 20 ㎚보다 작은 실시형태들에서는, 결과적으로 생성되는 리세스가 깊고 좁으며(높은 종횡비를 가지며), 도 12에 도시된 바와 같이 비아 또는 콘택 플러그(72) 등과 같은 후속 형성되는 상위 전도성 피처로 상기 리세스를 완전히 충전하기가 어렵다. 본원의 일부 실시형태들에 따르면, 세정 프로세스 동안에, 콘택 플러그(56)의 리세싱을 감소시키고, 가능하다면 없애기 위해, 세정 용액(58)에 억제제가 사용된다.
세정 용액(58)의 바람직한 PH 값은, 표면이 세정되어야 하는 콘택 플러그(56)의 재료와 관련이 있는 것으로 이해된다. 서로 다른 재료가 서로 다른 타입의 세정 용액에 서로 다르게 반응한다. 따라서, 종래의 프로세스에서는, 각 CMP 이후에 구리를 세정하는 데에는 강한 염기를 사용하였지만, 각 CMP 이후에 텅스텐을 세정하는 데에는 산성 또는 중성 액체를 사용하였다. 그러나, 텅스텐은 산성 용액에 의해 부식/에칭될 수 있다. 또한, 세정 용액이 그 PH 값이 7.0인 중성인 경우라도, 갈바니 반응이 일어나고, 텅스텐도 또한 세정 중에 부식될 것이다. 종래의 세정 프로세스에서는, 그 특성들 중의 일부가 텅스텐과 반응하는, 산성 및/또는 중성 세정 용액을 사용하여, 텅스텐 플러그를 세정하였다. 그러나, 산성 및/또는 중성 세정 용액도 또한 텅스텐 플러그를 부식시킨다. 종래의 구조에서는, 세정에 의해 야기되는 텅스텐의 손실이 문제를 제기하지는 않았다. 그 이유는, 종래의 구조에서 텅스텐 플러그가 비교적 넓었고, 세정에 의해 결과적으로 생성되는 리세스의 깊이가 텅스텐 플러그의 폭에 비해 비교적 작았기 때문이다. 따라서, 후속 형성되는 상위 전도성 재료는 개방 회로를 야기하는 일 없이 리세스를 쉽게 충전할 수 있다. 그러나, 보다 새로운 세대의 집적 회로에서는, 텅스텐 플러그의 폭이 매우 작고, 예를 들어 약 20 ㎚ 이하에 달할 수 있다. 따라서, 종래의 세정에서 야기되는 부식 깊이는, 깊고 좁은 리세스를 초래하는 콘택 플러그(56)의 폭에 필적하게 될 수 있고, 경우에 따라서는 더 커질 수 있다. 따라서, 콘택 플러그, 비아, 금속 라인 등과 같은 상위 전도성 피처(72)(도 12)가 형성될 때, 상기한 리세스를 완전히 충전하기가 어렵고, 개방 회로가 유발될 수 있다.
본원의 일부 실시형태들에 따르면, 텅스텐 플러그의 부식을 방지하기 위해 억제제가 (물이 들어 있는) 세정 용액(58)에 첨가된다. 본원의 일부 실시형태들에 따르면, 억제제는, 예를 들어 C5H15NO2일 수 있는 유기 아민으로 형성된다. C5H15NO2의 분자량은 121.18이다. 유기 아민 등과 같은 억제제는, 세정 용액(58)의 PH 값이 염기성/알칼리성(PH 값이 7.0보다 높음)으로 되게 한다. 이는 텅스텐의 CMP 이후에 사용되는 종래의 세정 용액과 다르다. 세정 용액(58) 내의 억제제는 콘택 플러그(56)의 노출된 표면에 부착되는데, 부착된 억제제를 나타내기 위해 층(62)이 도시되어 있다. 억제제는 음전하를 띤다. 층(62)은 탄소-농축 층이고, 층(62)은 하위 콘택 플러그를 세정 용액(58)의 리세싱으로부터 보호한다. 결과적으로, 부착된 억제제(60)가 세정 용액(58)과 콘택 플러그(56) 사이의 경로를 전기적으로 끊어, 전자는 소스/드레인 영역(22)으로 흘러가는 것이 방지되고, 양의 텅스텐 이온은 세정 용액(58)에 용해되는 것이 방지된다. 따라서, 부식이 감소된다.
세정 용액(58)이 PH 값의 범위가 7.0 내지 약 8.0(불포함)인 약염기성 용액일 때, 세정 용액(58) 내의 억제제가 양호하게 기능한다. 다른 식으로 말하면, 상기 PH 값은 7.0 초과 약 8.0 미만이다. 중성 또는 산성 환경에서, 억제제는 콘택 플러그(56)의 표면에 부착될 수 없고, 부식이 발생할 것이다. 한편, 세정 용액(58)의 PH 값이 약 8.0 이상으로 증가되면, 억제제도 또한 그 억제 기능을 점점 상실하기 시작하며, 텅스텐은 각각의 강염기성 용액에 의해 부식/에칭될 것이다. 본원의 일부 실시형태들에 따르면, 세정 용액은 억제제가 기능할 수 있게 하도록 7.0 초과 약 8.0 미만으로 조정된다.
본원의 일부 실시형태들에 따르면, 세정 용액(58)의 PH 값 조정은, 유기 아민의 농도를 조정함으로써 달성된다. 예를 들어, 세정 용액(58)에서의 유기 아민의 농도는, 약 0.5% 내지 약 2%로 조정될 수 있다. (히드록시메틸) 아미노메탄 (TRIS) 또는 살린 구연산 나트륨(SSC) 등과 같은 완충제를 세정 용액(58)에 첨가하여, 세정 용액(58)을 완충 용액으로 만들 수 있고, 그 결과 세정 용액의 PH 값은 바람직한 범위(바람직하게는, 7.0 내지 약 8.0) 내에서 일정하게 유지될 수 있다. 일부 실시형태들에 따르면, HCl 등과 같은 다른 화학 물질을 첨가하여 세정 용액(58)의 PH 값을 조정할 수 있다.
세정 용액(58)을 이용하여 웨이퍼(10)를 세정한 후, 웨이퍼(10) 상의 잔류물을 원심력으로 분리하고 털어낸다. 도 9에 도시된 바와 같이, 청정 공기(64)를 웨이퍼(10) 상에 송풍하여 웨이퍼(10)를 건조시킬 수 있다. 이 개별 단계는, 도 15에 도시된 프로세스 흐름에서 단계 216으로서 예시되어 있다. CMP가 완료되는 시점으로부터 시작하여 웨이퍼(10)가 건조되기 시작하는 시점[또는 웨이퍼(10)가 완전히 건조되는 시점]까지의 기간 동안에는, 웨이퍼(10)를 세정하는 데 중성 세정 용액 또는 산성 용액이 사용되지 않는다. 또한, PH 값이 (예컨대, 8.5와 같이) 8.0보다 현저히 높은 강염기성 용액은 사용되지 않는다. 그 결과, 콘택 플러그(56)의 부식은 최소화된다. 도 9는 (세정 단계에 의해 형성된 경우) 리세스(66)가 개략적으로 도시되어 있는, 결과적으로 얻어지는 웨이퍼(10)를 보여준다. 본원의 실시형태들에 따른 방법을 이용하여 세정을 수행함으로써, 부식이 감소되므로, 리세스(66)의 리세스 깊이(D1)는 약 50Å보다 작을 수 있다. 세정 이전에 콘택 플러그(56)가 ILD(36)의 상단면 위로 돌출되는 부분을 갖는 경우, 콘택 플러그(56)의 상단면은 또한 세정 이후에, ILD(36)의 상단면과 동일 평면 상에 있거나 또는 ILD(36)의 상단면보다 높을 수 있다.
도 1 내지 도 9에 도시된 바와 같은 단계들에서, 트랜지스터(300)가 형성된다. 도 10을 참조해 보면, 본원의 일부 실시형태들에 따라 에칭 정지 층(68)이 형성된 후, 유전체 층(70)이 형성된다. 일부 실시형태들에 따르면, 유전체 층(70)은 층간 유전체이므로, 대안적으로 ILD1(70)이라고도 한다. 일부 실시형태들에 따르면, 에칭 정지 층(68)은 또한 생략될 수 있다. 따라서, 에칭 정지 층(68)은 형성될 수도 있고 혹은 형성되지 않을 수도 있다는 것을 나타내기 위해 점선을 이용하여 도시되어 있다. 에칭 정지 층(68)은 또한 탄화규소, 산질화규소, 탄질화규소, 이들의 조합, 또는 이들의 복합 층으로 형성될 수 있다. 에칭 정지 층(68)은 CVD, 플라즈마 강화 화학적 기상 증착(PECVD), ALD 등과 같은 성막 방법을 이용하여 형성될 수 있다. ILD1(70)은 PSG, BSG, BPSG, 불소-도핑 실리콘 유리(FSG), 또는 TEOS로부터 선택되는 재료를 포함할 수 있다. ILD1(70)은 또한, 탄소-함유 유전체 물질일 수 있는, 비다공성 로우-k 유전체 물질로 형성될 수 있다. ILD1(70)은 스핀 코팅, FCVD 등을 이용하여 형성될 수 있거나, 또는 CVD, PECVD, 저압 화학적 기상 증착(LPCVD) 등과 같은 성막 방법을 이용하여 형성될 수 있다.
도 10은 또한 전도성 피처(72)의 형성을 예시한다. 층들(68, 70)과 전도성 피처(72)의 형성은, 도 15에 도시된 프로세스 흐름에서 단계 218로서 예시되어 있다. 본원의 일부 실시형태들에 따르면, 전도성 피처(72)는 콘택 플러그이고, 도 10에 도시된 바와 같이 에칭 정지 층(68)이 형성되지 않는다. 대안적인 실시형태들에 따르면, 전도성 피처(72)는 구리 비아 또는 구리 라인이고, 이들 실시형태에 따르면 에칭 정지 층(68)은 형성된다.
전도성 피처(72)의 형성은, 콘택 플러그(56)를 노출시키도록 유전체 층(68, 70)에 개구를 형성하는 것과, 상기 개구에 전도성 재료(들)를 충전하는 것과, 평탄화를 수행하는 것을 포함할 수 있다. 전도성 피처(72)는 전도성 접착층/배리어층(74)과, 접착층/배리어층(74) 위의 금속 재료(76)를 포함할 수 있다. 접착층/배리어층(74)은 티타늄, 질화티타늄, 탄탈, 질화탄탈, 이들의 조합, 또는 이들의 다중층으로부터 선택된 재료로 형성될 수 있다. 금속 재료(76)는 텅스텐, 구리, 알루미늄, 또는 이들의 합금으로 형성될 수 있고, PVD, 유기 금속 화학적 기상 증착(MOCVD), 또는 도금을 이용하여 형성될 수 있다. 유익하게는, 도 9의 리세스(66)가 세정 프로세스로 인해 형성된다면, 본원의 실시형태들에 따라 리세스(66)가 얕기 때문에, 개방 회로를 생성하는 일 없이, 전도성 피처(72)가 쉽게 리세스(66)에 충전될 수 있다.
도 11과 도 12는 게이트 콘택 플러그의 형성을 보여준다. 이 개별 단계는, 도 15에 도시된 프로세스 흐름에서 단계 220으로서 예시되어 있다. 도 11에 도시된 바와 같이, 게이트 접촉 개구(78)가 형성되도록, 에칭 프로세스(들)를 수행하여 유전체 층(70), 에칭 정지 층(68), ILD(36) 및 마스크 층(38)(도 10)을 에칭한다. 이어서, 도 12에 도시된 바와 같이, 접촉 개구(78)에 전도성 재료(들)를 충전하여 게이트 콘택 플러그(80)를 형성한다. 본원의 일부 실시형태들에 따르면, 게이트 콘택 플러그(80)는 전도성 접착층/배리어층(82)과, 접착층/배리어층(82) 위의 금속 재료(84)를 포함할 수 있다. 접착층/배리어층(82)은 티타늄, 질화티타늄, 탄탈, 질화탄탈, 이들의 조합, 또는 이들의 다중층으로부터 선택된 재료로 형성될 수 있다. 금속 재료(84)는 텅스텐, 구리, 알루미늄, 또는 이들의 합금으로 형성될 수 있다.
도 13은 콘택 플러그(88)의 일부분 상에 남겨진 탄소 농후 층(86)을 보여주는 것으로, 탄소 농후 층(86)은 상위 재료 및 하위 재료와 혼합되는 부착된 억제제(62)(도 8)를 포함한다. 일부 실시형태들에 따르면, 콘택 플러그(56')는 콘택 플러그(56)와 동일한 다이/웨이퍼 상에 있고, 콘택 플러그(56)와 동시에 형성된다. 콘택 플러그(56')가 게이트 스택(26)에 가까운 것으로 도시되어 있지만, 콘택 플러그(56')는 실제로 게이트 스택으로부터 이격되어 있을 수 있다는 점에 주목해야 할 필요가 있다. 콘택 플러그(56')의 위에 비아가 없거나 이 콘택 플러그에 접속되는 콘택 플러그가 없고, 탄소 농후 층(86)이 콘택 플러그(56') 상에 형성되며 최종 구조에 남겨져 있다. 탄소 농후 층(86)은, 도 8에서는 부착된 억제제(62)인, 잔류 유기 아민의 혼합물을 포함할 수 있다. 탄소 농후 층(86)은 또한 콘택 플러그(56')의 재료 및/또는 에칭 정지 층(68) 또는 [에칭 정지 층(68)이 형성되지 않는 경우에는] 유전체(70)의 재료를 포함할 수 있다. 탄소 농후 층(86)은 하위 콘택 플러그(56')보다 높은 탄소 농도를 갖는다. 탄소 농후 층(86)에서의 탄소 비율은 상위 유전체(68)(또는 70)에서의 탄소 비율보다 높을 수 있다. 일부 실시형태들에 따르면, 탄소 농후 층(86)에서의 탄소의 원자 비율은 콘택 플러그(56') 및 상위 층(68)[또는 층(68)이 형성되지 않은 경우에는 층(70]에서의 탄소의 원자 비율보다 15% 이상 높다. ILD(36)는 또한 세정 중에 세정 용액(58)(도 8)에 노출되지만, 텅스텐은 양전하를 가지고 있는 경향이 있고, 세정 용액(58)과 ILD(36) 내의 억제제는 음으로 대전되는 경향이 있으므로, 억제제는 ILD(36)의 상단면 상에는 축적되지 않지 않고, 콘택 플러그(56', 56)의 상단면 상에 축적되는 경향이 있는 것으로 인식된다. 따라서, 도 3에 도시된 바와 같은 구조에서는, 탄소 농후 층(86)이 콘택 플러그(56')의 상단면에는 있지만, ILD(36)의 상단면 상에는 없다.
탄소 농후 층(86)은 세정 프로세스 직후의 시점에서 콘택 플러그(56', 56)의 모든 상단면 상에 존재할 수 있다. 층(68/70)의 형성 후에, 이들 상단면이 다시 노출되지 않는 한, 대응 탄소 농후 층은 보존될 것이다. 예를 들어, 전도성 피처(72)가 하위 콘택 플러그(56)보다 좁은 경우, 전도성 피처(72)를 충전하는 개구의 형성에 있어서, 콘택 플러그(56)의 상단면의 일부 부분들이 노출되지 않을 수 있다. 따라서, 콘택 플러그(56)의 이들 상단면 부분은 또한 그 위에 접촉하는 탄소 농후 층을 가질 것이다.
도 14는 콘택 플러그(56)와 동일한 웨이퍼 상에 형성된, 전도성 피처(90)의 세정을 보여준다. 전도성 피처(90)는 콘택 플러그(56)와 유사한 금속으로 형성될 수 있고, 텅스텐으로 형성될 수 있다. 일부 실시형태들에 따르면, 전도성 피처(90)는 게이트 전극(예컨대, 도 1의 28), 콘택 플러그, 금속 패드, 또는 재분배 라인이다. 전도성 피처(90)의 폭(W3)은 콘택 플러그(56)의 폭(W2)(도 8)보다 크다. 전도성 피처(90)의 형성은, 유전체 층(95)에 [전도성 피처(90)에 의해 충전되는] 개구를 형성하는 것과, 텅스텐을 포함할 수 있는 금속 재료(94)를 충전하는 것, 그리고 CMP를 수행하는 것을 포함한다. CMP 이후에, 브러시(61')와 세정 용액(58')을 이용하여 세정이 수행된다. 본원의 일부 실시형태들에 따르면, 세정 용액(58')은 시트르산(C6H8O7)을 포함할 수 있는 유기산을 포함한다. 세정은 또한 탈이온수 등과 같은 중성 액체(58'로도 나타내어짐)를 이용하여 수행될 수 있다. 일부 실시형태들에 따르면, 부식으로 인해 형성된 리세스(92)의 깊이(D2)는 약 100Å보다 크다. 이 깊이는 깊이 D1(도 9)보다 큰 값을 갖지만, 전도성 피처(90)의 폭 W3은 폭 W2보다 훨씬 크기 (예를 들어, 비 W3/W2가 2.0 이상일 수 있기) 때문에, 리세스(92)의 갭 충전은 문제가 없고, 개방 회로가 생성되지 않을 것이다. 따라서, 본원에 따르면, 세정 용액은 각각의 세정된 피처의 폭에 따라 선택될 수 있다. 예를 들어, 웨이퍼를 형성할 때, 임계 폭은, 예를 들어 리세스(66)(도 9)가 결함의 발생 없이 충전될 수 있는가 또는 그렇지 아니한가에 기초한 실험을 통해 사전 결정된다. 임계 폭은 예를 들어 50 ㎚일 수 있고, 복수의 인자에 의해 결정된다. 임계 폭보다 큰 폭을 갖는 모든 텅스텐 함유 피처의 세정에서는, 산성 용액 및/또는 중성 액체/용액이 사용되는 반면, 임계 폭보다 작거나 같은 폭을 갖는 모든 텅스텐 함유 피처의 세정에서는, 전술한 바와 같이 약염기성 용액이 사용된다.
본원의 실시형태들은 몇가지 유익한 특징을 갖는다. 웨이퍼를 세정하기 위한 세정 용액에 억제제를 채용함으로써, 콘택 플러그는 세정 용액에 의해 야기되는 부식으로부터 보호되고, 접촉 손실이 감소된다. 또한, 억제제의 PH 값을 조정함으로써, CMP 이후에 수행된 세정 동안에 각각의 화학 물질(예를 들어, 유기 아민 등)이 억제제로서 기능할 수 있다.
본원의 일부 실시형태들에 따르면, 방법은, 제1 유전체 층을 웨이퍼 위에 형성하는 단계; 개구를 형성하도록 상기 제1 유전체 층을 에칭하는 단계; 텅스텐-함유 물질을 상기 개구에 충전하는 단계; 및 CMP를 웨이퍼에 수행하는 단계를 포함한다. 상기 CMP 이후에, 약염기성 용액을 사용하여 상기 웨이퍼에 세정을 수행한다.
상기 실시형태에서, 상기 약염기성 용액은 유기 아민을 포함하고, 상기 유기 아민은 C5H15NO2를 포함할 수 있다.
상기 약염기성 용액의 PH 값은 7.0 내지 약 8.0의 범위일 수 있다.
본원의 일부 실시형태들에 따르면, 방법은 트랜지스터의 게이트 스택과 동일한 레벨의 부분을 갖는 ILD를 형성하는 단계를 포함한다. 상기 ILD와 게이트 스택은 웨이퍼의 일부이다. 상기 ILD는 소스/드레인 접촉 개구를 형성하도록 에칭된다. 트랜지스터의 소스/드레인 영역이 상기 소스/드레인 접촉 개구를 통해 노출된다. 텅스텐-함유 물질이 상기 웨이퍼 상에 성막되는데, 상기 텅스텐-함유 물질은 상기 소스/드레인 접촉 개구를 충전하는 부분을 갖는다. 상기 텅스텐-함유 물질의 잉여 부분을 제거하도록, 상기 웨이퍼에 CMP가 수행된다. 그 후에, 유기 아민을 포함하는 세정 용액을 사용하여 상기 웨이퍼가 세정되는데, 상기 세정 용액은 약염기성 용액이다. 그 후에, 웨이퍼가 건조된다.
상기 실시형태에서는, 상기 CMP가 완료되는 제1 시점으로부터 상기 웨이퍼가 완전히 건조되는 제2 시점까지는, 상기 웨이퍼를 세정하는 데 중성 액체를 사용하지 않을 수 있다.
상기 실시형태에서는, 상기 CMP가 완료되는 제1 시점으로부터 상기 웨이퍼가 완전히 건조되는 제2 시점까지는, 상기 웨이퍼를 세정하는 데 산성 용액을 사용하지 않을 수 있다.
상기 실시형태에서는, 상기 세정 용액은 7.0보다 크고 약 8.0보다 작은 범위의 PH 값을 가질 수 있다.
상기 실시형태에서는, 상기 유기 아민은 C5H15NO2를 포함할 수 있다.
상기 실시형태에서는, 상기 세정 용액의 PH 값을 안정화시키도록 상기 세정 용액에 완충제를 첨가하는 단계를 더 포함한다.
본원의 일부 실시형태들에 따르면, 구조가 제1 유전체 층과, 제1 유전체 층 내의 금속 플러그를 포함한다. 금속 플러그의 상단면이 제1 유전체 층의 상단면과 실질적으로 동일 평면 상에 있다. 탄소 농후 층이 금속 플러그에 접촉하여 그 위에 놓인다. 상기 탄소-농후 층은, 상기 금속 플러그의 제2 탄소 농도보다 높은 제1 탄소 농도를 갖는다. 제2 유전체 층이 탄소-농후 층에 접촉하여 그 위에 놓인다.
상기 실시형태에서, 상기 제2 유전체 층은 탄소를 포함하고 제3 탄소 농도를 가지며, 상기 제1 탄소 농도는 제3 탄소 농도보다 높고, 상기 제1 탄소 농도는 상기 제2 탄소 농도와 상기 제3 탄소 농도 양자 모두에 비해 약 15% 이상 더 높다.
상기 실시형태에서, 상기 탄소-농후 층의 에지는 상기 제1 금속 플러그의 에지와 함께 종단된다.
상기 실시형태에서, 상기 탄소-농후 층은 유기 아민을 포함한다.
당업자가 본원의 양태를 더욱 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 이해해야 한다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는다는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (10)

  1. 방법으로서,
    제1 유전체 층을 웨이퍼 위에 형성하는 단계;
    제1 개구를 형성하도록 상기 제1 유전체 층을 에칭하는 단계;
    텅스텐-함유 물질을 상기 제1 개구에 충전하는 단계;
    제1 화학적 기계적 연마(CMP)를 상기 웨이퍼에 수행하는 단계;
    CMP 이후에, 유기 아민을 포함하는 약염기성 용액을 사용하여 상기 웨이퍼에 제1 세정을 수행하는 단계; 및
    제2 유전체 층을 상기 텅스텐-함유 물질의 위에 접촉 형성하는 단계를 포함하고,
    상기 텅스텐-함유 물질과 상기 제2 유전체 층의 사이에 탄소-농후 층이 접촉 형성되고, 상기 탄소-농후 층은 상기 유기 아민을 포함하는 것인, 방법.
  2. 제1항에 있어서, 상기 유기 아민은 C5H15NO2를 포함하는 것인, 방법.
  3. 제1항에 있어서, 소스/드레인 영역을 형성하는 단계를 더 포함하고, 상기 CMP 이후에 남아 있는 상기 텅스텐-함유 물질의 일부분이 콘택 플러그(contact plug)로서 작용하며, 상기 콘택 플러그는 상기 소스/드레인 영역에 전기적으로 결합되는 것인 방법.
  4. 제1항에 있어서, 상기 약염기성 용액의 PH 값은 7.0과 8.0 사이의 범위에 있는 것인, 방법.
  5. 제1항에 있어서,
    제3 유전체 층을 상기 제1 유전체 층 위에 형성하는 단계;
    상기 제1 개구보다 넓은 제2 개구를 형성하도록 상기 제3 유전체 층을 에칭하는 단계;
    제2 텅스텐-함유 물질을 상기 제2 개구에 충전하는 단계;
    제2 CMP를 상기 웨이퍼에 수행하는 단계; 및
    상기 제2 CMP 이후에, 산성 용액 또는 중성 액체를 이용하여 상기 웨이퍼에 제2 세정을 수행하는 단계
    를 더 포함하는 방법.
  6. 방법으로서,
    트랜지스터의 게이트 스택과 동일한 레벨의 부분을 갖는 층간 유전체(ILD)를 형성하는 단계로서, 상기 ILD 및 상기 게이트 스택은 웨이퍼의 일부인 것인 ILD 형성 단계;
    소스/드레인 접촉 개구를 형성하도록 상기 ILD를 에칭하는 단계로서, 상기 트랜지스터의 소스/드레인 영역이 상기 소스/드레인 접촉 개구를 통해 노출되는 것인 ILD 에칭 단계;
    상기 웨이퍼 상에 제1 텅스텐-함유 물질을 성막하는 단계로서, 상기 제1 텅스텐-함유 물질은 상기 소스/드레인 접촉 개구를 충전하는 부분을 포함하는 것인 성막 단계;
    상기 제1 텅스텐-함유 물질의 잉여 부분을 제거하도록, 상기 웨이퍼에 화학적 기계적 연마(CMP)를 수행하는 단계;
    유기 아민을 포함하는 세정 용액을 사용하여 상기 웨이퍼를 세정하는 단계로서, 상기 세정 용액은 약염기성 용액인 것인 세정 단계;
    상기 웨이퍼를 건조하는 단계; 및
    유전체 층을 상기 제1 텅스텐-함유 물질의 위에 접촉 형성하는 단계를 포함하고,
    상기 제1 텅스텐-함유 물질과 상기 유전체 층의 사이에 탄소-농후 층이 접촉 형성되고, 상기 탄소-농후 층은 상기 유기 아민을 포함하는 것인, 방법.
  7. 제6항에 있어서,
    상기 웨이퍼 내의 추가적인 개구에 제2 텅스텐-함유 물질을 충전하는 단계로서, 상기 추가적인 개구는 상기 소스/드레인 접촉 개구보다 넓은 것인 충전 단계;
    상기 추가적인 개구의 외부에 있는 상기 제2 텅스텐-함유 물질의 잉여 부분을 제거하도록, 상기 웨이퍼에 추가적인 CMP를 수행하는 단계; 및
    상기 추가적인 CMP 이후에, 산성 용액 또는 중성 액체를 이용하여 상기 웨이퍼를 세정하는 단계
    를 더 포함하는 방법.
  8. 구조로서,
    제1 유전체 층;
    상기 제1 유전체 층 내의 제1 금속 플러그로서, 상기 제1 금속 플러그의 상단면이 상기 제1 유전체 층의 상단면과 동일 평면 상에 있는 것인 제1 금속 플러그;
    상기 제1 금속 플러그에 접촉하여 그 위에 놓이는 탄소-농후 층으로서, 상기 탄소-농후 층은 상기 제1 금속 플러그의 제2 탄소 농도보다 높은 제1 탄소 농도를 갖고, 상기 탄소-농후 층은 유기 아민을 포함하는 것인, 탄소-농후 층; 및
    상기 탄소-농후 층에 접촉하여 그 위에 놓이는 제2 유전체 층
    을 포함하는 구조.
  9. 제8항에 있어서, 상기 제2 유전체 층은 탄소를 포함하고 제3 탄소 농도를 가지며, 상기 제1 탄소 농도는 상기 제3 탄소 농도보다 높은 것인 구조.
  10. 제8항에 있어서,
    상기 제1 유전체 층 내의 제2 금속 플러그로서, 상기 제2 금속 플러그의 상단면이 상기 제1 유전체 층의 상단면과 동일 평면 상에 있는 것인 제2 금속 플러그; 및
    상기 제2 금속 플러그에 접촉하여 그 위에 있는 제3 금속 플러그로서, 제2 금속 플러그와 제3 금속 플러그의 사이에는 탄소-농후 층이 위치하지 않는 것인 제3 금속 플러그
    를 더 포함하는 구조.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11411095B2 (en) * 2017-11-30 2022-08-09 Intel Corporation Epitaxial source or drain structures for advanced integrated circuit structure fabrication
KR102612592B1 (ko) * 2018-10-15 2023-12-12 삼성전자주식회사 반도체 소자
US11004687B2 (en) * 2019-02-11 2021-05-11 Applied Materials, Inc. Gate contact over active processes
US11257926B2 (en) 2020-06-08 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned contact structures
JP7385540B2 (ja) * 2020-09-03 2023-11-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN115997275A (zh) * 2020-09-25 2023-04-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20230079429A (ko) 2020-10-05 2023-06-07 엔테그리스, 아이엔씨. Cmp 후 세정 조성물

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050014667A1 (en) * 2003-04-18 2005-01-20 Tetsuo Aoyama Aqueous fluoride compositions for cleaning semiconductor devices
JP2011009556A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置の製造方法及び半導体装置
US20120306023A1 (en) * 2011-05-31 2012-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Device-Manufacturing Scheme for Increasing the Density of Metal Patterns in Inter-Layer Dielectrics

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6896826B2 (en) 1997-01-09 2005-05-24 Advanced Technology Materials, Inc. Aqueous cleaning composition containing copper-specific corrosion inhibitor for cleaning inorganic residues on semiconductor substrate
US5935871A (en) * 1997-08-22 1999-08-10 Motorola, Inc. Process for forming a semiconductor device
US5893756A (en) * 1997-08-26 1999-04-13 Lsi Logic Corporation Use of ethylene glycol as a corrosion inhibitor during cleaning after metal chemical mechanical polishing
US6451697B1 (en) * 2000-04-06 2002-09-17 Applied Materials, Inc. Method for abrasive-free metal CMP in passivation domain
US6498131B1 (en) * 2000-08-07 2002-12-24 Ekc Technology, Inc. Composition for cleaning chemical mechanical planarization apparatus
US6776696B2 (en) * 2002-10-28 2004-08-17 Planar Solutions Llc Continuous chemical mechanical polishing process for polishing multiple conductive and non-conductive layers on semiconductor wafers
US7259111B2 (en) * 2005-01-19 2007-08-21 Applied Materials, Inc. Interface engineering to improve adhesion between low k stacks
KR100604943B1 (ko) * 2005-06-20 2006-07-31 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100706822B1 (ko) * 2005-10-17 2007-04-12 삼성전자주식회사 절연 물질 제거용 조성물, 이를 이용한 절연막의 제거 방법및 기판의 재생 방법
US8027823B2 (en) * 2006-06-23 2011-09-27 Agilent Technologies, Inc. Methods and system for viewing genomic data
CN100539005C (zh) 2006-09-30 2009-09-09 中芯国际集成电路制造(上海)有限公司 化学机械抛光后晶圆表面的清洗方法
US8349746B2 (en) * 2010-02-23 2013-01-08 Applied Materials, Inc. Microelectronic structure including a low k dielectric and a method of controlling carbon distribution in the structure
US8406986B2 (en) * 2010-04-27 2013-03-26 International Business Machines Corporation Emergency routing within a controllable transit system
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
JP5767898B2 (ja) * 2011-08-12 2015-08-26 株式会社東芝 半導体装置の製造方法
US9478636B2 (en) 2014-05-16 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device including source/drain contact having height below gate stack
US10998228B2 (en) * 2014-06-12 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnect with protection layer
CN106206714B (zh) * 2015-04-30 2020-06-30 联华电子股份有限公司 半导体器件
KR20170074003A (ko) * 2015-12-21 2017-06-29 주식회사 케이씨텍 세정액 조성물

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050014667A1 (en) * 2003-04-18 2005-01-20 Tetsuo Aoyama Aqueous fluoride compositions for cleaning semiconductor devices
JP2011009556A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置の製造方法及び半導体装置
US20120306023A1 (en) * 2011-05-31 2012-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Device-Manufacturing Scheme for Increasing the Density of Metal Patterns in Inter-Layer Dielectrics

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