KR19980067845A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR19980067845A
KR19980067845A KR1019970004157A KR19970004157A KR19980067845A KR 19980067845 A KR19980067845 A KR 19980067845A KR 1019970004157 A KR1019970004157 A KR 1019970004157A KR 19970004157 A KR19970004157 A KR 19970004157A KR 19980067845 A KR19980067845 A KR 19980067845A
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이강열
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문정환
엘지반도체 주식회사
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Abstract

본 발명은 다층 배선을 형성하면서 소자의 토폴로지를 향상시키는 반도체 소자의 제조 방법을 제공하기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 기판 표면내에 제 1 도전형 웰을 형성하는 단계, 제 1 도전형 웰상에 게이트 절연막을 형성하는 단계; 게이트 절연막상의 소정 부위에 제 1, 제 2 게이트 전극을 형성하는 단계; 제 1 게이트 전극 양측의 제 1 도전형 웰 표면내에 제 2 도전형 제 1, 제 2 불순물 영역을 형성하는 단계; 제 2 도전형 제 2 불순물 영역과 제 2 게이트 전극 사이의 제 1 도전형 웰 표면내에 고농도 제 1 도전형 불순물 영역을 형성하는 단계; 제 1, 제 2 게이트 전극을 포함한 게이트 절연막상에 제 1 절연막을 형성하는 단계; 기판, 제 1 도전형 웰과 게이트 절연막을 패터닝하여 제 2 게이트 전극에 연결되는 콘택홀과 기판과 제 1 도전형 웰을 패터닝하여 제 2 도전형 제 1, 제 2 불순물 영역과 고농도 제 1 도전형 불순물 영역에 각각 연결되는 콘택홀들을 형성하는 단계; 콘택홀들 내벽에 절연막 측벽을 형성하는 단계; 절연막 측벽을 포함한 콘택홀들내에 도전체 플러그를 형성하는 단계; 도전체 플러그를 포함한 전면에 제 2 절연막을 형성하고 콘택홀들 상측에만 제거되도록 패터닝하는 단계와 제 2 절연막을 포함한 전면에 도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 배선 공정에서 소자의 토폴로지(Topology)를 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
첨부된 도면을 참조하여 종래의 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
종래 기술에 따른 반도체 소자는 도 1a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(11)상에 초기 산화막, 제 1 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 상기 격리 영역 상측 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 질화막과 초기 산화막을 선택적으로 식각하고 제 1 감광막을 제거한다.
이어 상기 제 1 질화막을 마스크로 이용하여 전면에 열산화 공정을 행하여 상기 격리 영역에 필드 산화막(12)을 형성한 다음, 상기 제 1 질화막과 초기 산화막을 제거한다.
도 1b에서와 같이, 상기 반도체 기판(11)을 열산화하여 게이트 산화막(13)을 형성한 다음, 전면에 제 1 다결정 실리콘과 제 2 감광막을 차례로 형성하고, 상기 제 2 감광막을 게이트가 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 제 1 다결정 실리콘을 식각하므로써 게이트 전극(14)을 형성하고 상기 제 2 감광막을 제거한다.
이어 상기 게이트 전극(14)을 마스크로 이용하여 전면에 n형 불순물 이온을 주입 및 드라이브 인 확산하므로써 상기 게이트 전극(14) 양측의 반도체 기판(11)내에 제 1, 제 2 불순물 영역(15,16)을 형성한다.
그리고 상기 게이트 전극(14)을 포함한 전면에 제 1 질화막을 증착하고 에치백하여 상기 게이트전극(14) 양측에 제 1 질화막 측벽(17)을 형성한다.
도 1c에서와 같이, 상기 게이트전극(14)을 포함한 전면에 ILD(Inter Layer Dielectric)막(18)과 제 3 감광막(19)을 차례로 형성하고, 상기 제 3 감광막(19)을 상기 제 2 불순물 영역(16)과 제 1 배선층을 연결시켜주는 제 1, 제 2, 제 3 콘택홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막(19)을 마스크로 이용하여 상기 ILD막(18)과 게이트 산화막(13)을 식각하므로써 제 1, 제 2, 제 3 콘택홀을 형성한다. 여기서 상기 ILD막(18)은 전면이 평탄하도록 두껍게 형성한다.
도 1d에서와 같이, 상기 제 3 감광막(19)을 제거하고, 전면에 제 1 텅스텐층(20)을 형성한 다음, 에치백하여 상기 제 1, 제 2, 제 3 콘택홀을 메꾼다.
이어 상기 제 1 텅스텐층(20)을 포함하여 전면에 제 1 금속층(21)과 제 4 감광막(22)을 차례로 형성한 다음, 상기 제 4 감광막(22)을 상기 제 1, 제 2, 제 3 콘택홀을 중심으로 ILD막(18)상의 소정 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막(22)을 마스크로 이용하여 상기 제 1 금속층(21)을 선택적 식각으로 제 1 배선층을 형성한다.
도 1e에서와 같이, 상기 제 4 감광막(22)을 제거하고, 상기 제 1 금속층(21)을 포함한 ILD막(18)상에 IMD(Inter Metal Dielectric)막(23)과 제 5 감광막(24)을 차례로 형성한 다음, 상기 제 5 감광막(24)을 상기 제 1 금속층(21) 상측의 소정 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 5 감광막(24)을 마스크로 이용하여 상기 IMD막(23)을 선택적 식각으로 제 1, 제 2 비아홀을 형성한다.
도 1f에서와 같이, 상기 제 5 감광막(24)을 제거하고, 상기 제 1 금속층(21)을 포함한 IMD막(23)상에 제 2 텅스텐층(25)을 형성한 다음, 에치백하여 상기 제 1, 제 2, 비아홀을 메꾼다.
이어 상기 제 2 텅스텐층(25)을 포함하여 전면에 제 2 금속층(26)과 제 6 감광막을 차례로 형성한 다음, 상기 제 6 감광막을 상기 제 1, 제 2 비아홀을 중심으로 IMD막(23)상의 소정 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 이용하여 상기 제 2 금속층(26)을 선택적 식각하므로써 제 2 배선층을 형성한다.
그리고 상기 제 6 감광막을 제거하므로써 완성한다.
그러나 종래의 반도체 소자의 제조 방법은 소자가 작아질수록 제한된 면적내의 같은 층에 형성할수 있는 배선의 밀도는 증가하므로 이를 해소하기 위해서 다층 배선을 하고 있으나, 이로 인해 소자의 토폴로지가 나쁘지는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 다층 배선을 형성하면서 소자의 토폴로지를 향상시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도
도면의 주요 부분에 대한 부호의 설명
31: 반도체 기판 32: n형 웰
33: 게이트 산화막 34: 제 1 게이트 산화막
35: 제 2 게이트 산화막 36: 제 1 불순물 영역
37: 제 2 불순물 영역 38: 제 3 불순물 영역
39: PSG층 40: Si3N4층
42: 산화막 측벽 43: 텅스텐 플러그
44: 제 2 산화막 46: 금속층
본 발명의 반도체 소자의 제조 방법은 기판 표면내에 제 1 도전형 웰을 형성하는 단계; 상기 제 1 도전형 웰상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상의 소정 부위에 제 1, 제 2 게이트 전극을 형성하는 단계; 상기 제 1 게이트 전극 양측의 제 1 도전형 웰 표면내에 제 2 도전형 제 1, 제 2 불순물 영역을 형성하는 단계; 상기 제 2 도전형 제 2 불순물 영역과 제 2 게이트 전극 사이의 제 1 도전형 웰 표면내에 고농도 제 1 도전형 불순물 영역을 형성하는 단계; 상기 제 1, 제 2 게이트 전극을 포함한 게이트 절연막상에 제 1 절연막을 형성하는 단계; 상기 기판, 제 1 도전형 웰과 게이트 절연막을 패터닝하여 상기 제 2 게이트 전극에 연결되는 콘택홀과 기판과 제 1 도전형 웰을 패터닝하여 상기 제 2 도전형 제 1, 제 2 불순물 영역과 고농도 제 1 도전형 불순물 영역에 각각 연결되는 콘택홀들을 형성하는 단계; 상기 콘택홀들 내벽에 절연막 측벽을 형성하는 단계; 상기 절연막 측벽을 포함한 콘택홀들내에 도전체 플러그를 형성하는 단계; 상기 도전체 플러그를 포함한 전면에 제 2 절연막을 형성하고 상기 콘택홀들 상측에만 제거되도록 패터닝하는 단계와 상기 제 2 절연막을 포함한 전면에 도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(31) 표면내에 일반적인 공정을 통하여 n형 웰(N type well)(32)을 형성한다.
그리고 상기 반도체 기판(31)을 열산화하여 게이트 산화막(33)을 형성한 다음, 전면에 제 1 다결정 실리콘과 제 1 감광막을 차례로 형성하고, 상기 제 1 감광막을 게이트가 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 다결정 실리콘을 식각하므로써 제 1, 제 2 게이트 전극(34,35)을 형성하고 상기 제 1 감광막을 제거한다.
이어 상기 제 1, 제 2 게이트 전극(34,35)을 포함한 전면에 제 2 감광막을 도포하고, 상기 제 2 감광막을 상기 p형 불순물 영역이 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 p형 불순물 이온을 주입 및 드라이브 인 확산하므로써 상기 게이트 전극(34) 양측의 반도체 기판(31)내에 제 1, 제 2 불순물 영역(36,37)을 형성한 다음, 상기 제 2 감광막을 제거한다.
이어서 상기 제 1, 제 2 게이트 전극(34,35)을 포함한 전면에 제 3 감광막을 도포하고, 상기 제 3 감광막을 상기 n형 불순물 영역이 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 이용하여 고농도 n형 불순물 이온을 주입 및 드라이브 인 확산하므로써 상기 제 2 불순물 영역(37)과 제 2 게이트 전극(35) 사이의 반도체 기판(31)내에 제 3 불순물 영역(38)을 형성한 다음, 상기 제 3 감광막을 제거한다.
도 2b에서와 같이, 상기 제 1, 제 2 게이트 전극(34,35)을 포함한 전면에 피에스지(PSG:Phospho Silicate Glass)층(39)과 Si3N4층(40)을 차례로 증착한다. 여기서 상기 PSG층(39)과 Si3N4층(40)은 외부로부터 상기 제 1, 제 2 게이트 전극(34,35)과 게이트 절연막(33)을 보호 한다.
도 2c에서와 같이, 상기 반도체 기판(31)의 배면을 연마한 후, 상기 반도체 기판(31)의 배면에 제 4 감광막(41)을 도포한다.
그리고 상기 제 4 감광막(41)을 텅스텐 플러그 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막(41)을 마스크로 이용하여 상기 반도체 기판(31)과 n형 웰(32)을 선택적 식각하므로써 상기 제 1, 제 2, 제 3 불순물 영역(36,37,38)에 각각 연결되는 3 개의 콘택홀을 형성하고 상기 반도체 기판(31), n형 웰(32)과 게이트 산화막(33)을 선택적 식각하므로써 제 2 게이트 전극(35)에 연결되는 콘택홀을 형성한다.
도 2d에서와 같이, 상기 제 4 감광막(41)을 제거한 다음, 상기 반도체 기판(31)의 배면을 포함한 전면에 제 1 산화막을 형성하고 에치백하여 상기 콘택홀들의 내벽에 산화막 측벽(42)을 형성한다.
도 2e에서와 같이, 상기 산화막 측벽(42)을 포함한 반도체 기판(31)의 배면에 텅스텐층을 형성하고 에치백하여 상기 콘택홀들을 메꾸며 상기 제 1, 제 2, 제 3 불순물 영역(36,37,38)과 제 2 게이트 전극(35)에 각각 전기적으로 연결되는 텅스텐 플러그(43)를 형성한다.
도 2f에서와 같이, 상기 텅스텐 플러그(42)를 포함한 반도체 기판(31)의 배면에 제 2 산화막(44)과 제 5 감광막(45)을 차례로 형성하고, 상기 제 5 감광막(45)을 상기 콘택홀들 상측에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막(45)을 마스크로 이용하여 상기 제 2 산화막(44)을 선택적으로 식각한다.
도 2g에서와 같이, 상기 제 5 감광막(45)을 제거한 후, 상기 콘택홀들을 포함한 제 2 산화막(44)상에 금속층(46)을 형성하여 상기 텅스텐 플러그(43)와 전기적으로 연결되는 배선층을 형성한다.
본 발명의 반도체 소자의 제조 방법은 웨이퍼의 배면에 다층 배선을 형성하므로써 소자의 토폴로지를 향상시키면서 BPSG 형성 공정의 생략으로 공정을 단순화시키는 효과가 있다.

Claims (2)

  1. 기판 표면내에 제 1 도전형 웰을 형성하는 단계;
    상기 제 1 도전형 웰상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상의 소정 부위에 제 1, 제 2 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극 양측의 제 1 도전형 웰 표면내에 제 2 도전형 제 1, 제 2 불순물 영역을 형성하는 단계;
    상기 제 2 도전형 제 2 불순물 영역과 제 2 게이트 전극 사이의 제 1 도전형 웰 표면내에 고농도 제 1 도전형 불순물 영역을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극을 포함한 게이트 절연막상에 제 1 절연막을 형성하는 단계;
    상기 기판, 제 1 도전형 웰과 게이트 절연막을 패터닝하여 상기 제 2 게이트 전극에 연결되는 콘택홀과 기판과 제 1 도전형 웰을 패터닝하여 상기 제 2 도전형 제 1, 제 2 불순물 영역과 고농도 제 1 도전형 불순물 영역에 각각 연결되는 콘택홀들을 형성하는 단계;
    상기 콘택홀들 내벽에 절연막 측벽을 형성하는 단계;
    상기 절연막 측벽을 포함한 콘택홀들내에 도전체 플러그를 형성하는 단계;
    상기 도전체 플러그를 포함한 전면에 제 2 절연막을 형성하고 상기 콘택홀들 상측에만 제거되도록 패터닝하는 단계;
    상기 제 2 절연막을 포함한 전면에 도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연막은 PSG층과 Si3N4층으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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