KR20020096740A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 주변 회로 영역의 게이트 패턴 측벽에 산화막 및 질화막의 이중 스페이서를 형성할 때 반도체 기판 상부에 질화막을 소정 두께로 잔류시키고, 잔류된 질화막을 식각 타겟으로 식각 공정을 실시하여 셀 영역의 게이트 패턴에 질화막 스페이서를 형성함으로써 반도체 소자의 제조 공정중 셀 영역의 반도체 기판에 발생되는 식각 손상을 줄일 수 있어 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 제조 방법이 제시된다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 주변 회로 영역의 게이트 패턴 측벽에 스페이서를 형성할 때 반도체 기판 상부에 질화막을 소정 두께로 잔류시키고, 잔류된 질화막을 식각 타겟으로 식각 공정을 실시하여 셀 영역의 게이트 패턴에 스페이서를 형성함으로써 반도체 소자의 제조 공정중 셀 영역의 반도체 기판에 발생되는 식각 손상을 줄일 수 있어 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화되면서 셀 사이즈 또한 급격히 축소되고 있다. 이와 더불어 워드라인 사이의 간격도 줄어들게 되어 셀 트랜지스터의 소오스 및 드레인 영역을 노출시키는 콘택 사이즈도 축소되게 된다. 이러한 콘택 사이즈의 축소에 따른 콘택 불량을 해결하기 위한 하나의 방법으로 자기정렬 식각 공정을 이용하여 게이트 전극을 형성한다. 이러한 자기정렬 식각 공정을 실시하기 위해 게이트로 사용되는 도전층 상부에 질화막을 형성하게 된다.
그럼, 종래의 반도체 소자의 제조 방법을 도 1(a) 내지 도 1(e)를 이용하여 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(101)상의 소정 영역에 소자 분리막(102)을형성하여 액티브 영역 및 소자 분리 영역을 확정한다. 소자 분리막(102)은 다양한 공정으로 형성하는데, 예를들어 반도체 기판(101)의 소정 영역을 식각하여 얕은 트렌치를 형성하고, 트렌치를 절연막으로 매립하는 트렌치형 소자 분리막이 사용된다. 그리고, 액티브 영역은 소정의 공정을 통해 셀 영역(A)과 주변 회로 영역(B)으로 확정된다. 셀 영역(A) 및 주변 회로 영역(B)을 포함한 반도체 기판(101) 상부에 게이트 산화막(103), 폴리실리콘막(104), 금속막(105) 및 하드 마스크층(106)을 순서적으로 형성한다. 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 하드 마스크층(106)을 식각한 후 식각된 하드 마스크층(105)을 마스크로 금속막 (105), 폴리실리콘막(104) 및 게이트 산화막(103)을 순차적으로 식각하여 셀 영역(A) 및 주변 회로 영역(B)의 선택된 영역에 게이트 패턴을 형성한다. 그리고, 저농도 불순물 이온 주입 공정을 실시하여 셀 영역(A)의 반도체 기판(101) 및 주변 회로 영역(B)의 반도체 기판(101) 상에 접합 영역(107)을 형성한다.
도 1(b)를 참조하면, 전체 구조 상부에 질화막(108) 및 산화막(109)을 순차적으로 형성한다. 전체 구조 상부에 제 1 감광막(110)을 도포한 후 셀 영역(A)은 폐쇄시키고, 주변 회로 영역(B)은 노출시키는 마스크를 이용한 노광 및 현상 공정으로 패터닝한다. 제 1 감광막 패턴(110)을 마스크로 주변 회로 영역(B)의 산화막 (109) 및 질화막(108)을 전면 식각하여 주변 회로 영역(B)의 게이트 패턴 측벽에 스페이서를 형성한다.
도 1(c)를 참조하면, 제 1 감광막 패턴(110)을 제거한 후 전체 구조 상부에 제 2 감광막(111)을 형성한다. 제 1 감광막 패턴(110)을 형성하기 위한 마스크와반대의 형상을 갖는 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막 패턴(111)을 형성한다. 즉, 제 2 감광막 패턴(111)은 셀 영역(A)을 노출시키고, 주변 회로 영역(B)을 폐쇄하도록 패터닝된다. 제 2 감광막 패턴(111)이 형성된 상태에서 셀 영역(A)의 산화막(109)을 습식 식각으로 제거한다. 그리고, 제 2 감광막 패턴(111)을 마스크로 전면 식각 공정을 실시하여 셀 영역(A)의 질화막(108)을 식각하여 셀 영역(A)의 게이트 패턴 측벽에는 질화막(108) 스페이서가 형성된다. 이러한 스페이서를 형성하기 위한 식각 공정에 의해 셀 영역(A)의 반도체 기판(101)은 1차 손상을 입게 된다.
도 1(d)를 참조하면, 셀 영역(A)을 폐쇄하는 제 3 감광막 패턴(도시안됨)을 형성한 후 주변 회로 영역(B)에 고농도 불순물 이온 주입 공정을 실시하여 주변 회로 영역(B)에 LDD 구조의 접합 영역(112)을 형성한다. 제 3 감광막 패턴(도시안됨)을 제거한 후 셀 영역(A) 및 주변 회로 영역(B)을 포함한 전체 구조 상부에 식각 정지막(113)을 형성하고 층간 절연막(114)을 형성한다.
도 1(e)를 참조하면, 셀 영역(A)을 노출시키고, 주변 회로 영역(B)을 폐쇄하는 제 4 감광막 패턴(도시안됨)을 형성한다. 제 4 감광막 패턴(도시안됨)을 마스크로 셀 영역(A)의 층간 절연막(114) 및 식각 정지막(113)을 식각하여 셀 영역(A)의 접합 영역(107)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 형성 공정에 의해 셀 영역(A)의 반도체 기판(101)은 2차 손상을 입게 된다.
상술한 바와 같이 종래의 공정에 의해 반도체 소자를 제조할 경우 게이트 패턴 측벽에 스페이서를 형성하는 공정과 콘택홀을 형성하는 공정에서 반도체 기판이 손상된다. 이에 따라 손상된 반도체 기판이 결함 원인으로 작용하여 셀 트랜지스터의 접합 누설 전류를 증가시키게 된다. 이와 같이 증가된 누설 전류는 소자의 리프레쉬 특성을 열화시키게 되어 소자의 신뢰성에 악영향을 미치게 된다.
본 발명의 목적은 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 셀 트랜지스터의 접합 누설 전류를 줄일 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 셀 트랜지스터의 반도체 기판의 손상을 줄일 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
도 1(a) 내지 도 1(e)는 종래의 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(e)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
A : 셀 영역B : 주변 회로 영역
101 및 201 : 반도체 기판102 및 202 : 소자 분리막
103 및 203 : 게이트 산화막104 및 204 : 폴리실리콘막
105 및 205 : 금속막106 및 206 : 하드 마스크층
107 및 207 : 접합 영역108 및 208 : 질화막
109 및 209 : 산화막110 및 210 : 제 1 감광막 패턴
111 및 211 : 제 2 감광막 패턴112 및 212 : LDD 구조 접합 영역
113 및 213 : 식각 정지막114 및 214 : 층간 절연막
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판의 소정 영역에 셀 영역, 주변 회로 영역 및 소자 분리 영역을 확정하는 단계와, 상기 셀 영역 및 주변 회로 영역의 상기 반도체 기판 상부의 소정 영역에 게이트 패턴을 형성하는 단계와, 1차 불순물 이온 주입 공정을 실시하여 상기 셀 영역 및 주변 회로 영역의 반도체 기판상에 접합 영역을 형성하는 단계와, 전체 구조 상부에 질화막 및 산화막을 순차적으로 형성하는 단계와, 상기 주변 회로 영역에 형성된 상기 산화막 및질화막을 식각하여 상기 게이트 패턴 측벽에 스페이서를 형성하되, 상기 질화막을 소정 두께로 잔류시키는 단계와, 상기 셀 영역의 산화막을 제거한 후 상기 주변 회로 영역에 잔류하는 질화막을 식각 타겟으로 전면 식각 공정을 실시하여 상기 셀 영역의 게이트 패턴 측벽에 스페이서를 형성하는 단계와, 상기 주변 회로 영역의 반도체 기판상에 2차 불순물 이온 주입 공정을 실시하여 상기 주변 회로 영역의 반도체 기판상에 LDD 구조의 접합 영역을 형성하는 단계와, 전체 구조 상부에 식각 정지막 및 층간 절연막을 순차적으로 형성하는 단계와, 상기 셀 영역의 층간 절연막 및 식각 정지막의 소정 영역을 식각하여 상기 셀 영역의 접합 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(e)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201)상의 소정 영역에 소자 분리막(202)을 형성하여 액티브 영역 및 소자 분리 영역이 확정된다. 소자 분리막(202)은 다양한 공정으로 형성하는데, 반도체 기판(201)의 소정 영역을 식각하여 얕은 트렌치를 형성하고, 트렌치를 절연막으로 매립하는 트렌치형 소자 분리막이 사용된다. 그리고, 액티브 영역은 소정의 공정을 통해 셀 영역(A)과 주변 회로 영역(B)으로 확정된다. 셀 영역(A) 및 주변 회로 영역(B)을 포함한 반도체 기판(201) 상부에 게이트 산화막(203), 폴리실리콘막(204), 금속막(205) 및 하드 마스크층(206)을 순서적으로 형성한다. 금속막(205)으로는 텅스텐막 또는 텅스텐 실리사이드막을 사용하여 형성하고, 하드 마스크층(206)은 산화막 또는 질화막을 사용하여 형성한다. 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 하드 마스크층(206)을 식각한 후 하드 마스크층(206)을 마스크로 금속막(205), 폴리실리콘막(204) 및 게이트 산화막(203)을 순차적으로 식각하여 셀 영역(A) 및 주변 회로 영역(B)의 선택된 영역에 게이트 패턴을 형성한다. 그리고, 저농도 불순물 이온 주입 공정을 실시하여 셀 영역(A)의 반도체 기판(201) 및 주변 회로 영역(B)의 반도체 기판(201) 상에 접합 영역(207)을 형성한다.
도 2(b)를 참조하면, 전체 구조 상부에 질화막(208) 및 산화막(209)을 순차적으로 형성한다. 여기서, 질화막(208)은 125∼300Å의 두께로 형성한다. 전체 구조 상부에 제 1 감광막(210)을 도포한 후 셀 영역(A)은 폐쇄시키고, 주변 회로 영역(B)은 노출시키는 마스크를 이용한 노광 및 현상 공정으로 패터닝한다. 제 1 감광막 패턴(210)을 마스크로 주변 회로 영역(B)의 산화막(209) 및 질화막(208)을 전면 식각하여 주변 회로 영역(B)의 게이트 패턴 측벽에 스페이서를 형성한다. 이때, 주변 회로 영역(B)의 질화막(208)은 반도체 기판(201) 상부에서 50∼150Å의 두께로 잔류되도록 식각 공정을 조절한다. 이를 위해 30:1 정도인 산화막과 질화막의 식각 선택비를 10:1 정도로 낮추어 식각 공정을 실시한다.
도 2(c)를 참조하면, 제 1 감광막 패턴(210)을 제거한 후 전체 구조 상부에 제 2 감광막(211)을 형성한다. 제 1 감광막 패턴(210)을 형성하기 위한 마스크와 반대의 형상을 갖는 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막패턴(211)을 형성한다. 즉, 제 2 감광막 패턴(211)은 셀 영역(A)을 노출시키고, 주변 회로 영역(B)을 폐쇄하도록 패터닝된다. 제 2 감광막 패턴(211)이 형성된 상태에서 셀 영역(A)의 산화막(209)을 9:1의 BOE 용액을 이용한 습식 식각으로 제거한다.
도 2(d)를 참조하면, 제 2 감광막 패턴(211)을 제거한 후 주변 회로 영역(B)에 잔류하는 질화막(208)을 식각 타겟으로 셀 영역(A)의 질화막(208) 및 주변 회로 영역(B)의 질화막(208)을 식각한다. 이에 의해 셀 영역(A)의 게이트 패턴 측벽에는 질화막(208) 스페이서가 형성되고, 주변 회로 영역(B)의 질화막(208)은 완전히 제거된다. 이때, 주변 회로 영역(B)에 잔류하는 질화막(208)을 타겟으로 식각 공정을 실시하기 때문에 셀 영역(A)의 질화막(208)은 반도체 기판(201) 상부에서 미세한 두께로 잔류하게 되고(무시할 정도로 얇은 두께로 잔류하기 때문에 도면에는 도시하지 않았다), 이에 따라 셀 영역(A)의 반도체 기판(201)은 스페이서를 형성하기 위한 식각 공정중에 의해 손상되지 않는다. 그러나, 주변 회로 영역(B)의 반도체 기판(201)은 약간의 식각 손상을 입게 된다. 이후 셀 영역(A)을 폐쇄하는 제 3 감광막 패턴(도시안됨)을 형성한 후 주변 회로 영역(B)에 고농도 불순물 이온 주입 공정을 실시하여 주변 회로 영역(B)에 LDD 구조의 접합 영역(212)을 형성한다. 제 3 감광막 패턴(도시안됨)을 제거한 후 셀 영역(A) 및 주변 회로 영역(B)을 포함한 전체 구조 상부에 식각 정지막(213)을 형성한 후 층간 절연막(214)을 형성한다. 식각 정지막(213)은 셀 영역(A)의 콘택홀을 형성하기 위한 식각 공정의 종료점이 되고, 층간 절연막(214)에 함유된 불순물의 확산을 방지하기 위해 형성하는 것으로,질화막으로 형성한다. 그리고, 층간 절연막(214)은 BPSG막등으로 형성한다.
도 2(e)를 참조하면, 셀 영역(A)을 노출시키고, 주변 회로 영역(B)을 폐쇄하는 제 4 감광막 패턴(도시안됨)을 형성한다. 제 4 감광막 패턴(도시안됨)을 마스크로 셀 영역(A)의 층간 절연막(214) 및 식각 정지막(213)을 식각하여 셀 영역(A)의 접합 영역(207)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 형성 공정에 의해 셀 영역(A)의 반도체 기판(201)은 약간의 손상을 입게 된다.
상술한 바와 같이 본 발명에 의하면 주변 회로 영역의 게이트 패턴 측벽에 스페이서를 형성할 때 반도체 기판 상부에 질화막을 소정 두께로 잔류시키고, 잔류된 질화막을 식각 타겟으로 식각 공정을 실시하여 셀 영역의 게이트 패턴에 스페이서를 형성함으로써 반도체 소자의 제조 공정중 셀 영역의 반도체 기판에 발생되는 식각 손상을 줄일 수 있어 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있다.

Claims (8)

  1. 반도체 기판의 소정 영역에 셀 영역, 주변 회로 영역 및 소자 분리 영역을 확정하는 단계와,
    상기 셀 영역 및 주변 회로 영역의 상기 반도체 기판 상부의 소정 영역에 게이트 패턴을 형성하는 단계와,
    1차 불순물 이온 주입 공정을 실시하여 상기 셀 영역 및 주변 회로 영역의 반도체 기판상에 접합 영역을 형성하는 단계와,
    전체 구조 상부에 질화막 및 산화막을 순차적으로 형성하는 단계와,
    상기 주변 회로 영역에 형성된 상기 산화막 및 질화막을 식각하여 상기 게이트 패턴 측벽에 스페이서를 형성하되, 상기 질화막을 소정 두께로 잔류시키는 단계와,
    상기 셀 영역의 산화막을 제거한 후 상기 주변 회로 영역에 잔류하는 질화막을 식각 타겟으로 전면 식각 공정을 실시하여 상기 셀 영역의 게이트 패턴 측벽에 스페이서를 형성하는 단계와,
    상기 주변 회로 영역의 반도체 기판상에 2차 불순물 이온 주입 공정을 실시하여 상기 주변 회로 영역의 반도체 기판상에 LDD 구조의 접합 영역을 형성하는 단계와,
    전체 구조 상부에 식각 정지막 및 층간 절연막을 순차적으로 형성하는 단계와,
    상기 셀 영역의 층간 절연막 및 식각 정지막의 소정 영역을 식각하여 상기 셀 영역의 접합 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 게이트 패턴은 게이트 산화막, 도전체막 및 하드 마스크층을 순차적으로 형성한 후 상기 하드 마스크층을 패터닝하고, 상기 패터닝된 하드 마스크로 이용한 식각 공정으로 상기 도전체막 및 게이트 산화막을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 도전체막은 폴리실리콘막 및 금속막의 적층 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 금속막은 텅스텐막 또는 텅스텐 실리사이드막중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2 항에 있어서, 상기 하드 마스크층은 질화막 또는 산화막으로 형성하는것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 질화막은 125 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 주변 회로 영역의 상기 게이트 패턴 측벽에 형성되는 스페이서는 산화막:질화막의 식각 선택비를 10:1로 조절한 식각 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 주변 회로 영역에 잔류하는 상기 질화막의 두께는 50 내지 150Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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