KR19980068683A - 반도체 소자의 커패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 커패시터의 상부전극과 비트라인 간의 숏트를 방지하도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.

이를위한 본 발명의 반도체 소자의 커패시터 제조방법은 주변영역과 셀영역을 갖는 반도체 기판의 셀영역에 복수개의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 기판에 소오스/드레인 영역을 형성하는 공정과, 상기 게이트 전극과 분리되고, 상기 드레인 영역과 연결되도록 제 1 폴리 실리콘층을 이용하여 하부전극을 형성하는 공정과, 상기 하부전극상에 유전체막을 형성하는 공정과, 상기 유전체막을 포함한 기판 전면에 제 2 폴리 실리콘층을 이용하여 상부전극과 절연층을 차례로 형성하는 공정과, 상기 소오스 영역이 노출되도록 상기 상부전극과 절연층을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀 측면에 측벽을 형성하는 공정과, 상기 콘택홀 및 측벽을 포함한 절연층상에 비트라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 커패시터 제조방법

본 발명은 반도체 소자에 관한 것으로, 특히 커패시터의 상부전극과 비트라인 간의 숏트를 방지하도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.

이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 커패시터 제조방법에 대하여 설명하면 다음과 같다.

도 1a 내지 도 1h는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.

먼저, 도 1a에 도시한 바와같이 주변영역과 셀영역을 갖는 반도체 기판(1)에 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(2)을 형성한 후, 상기 필드 산화막(2)을 포함한 활성영역에 복수개의 게이트 전극(3a,3b)을 형성하고, 상기 게이트 전극(3a)을 마스크로 하여 저농도 불순물 이온주입을 통해 LDD 영역을 형성한다.

이때, 상기 활성영역의 게이트 전극(3a) 하부에는 게이트 절연막을 형성한다.

이어서, 도 1b에 도시한 바와같이 게이트 전극(3a,3b)상에 제 1 절연층을 형성하고, 에치백 공정을 이용하여 상기 게이트 전극(3a,3b) 측면에 제 1 절연층 측벽(4)을 형성한다. 그리고 상기 제 1 절연층 측벽(4)을 마스크로 이용하여 고농도 불순물 이온주입을 통해 활성영역에 소오스/드레인 영역을 형성한다.

이어, 도 1c에 도시한 바와같이 게이트 전극(3a,3b)을 포함한 기판(1) 전면에 제 2 절연층(5)을 형성한 후, 포토리소그래피(Photolithography) 공정을 이용하여 드레인 영역상의 기판(1) 표면이 노출되도록 제 2 절연층(5)을 일정폭으로 제거하여 콘택홀(6)을 형성한다.

이어서, 도 1d에 콘택홀(6)을 포함한 전면에 제 1 폴리 실리콘층(7)을 증착하고, 상기 제 1 폴리 실리콘층(7)상에 제 1 포토레지스트을 증착한 후, 노광 및 현상공정을 이용하여 제 1 포토레지스트 패턴(8)을 형성한다. 그리고 상기 제 1 포토레지스트 패턴(8)를 마스크로 이용하여 상기 필드 산화막(2)상의 게이트 전극(3b)과 활성영역의 게이트 전극(3a)에 걸치도록 제 1 폴리 실리콘층(7)을 식각하여 커패시터의 하부전극을 형성한다.

이어, 도 1e에 도시한 바와같이 제 1 포토레지스트 패턴(8)을 제거한 후, 상기 제 1 폴리 실리콘층(7)상에 유전물질을 증착하여 유전체막(9)을 형성한다.

그리고 상기 유전체막(9)상에 제 2 폴리 실리콘층(10)을 증착하고, 상기 제 2 폴리 실리콘층(10)상에 제 2 포토레지스트를 증착한 후, 노광 및 현상공정을 이용하여 상기 소오스 영역 상측이 노출되도록 상기 제 2 포토레지스트 패턴(11)을 형성한다.

그리고 상기 제 2 포토레지스트 패턴(11)를 마스크로 이용하여 도면에는 도시하지 않았지만 주변영역의 제 2 폴리 실리콘층(10) 및 상기 소오스 영역을 제외한 부분만 남도록 상기 제 2 폴리 실리콘층(10)을 식각하여 커패시터의 상부전극을 형성한다.

이어서, 도 1f에 도시한 바와같이 제 2 포토레지스트 패턴(11)를 제거한 후, 상기 제 2 폴리 실리콘층(10)상에 제 3 절연층(12)을 형성하고, 상기 제 3 절연층(12)상에 평탄화용 제 4 절연층(13)을 형성한다.

이어, 도 1g에 도시한 바와같이 제 4 절연층(13)상에 제 3 포토레지스트(도면에 도시하지 않았음)를 증착하고, 포토리소그래피 공정을 이용하여 상기 소오스 영역 상측의 상기 제 2, 제 3, 제 4 절연층(5)(12)(13)을 식각하여 비트라인 콘택홀(14)을 형성한다.

이어서, 도 1h에 도시한 바와같이 상기 비트라인 콘택홀(14)을 포함한 상기 제 4 절연층(13)상에 제 3 폴리 실리콘층(15)을 형성하여 비트라인을 형성한다.

그러나 상기와 같은 종래의 반도체 소자의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.

비트라인 콘택홀 형성시 포토리소그래피 공정에 있어서, 미스-얼라인(misalign)이 되었을 경우 상부전극과 비트라인 간의 숏트 불량이 발생한다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 디바이스의 불량방지에 적당하도록 한 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도

도 2a 내지 도 2g는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도

도면의 주요부분에 대한 부호의 설명

20 : 반도체 기판 21 : 필드 산화막

22a,22b : 게이트 전극 23 : 제 1 절연층 측벽

24 : 제 2 절연층 25 : 콘택홀

26 : 제 1 폴리 실리콘층 27 : 제 1 포토레지스트 패턴

28 : 유전체막 29 : 제 2 폴리 실리콘층

30 : 제 3 절연층 31 : 제 4 절연층

32 : 비트라인 콘택홀 33 : 제 5 절연층 측벽

34 : 제 3 폴리 실리콘층

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 주변영역과 셀영역을 갖는 반도체 기판의 셀영역에 복수개의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 기판에 소오스/드레인 영역을 형성하는 공정과, 상기 게이트 전극과 분리되고, 상기 드레인 영역과 연결되도록 제 1 폴리 실리콘층을 이용하여 하부전극을 형성하는 공정과, 상기 하부전극상에 유전체막을 형성하는 공정과, 상기 유전체막을 포함한 기판 전면에 제 2 폴리 실리콘층을 이용하여 상부전극과 절연층을 차례로 형성하는 공정과, 상기 소오스 영역이 노출되도록 상기 상부전극과 절연층을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀 측면에 측벽을 형성하는 공정과, 상기 콘택홀 및 측벽을 포함한 절연층상에 비트라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 커패시터 제조방법에 대해서 보다 상세히 설명하면 다음과 같다.

도 2a 내지 도 2g는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.

먼저, 도 2a에 도시한 바와같이 주변영역과 셀영역을 갖는 반도체 기판(20)에 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(21)을 형성하고, 상기 필드 산화막(21)을 포함한 활성영역에 복수개의 게이트 전극(22a,22b)을 형성한다.

이때, 활성영역상의 게이트 전극(22a) 하부에는 게이트 절연막을 형성한다.

그리고 상기 게이트 전극(22a)을 마스크로 이용하여 저농도 불순물 이온주입을 통해 LDD 영역을 형성한다.

이어서, 도 2b에 도시한 바와같이 상기 게이트 전극(22a,22b)상에 제 1 절연층을 증착한 후, 에치백 공정을 이용하여 상기 게이트 전극(22a,22b) 측면에 제 1 절연층 측벽(23)을 형성한다. 그리고 상기 제 1 절연층 측벽(23)을 마스크로 이용하여 고농도 불순물 이온주입을 통해 활성영역에 소오스/드레인 영역을 형성한다.

이어, 도 2c에 도시한 바와같이 게이트 전극(22a,22b)을 포함한 기판(20) 전면에 제 2 절연층(24)을 형성한 후, 포토리소그래피 공정을 이용하여 상기 드레인 영역이 노출되도록 콘택홀(25)을 형성한다.

이어서, 도 2d에 도시한 바와같이 콘택홀(25)을 포함한 전면에 제 1 폴리 실리콘층(26)을 형성하고, 상기 제 1 폴리 실리콘층(26)상에 제 1 포토레지스트를 증착한 후, 노광 및 현상공정을 통해 패터닝하여 제 1 포토레지스트 패턴(27)을 형성한다.

그리고 제 1 포토레지스트 패턴(27)을 마스크로 이용하여 상기 필드 산화막(21)상의 게이트 전극(22b)과 활성영역상의 게이트 전극(22a)에 걸치도록 상기 제 1 폴리 실리콘층(26)을 식각하여 커패시터의 하부전극을 형성한다.

이어, 도 2e에 도시한 바와같이 제 1 포토레지스트 패턴(27)을 제거한 후, 상기 제 1 폴리 실리콘층(26)상에 유전물질을 증착하여 유전체막(28)을 형성하고, 상기 유전체막(28)을 포함한 상기 제 2 절연층(24)상에 제 2 폴리 실리콘층(29)을 형성하여 커패시터의 상부전극을 형성한다.

그리고 도면에는 도시하지 않았지만 주변영역의 제 2 폴리 실리콘층(29)는 상기 주변영역의 제 2 폴리 실리콘층(29)을 포함한 전면에 제 3 절연층(30)을 형성하고, 상기 제 3 절연층(30)상에 평탄화용 제 4 절연층(31)을 형성한다.

이어서, 도 2f에 도시한 바와같이 포토리소그래피 공정을 이용하여 상기 소오스 영역이 노출되도록 상기 제 2 폴리 실리콘층(29) 및 제 2, 제 3, 제 4 절연층(24)(30)(31)을 동시에 식각하여 비트라인 콘택홀(32)을 형성한 후, 상기 비트라인 콘택홀(32)을 포함한 전면에 제 5 절연층을 증착하고 에치백 공정을 이용하여 상기 비트라인 콘택홀(32) 측면에 제 5 절연층 측벽(33)을 형성한다.

이때, 상기 비트라인 콘택홀(32)은 종래의 비트라인 콘택홀 보다 사이즈가 더 크게 형성된다.

이어, 도 2g에 도시한 바와같이 비트라인 콘택홀(32) 및 제 5 절연층 측벽(33)을 포함한 상기 제 4 절연층(31)상에 제 3 폴리 실리콘층(34)을 형성하여 비트라인을 형성한다.

이상에서 설명한 바와같이 본 발명의 반도체 소자의 커패시터 제조방법에 있어서는 다음과 같은 효과가 있다.

첫째, 비트라인 콘택홀 형성시 콘택홀 측면에 측벽을 형성하므로서 포토리소그래피 공정의 미스-얼라인으로 인한 커패시터의 상부전극과 비트라인간의 숏트를 방지할 수 있다.

둘째, 비트라인 콘택홀을 종래의 비트라인 콘택홀 보다 크게 형성할 수 있으므로 포토 및 식각공정의 마진을 향상 시킬 수 있다.

섯째, 비트라인 콘택홀 측면에 측벽이 형성된 상태에서 비트라인 공정이 진행되므로 스텝 커버리지 특성을 개선 시킬 수 있다.

넛째, 상부전극과 평탄화용 절연층을 차례로 형성한 후, 동시에 식각하므로 평탄화 특성을 개선 시킬수 있다.

Claims (4)

1. 커패시터의 제조방법에 있어서,

   주변영역과 셀영역을 갖는 반도체 기판의 셀영역에 복수개의 게이트 전극을 형성하는 공정과;

   상기 게이트 전극 양측의 기판에 소오스/드레인 영역을 형성하는 공정과;

   상기 게이트 전극과 분리되고, 상기 드레인 영역과 연결되도록 제 1 폴리 실리콘층을 이용하여 하부전극을 형성하는 공정과;

   상기 하부전극상에 유전체막을 형성하는 공정과;

   상기 유전체막을 포함한 기판 전면에 제 2 폴리 실리콘층을 이용하여 상부전극과 절연층을 차례로 형성하는 공정과;

   상기 소오스 영역이 노출되도록 상기 상부전극과 절연층을 식각하여 콘택홀을 형성하는 공정과;

   상기 콘택홀 측면에 측벽을 형성하는 공정과;

   상기 콘택홀 및 측벽을 포함한 절연층상에 비트라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 커패시터 제조방법.
2. 제 1 항에 있어서,

   상기 콘택홀 형성시 상부전극과 절연층을 동시에 식각하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
3. 제 1 항에 있어서,

   상기 콘택홀 측벽을 고려하여 콘택홀을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
4. 제 1 항에 있어서,

   상기 상부전극 형성후, 주변영역의 제 2 폴리 실리콘층을 식각하고 셀영역의 제 2 폴리 실리콘층은 콘택홀 형성시 식각하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.