KR20000045899A - 듀얼 게이트전극 형성방법 - Google Patents

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Abstract

본 발명은 듀얼 게이트전극 ( dual gate electrode ) 형성방법에 관한 것으로, 소자분리막, 피웰 및 엔웰이 형성된 반도체기판 상부에 완충절연막을 형성하고 제1게이트전극 마스크 및 제2게이트전극 마스크를 이용한 식각공정으로 제1,2게이트전극이 형성될 부분의 상기 완충절연막을 식각하고 노출된 반도체기판에 서로 다른 두께의 제1,2게이트절연막을 형성한 다음, 상기 완충절연막 높이로 제1,2게이트전극용 도전체를 형성한 다음, 상기 완충절연막을 제거함으로써 균일한 저항과 불순물 농도를 가지며 트랜지스터의 문턱전압 조절이 용이하도록하는 매우 유용하고 효과적인 발명이다.

Description

듀얼 게이트전극 형성방법
본 발명은 듀얼 게이트전극에 관한 것으로, 특히 게이트전극이 형성되는 부분외의 반도체기판을 노출시키지 않고 게이트전극을 형성함으로써 소자의 특성 저하를 방지할 수 있도록 하는 듀얼 게이트 형성방법에 관한 것이다.
종래의 듀얼 게이트전극 형성공정은, 듀얼 게이트전극의 하부에 형성되는 얇은 게이트산화막과 두꺼운 게이트산화막을 형성하고 그 상부에 게이트전극을 형성하여 특성이 다른 두 개의 트랜지스터를 형성하는 것이다.
도면으로 도시하지 않았으나 이를 설명하면 다음과 같다.
먼저, 반도체기판에 활성영역을 정의하는 소자분리막을 형성하고 웰 마스크를 이용한 임플란트 공정으로 피웰과 엔웰을 형성하고, 상기 전체표면상부에 게이트산화막을 형성한다.
그 다음, 전체표면상부에 게이트전극용 도전체를 형성하되, 언도프드 폴리실리콘으로 형성한다.
그리고, 엔웰마스크(N-Well Mask)와 피웰마스크(P-Well Mask)를 이용하여 엔형과 피형의 불순물을 상기 언도프드 폴리실리콘에 임플란트(Implant)함으로써 도프드 폴리실리콘을 형성한다.
후속공정으로 상기 게이트전극용 도전체인 도프드 폴리실리콘을 패터닝하여 제1게이트전극과 제2게이트전극의 듀얼 게이트전극을 형성한다.
상기한 바와같이 종래기술에 따른 듀얼 게이트전극 형성방법은, 게이트전극용 도전체가 임플란트를 통하여 형성되므로 게이트산화막을 통하여 반도체기판으로 불순물이 침투하고 이로 인하여 기판 표면의 불순물 농도가 일정하지 않아 문턱전압 특성을 저하시키며 그로인한 소자의 오동작이 유발된다. 또한, 게이트전극 내의 불순물 농도를 균일하게 할 수 없어 게이트 바이어스에 따라 게이트가 공핍되므로 트랜지스터의 문턱전압을 조절하기가 어렵다. 그리고, 제1게이트전극과 제2게이트전극의 게이트산화막 두께가 같아 문턱전압을 조절하기가 어려운 문제점을 지니고 있었다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극이 형성되는 부분이 노출되는 완충절연막을 이용하여 임플란트공정없이 게이트전극을 형성하여 기판 표면으로의 불순물 확산을 방지하고, 도핑된 게이트전극용 도전체를 이용하여 균일한 저항과 불순물 농도를 얻을 수 있고 문턱전압 조절이 용이한 듀얼 게이트전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h 는 본 발명의 제1실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 제2실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도.
도 3a 내지 도 3d 는 본 발명의 제3실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도.
〈 도면의 주요부분에 대한 부호의 설명 〉
11,41,71 : 피웰 13,43,73 : 엔웰
15,45,75 : 소자분리막 17,47,77 : 완충산화막
21,83 : 제1감광막패턴 23,51,79 : 제1게이트산화막
25,53,81 : 제1게이트전극용 도전체27 : 제2감광막패턴
28,52 : 완충 게이트산화막 29,55,85 : 제2게이트산화막
31,59,87 : 제2게이트전극용 도전체33,61,89 : 제1게이트전극
35,63,91 : 제2게이트전극 49 : 제1절연막 스페이서
57 : 제2절연막 스페이서
이상의 목적을 달성하기 위해 본 발명의 일실시예에 따른 듀얼 게이트전극 형성방법은, 소자분리막, 피웰 및 엔웰이 형성된 반도체기판 상부에 완충절연막을 형성하는 공정과, 상기 피웰 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 식각공정으로 상기 완충절연막을 식각하여 상기 피웰을 노출시키는 공정과, 상기 노출된 피웰 상부에 제1게이트산화막과 게1게이트전극용 도전체를 형성하는 공정과, 상기 완충절연막을 식각장벽으로 하여 평탄화식각 하는 공정과, 상기 엔웰 상부의 제2게이트전극 형성영역을 노출시키는 제2게이트전극마스크를 이용한 식각공정으로 상기 완충절연막을 식각하여 상기 엔웰을 노출시키는 공정과, 상기 노출된 엔웰 상부에 제2게이트산화막과 제2게이트전극용 도전체를 형성하는 공정과, 상기 완충절연막을 식각장벽으로 하여 상기 제2게이트전극용 도전체를 평탄화식각하고 상기 완충절연막을 제거함으로써 피웰과 엔웰 상부에 제1게이트전극과 제2게이트전극을 형성하는 공정을 포함하는 방법을 제공함으로써 달성된다.
그리고, 이상의 목적을 달성하기 위해 본 발명의 다른 실시예에 따른 듀얼 게이트전극 형성방법은, 소자분리막, 피웰 및 엔웰이 형성된 반도체기판 상부에 완충절연막을 형성하는 공정과, 상기 피웰 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 식각공정으로 상기 완충절연막을 식각하여 상기 피웰을 노출시키는 공정과, 상기 노출된 피웰 상부에 제1게이트산화막과 게1게이트전극용 도전체를 형성하는 공정과, 상기 엔웰 상부의 제2게이트전극 형성영역을 노출시키는 제2게이트전극마스크를 이용한 식각공정으로 상기 제1게이트전극용 도전체와 완충절연막을 식각하여 상기 엔웰을 노출시키는 공정과, 상기 노출된 엔웰 상부에 제2게이트산화막과 제2게이트전극용 도전체를 형성하는 공정과, 상기 완충절연막을 식각장벽으로 하여 상기 제2게이트전극용 도전체와 제1게이트전극용 도전체를 평탄화식각하고 상기 완충절연막을 제거함으로써 피웰과 엔웰 상부에 제1게이트전극과 제2게이트전극을 형성하는 공정을 포함하는 방법을 제공함으로써 달성된다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1h 는 본 발명의 일실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판에 소자분리막(15), 피웰(11) 및 엔웰(13)을 형성하고, 전체표면상부에 완충산화막(17)을 형성한다. (도 1a, 도 1b)
그리고, 상기 완충산화막(17) 상부에 제1감광막패턴(21)을 형성한다. 이때, 상기 제1감광막패턴(21)은 피웰(11) 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴(27)은 네가티브형 감광막을 이용하여 형성한 것이다.
그리고, 상기 제1감광막패턴(21)을 마스크로하여 상기 완충산화막(17)을 식각하여 상기 피웰(11)이 형성된 반도체기판 표면을 노출시킨다.
그리고, 상기 제1감광막패턴(21)을 제거하고, 상기 반도체기판 표면에 제1게이트산화막(23)을 형성한다. 그리고, 전체표면상부에 제1게이트전극용 도전체(25)를 형성하되, 엔형 도프드 폴리실리콘으로 형성한다. (도 1c, 도 1d)
그 다음, 상기 제1게이트전극용 도전체(25)를 평탄화식각하여 상기 완충산화막(17)을 노출되도록 한다.
그리고, 상기 완충산화막(17) 상부에 제2감광막패턴(27)을 형성한다. 이때, 상기 제2감광막패턴(27)은 엔웰(13) 상부에 제2게이트전극을 형성하기 위한 제2게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴(27)은 네가티브형 감광막을 이용하여 형성한 것이다. (도 1e)
그리고, 상기 제2감광막패턴(27)을 마스크로하여 상기 완충산화막(17)을 식각함으로써 상기 반도체기판의 엔웰(13)을 노출시킨다.
그리고, 상기 제2감광막패턴(27)을 제거하고 상기 반도체기판 표면에 제2게이트산화막(29)을 형성한다. 이때, 상기 제2게이트산화막(29)은 상기 제1게이트산화막(23)과 다른 두께로 형성하되, 도전체(13,25) 상부에만 선택적으로 형성함으로써 상기 제1게이트전극 상부에 완충게이트산화막(28)이 형성된다.
그리고, 상기 제2게이트산화막(29) 상부를 포함한 전체표면상부에 제2게이트전극용 도전체(31)를 형성한다. (도 1f)
그리고, 상기 완충산화막(17)이 노출되도록 상기 제2게이트전극용 도전체(31)을 평탄화 식각한다.
그리고, 상기 완충산화막(17)을 제거함으로써 피웰(11) 상부의 제1게이트전극(33)과 엔웰 상부의 제2게이트전극(35)을 형성한다. (도 1g, 도 1h)
도 2a 내지 도 2d 는 본 발명의 다른 실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판에 소자분리막(45), 피웰(41) 및 엔웰(43)을 형성하고, 전체표면상부에 완충산화막(47)을 형성한다.
그리고, 상기 완충산화막(47) 상부에 제1감광막패턴(도시안됨)을 형성한다. 이때, 상기 제1감광막패턴은 피웰(41) 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴은 네거티브형 감광막을 이용하여 형성한 것이다.
그리고, 상기 제1감광막패턴을 마스크로 하여 상기 완충산화막(47)을 식각하여 상기 피웰(41)이 형성된 반도체기판 표면을 노출시킨다.
그리고, 상기 제1감광막패턴을 제거하고, 상기 완충산화막(47) 측벽에 제1절연막 스페이서(49)를 형성한다. (도 2a)
그리고, 상기 반도체기판 표면에 제1게이트산화막(51)을 형성하고, 전체표면상부에 제1게이트전극용 도전체(53)를 형성하되, 엔형 도프드 폴리실리콘으로 형성한다. (도 2b)
그 다음, 상기 완충산화막(47)을 노출될때까지 상기 제1게이트전극용 도전체(53)를 평탄화 식각한다.
그리고, 상기 완충산화막(47) 상부에 제2감광막패턴(도시안됨)을 형성한다. 이때, 상기 제2감광막패턴은 엔웰(43) 상부에 제2게이트전극을 형성하기 위한 제2게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴은 네가티브형 감광막을 이용하여 형성한 것이다.
그리고, 상기 제2감광막패턴을 마스크로 하여 상기 완충산화막(47)을 식각함으로써 상기 반도체기판의 엔웰(43)을 노출시킨다.
그리고, 상기 제2감광막패턴을 제거하고 상기 엔웰(57) 상부의 완충산화막(47) 식각 측벽에 제2절연막 스페이서(57)를 형성한다.
그 다음에, 상기 반도체기판 표면에 제2게이트산화막(55)을 형성한다. 이때, 상기 제2게이트산화막(55)은 상기 제1게이트산화막(51)과 다른 두께로 형성하되, 도전체(43,53) 상부에만 선택적으로 형성함으로써 상기 제1게이트전극용 도전체(53) 상부에 완충게이트산화막(52)이 형성된다.
그리고, 상기 제2게이트산화막(55) 상부를 포함한 전체표면상부에 제2게이트전극용 도전체(59)를 형성한다. (도 2c)
그리고, 상기 완충산화막(47)이 노출되도록 상기 제2게이트전극용 도전체(59)을 평탄화 식각한다.
그리고, 상기 완충산화막(47)을 제거함으로써 피웰(41) 상부의 제1게이트전극(61)과 엔웰 상부의 제2게이트전극(63)을 형성한다. (도 2d)
도 3a 내지 도 3d 는 본 발명의 또 다른 실시예에 따른 듀얼 게이트전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판에 소자분리막(75), 피웰(71) 및 엔웰(73)을 형성하고, 전체표면상부에 완충산화막(77)을 형성한다.
그리고, 상기 완충산화막(77) 상부에 제1감광막패턴(도시안됨)을 형성한다. 이때, 상기 제1감광막패턴은 피웰(71) 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴은 네가티브형 감광막을 이용하여 형성한 것이다. (도 3a)
그리고, 상기 제1감광막패턴을 마스크로하여 상기 완충산화막(77)을 식각하여 상기 피웰(71)이 형성된 반도체기판 표면을 노출시킨다.
그리고, 상기 제1감광막패턴을 제거하고, 상기 반도체기판의 피웰(71) 표면에 제1게이트산화막(79)을 형성하고, 전체표면상부에 제1게이트전극용 도전체(81)를 형성하되, 엔형 도프드 폴리실리콘으로 형성한다.
그리고, 상기 제1게이트전극용 도전체(81) 상부에 제2감광막패턴(83)을 형성한다. 이때, 상기 제2감광막패턴(83)은 엔웰(73) 상부에 제2게이트전극을 형성하기 위한 제2게이트전극 마스크를 이용한 노광 및 현상공정으로 형성한다. 여기서, 상기 제2감광막패턴(73)은 네가티브형 감광막을 이용하여 형성한 것이다.
그리고, 상기 제2감광막패턴(83)을 마스크로하여 상기 제1게이트전극용 도전체(81)과 완충산화막(77)을 식각함으로써 상기 반도체기판의 엔웰(73) 표면을 노출시킨다.
그리고, 상기 제2감광막패턴(83)을 제거하고 상기 반도체기판 표면에 제2게이트산화막(85)을 형성한다. 이때, 상기 제2게이트산화막(85)은 상기 제1게이트산화막(79)과 다른 두께로 형성한다.
그리고, 상기 제2게이트산화막(85) 상부를 포함한 전체표면상부에 제2게이트전극용 도전체(87)를 형성한다. (도 3b)
그리고, 상기 완충산화막(77)이 노출될때까지 상기 제2게이트전극용 도전체(87)와 제1게이트전극용 도전체(81)을 평탄화 식각한다. (도 3c)
그리고, 상기 완충산화막(77)을 제거함으로써 피웰(71) 상부의 제1게이트전극(89)과 엔웰 상부의 제2게이트전극(91)을 형성한다. (도 3d)
이상에서 설명한 바와같이 본 발명에 따른 듀얼 게이트전극 형성방법은, 별도의 임플란트 공정없이 게이트전극을 형성하여 균일한 저항과 불순물 농도를 가질 수 있으며 게이트산화막의 두께를 다르게 형성할 수 있어 문턱전압을 용이하게 조절할 수 있고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 매우 유용하고 효과적인 발명이다.

Claims (4)

  1. 소자분리막, 피웰 및 엔웰이 형성된 반도체기판 상부에 완충절연막을 형성하는 공정과,
    상기 피웰 상부에 제1게이트전극을 형성하기 위한 제1게이트전극 마스크를 이용한 식각공정으로 상기 완충절연막을 식각하여 상기 피웰을 노출시키는 공정과,
    상기 노출된 피웰 상부에 제1게이트산화막과 게1게이트전극용 도전체를 형성하는 공정과,
    상기 완충절연막을 식각장벽으로 하여 평탄화식각하는 공정과,
    상기 엔웰 상부의 제2게이트전극 형성영역을 노출시키는 제2게이트전극마스크를 이용한 식각공정으로 상기 완충절연막을 식각하여 상기 엔웰을 노출시키는 공정과,
    상기 노출된 엔웰 상부에 제2게이트산화막과 제2게이트전극용 도전체를 형성하는 공정과,
    상기 완충절연막을 식각장벽으로 하여 상기 제2게이트전극용 도전체를 평탄화식각하고 상기 완충절연막을 제거함으로써 피웰과 엔웰 상부에 제1게이트전극과 제2게이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 듀얼 게이트전극 형성방법.
  2. 제 1 항에 있어서, 상기 제2게이트산화막 형성공정시 상기 제1게이트전극용 도전체 상부에 산화막이 형성되는 것을 특징으로 하는 듀얼 게이트전극 형성방법.
  3. 제 1 항에 있어서, 상기 제1,2게이트전극용 도전체는 각각 엔형과 피형의 불순물이 도핑된 도전체로 형성되는 것을 특징으로 하는 듀얼 게이트전극 형성방법.
  4. 제 1 항에 있어서, 상기 평탄화식각공정은 CMP 공정으로 실시하는 것을 특징으로하는 듀얼 게이트전극 형성방법.
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