JP2000284722A - 半導体装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 最小限の面積で必要十分なキャパシティをも
つ保持容量を備えた半導体装置を提供する。 【解決手段】 画素部の保持容量を第１保持容量と第２
保持容量とを上下に重ねて並列に接続した構造とする。
その際、第１保持容量は、ドレイン領域１１１と同一の
層に形成された第１容量電極１１４、第１誘電体１１８
及びゲート配線と同一の層に形成された第２容量電極１
２２で形成され、第２保持容量は、第２容量電極１２
２、第２誘電体１２６及び遮光膜と同一の層に形成され
た第３容量電極１２７cで形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置に関する。例えば、液晶表示装置やＥＬ（エレク
トロルミネセンス）表示装置に代表される電気光学装
置、半導体回路及び本願発明の電気光学装置または半導
体回路を用いた電気器具（電子機器）の構成に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電気器具は全て
半導体装置である。

【０００３】

【従来の技術】薄膜トランジスタ（以下、ＴＦＴとい
う）は透明基板上に形成することができるので、アクテ
ィブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣ
Ｄという）への応用開発が積極的に進められてきた。結
晶質半導体膜（代表的にはポリシリコン膜）を利用した
ＴＦＴは高移動度が得られるので、同一基板上に機能回
路を集積させて高精細な画像表示を実現することが可能
とされている。

【０００４】基本的にＡＭ−ＬＣＤは画像を表示する画
素部（画素マトリクス回路ともいう）と、画素部に配列
された各画素のＴＦＴを駆動するゲート駆動回路（ゲー
トドライバー回路ともいう）、各画素ＴＦＴへ画像信号
を送るソース駆動回路（ソースドライバー回路ともい
う）またはデータ駆動回路（データドライバー回路とも
いう）が同一基板上に形成されてなる。なお、ゲート駆
動回路及びソース駆動回路が形成される領域を駆動回路
部と呼ぶ。

【０００５】近年では、これら画素部と駆動回路部の他
に、信号分割回路やγ補正回路などといった信号処理回
路をも同一基板上に設けたシステム・オン・パネルが提
案されている。

【０００６】しかしながら、画素部と駆動回路部とでは
回路が要求する性能が異なるため、同一構造のＴＦＴで
全ての回路仕様を満足させることは困難である。即ち、
高速動作を重視するシフトレジスタ回路等を含む駆動回
路部と、高耐圧特性を重視する画素部を構成するＴＦＴ
（以下、画素ＴＦＴという）とを同時に満足させるＴＦ
Ｔ構造は確立されていないのが現状である。

【０００７】そこで本出願人は駆動回路を構成するＴＦ
Ｔ（以下、駆動ＴＦＴという）と画素ＴＦＴとでゲート
絶縁膜の膜厚を異ならせるという構成を出願済みである
（特開平１０−０５６１８４号公報、対応米国特許番号
第０８／８６２，８９５）。具体的には、駆動ＴＦＴの
ゲート絶縁膜を画素ＴＦＴのゲート絶縁膜よりも薄くす
るというものである。

【０００８】

【発明が解決しようとする課題】本願発明では、上記公
報に記載された構成を基本として、さらに画素部に関す
る改善を行っている。具体的には、小さい面積で大容量
を確保しうる保持容量を形成するための構造を提供する
ものである。

【０００９】そして、ＡＭ−ＬＣＤに代表される電気光
学装置の各回路を機能に応じて適切な構造のＴＦＴでも
って形成し、高い信頼性を有する電気光学装置を提供す
ることを課題とする。延いては、そのような電気光学装
置を表示部として有する半導体装置（電気器具）の信頼
性を高めることを課題とする。

【００１０】

【課題を解決するための手段】本明細書で開示する発明
の構成は、画素ＴＦＴと保持容量とを有する画素部と、
該画素部を駆動する駆動回路部とを含む半導体装置にお
いて、前記保持容量は第１保持容量と第２保持容量とが
並列に接続されて形成されており、前記第１保持容量
は、前記画素ＴＦＴの活性層に電気的に接続された第１
容量電極、第１誘電体および第２容量電極で形成され、
前記第２保持容量は、前記第２容量電極、第２誘電体お
よび第３容量電極で形成され、前記第１容量電極と前記
第３容量電極とは画素電極を介して電気的に接続されて
いることを特徴とする。

【００１１】上記構成において、前記第１誘電体または
前記第２誘電体としては珪素を含む絶縁膜を用いること
ができ、該第１誘電体または第２誘電体の膜厚は５〜５
０nm（好ましくは１０〜３０nm）とすることが好まし
い。

【００１２】また、上記構成において、前記第２容量電
極として、信号の与えられたゲート配線（選択されたゲ
ート配線）の隣のゲート配線（選択されていないゲート
配線）を用いることで開口率（透過型液晶表示装置にお
いて画像表示に用いることのできる面積の割合）が低下
するのを抑えることができる。

【００１３】また、他の発明の構成は、活性層、該活性
層に対して第１誘電体を挟んで設けられたゲート配線、
該ゲート配線を覆う第１層間絶縁膜、該第１層間絶縁膜
に設けられた開口部、該開口部を覆う第２誘電体、前記
ゲート配線に対して前記第２誘電体を挟んで設けられた
遮光膜、該遮光膜を覆う第２層間絶縁膜、該第２層間絶
縁膜の上のソース配線もしくはドレイン配線、該ソース
配線もしくはドレイン配線を覆う第３層間絶縁膜及び該
第３層間絶縁膜の上の画素電極を有し、前記活性層と前
記ゲート配線は前記第１誘電体を挟んで第１保持容量を
形成し、前記ゲート配線と前記遮光膜は前記第２誘電体
を挟んで第２保持容量を形成し、前記活性層と前記遮光
膜とは前記画素電極を介して電気的に接続されているこ
とを特徴とする。

【００１４】上記構成においても、第１誘電体または第
２誘電体として５〜５０nm（好ましくは１０〜３０nm）
の厚さの珪素を含む絶縁膜を用いることができる。

【００１５】また、画素ＴＦＴのゲート絶縁膜は保持容
量を形成する領域において選択的にエッチングされ除去
される。その後、その領域の活性層表面には新たに５〜
５０nm（好ましくは１０〜３０nm）の薄い絶縁膜（第１
誘電体）が形成される。即ち、画素ＴＦＴのゲート絶縁
膜の膜厚は第１誘電体の膜厚よりも厚い。

【００１６】さらに、第１層間絶縁膜も保持容量を形成
する領域において選択的にエッチングされている。そし
て、新たに５〜５０nm（好ましくは１０〜３０nm）厚の
珪素を含む絶縁膜を形成して第２誘電体とする。

【００１７】また、他の発明の構成は、基板上に活性層
を形成する第１工程と、前記活性層の上に珪素を含む絶
縁膜を形成する第２工程と、前記珪素を含む絶縁膜の一
部を除去し、前記活性層の一部を露呈させる第３工程
と、前記第３工程により露呈された活性層に第１誘電体
を形成する第４工程と、前記珪素を含む絶縁膜および前
記第１誘電体の上にゲート配線及び第２容量電極を形成
する第５工程と、前記ゲート配線及び前記第２容量電極
の上に第１層間絶縁膜を形成する第６工程と、前記第１
層間絶縁膜の一部を除去し、前記第２容量電極の一部を
露呈させる第７工程と、前記第７工程により露呈された
第２容量電極の上に第２誘電体を形成する第８工程と、
前記第１層間絶縁膜及び前記第２誘電体の上に遮光膜を
形成する第９工程と、前記遮光膜の上に第２層間絶縁膜
を形成する第１０工程と、前記第２層間絶縁膜の上にソ
ース配線またはドレイン配線を形成する第１１工程と、
前記ソース配線またはドレイン配線の上に第３層間絶縁
膜を形成する第１２工程と、前記第３層間絶縁膜の上
に、前記遮光膜及び前記ドレイン配線と電気的に接続さ
れる画素電極を形成する第１３工程と、を有することを
特徴とする。

【００１８】上記構成において、前記第１誘電体または
前記第２誘電体は熱ＣＶＤ法（代表的には減圧熱ＣＶＤ
法）により形成された珪素を含む絶縁膜を用いることが
好ましい。第１誘電体や第２誘電体は膜厚が５〜５０ｎ
ｍと薄いため、熱ＣＶＤ法で高品質な膜を用いることが
好ましいからである。

【００１９】

【発明の実施の形態】本願発明の実施形態について、図
１を用いて説明する。図１は同一基板上に駆動回路部と
画素部とを一体形成したＡＭ−ＬＣＤの断面図を示して
いる。なお、ここでは駆動回路部を構成する基本回路と
してＣＭＯＳ回路を示し、画素ＴＦＴとしてはダブルゲ
ート構造のＴＦＴを示している。勿論、ダブルゲート構
造に限らずトリプルゲート構造やシングルゲート構造な
どのマルチゲート構造としても良い。

【００２０】図１において、１０１は耐熱性を有する基
板であり、石英基板、シリコン基板、セラミックス基
板、金属基板（代表的にはステンレス基板）を用いれば
良い。どの基板を用いる場合においても、必要に応じて
下地膜（好ましくは珪素を主成分とする絶縁膜）を設け
ても構わない。

【００２１】１０２は下地膜として設けた酸化珪素膜で
あり、その上に駆動ＴＦＴの活性層、画素ＴＦＴの活性
層および保持容量の下部電極となる半導体膜が形成され
る。なお、本明細書中において「電極」とは、「配線」
の一部であり、他の配線との電気的接続を行う箇所、ま
たは半導体膜と交差する箇所を指す。従って、説明の便
宜上、「配線」と「電極」とを使い分けるが、「配線」
という文言に「電極」は常に含められているものとす
る。

【００２２】図１において、駆動ＴＦＴの活性層は、Ｎ
チャネル型ＴＦＴ（以下、ＮＴＦＴという）のソース領
域１０３、ドレイン領域１０４、ＬＤＤ（ライトドープ
トドレイン）領域１０５およびチャネル形成領域１０
６、並びにＰチャネル型ＴＦＴ（以下、ＰＴＦＴとい
う）のソース領域１０７、ドレイン領域１０８およびチ
ャネル形成領域１０９で形成される。

【００２３】また、画素ＴＦＴ（ここではＮＴＦＴを用
いる。）の活性層は、ソース領域１１０、ドレイン領域
１１１、ＬＤＤ領域１１２a〜１１２cおよびチャネル形
成領域１１３a、１１３bで形成される。さらに、ドレイ
ン領域１１１から延長された半導体膜（ドレイン領域１
１１と同一の層に形成された半導体膜）を下側保持容量
の下部電極（第１容量電極）１１４として用いる。な
お、第１容量電極１１４はドレイン領域１１１に電気的
に接続されていれば良い。

【００２４】なお、第１容量電極は、実際には半導体膜
なので対向する電極に所定の電圧を加えることでキャリ
アを誘起させ、電極として機能させることになる。しか
し、本明細書中では説明の便宜上、電極として取り扱
い、第１容量電極と呼ぶことにする。

【００２５】そして、活性層および第１容量電極を覆っ
てゲート絶縁膜が形成されるが、本願発明では駆動ＴＦ
Ｔのゲート絶縁膜１１５（ＮＴＦＴ側）、１１６（ＰＴ
ＦＴ側）が、画素ＴＦＴのゲート絶縁膜１１７よりも薄
く形成される。代表的には、ゲート絶縁膜１１５、１１
６の膜厚は５〜５０nm（好ましくは１０〜３０nm）と
し、ゲート絶縁膜１１７の膜厚は５０〜２００nm（好ま
しくは１００〜１５０nm）とすれば良い。

【００２６】なお、駆動ＴＦＴのゲート絶縁膜は一種類
の膜厚である必要はない。即ち、駆動回路内に異なる絶
縁膜を有する駆動ＴＦＴが存在していても構わない。そ
の場合、同一基板上に異なるゲート絶縁膜を有するＴＦ
Ｔが少なくとも三種類以上存在することになる。

【００２７】また、下側保持容量の誘電体（第１誘電
体）１１８は駆動ＴＦＴのゲート絶縁膜１１５、１１６
と同時に形成された絶縁膜で形成されても良い。即ち、
駆動ＴＦＴのゲート絶縁膜と保持容量の誘電体が同じ膜
厚の同一絶縁膜で形成された構成としても良い。勿論、
第１誘電体１１８としてゲート絶縁膜１１７をそのまま
延長させて用いても構わないが、図１に示すように膜厚
の薄い絶縁膜を用いた方が大きなキャパシティを得られ
るので有利である。

【００２８】なお、駆動ＴＦＴのゲート絶縁膜の膜厚と
第１誘電体の膜厚が異なり、且つ、それらが画素ＴＦＴ
のゲート絶縁膜の膜厚と異なるという場合もありうる。
例えば、駆動ＴＦＴ（特に高速動作を必要とする回路）
が５〜１０nm、画素ＴＦＴが１００〜１５０nmのゲート
絶縁膜を有し、保持容量の誘電体が３０〜５０nmという
場合である。

【００２９】このように保持容量の誘電体を薄くするこ
とで、容量を形成する面積を大きくすることなくキャパ
シティを稼ぐことができる。この保持容量の構成は前述
の特開平１０−０５６１８４号公報にはない。また、Ｔ
ＦＴの作製工程を増やすこともないという利点が得られ
る。

【００３０】次に、ゲート絶縁膜１１５〜１１７の上に
は駆動ＴＦＴのゲート配線１１９、１２０と、画素ＴＦ
Ｔのゲート配線１２１a、１２１bが形成される。また、
同時に第１誘電体１１８の上には下側保持容量の上部電
極（第２容量電極）１２２が形成される。即ち、第２容
量電極１２２はゲート配線１１９、１２０、１２１a及
び１２１bと同一の層に形成される。このとき、第１容
量電極１１４、第１誘電体１１８および第２容量電極１
２２で下側保持容量（第１保持容量）が形成される。

【００３１】なお、この第２容量電極１２２は、画素Ｔ
ＦＴのゲート配線（但し、選択されていないゲート配線
を用いるようにする）で兼ねることが好ましい。これに
より画素部の開口率の低下を抑えることができる。この
場合、活性層及び活性層に対して第１誘電体１１８を挟
んで設けられたゲート配線により第１保持容量が形成さ
れる。

【００３２】また、ゲート配線１１９〜１２１および第
２容量電極１２２の形成材料としては、８００〜１１５
０℃（好ましくは９００〜１１００℃）の温度に耐える
耐熱性を有する導電膜を用いる。

【００３３】代表的には、導電性を有する珪素膜（例え
ばリンドープシリコン膜、ボロンドープシリコン膜等）
や金属膜（例えばタングステン膜、タンタル膜、モリブ
デン膜、チタン膜等）でも良いし、前記金属膜をシリサ
イド化したシリサイド膜、窒化した窒化膜（窒化タンタ
ル膜、窒化タングステン膜、窒化チタン膜等）でも良
い。また、これらを自由に組み合わせて積層しても良
い。

【００３４】また、前記金属膜を用いる場合には、金属
膜の酸化を防止するために珪素膜との積層構造とするこ
とが望ましい。また、酸化防止という意味では、金属膜
を、珪素を含む絶縁膜で覆った構造が有効である。珪素
を含む絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化
窒化珪素膜（または窒化酸化珪素膜ともいう）を用いる
ことができる。なお、酸化窒化珪素膜とは、酸素、窒素
および珪素を所定の割合で含む絶縁膜である。図１では
保護膜１２３として窒化珪素膜を設けてゲート配線の酸
化を防ぐ。

【００３５】なお、上記材料でゲート配線を形成する
時、成膜時の最上層に珪素を含む絶縁膜を設け、珪素を
含む絶縁膜と上記材料とを一括でエッチングしてゲート
配線パターンを形成することもできる。この場合、ゲー
ト配線の上面のみが珪素を含む絶縁膜で保護された状態
となる。

【００３６】次に、１２４は第１層間絶縁膜であり、珪
素を含む絶縁膜（単層または積層）で形成される。この
第１層間絶縁膜１２４は第２容量電極１２２の上に開口
部１２５が設けられ、開口部１２５を覆って上側保持容
量の誘電体（第２誘電体）１２６が形成される。第２誘
電体１２６としては、前述したような珪素を含む絶縁膜
（単層または積層）を用いることができる。また、第２
容量電極１２２は、上側保持容量の下部電極としても機
能する。

【００３７】次に、第２誘電体１２６の上には、第２容
量電極（ゲート配線の場合もある）対して第２誘電体１
２６を挟んで設けられた遮光膜１２７a〜１２７ｃが形
成される。この遮光膜１２７a〜１２７cは同電位であ
り、特に１２７cで示される部分は上側保持容量の上部
電極（第３容量電極）として機能する。即ち、第３容量
電極１２７cは遮光膜と同一の層に形成される。その結
果、第２容量電極１２２、第２誘電体１２６および第３
容量電極１２７cで上側保持容量（第２保持容量）が形
成される。

【００３８】その上にはパッシベーション膜１２８、第
２層間絶縁膜１２９が設けられ、第２層間絶縁膜１２９
の上にはコンタクトホールを介して駆動ＴＦＴのソース
配線１３０、１３１、ドレイン配線１３２、および画素
ＴＦＴのソース配線１３３、ドレイン配線１３４が形成
される。その上にはそれらの配線を覆う第３層間絶縁膜
１３５が形成され、その上には画素電極１３６が形成さ
れる。

【００３９】第２層間絶縁膜１２９や第３層間絶縁膜１
３５としては、比誘電率の小さい樹脂膜が好ましい。樹
脂膜としては、ポリイミド膜、アクリル膜、ポリアミド
膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いること
ができる。

【００４０】また、この画素電極１３６はコンタクトホ
ールを介して遮光膜１２７b（１２７a、１２７cでも良
い）と、画素ＴＦＴのドレイン配線１３４に接続され
る。即ち、遮光膜１２７a〜１２７cはドレイン配線１３
４、ドレイン領域１１１および第１容量電極１１４と画
素電極を介して電気的に接続され、同電位になる。

【００４１】また、画素電極１３６としては、透過型Ａ
Ｍ−ＬＣＤを作製するのであればＩＴＯ膜に代表される
透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであれ
ばアルミニウム膜に代表される反射率の高い金属膜を用
いれば良い。

【００４２】なお、図１では画素電極１３６がドレイン
電極１３４を介して画素ＴＦＴのドレイン領域１１１と
電気的に接続されているが、画素電極１３６とドレイン
領域１１１とが直接的に接続するような構造としても良
い。

【００４３】以上のように、図１では活性層と同一の組
成の半導体膜からなる第１容量電極１１４、第１誘電体
１１８およびゲート配線と同一の層からなる第２容量電
極１２２で下側保持容量（第１保持容量）が形成され、
第２容量電極１２２、第２誘電体１２６および遮光膜と
同一の層からなる第３容量電極１２７cで上側保持容量
（第２保持容量）が形成される。

【００４４】そして、第１保持容量と第２保持容量が並
列に接続されるため、非常にキャパシティの大きな保持
容量を小さい面積で実現することができる。また、第１
誘電体１１８または第２誘電体１２６として非常に薄い
絶縁膜を用いることで、さらにキャパシティを増やすこ
とができる。

【００４５】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。

【００４６】

【実施例】［実施例１］本実施例では、「発明の実施の
形態」で説明した図１の構造を実現するための作製工程
について説明する。説明には図２〜５を用いる。

【００４７】まず、基板として石英基板２０１を用意
し、その上に２０nm厚の酸化珪素膜２０２と非晶質珪素
膜２０３とを大気解放しないまま連続的に成膜する。こ
うすることで非晶質珪素膜の下表面に大気中に含まれる
ボロン等の不純物が吸着することを防ぐことができる。
（図２（Ａ））

【００４８】なお、本実施例では非晶質珪素（アモルフ
ァスシリコン）膜を用いるが、他の半導体膜であっても
構わない。微結晶質珪素（マイクロクリスタルシリコ
ン）膜でも良いし、非晶質シリコンゲルマニウム膜でも
良い。また、膜厚は後の熱酸化工程も考慮して、最終的
に２５〜４０nmとなるように形成する。

【００４９】次に、非晶質珪素膜の結晶化を行う。本実
施例では結晶化手段として、特開平９−３１２２６０号
公報に記載された技術を用いる。同公報に記載された技
術は、結晶化を助長する触媒元素としてニッケル、コバ
ルト、パラジウム、ゲルマニウム、白金、鉄、銅から選
ばれた元素を用いた固相成長により非晶質珪素膜の結晶
化を行う。

【００５０】本実施例では触媒元素としてニッケルを選
択し、非晶質珪素膜２０３上にニッケルを含んだ層（図
示せず）を形成し、５５０℃４時間の熱処理を行って結
晶化する。そして、結晶質珪素（ポリシリコン）膜２０
４を得る。（図２（Ｂ））

【００５１】なお、ここで結晶質珪素膜２０４に対して
ＴＦＴのしきい値電圧を制御するための不純物元素（リ
ンまたはボロン）を添加しても良い。リンまたはボロン
を打ち分けても良いし、どちらか片方のみを添加しても
良い。また、この際、最終的に保持容量の第１容量電極
となる領域に予めリンを添加しておくと、後に電極とし
て用いやすくなるので好ましい。

【００５２】次に、結晶質珪素膜２０４上に１００nm厚
の酸化珪素膜でなるマスク膜２０５を形成し、その上に
レジストマスク２０６a、２０６bを形成する。さらにレ
ジストマスク２０６a、２０６bをマスクとしてマスク膜
２０５をエッチングし、開口部２０７a、２０７bを形成
する。

【００５３】この状態で周期表の１５族に属する元素
（本実施例ではリン）を添加し、リンドープ領域（リン
添加領域）２０８a、２０８bを形成する。なお、添加す
るリンの濃度は５×１０¹⁸〜１×１０²⁰atoms/cm³（好
ましくは１×１０¹⁹〜５×１０^{1 9}atoms/cm³）が好まし
い。但し、添加すべきリンの濃度は、後のゲッタリング
工程の温度、時間、さらにはリンドープ領域の面積によ
って変化するため、この濃度範囲に限定されるものでは
ない。（図２（Ｃ））

【００５４】次に、レジストマスク２０６a、２０６bを
除去して４５０〜６５０℃（好ましくは５００〜６００
℃）の熱処理を２〜１６時間加え、結晶質珪素膜中に残
存するニッケルのゲッタリングを行う。ゲッタリング作
用を得るためには熱履歴の最高温度から±５０℃程度の
温度が必要であるが、結晶化のための熱処理が５５０〜
６００℃で行われるため、５００〜６５０℃の熱処理で
十分にゲッタリング作用を得ることができる。

【００５５】本実施例では６００℃、８時間の熱処理を
加えることによってニッケルが矢印（図２（Ｄ）参照）
の方向に移動し、リンドープ領域２０８a、２０８bにゲ
ッタリングされる。こうして２０９a、２０９bで示され
る結晶質珪素膜に残存するニッケルの濃度は２×１０¹⁷
atoms/cm³以下（好ましくは１×１０¹⁶atoms/cm³以下）
にまで低減される。但し、この濃度は質量二次イオン分
析（ＳＩＭＳ）による測定結果であり、測定限界の関係
で現状ではこれ以下の濃度は確認できていない。（図２
（Ｄ））

【００５６】こうしてニッケルのゲッタリング工程が終
了したら、結晶質珪素膜２０９a、２０９bをパターニン
グして、ＣＭＯＳ回路の活性層（半導体膜）２１０、画
素ＴＦＴの活性層２１１を形成する。その際、ニッケル
を捕獲したリン添加領域は完全に除去してしまうことが
望ましい。

【００５７】そして、プラズマＣＶＤ法またはスパッタ
法により絶縁膜（図示せず）を形成し、パターニングし
てゲート絶縁膜２１２を形成する。このゲート絶縁膜は
画素ＴＦＴのゲート絶縁膜として機能することになる絶
縁膜であり、膜厚は５０〜２００nmとする。本実施例で
は７５nm厚の酸化珪素膜を用いる。また、他の珪素を含
む絶縁膜を単層または積層で用いても構わない。（図３
（Ａ））

【００５８】なお、この時、ゲート絶縁膜２１２は画素
ＴＦＴの上に残すようにして形成し、ＣＭＯＳ回路およ
び保持容量となる領域の上は除去する。なお、本実施例
ではＣＭＯＳ回路のみで説明しているが、実際には駆動
回路部の一部（特に高速動作を要求される回路群）とな
る領域の上において除去する。従って、バッファ回路な
どのようにゲート絶縁膜に高電圧が印加されるような回
路の場合に限っては、ゲート絶縁膜２１２と同じ膜厚の
絶縁膜を残しておくことが望ましい。

【００５９】こうして活性層の一部が露呈された状態
で、８００〜１１５０℃（好ましくは９００〜１１００
℃）の温度で１５分〜８時間（好ましくは３０分〜２時
間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工
程）。本実施例では酸素雰囲気中で９５０℃３０分の熱
処理工程を行う。

【００６０】なお、酸化性雰囲気としては、ドライ酸素
雰囲気でもウェット酸素雰囲気でも良いが、半導体膜中
の結晶欠陥の低減にはドライ酸素雰囲気が適している。
また、酸素雰囲気中にハロゲン元素を含ませた雰囲気で
も良い。このハロゲン元素を含ませた雰囲気による熱酸
化工程では、ニッケルを除去する効果も期待できるので
有効である。

【００６１】こうして熱酸化工程を行うことによりゲー
ト絶縁膜２１２のない部分（ゲート絶縁膜を除去するこ
とにより露呈された活性層）には、５〜５０nm（好まし
くは１０〜３０nm）の酸化珪素膜（熱酸化膜）２１３、
２１４が形成される。最終的に、酸化珪素膜２１３はＣ
ＭＯＳ回路のゲート絶縁膜として機能し、酸化珪素膜２
１４は第１保持容量の第１誘電体として機能する。

【００６２】また、画素ＴＦＴに残存した酸化珪素膜で
なるゲート絶縁膜２１２と、その下の半導体膜２１１と
の界面においても酸化反応が進行する。そのため、最終
的に画素ＴＦＴのゲート絶縁膜２１５の膜厚は５０〜２
００nm（好ましくは１００〜１５０nm）となる。本実施
例では８０nmの厚さとなる。

【００６３】なお、本実施例では酸化珪素膜２１３、２
１４を熱酸化法により形成しているが、減圧熱ＣＶＤ法
により薄い酸化珪素膜を形成しても良い。その場合、成
膜温度は８００℃前後、成膜ガスとしてはシランと酸素
を用いれば良い。

【００６４】こうして熱酸化工程を終了したら、次にＣ
ＭＯＳ回路のゲート配線２１６（ＮＴＦＴ側）、２１７
（ＰＴＦＴ側）、画素ＴＦＴのゲート配線２１８a、２
１８b及び第２容量電極２１９を形成する。なお、ゲー
ト配線２１８a、２１８bは画素ＴＦＴがダブルゲート構
造であるためゲート配線を２本記載しているが、実際に
は同一配線である。

【００６５】なお、第２容量電極２１９は、隣の画素の
ゲート配線（選択されていないゲート配線）で兼ねるこ
とが好ましい。勿論、ゲート配線と平行に、別途容量形
成用の配線（容量電極）を形成することも可能である。

【００６６】また、本実施例ではゲート配線２１６〜２
１８および第２容量電極２１９として、下層から珪素膜
（導電性を持たせたもの）／窒化タングステン膜／タン
グステン膜（または下層から珪素膜／タングステンシリ
サイド膜）という積層膜を用いる。勿論、「発明の実施
の形態」で説明した他の導電膜を用いることも可能であ
ることは言うまでもない。また、本実施例では、各ゲー
ト配線の膜厚は２５０nmとする。

【００６７】なお、本実施例では最下層の珪素膜を、減
圧熱ＣＶＤ法を用いて形成する。ＣＭＯＳ回路のゲート
絶縁膜は５〜５０nmと薄いため、スパッタ法やプラズマ
ＣＶＤ法を用いた場合、条件によっては半導体膜（活性
層）へダメージを与える恐れがある。従って、化学的気
相反応で成膜できる熱ＣＶＤ法が好ましい。

【００６８】この時点で、活性層２１１（後に一部が第
１容量電極となる）、第１誘電体２１４および第２容量
電極とで第１保持容量が形成される。

【００６９】次に、ゲート配線２１６〜２１８および第
２容量電極２１９を覆って保護膜２２０として２５〜５
０nm厚のＳｉＮｘＯｙ（但し、代表的にはｘ＝０．５〜
２、ｙ＝０．１〜０．８）膜を形成する。この保護膜２
２０はゲート配線２１６〜２１８の酸化を防ぐと同時
に、後に珪素膜でなるサイドウォールを除去する際にエ
ッチングストッパーとして機能する。なお、成膜を２回
に分けて行うことはピンホールの低減に効果があり有効
である。

【００７０】この時、保護膜２２０を形成する前処理と
して水素を含むガス（本実施例ではアンモニアガス）を
用いたプラズマ処理を行うことは有効である。この前処
理によりプラズマによって活性化した（励起した）水素
が活性層（半導体膜）内に閉じこめられるため、効果的
に水素終端が行われる。

【００７１】さらに、水素を含むガスに加えて亜酸化窒
素ガスを加えると、発生した水分によって被処理体の表
面が洗浄され、特に大気中に含まれるボロン等による汚
染を効果的に防ぐことができる。

【００７２】勿論、保護膜２２０としてＳｉＮｘＯｙ膜
の代わりに、酸化珪素膜、窒化珪素膜またはそれらの積
層膜を用いることができる。

【００７３】こうして図３（Ｂ）の状態を得る。次に、
非晶質珪素膜（図示せず）を形成し、塩素系ガスによる
異方性エッチングを行ってサイドウォール２２１〜２２
４を形成する。サイドウォール２２１〜２２４を形成し
たら、画素ＴＦＴのゲート配線上にレジストマスク２２
５を形成する。このレジストマスク２２５によって画素
ＴＦＴのＬＤＤ領域とソース領域（またはドレイン領
域）の接合部の位置を決める。実質的にはＬＤＤ領域の
長さが決まる。

【００７４】なお、本実施例ではサイドウォールの形成
材料として珪素膜を用いているが、酸化珪素膜や産科窒
化珪素膜を用いても良いし、保護膜２２０として酸化珪
素膜や酸化窒化珪素膜を用いていれば、窒化珪素膜を用
いても構わない。

【００７５】次に、半導体膜２１０、２１１に対して周
期表の１５族に属する元素（本実施例ではリン）の添加
工程を行う。この時、ゲート配線２１６〜２１８、第２
容量電極２１９、サイドウォール２２１〜２２４および
レジストマスク２２５がマスクとなり、自己整合的に不
純物領域２２６〜２３０が形成される。不純物領域２２
６〜２３０に添加されるリンの濃度は５×１０¹⁹〜１×
１０²¹atoms/cm³となるように調節する。本明細書中で
はこの時のリン濃度を（ｎ+）で表す。（図３（Ｃ））

【００７６】この工程は、ゲート絶縁膜の膜厚が薄い部
分と厚い部分とで分けて行っても良いし、同時に行って
も良い。また、リンの添加工程は質量分離を行うイオン
インプランテーション法を用いても良いし、質量分離を
行わないプラズマドーピング法を用いても良い。また、
加速電圧やドーズ量の条件等は実施者が最適値を設定す
れば良い。

【００７７】こうして図３（Ｃ）の状態を得たら、レジ
ストマスク２２５、サイドウォール２２１〜２２４を除
去し、再びリンの添加工程を行う。この工程は先のリン
の添加工程よりも低いドーズ量で添加する。こうして先
ほどはサイドウォール２２１〜２２４、レジストマスク
２２５がマスクとなってリンが添加されなかった領域に
は低濃度不純物領域が形成される。この低濃度不純物領
域に添加されるリンの濃度は５×１０¹⁷〜５×１０¹⁸at
oms/cm³となるように調節する。本明細書中ではこの時
のリン濃度を（ｎ-）で表す。（図３（Ｄ））

【００７８】勿論、この工程もゲート絶縁膜の膜厚が薄
い部分と厚い部分とで分けて行っても良いし、同時に行
っても良い。また、リンの添加工程は質量分離を行うイ
オンインプランテーション法を用いても良いし、質量分
離を行わないプラズマドーピング法を用いても良い。ま
た、加速電圧やドーズ量の条件等は実施者が最適値を設
定すれば良い。

【００７９】但し、この低濃度不純物領域はＬＤＤ領域
として機能することになるため、リンの濃度制御は慎重
に行う必要がある。そこで本実施例では、プラズマドー
ピング法を用い、添加したリンの濃度分布（濃度プロフ
ァイル）が図６に示すような設定とする。

【００８０】図６において、駆動回路側のゲート絶縁膜
６０１と画素部側のゲート絶縁膜６０２とは膜厚が異な
っている。そのため、添加されるリンの深さ方向の濃度
分布が異なるものとなる。

【００８１】本実施例では、駆動回路側で６０３で示さ
れる濃度分布をもち、且つ、画素部側で６０４で示され
る濃度分布をもつ様にリンの添加条件（加速電圧等）を
調節する。この場合、深さ方向の濃度分布は異なるが、
結果的に形成される不純物領域（ここでは低濃度不純物
領域）６０５、６０６のリン濃度はほぼ等しくなる。

【００８２】なお、この図６に示した工程は、本明細書
中に記載される全ての不純物添加工程において用いるこ
とができる。

【００８３】この工程によりＣＭＯＳ回路を形成するＮ
ＴＦＴのソース領域２３１、ＬＤＤ領域２３２、チャネ
ル形成領域２３３が画定する。また、画素ＴＦＴのソー
ス領域２３４、ドレイン領域２３５、ＬＤＤ領域２３６
a〜２３６c、チャネル形成領域２３７a、２３７bが画定
する。さらに、第１容量電極２３８が画定する。

【００８４】なお、本実施例ではチャネル形成領域２３
７a、２３７bの間に低濃度不純物領域（ｎ-領域）しか
形成されていないが、レジストマスク２２５に隙間を設
けて、低濃度不純物領域２３６bの中央に高濃度不純物
領域（ｎ+領域）を形成しても構わない。

【００８５】本実施例の場合、第１容量電極２３８はチ
ャネル形成領域２３７aまたは２３７bと同一組成の半導
体領域で形成され、真性または実質的に真性となってい
る。なお、しきい値電圧を制御する目的に意図的にリン
またはボロンを添加された領域は実質的に真性であると
考えて良い。

【００８６】なお、本実施例ではサイドウォールを用い
てＬＤＤ領域を形成する例を示しているが、通常のレジ
ストマスクを用いた方法によりＬＤＤ領域を形成するこ
とも可能である。その場合、マスク数（工程数とも言え
る）は増えるが、ＬＤＤ領域の幅（長さ）や形成位置の
設計の自由度が増すという利点がある。

【００８７】また、ＣＭＯＳ回路のＰＴＦＴとなる領域
にもＮＴＦＴと同様に低濃度不純物領域２３９が形成さ
れる。

【００８８】次に、ＣＭＯＳ回路のＰＴＦＴとなる領域
以外をレジストマスク２４０a、２４０bで隠し、周期表
の１３族に属する元素（本実施例ではボロン）の添加工
程を行う。この工程は既に添加されているリンよりも高
濃度の不純物領域を形成するようなドーズ量で添加す
る。具体的には、１×１０²⁰〜３×１０²¹atoms/cm³の
濃度でボロンが添加されるように調節する。本明細書中
ではこの時のボロン濃度を（ｐ++）で表す。その結果、
ＰＴＦＴとなる領域に形成されていたＮ型導電性を呈す
る不純物領域は、全てボロンによって導電型が反転し、
Ｐ型導電性を呈する不純物領域となる。（図４（Ａ））

【００８９】勿論、この工程も質量分離を行うイオンイ
ンプランテーション法を用いても良いし、質量分離を行
わないプラズマドーピング法を用いても良い。また、加
速電圧やドーズ量の条件等は実施者が最適値を設定すれ
ば良い。

【００９０】この工程によりＣＭＯＳ回路を形成するＰ
ＴＦＴのソース領域２４１、ドレイン領域２４２、チャ
ネル形成領域２４３が画定する。また、ＣＭＯＳ回路の
ＮＴＦＴのドレイン領域２４４が画定する。

【００９１】こうして全ての不純物領域を形成し終えた
ら、レジストマスク２４０a、２４０bを除去する。そし
て、７５０〜１１５０℃の温度範囲で２０分〜１２時間
の熱処理工程を行う。本実施例では、９５０℃で２時間
の熱処理を不活性雰囲気中において行う。（図４
（Ｂ））

【００９２】この工程では、各不純物領域に添加された
リンまたはボロンを活性化すると同時に、ＬＤＤ領域を
内側（チャネル形成領域の方向）へ広げ、ＬＤＤ領域と
ゲート配線とが三次元的に重なった構造を実現する。

【００９３】即ち、ＣＭＯＳ回路のＬＤＤ領域２４５で
はＬＤＤ領域２４５に含まれるリンがチャネル形成領域
２４６の方へ拡散する。その結果、ＬＤＤ領域２４５が
ゲート配線２１６と三次元的に重なった状態となる。こ
のような構造はホットキャリア注入による劣化を防ぐ上
で非常に有効である。

【００９４】同様に、ＣＭＯＳ回路のＰＴＦＴではソー
ス領域２４７、ドレイン領域２４８がチャネル形成領域
２４９の方向へ拡散し、ゲート配線２１７と重なってい
る。また、画素ＴＦＴではＬＤＤ領域２５０a〜２５０c
がそれぞれチャネル形成領域２５１a、２５１bの方向へ
拡散し、それぞれゲート配線２１８a、２１８bと重なっ
ている。

【００９５】この不純物の拡散距離は熱処理の温度や時
間によって制御することができる。そのため、ＬＤＤ領
域（またはＰＴＦＴのソース領域およびドレイン領域）
がゲート配線と重なる距離（長さ）は自由に制御するこ
とが可能である。本実施例では重なりの距離が０．０５
〜１μm（好ましくは０．１〜０．３μm）となるように
調節する。

【００９６】また、この工程により第１容量電極２５２
が画定する。もしも第１容量電極２５２に導電型を与え
る不純物元素が含まれていれば、この時点で活性化され
る。

【００９７】なお、本実施例で形成したゲート配線上の
保護膜２２３は、この熱活性化工程でゲート配線が酸化
されることを防ぐために設けられている。しかし、この
保護膜２２３は必ずしもゲート配線の形成直後に設ける
必要はない。即ち、このあと形成される第１層間絶縁膜
を形成した後に最上層に保護膜を設け、その後で不純物
元素の熱活性化工程を行っても同様の効果を得ることが
できる。

【００９８】こうして図４（Ｂ）の状態が得られたら、
第１層間絶縁膜２５３を形成する。本実施例では、プラ
ズマＣＶＤ法により形成した１μm厚の酸化珪素膜を用
いる。ここで水素化処理を行う。この工程は基板全体を
プラズマまたは熱により励起（活性化）した水素に曝す
工程である。水素化処理の温度は、熱により励起する場
合は３５０〜４５０℃（好ましくは３８０〜４２０℃）
とすれば良い。

【００９９】水素化処理が終了したら、第２容量電極２
１９上において第１層間絶縁膜２５３を除去し、第２容
量電極２１９の一部を露呈させるように開口部２５４を
形成する。次に、露呈された第２容量電極２１９の上に
５〜５０nm（好ましくは１０〜３０nm）の酸化珪素膜２
５５を形成する。この酸化珪素膜２５５において２５６
で示される部分は、上側保持容量の誘電体（第２誘電
体）として機能する。こうして図４（Ｃ）の状態を得
る。

【０１００】なお、本実施例では酸化珪素膜２５５を減
圧熱ＣＶＤ法により形成する。成膜ガスとしてはシラン
（ＳｉＨ₄）と亜酸化窒素（Ｎ₂Ｏ）を用い、成膜温度を
８００℃として高品質な酸化珪素膜（誘電体）を形成す
ることが望ましい。

【０１０１】次に、１００nm厚のチタン膜でなる遮光膜
２５７a〜２５７cを形成する。この時、特に２５７cで
示される遮光膜は第３容量電極として機能する。即ち、
第２容量電極２１９、第２誘電体２５６および第３容量
電極２５７cで第２保持容量が形成される。

【０１０２】なお、本実施例の場合、遮光膜２５７a〜
２５７cは図面上では別々のパターンに図示されている
が、実際には同一パターンである。つまり、後にソース
配線やドレイン配線を形成する際のコンタクトホールを
形成する部分のみ開口されている。

【０１０３】こうして遮光膜２５７a〜２５７cを形成し
たら、パッシベーション膜２５８を形成する。パッシベ
ーション膜２５８としては、窒化珪素膜、酸化窒化珪素
膜、窒化酸化珪素膜、またはこれらの絶縁膜と酸化珪素
膜との積層膜を用いることができる。本実施例では３０
０nm厚の窒化珪素膜をパッシベーション膜として用い
る。

【０１０４】なお、本実施例では窒化珪素膜からなるパ
ッシベーション膜２５８を形成する前処理として、アン
モニアガスを用いたプラズマ処理を行い、そのままパッ
シベーション膜２５８を形成する。この前処理によりプ
ラズマで活性化した（励起した）水素がパッシベーショ
ン膜２５８によって閉じこめられる。さらに、水素を含
むガスに加えて亜酸化窒素ガスを加えると、発生した水
分によって被処理体の表面が洗浄され、特に大気中に含
まれるボロン等による汚染を効果的に防ぐことができ
る。

【０１０５】こうしてパッシベーション膜２５８を形成
したら、ここで４００〜４２０℃程度の熱処理工程を行
う。処理雰囲気は不活性雰囲気でも良いし、水素を含む
雰囲気であっても良い。この工程では、パッシベーショ
ン膜２５８から放出された水素と、その前の水素化工程
によって第１層間絶縁膜２５３に多量に含まれている水
素とが下へと拡散（上方向はパッシベーション膜２５８
がブロッキング層となる）して、活性層が水素終端され
る。その結果、活性層中の不対結合手を効率良く不活性
化することが可能となる。

【０１０６】この水素化処理が終了したら、第２層間絶
縁膜２５９として１μm厚のアクリル膜を形成する。そ
して、コンタクトホールを形成した後、ＣＭＯＳ回路の
ソース配線２６０、２６１およびドレイン配線２６２、
並びに画素ＴＦＴのソース配線２６３およびドレイン配
線２６４を形成する。これらの配線はアルミニウムを主
成分とする導電膜をチタン膜で挟んだ積層膜で形成す
る。（図５（Ａ））

【０１０７】こうして図５（Ａ）の状態が得られたら、
次に、再び１μm厚のアクリル膜を成膜し、第３層間絶
縁膜２６５を形成する。そして、遮光膜２５７b、画素
ＴＦＴのドレイン配線２６４上においてコンタクトホー
ルを同時に形成し、透明導電膜（代表的にはＩＴＯ膜）
でなる画素電極２６６を形成する。（図５（Ｂ））

【０１０８】この時、遮光膜２５７と画素電極２６６と
の接続は画素ＴＦＴの上で行うことが好ましい。そうす
ることで、コンタクトホールによって画素領域の開口率
を損ねることを抑えることができる。また、このように
画素電極２６６を介してドレイン配線と遮光膜とが同電
位になる。

【０１０９】また、この工程では遮光膜２５７b上とド
レイン配線２６４上とで形成するコンタクトホールの深
さが異なる。しかしながら、遮光膜２５７bとドレイン
配線２６４はどちらも表面がチタン膜であるので、樹脂
膜でなる第２、第３層間絶縁膜と十分な選択比を得るこ
とができる。従って、コンタクトホールを同時に形成す
ることに関しては何ら問題はない。

【０１１０】こうして図５（Ｂ）に示すような構造のＡ
Ｍ−ＬＣＤが完成する。本願発明のＡＭ−ＬＣＤは、同
一基板上に形成された駆動回路（または信号処理回路）
と画素部とでゲート絶縁膜の膜厚が異なる。代表的に
は、駆動回路に用いられる一部（高速動作を要求する回
路）の駆動ＴＦＴの方が画素ＴＦＴよりも薄いゲート絶
縁膜を有する。

【０１１１】さらに、高速動作を要求する回路のゲート
絶縁膜と、画素部に設けられる第１保持容量の誘電体
（第１誘電体）は同時に形成され、同一膜厚である点に
も特徴がある。即ち、本願発明には高速動作を要求する
回路のゲート絶縁膜を薄く形成するための工程を、第１
誘電体を薄くするための工程と兼ねるという特徴があ
る。

【０１１２】また、従来ソース配線やドレイン配線の上
に形成していた遮光膜をソース配線やドレイン配線より
も下層に形成し、さらに画素電極と遮光膜とを同電位と
することで、遮光膜を保持容量（第２保持容量）の電極
（本実施例では第３容量電極）として用いる点に特徴が
ある。

【０１１３】即ち、第１保持容量と第２保持容量とが重
なるようにして形成された構造（回路的には並列に接続
されている）を有するＡＭ−ＬＣＤを実現することがで
きる。このような構造により面積を広げることなく全体
の保持容量のキャパシティを増加させることが可能とな
る。

【０１１４】また、本実施例の作製工程に従うと、最終
的なＴＦＴの活性層（半導体膜）は、結晶格子に連続性
を持つ特異な結晶構造の結晶質珪素膜で形成される。そ
の特徴について以下に説明する。

【０１１５】まず第１の特徴として、本実施例の作製工
程に従って形成した結晶質珪素膜は、微視的に見れば複
数の針状又は棒状の結晶（以下、棒状結晶と略記する）
が集まって並んだ結晶構造を有する。このことはＴＥＭ
（透過型電子顕微鏡法）による観察で容易に確認でき
る。

【０１１６】また、第２の特徴として、電子線回折を利
用すると本実施例の作製工程に従って形成した結晶質珪
素膜の表面（チャネルを形成する部分）に、結晶軸に多
少のずれが含まれているものの主たる配向面として｛１
１０｝面を確認することができる。このことはスポット
径約１．３５μmの電子線回折写真を観察した際、｛１
１０｝面に特有の規則性をもった回折斑点が現れている
ことから確認される。また、各斑点は同心円上に分布を
持っていることも確認されている。

【０１１７】また、第３の特徴として、Ｘ線回折法（厳
密にはθ−２θ法を用いたＸ線回折法）を用いて配向比
率を算出してみると｛２２０｝面の配向比率が０．７以
上（典型的には０．８５以上）であることが確認されて
いる。なお、配向比率の算出方法は特開平７−３２１３
３９号公報に記載された手法を用いる。

【０１１８】また、第４の特徴として、本出願人は個々
の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ
（高分解能透過型電子顕微鏡法）により観察し、結晶粒
界において結晶格子に連続性があることを確認してい
る。これは観察される格子縞が結晶粒界において連続的
に繋がっていることから容易に確認できる。

【０１１９】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。

【０１２０】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。

【０１２１】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒
界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性
の良い粒界であることが知られている。例えば、二つの
結晶粒の間に形成された結晶粒界では、両方の結晶の面
方位が｛１１０｝である場合、｛１１１｝面に対応する
格子縞がなす角をθとするとθ＝70.5°の時にΣ３の対
応粒界となることが知られている。

【０１２２】本実施例を実施して得た結晶質珪素膜にお
いて、結晶軸が〈１１０〉である二つの結晶粒の間に形
成された結晶粒界をＨＲ−ＴＥＭで観察すると、隣接す
る結晶粒の各格子縞が約70.5°の角度で連続しているも
のが多い。従って、その結晶粒界はΣ３の対応粒界、即
ち｛２１１｝双晶粒界であると推測できる。

【０１２３】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は
実質的に結晶粒界が存在しない見なすことができる。

【０１２４】またさらに、７００〜１１５０℃という高
い温度での熱処理工程（本実施例における熱酸化工程に
あたる）によって結晶粒内に存在する欠陥が殆ど消滅し
ていることがＴＥＭ観察によって確認されている。これ
はこの熱処理工程の前後で欠陥数が大幅に低減されてい
ることからも明らかである。

【０１２５】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の作製工程に従
って作製された結晶質珪素膜のスピン密度は少なくとも
5×10¹⁷spins/cm³以下（好ましくは 3×10¹⁷spins/cm³
以下）であることが判明している。ただし、この測定値
は現存する測定装置の検出限界に近いので、実際のスピ
ン密度はさらに低いと予想される。

【０１２６】以上の事から、本実施例を実施することで
得られた結晶質珪素膜は結晶粒内及び結晶粒界が実質的
に存在しないため、単結晶シリコン膜又は実質的な単結
晶シリコン膜と考えて良い。

【０１２７】（ＴＦＴの電気特性に関する知見）本実施
例で作製したＴＦＴ（図５（Ａ）に示すＣＭＯＳ回路と
同一構造）は、ＭＯＳＦＥＴに匹敵する電気特性を示し
た。本出願人が試作したＴＦＴ（但し、活性層の膜厚は
３５ｎｍ、ゲート絶縁膜の膜厚は８０ｎｍ）からは次に
示す様なデータが得られている。

【０１２８】（１）スイッチング性能（オン／オフ動作
切り換えの俊敏性）の指標となるサブスレッショルド係
数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴと
もに80〜150mV/decade（代表的には100〜120mV/decade
）と小さい。 （２）ＴＦＴの動作速度の指標となる電界効果移動度
（μ_FE）が、Ｎチャネル型ＴＦＴで 150〜650cm²/Vs
（代表的には 200〜500cm²/Vs ）、Ｐチャネル型ＴＦＴ
で100〜300cm²/Vs（代表的には 120〜200cm²/Vs）と大
きい。 （３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
_th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

【０１２９】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。

【０１３０】〔実施例２〕本実施例では、具体的にどの
ような回路にどのような構造のＴＦＴを配置するかを図
７、図８を用いて説明する。

【０１３１】ＡＭ−ＬＣＤは、回路によって最低限必要
な動作電圧（電源電圧）が異なる。例えば、画素部では
液晶に印加する電圧と画素ＴＦＴを駆動するための電圧
とを考慮すると、１４〜２０Ｖもの動作電圧となる。そ
のため、そのような高電圧が印加されても耐えうる程度
のＴＦＴを用いなければならない。

【０１３２】また、ソース駆動回路やゲート駆動回路に
用いられるシフトレジスト回路などは、５〜１０Ｖ程度
の動作電圧で十分である。動作電圧が低いほど外部信号
との互換性もあり、さらに消費電力を抑えられるという
利点がある。ところが、前述の高耐圧型ＴＦＴは耐圧特
性が良い代わりに動作速度が犠牲なるため、シフトレジ
スタ回路のように高速動作が求められる回路には不適当
である。

【０１３３】このように、基板上に形成される回路は、
目的に応じて耐圧特性を重視したＴＦＴを求める回路と
動作速度を重視したＴＦＴを求める回路とに分かれる。

【０１３４】ここで具体的に本実施例の構成を図７に示
す。図７に示したのは、ＡＭ−ＬＣＤのブロック図を上
面から見た図である。７０１は画素部であり、各画素に
画素ＴＦＴと保持容量とを備え、表示部として機能す
る。また、７０２aはシフトレジスタ回路、７０２bはレ
ベルシフタ回路、７０２cはバッファ回路である。これ
らでなる回路が全体としてゲート駆動回路７０２を形成
している。

【０１３５】なお、図７に示したＡＭ−ＬＣＤではゲー
ト駆動回路を、画素部を挟んで設け、それぞれで同一ゲ
ート配線を共有している、即ち、どちらか片方のゲート
ドライバに不良が発生してもゲート配線に電圧を印加す
ることができるという冗長性を持たせている。

【０１３６】また、７０３aはシフトレジスタ回路、７
０３bはレベルシフタ回路、７０３cはバッファ回路、７
０３dはサンプリング回路であり、これらでなる回路が
全体としてソース駆動回路７０３を形成している。画素
部を挟んでソース駆動回路と反対側にはプリチャージ回
路７０４が設けられている。

【０１３７】このような構成でなるＡＭ−ＬＣＤにおい
て、シフトレジスタ回路７０２a、７０３aは高速動作を
求める回路であり、動作電圧が３．３〜１０Ｖ（代表的
には３．３〜５Ｖ）と低く、高耐圧特性は特に要求され
ない。従って、ゲート絶縁膜の膜厚は５〜５０nm（好ま
しくは１０〜３０nm）と薄くした方が良い。

【０１３８】図８（Ａ）に示したのは主としてシフトレ
ジスタ回路やその他の信号処理回路のように高速動作を
求められる回路に用いるべきＣＭＯＳ回路の概略図であ
る。なお、図８（Ａ）において、８０１aはＮＴＦＴの
ゲート絶縁膜、８０１bはＰＴＦＴのゲート絶縁膜であ
り、膜厚を５〜５０nm（好ましくは１０〜３０nm）と薄
く設計している。

【０１３９】また、ＬＤＤ領域８０２の長さは０．１〜
０．５μm（代表的には０．２〜０．３μm）が好まし
い。また、動作電圧が２〜３Ｖなどのように十分低けれ
ば、ＬＤＤ領域を設けないことも可能である。

【０１４０】次に、図８（Ｂ）に示すＣＭＯＳ回路は、
主としてレベルシフタ回路７０２b、７０３b、バッファ
回路７０２c、７０３c、サンプリング回路７０３d、プ
リチャージ回路７０４に適している。これらの回路は大
電流を流す必要があるため、動作電圧は１４〜１６Ｖと
高い。特にゲートドライバ側では場合によっては１９Ｖ
といった動作電圧を必要とする場合もある。従って、非
常に良い耐圧特性（高耐圧特性）を有するＴＦＴが必要
となる。

【０１４１】この時、図８（Ｂ）に示したＣＭＯＳ回路
において、ＮＴＦＴのゲート絶縁膜８０３a、ＰＴＦＴ
のゲート絶縁膜８０３bの膜厚は、５０〜２００nm（好
ましくは１００〜１５０nm）に設計されている。このよ
うに良い耐圧特性を要求する回路は、図８（Ａ）に示し
たシフトレジスタ回路などのＴＦＴよりもゲート絶縁膜
の膜厚を厚くしておくことが好ましい。

【０１４２】また、ＬＤＤ領域８０４の長さは１〜３μ
m（代表的には１．５〜２μm）が好ましい。なお、ＬＤ
Ｄ領域のうちゲート配線に重なる部分の長さは０．５〜
２μm（好ましくは１〜１．５μm）で良い。図８（Ｂ）
に示すＣＭＯＳ回路はバッファ回路などのように画素と
同程度の高電圧がかかるため、ＬＤＤ領域の長さも画素
と同程度またはそれに近い長さとしておくことが望まし
い。

【０１４３】次に、図８（Ｃ）は画素部７０１の概略図
を示している。画素ＴＦＴは液晶に印加する電圧分も加
味されるため、１４〜１６Ｖの動作電圧を必要とする。
また、液晶及び保持容量に蓄積された電荷を１フレーム
期間保持しなければならないため、極力オフ電流は小さ
くなければならない。

【０１４４】そういった理由から、本実施例ではＮＴＦ
Ｔを用いたダブルゲート構造とし、ゲート絶縁膜８０５
の膜厚を５０〜２００nm（好ましくは１００〜１５０n
m）としている。この膜厚は図８（Ｂ）に示したＣＭＯ
Ｓ回路と同じ膜厚であっても良いし、異なる膜厚であっ
ても良い。

【０１４５】なお、第１保持容量の第１誘電体８０６や
第２保持容量の第２誘電体８０７の膜厚は５〜７５nm
（好ましくは２０〜５０nm）とすれば良い。

【０１４６】また、ＬＤＤ領域８０８a、８０８bの長さ
は２〜４μm（代表的には２．５〜３．５μm）が好まし
い。なお、ＬＤＤ領域のうちゲート配線に重なる部分の
長さは０．５〜２．５μm（好ましくは１〜１．５μm）
で良い。

【０１４７】また、図８（Ｃ）に示す画素ＴＦＴはオフ
電流（ＴＦＴがオフ状態にある時に流れるドレイン電
流）を極力低減することが必要であるため、ＬＤＤ領域
８０８a、８０８bのうちゲート配線と重ならない領域
（通常のＬＤＤ領域として機能する領域）を１〜３．５
（好ましくは２〜３μm）μmとしておくことが望まし
い。

【０１４８】以上のように、ＡＭ−ＬＣＤを例にとって
も同一基板上には様々な回路が設けられ、回路によって
必要とする動作電圧（電源電圧）が異なることがある。
この場合には本願発明のようにゲート絶縁膜の膜厚を異
ならせたＴＦＴを配置するなどの使い分けが必要とな
る。

【０１４９】なお、本実施例の構成を実現するために実
施例１に示した回路を用いることは有効である。

【０１５０】〔実施例３〕実施例１において、ゲート絶
縁膜を選択的に除去する工程に際し、駆動ＴＦＴとなる
領域での除去は図９に示すように行うことが望ましい。
図９において、９０１は活性層、９０２はゲート絶縁膜
の端部、９０３、９０４はゲート配線である。図９に示
すように、ゲート配線が活性層を乗り越える部分９０５
では、活性層９０１の端部にゲート絶縁膜を残しておく
ことが望ましい。

【０１５１】活性層９０１の端部は後に熱酸化工程を行
った際にエッジシニングと呼ばれる現象が起こる。これ
は、活性層端部の下に潜り込むように酸化反応が進行
し、端部が薄くなると同時に上へ盛り上がる現象であ
る。そのため、エッジシニング現象が起こるとゲート配
線が乗り越え時に断線しやすいという問題が生じる。

【０１５２】しかしながら、図９に示したような構造と
なるようにゲート絶縁膜を除去しておけば、ゲート配線
が乗り越える部分９０５においてエッジシニング現象を
防ぐことができる。そのため、ゲート配線の断線といっ
た問題を未然に防ぐことが可能である。なお、本実施例
の構成を実施例１に用いることは有効である。

【０１５３】〔実施例４〕本実施例では、実施例１に示
した作製工程で基板上にＴＦＴを形成し、実際にＡＭ−
ＬＣＤを作製した場合について説明する。

【０１５４】図５（Ｂ）の状態が得られたら、画素電極
２６６上に配向膜を８０nmの厚さに形成する。次に、対
向基板としてガラス基板上にカラーフィルタ、透明電極
（対向電極）、配向膜を形成したものを準備し、それぞ
れの配向膜に対してラビング処理を行い、シール材（封
止材）を用いてＴＦＴが形成された基板と対向基板とを
貼り合わせる。そして、その間に液晶を保持させる。こ
のセル組み工程は公知の手段を用いれば良いので詳細な
説明は省略する。

【０１５５】なお、セルギャップを維持するためのスペ
ーサは必要に応じて設ければ良い。従って、対角１イン
チ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセル
ギャップを維持できる場合は特に設けなくても良い。

【０１５６】次に、以上のようにして作製したＡＭ−Ｌ
ＣＤの外観を図１０に示す。アクティブマトリクス基板
（ＴＦＴが形成された基板を指す）１１には画素部１
２、ソース駆動回路１３、ゲート駆動回路１４、信号処
理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正
回路、差動増幅回路等）１５が形成され、ＦＰＣ（フレ
キシブルプリントサーキット）１６が取り付けられてい
る。なお、１７は対向基板である。

【０１５７】なお、本実施例は実施例１〜３のいずれの
実施例とも自由に組み合わせることが可能である。

【０１５８】〔実施例５〕本実施例では、実施例１にお
いて結晶質珪素膜の形成に他の手段を用いた場合につい
て説明する。

【０１５９】具体的には、非晶質珪素膜の結晶化に特開
平７−１３０６５２号公報（米国特許番号０８／３２
９，６４４に対応）の実施例２に記載された技術を用い
る。同公報に記載された技術は、結晶化を促進する触媒
元素（代表的にはニッケル）を非晶質珪素膜の表面に選
択的に保持させ、その部分を核成長の種として結晶化を
行う技術である。

【０１６０】この技術によれば、結晶成長に特定の方向
性を持たせることができるので非常に結晶性の高い結晶
質珪素膜を形成することが可能である。

【０１６１】また、触媒元素を選択的に保持させるため
に設けるマスク用の絶縁膜を、そのままゲッタリング用
に添加するリンのマスクとすることも可能である。こう
することで工程数を削減することができる。この技術に
関しては、本出願人による特開平１０−２４７７３５号
公報（米国出願番号０９／０３４，０４１に対応）に詳
しい。

【０１６２】なお、本実施例の構成は実施例１〜４のい
ずれの構成とも自由に組み合わせることが可能である。

【０１６３】〔実施例６〕実施例１で説明したニッケル
（珪素膜を結晶化するために用いた触媒元素）をゲッタ
リングするためにリンを用いたが、本実施例では他の元
素を用いてニッケルをゲッタリングする場合について説
明する。

【０１６４】まず、実施例１の工程に従って、図２
（Ｂ）の状態を得る。図２（Ｂ）において、２０４は結
晶質珪素膜である。但し、本実施例では結晶化に用いる
ニッケルの濃度を極力低いものとしている。具体的に
は、非晶質珪素膜上に重量換算で０．５〜３ppmのニッ
ケルを含む層を形成し、結晶化のための熱処理を行う。
これにより形成された結晶質珪素膜中に含まれるニッケ
ル濃度は、１×１０¹⁷〜１×１０¹⁹atoms/cm³（代表的
には５×１０¹⁷〜１×１０¹⁸atoms/cm³）となる。

【０１６５】そして、結晶質珪素膜を形成したら、ハロ
ゲン元素を含む酸化性雰囲気中で熱処理を行う。温度は
８００〜１１５０℃（好ましくは９００〜１０００℃）
とし、処理時間は１０分〜４時間（好ましくは３０分〜
１時間）とする。

【０１６６】本実施例では、酸素雰囲気中に対して３〜
１０体積％の塩化水素を含ませた雰囲気中において、９
５０℃３０分の熱処理を行う。

【０１６７】この工程により結晶質珪素膜中のニッケル
は揮発性の塩化ニッケルとなって処理雰囲気中に離脱す
る。即ち、ハロゲン元素のゲッタリング作用によってニ
ッケルを除去することが可能となる。但し、結晶質珪素
膜中に存在するニッケル濃度が高すぎると、ニッケルの
偏析部で酸化が異常に進行するという問題を生じる。そ
のため、結晶化の段階で用いるニッケルの濃度を極力低
くする必要がある。

【０１６８】なお、本実施例の構成は実施例１〜実施例
５のいずれの構成とも自由に組み合わせることが可能で
ある。

【０１６９】〔実施例７〕本実施例では、実施例１に示
したＣＭＯＳ回路や画素部の構造を異なるものとした場
合について説明する。具体的には、回路の要求する仕様
に応じてＬＤＤ領域の配置を異ならせる例を示す。

【０１７０】なお、ＣＭＯＳ回路および画素部の基本構
造は図１に既に示したので本実施例では必要箇所のみに
符号を付して説明することとする。また、本実施例のＴ
ＦＴ構造は、基本的には実施例１の作製方法を参考にす
れば良いが、ＮＴＦＴのＬＤＤ領域の形成にレジストマ
スクを用いる必要がある。

【０１７１】まず、図１１（Ａ）に示した回路は、ＣＭ
ＯＳ回路において、ＮＴＦＴのＬＤＤ領域２１をチャネ
ル形成領域２２のドレイン領域２３側のみに接して設け
ることを特徴としている。なお、この構造はソース領域
側をレジストマスクで隠しておくことで実現できる。

【０１７２】駆動回路や信号処理回路に用いられるＣＭ
ＯＳ回路は高速動作を要求されるため、動作速度を低下
させる要因となりうる抵抗成分は極力排除する必要があ
る。しかしながら、ホットキャリア耐性を高めるために
必要なＬＤＤ領域は抵抗成分として働いてしまうため、
動作速度を犠牲にしてしまう。

【０１７３】しかし、ホットキャリア注入が生じるのは
チャネル形成領域のドレイン領域側の端部であり、その
部分にゲート電極と三次元的に重なったＬＤＤ領域が存
在すればホットキャリア対策は十分である。従って、必
ずしもチャネル形成領域のソース領域側の端部には必要
以上にＬＤＤ領域を設けておく必要はない。

【０１７４】なお、図１１（Ａ）の構造はソース領域と
ドレイン領域とが入れ替わる画素ＴＦＴのような動作を
する場合には適用できない。ＣＭＯＳ回路の場合、通常
はソース領域およびドレイン領域が固定されるため、図
１１（Ａ）のような構造を実現することができる。

【０１７５】次に、図１１（Ｂ）に示した回路は、ＣＭ
ＯＳ回路において、ＮＴＦＴをダブルゲート構造、ＰＴ
ＦＴをシングルゲート構造とした場合の例である。この
ような構造は、高耐圧であることを要求される駆動回路
（バッファ回路、サンプリング回路など）に用いる。

【０１７６】この場合、ＮＴＦＴのＬＤＤ領域２４a、
２４bをチャネル形成領域２５a、２５bそれぞれのドレ
イン領域２６側（またはドレイン領域２６に近い側）の
みに設けることを特徴としている。

【０１７７】このような構造とすることでソース領域側
のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構
造とすることでソース−ドレイン間にかかる電界を分散
させて緩和する効果がある。

【０１７８】なお、本実施例の構成は実施例１〜６のい
ずれの構成とも自由に組み合わせることが可能である。

【０１７９】〔実施例８〕実施例１において、必要に応
じてＴＦＴの下（具体的には活性層の下）に遮光膜を設
けることは、光励起によるリーク電流を抑制する上で有
効である。特に、リーク電流（またはオフ電流）を極力
抑える必要がある画素ＴＦＴの下に設けることは効果的
である。

【０１８０】遮光膜としては、金属膜、黒色樹脂膜など
を用いることができるが、金属膜を用いた場合には当該
金属膜を用いて、遮光膜と活性層との間に他の保持容量
を形成することも可能である。こうすることで一つの画
素ＴＦＴに対して三つの保持容量が接続された構造が実
現される。

【０１８１】なお、本実施例の構成は実施例１〜７のい
ずれの構成とも自由に組み合わせることが可能である。

【０１８２】〔実施例９〕本実施例では、本願発明を用
いて形成された画素部の構造について、図１２〜１７を
用いて説明する。なお、基本的な断面構造は図１〜５の
説明を参考にすると良い。

【０１８３】まず、図１２において、３１は半導体膜で
なる画素ＴＦＴの活性層である。図面上には四つの画素
に相当する四つの活性層が配置されている。また、３２
で示される点線は画素ＴＦＴのゲート絶縁膜の端部であ
る。この点線３２に囲まれた領域のゲート絶縁膜が選択
的に除去される。この状態は、図３（Ａ）に示す工程ま
でが終了した状態である。

【０１８４】次に、図１３は図１２にゲート配線３３
a、３３bを重ねた状態を示す。この状態は図３（Ｂ）の
工程まで終了した状態に相当する。なお、活性層３１と
重なる部分３４はゲート電極として機能する。

【０１８５】本実施例では、選択されたゲート配線３３
aの隣のゲート配線３３bを保持容量に用いる。この構成
自体は知られており、選択されたゲート配線以外のゲー
ト配線をコモン電位（ビデオ信号の中間電位）に落とし
ておくことで容量形成用の配線として用いる構成であ
る。

【０１８６】ここでゲート配線３３bに注目すると、点
線３５で囲まれた領域において、ゲート配線３３bと活
性層３１とが重なり合っている。また、図面上では図示
されないが、点線３５で囲まれた領域ではゲート絶縁膜
が除去されて５〜５０nm厚の第１誘電体が設けられてい
る。即ち、この部分で本願発明の第１保持容量が形成さ
れる。なお、点線３５で囲まれた領域に形成される第１
保持容量は画素３０の保持容量として機能する。

【０１８７】この構造の利点は、別途容量形成用の配線
を形成する必要がないので、画素の開口率を高めること
ができる点にある。但し、この構成は特に直視型液晶デ
ィスプレイなどに有効であり、上下反転駆動（上から走
査したり下から走査したりする駆動方法で、プロジェク
ターなどに用いられる）を行う液晶ディスプレイには不
向きである。そういった上下反転駆動を行う液晶ディス
プレイには、インターレース方式の駆動方法（ゲート配
線を１本おきに選択する駆動方法）などを用いることが
望ましい。

【０１８８】次に、図１４は図１３に遮光膜３６a、３
６bを重ねた状態である。この状態は図５（Ａ）におい
て、遮光膜２５７a〜２５７cまで形成した時点の状態に
相当する。なお、本実施例の構造とする場合、遮光膜は
一つの画素に一つの割合で設けられ、通常の遮光膜（ブ
ラックマトリクス等と呼ばれる）のように、全画素にお
いて共通な導電層とはならない。

【０１８９】この時、図１４ではゲート配線と遮光膜と
の間に第１層間絶縁膜（図示せず）が設けられており、
３７で示される点線で囲まれた領域が選択的に除去され
て５〜５０nm厚の第２誘電体のみが存在する。

【０１９０】この遮光膜３６a、３６bは基本的にゲート
配線に重なるように設けられるため、点線３７で囲まれ
た領域に本願発明の第２保持容量が形成される。但し、
図１４において、点線３７で囲まれた領域に形成される
第２保持容量は画素３０の保持容量として機能する。即
ち、遮光膜３６aは画素３０の画素ＴＦＴ部を隠す遮光
膜としての機能を果たし、遮光膜３６bは遮光膜である
と同時に、画素３０の保持容量を形成する第３容量電極
としての機能を兼ねている。

【０１９１】次に、図１５は図１４にソース配線３８お
よびドレイン配線（ドレイン電極）３９を重ねた状態で
ある。この状態は図５（Ａ）の工程を終了した状態に相
当する。なお、４０はソース配線３８と活性層３１との
コンタクト部分、４１はドレイン配線３９と活性層３１
とのコンタクト部分である。

【０１９２】次に、図１６は図１５に画素電極４２（点
線で示される）を重ねた状態である。この状態は図５
（Ｂ）の工程を終了した状態に相当する。なお、４３は
ドレイン配線３９と画素電極４２とのコンタクト部分、
４４は遮光膜３６と画素電極４２とのコンタクト部分で
ある。

【０１９３】ここで、図１６をＡ−Ａ’で切った断面を
図１７（Ａ）に、Ａ−Ａ”で切った断面を図１７（Ｂ）
に示す。なお、図１７（Ａ）、（Ｂ）では図１２〜１６
で用いた符号を対応箇所に用いている。また、基板、下
地膜、保護膜、層間絶縁膜、パッシベーション膜、活性
層の構成（ソース領域、ドレイン領域、ＬＤＤ領域また
はチャネル形成領域）等には符号をつけてないが、「発
明の実施の形態」の欄（図１参照）や「実施例１」の欄
（図２〜５参照）に対応するので、ここでの説明は省略
する。

【０１９４】なお、本実施例の構成は、実施例１〜８の
いずれの構成とも自由に組み合わせることが可能であ
る。

【０１９５】〔実施例１０〕本実施例では、画素ＴＦＴ
のソース領域、ドレイン領域またはＬＤＤ領域を形成す
るための不純物元素の添加工程を、実施例１とは異なる
順とした場合の例について説明する。

【０１９６】まず、図３（Ｃ）に示したリンの添加工程
（ｎ+領域形成工程）を図３（Ｄ）に示したリンの添加
工程（ｎ-領域形成工程）と入れ替えても良い。

【０１９７】また、図４（Ａ）に示したボロンの添加工
程（ｐ++領域形成工程）を図３（Ｃ）に示したリンの添
加工程（ｎ+領域形成工程）の前（図３（Ｂ）と図３
（Ｃ）の間）に行っても良い。

【０１９８】また、図４（Ａ）に示したボロンの添加工
程（ｐ++領域形成工程）を図３（Ｄ）に示したリンの添
加工程（ｎ-領域形成工程）の前（図３（Ｃ）と図３
（Ｄ）の間）に行っても良い。

【０１９９】なお、本実施例の構成は実施例１〜９のい
ずれの構成とも自由に組み合わせることが可能である。

【０２００】〔実施例１１〕本実施例では、画素ＴＦＴ
のソース領域、ドレイン領域またはＬＤＤ領域を形成す
るための不純物元素の添加工程を、実施例１とは異なる
順とした場合の例について説明する。

【０２０１】まず、図３（Ｂ）の状態を得た後に、すぐ
図４（Ａ）に示したボロンの添加工程（ｐ++領域形成工
程）を行う。その次に、図３（Ｄ）に示したリンの添加
工程（ｎ-領域形成工程）を行い、その後、図３（Ｃ）
に示したリンの添加工程（ｎ+領域形成工程）を行う。

【０２０２】また、図３（Ｂ）の状態を得た後に、すぐ
図３（Ｄ）に示したリンの添加工程（ｎ-領域形成工
程）を行う。その次に、図４（Ａ）に示したボロンの添
加工程（ｐ++領域形成工程）を行い、その後、図３
（Ｃ）に示したリンの添加工程（ｎ+領域形成工程）を
行うこともできる。

【０２０３】本実施例の場合、リンの添加工程（ｎ+領
域形成工程）を最後に行うことになるため、マスクとし
て用いたサイドウォールをそのままゲート配線の側壁に
残すことになる。そのため、本実施例を実施する際に
は、サイドウォールの材料として酸化珪素膜、窒化珪素
膜または酸化窒化珪素膜などの絶縁膜を用いることが好
ましい。珪素膜などの半導体膜を用いると、サイドウォ
ールと活性層との間に寄生容量を形成してしまう恐れが
ある。

【０２０４】勿論、リンの添加工程（ｎ+領域形成工
程）を行った後にサイドウォールを除去する工程を入れ
ても構わない。

【０２０５】しかしながら、サイドウォールを残すこと
でゲート配線の段差が鋭角でなくなるという利点があ
る。そのため、ゲート配線の上に絶縁膜を形成する際に
被覆不良などによりカスプ（巣）などが発生することを
防ぐことができる。

【０２０６】なお、本実施例の構成は、実施例１〜９の
いずれの構成とも自由に組み合わせることが可能であ
る。

【０２０７】〔実施例１２〕本実施例では、実施例１と
は異なる手段で結晶質珪素膜を形成する場合の例につい
て説明する。

【０２０８】実施例１では非晶質半導体膜（具体的には
非晶質珪素膜）の結晶化に触媒元素（ニッケル）を用い
たが、本実施例では触媒元素を用いないで熱結晶化させ
た場合について説明する。

【０２０９】本実施例の場合、非晶質珪素膜を形成した
ら、５８０〜６４０℃（代表的には６００℃）の温度
で、１２〜３０時間（代表的には１６〜２４時間）の熱
処理を行って結晶化し、結晶質珪素膜を得る。従って、
実施例１に示したようなゲッタリング工程は省略するこ
とができる。

【０２１０】このように本願発明の構造が実現できるの
であれば、いわゆる高温ポリシリコンと呼ばれる結晶質
珪素膜を用いたプロセスを本願発明に組み合わせること
は容易である。

【０２１１】なお、本実施例の構成は実施例１〜１１の
いずれの実施例とも自由に組み合わせることができる。

【０２１２】〔実施例１３〕本実施例では実施例１とは
異なる方法で第１層間絶縁膜を形成する例について説明
する。説明には図１８を用いる。

【０２１３】まず、実施例１の作製工程に従って図４
（Ｂ）に示した活性化工程までを終了させる。次に、５
０〜１００ｎｍ（本実施例では７０ｎｍ）の窒化酸化珪
素膜１８０１を形成し、その上に６００ｎｍ〜１μm
（本実施例では８００ｎｍ）の窒化酸化珪素膜１８０２
を形成する。さらに、その上にレジストマスク１８０３
を形成する。（図１８（Ａ））

【０２１４】なお、窒化酸化珪素膜１８０１と窒化酸化
珪素膜１８０２とでは含有される窒素、酸素、水素及び
珪素の組成比が異なる。窒化酸化珪素膜１８０１は窒素
７％、酸素５９％、水素２％、珪素３２％となってお
り、窒化酸化珪素膜１８０２は窒素３３％、酸素１５
％、水素２３％、珪素２９％となっている。勿論、この
組成比に限定されるものではない。

【０２１５】また、レジストマスク１８０３は膜厚が厚
いため、窒化酸化珪素膜１８０２の表面の起伏を完全に
平坦化することができる。

【０２１６】次に、四フッ化炭素と酸素との混合ガスを
用いたドライエッチング法によりレジストマスク１８０
３及び窒化酸化珪素膜１８０２のエッチングを行う。本
実施例の場合、四フッ化炭素と酸素との混合ガスを用い
たドライエッチングにおいて、窒化酸化珪素膜１８０２
とレジストマスク１８０３のエッチングレートがほぼ等
しい。

【０２１７】このエッチング工程により図１８（Ｂ）に
示すようにレジストマスク１８０３は完全に除去され、
窒化酸化珪素膜１８０２の一部（本実施例では表面から
深さ３００ｎｍまで）がエッチングされる。その結果、
レジストマスク１８０３の表面の平坦度がそのままエッ
チングされた窒化酸化珪素膜の表面の平坦度に反映され
る。

【０２１８】こうして極めて平坦性の高い第１層間絶縁
膜１８０４を得る。本実施例の場合、第１層間絶縁膜１
８０４の膜厚は５００ｎｍとなる。このあとの工程は実
施例１の作製工程を参照すれば良い。

【０２１９】なお、本実施例の構成は、実施例１〜１２
のいずれの実施例とも自由に組み合わせることが可能で
ある。

【０２２０】〔実施例１４〕本願発明は従来のＭＯＳＦ
ＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成す
る際に用いることも可能である。即ち、半導体回路上に
反射型ＡＭ−ＬＣＤが形成された三次元構造の半導体装
置を実現することも可能である。

【０２２１】また、前記半導体回路はＳＩＭＯＸ、Ｓｍ
ａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ
（キャノン株式会社の登録商標）などのＳＯＩ基板上に
形成されたものであっても良い。

【０２２２】なお、本実施例を実施するにあたって、実
施例１〜１３のいずれの構成を組み合わせても構わな
い。

【０２２３】〔実施例１５〕本願発明はアクティブマト
リクス型ＥＬ（エレクトロルミネッセンス）ディスプレ
イ（ＥＬ表示装置ともいう）に適用することも可能であ
る。その例を図１９に示す。

【０２２４】図１９はアクティブマトリクス型ＥＬディ
スプレイの回路図である。８１は表示領域を表してお
り、その周辺にはＸ方向（ゲート側）駆動回路８２、Ｙ
方向（ソース側）駆動回路８３が設けられている。ま
た、表示領域８１の各画素は、スイッチング用ＴＦＴ８
４、コンデンサ８５、電流制御用ＴＦＴ８６、ＥＬ素子
８７を有し、スイッチング用ＴＦＴ８４にＸ方向信号線
（ゲート信号線）８８a（または８８b）、Ｙ方向信号線
（ソース信号線）８９a（または８９b、８９c）が接続
される。また、電流制御用ＴＦＴ８６には、電源線９０
a、９０bが接続される。

【０２２５】本実施例のアクティブマトリクス型ＥＬデ
ィスプレイでは、Ｘ方向駆動回路８２、Ｙ方向駆動回路
８３に用いられるＴＦＴのゲート絶縁膜が、スイッチン
グ用ＴＦＴ８４や電流制御用ＴＦＴ８６のゲート絶縁膜
よりも薄くなっている。また、コンデンサ８５が本願発
明の保持容量で形成されている。

【０２２６】なお、本実施例のアクティブマトリクス型
ＥＬディスプレイに対して、実施例１〜３、５〜１４の
いずれの構成を組み合わせても良い。

【０２２７】〔実施例１６〕本実施例では、本願発明を
用いてＥＬ（エレクトロルミネセンス）表示装置を作製
した例について説明する。なお、図２０（Ａ）は本願発
明のＥＬ表示装置の上面図であり、図２０（Ｂ）はその
断面図である。

【０２２８】図２０（Ａ）において、４００１は基板、
４００２は画素部、４００３はソース側駆動回路、４０
０４はゲート側駆動回路であり、それぞれの駆動回路は
配線４００５を経てＦＰＣ（フレキシブルプリントサー
キット）４００６に至り、外部機器へと接続される。

【０２２９】このとき、画素部４００２、ソース側駆動
回路４００３及びゲート側駆動回路４００４を囲むよう
にして第１シール材４１０１、カバー材４１０２、充填
材４１０３及び第２シール材４１０４が設けられてい
る。

【０２３０】また、図２０（Ｂ）は図２０（Ａ）をＡ−
Ａ’で切断した断面図に相当し、基板４００１の上にソ
ース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、
ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図
示している。）４２０１及び画素部４００２に含まれる
画素ＴＦＴ（但し、ここではＥＬ素子への電流を制御す
るＴＦＴを図示している。）４２０２が形成されてい
る。

【０２３１】本実施例では、駆動ＴＦＴ４２０１には図
１の駆動回路と同じ構造のＴＦＴが用いられる。また、
画素ＴＦＴ４２０２には図１の画素部と同じ構造のＴＦ
Ｔが用いられる。

【０２３２】駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３
０１が形成され、その上に画素ＴＦＴ４２０２のドレイ
ンと電気的に接続する画素電極（陽極）４３０２が形成
される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物または酸化インジウムと酸
化亜鉛との化合物を用いることができる。

【０２３３】そして、画素電極４３０２の上には絶縁膜
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。

【０２３４】ＥＬ層４３０４の形成方法は公知の技術を
用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔
輸送層、発光層、電子輸送層または電子注入層を自由に
組み合わせて積層構造または単層構造とすれば良い。

【０２３５】ＥＬ層４３０４の上には遮光性を有する導
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。

【０２３６】そして陰極４３０５は４３０６で示される
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、導電性材料４３０７を介してＦＰＣ４００６
に電気的に接続される。

【０２３７】以上のようにして、画素電極（陽極）４３
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１及び第１シール材４１０１によって基板４００１に貼
り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。

【０２３８】カバー材４１０２としては、ガラス板、金
属板（代表的にはステンレス板）、セラミックス板、Ｆ
ＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ
Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライ
ド）フィルム、マイラーフィルム、ポリエステルフィル
ムまたはアクリルフィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。

【０２３９】但し、ＥＬ素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。

【０２４０】また、充填材４１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）を設けておくとＥＬ素子
の劣化を抑制できる。

【０２４１】また、充填材４１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。

【０２４２】また、配線４００５は導電性材料４３０７
を介してＦＰＣ４００６に電気的に接続される。配線４
００５は画素部４００２、ソース側駆動回路４００３及
びゲート側駆動回路４００４に送られる信号をＦＰＣ４
００６に伝え、ＦＰＣ４００６により外部機器と電気的
に接続される。

【０２４３】また、本実施例では第１シール材４１０１
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図２０（Ｂ）の断面
構造を有するＥＬ表示装置となる。なお、本実施例のＥ
Ｌ表示装置は実施例１乃至３または５乃至１４のいずれ
の構成を組み合わせて作製しても構わない。

【０２４４】〔実施例１７〕本実施例では、実施例１６
に示したＥＬ表示装置の画素部に用いることができる画
素構造の例を図２１（Ａ）〜（Ｃ）に示す。なお、本実
施例において、４４０１はスイッチング用ＴＦＴ４４０
２のソース配線、４４０３はスイッチング用ＴＦＴ４４
０２のゲート配線、４４０４は電流制御用ＴＦＴ、４４
０５はコンデンサ、４４０６、４４０８は電流供給線、
４４０７はＥＬ素子とする。

【０２４５】図２１（Ａ）は、二つの画素間で電流供給
線４４０６を共通とした場合の例である。即ち、二つの
画素が電流供給線４４０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０２４６】また、図２１（Ｂ）は、電流供給線４４０
８をゲート配線４４０３と平行に設けた場合の例であ
る。なお、図２１（Ｂ）では電流供給線４４０８とゲー
ト配線４４０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電流供給線４４０８とゲート配線４４０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０２４７】また、図２１（Ｃ）は、図２１（Ｂ）の構
造と同様に電流供給線４４０８をゲート配線４４０３と
平行に設け、さらに、二つの画素を電流供給線４４０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線４４０８をゲート配線４４０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。

【０２４８】〔実施例１８〕本願発明の電気光学装置や
半導体回路は電気器具の表示部や信号処理回路として用
いることができる。そのような電気器具としては、ビデ
オカメラ、デジタルカメラ、プロジェクター、プロジェ
クションＴＶ、ゴーグル型ディスプレイ（ヘッドマウン
トディスプレイ）、ナビゲーションシステム、音響再生
装置、ノート型パーソナルコンピュータ、ゲーム機器、
携帯情報端末（モバイルコンピュータ、携帯電話、携帯
型ゲーム機または電子書籍等）、記録媒体を備えた画像
再生装置などが挙げられる。それら電気器具の具体例を
図２２〜２４に示す。

【０２４９】図２２（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
部２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本願発明の電気光学装置は表示部２００
４に、本願発明の半導体回路は音声出力部２００２、音
声入力部２００３またはＣＰＵやメモリ等に用いること
ができる。

【０２５０】図２２（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明の電気光学装置は表示部２１
０２に、本願発明の半導体回路は音声入力部２１０３ま
たはＣＰＵやメモリ等に用いることができる。

【０２５１】図２２（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本願発明の電気光学装置は
表示部２２０５に、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。

【０２５２】図２２（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本願発明の電気光学装置は表示部２３
０２に、本願発明の半導体回路はＣＰＵやメモリ等に用
いることができる。

【０２５３】図２２（Ｅ）はリアプロジェクター（プロ
ジェクションＴＶ）であり、本体２４０１、光源２４０
２、表示装置２４０３、偏光ビームスプリッタ２４０
４、リフレクター２４０５、２４０６、スクリーン２４
０７で構成される。本発明は表示装置２４０３に用いる
ことができ、本願発明の半導体回路はＣＰＵやメモリ等
に用いることができる。

【０２５４】図２２（Ｆ）はフロントプロジェクターで
あり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に用いることができ、本
願発明の半導体回路はＣＰＵやメモリ等に用いることが
できる。

【０２５５】図２３（Ａ）はパーソナルコンピュータで
あり、本体２６０１、映像入力部２６０２、表示部２６
０３、キーボード２６０４等を含む。本願発明の電気光
学装置は表示部２６０３に、本願発明の半導体回路はＣ
ＰＵやメモリ等に用いることができる。

【０２５６】図２３（Ｂ）は電子遊戯機器（ゲーム機
器）であり、本体２７０１、記録媒体２７０２、表示部
２７０３及びコントローラー２７０４を含む。この電子
遊技機器から出力された音声や映像は筐体２７０５及び
表示部２７０６を含む表示ディスプレイにて再生され
る。コントローラー２７０４と本体２７０１との間の通
信手段または電子遊技機器と表示ディスプレイとの間の
通信手段は、有線通信、無線通信もしくは光通信が使え
る。本実施例では赤外線をセンサ部２７０７、２７０８
で検知する構成となっている。本願発明の電気光学装置
は表示部２７０３、２７０６に、本願発明の半導体回路
はＣＰＵやメモリ等に用いることができる。

【０２５７】図２３（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画
像再生装置）であり、本体２８０１、表示部２８０２、
スピーカ部２８０３、記録媒体２８０４及び操作スイッ
チ２８０５を含む。なお、この画像再生装置は記録媒体
としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤ
ｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲーム
やインターネットを行うことができる。本願発明の電気
光学装置は表示部２８０２やＣＰＵやメモリ等に用いる
ことができる。

【０２５８】図２３（Ｄ）はデジタルカメラであり、本
体２９０１、表示部２９０２、接眼部２９０３、操作ス
イッチ２９０４、受像部（図示せず）を含む。本願発明
の電気光学装置は表示部２９０２やＣＰＵやメモリ等に
用いることができる。

【０２５９】なお、図２２（Ｅ）のリアプロジェクター
や図２２（Ｆ）のフロントプロジェクターに用いること
のできる光学エンジンについての詳細な説明を図２４に
示す。なお、図２４（Ａ）は光学エンジンであり、図２
４（Ｂ）は光学エンジンに内蔵される光源光学系であ
る。

【０２６０】図２４（Ａ）に示す光学エンジンは、光源
光学系３００１、ミラー３００２、３００５〜３００
７、ダイクロイックミラー３００３、３００４、光学レ
ンズ３００８a〜３００８c、プリズム３０１１、表示装
置３０１０、投射光学系３０１２を含む。投射光学系３
０１２は、投射レンズを備えた光学系である。本実施例
は表示装置３０１０を三つ使用する三板式の例を示した
が、単板式であってもよい。また、図２４（Ａ）中にお
いて矢印で示した光路には、光学レンズ、偏光機能を有
するフィルム、位相差を調節するためのフィルムもしく
はＩＲフィルム等を設けてもよい。

【０２６１】また、図２４（Ｂ）に示すように、光源光
学系３００１は、光源３０１３、３０１４、合成プリズ
ム３０１５、コリメータレンズ３０１６、３０２０、レ
ンズアレイ３０１７、３０１８、偏光変換素子３０１９
を含む。なお、図２４（Ｂ）に示した光源光学系は光源
を２つ用いたが、一つでも良いし、三つ以上としてもよ
い。また、光源光学系の光路のどこかに、光学レンズ、
偏光機能を有するフィルム、位相差を調節するフィルム
もしくはＩＲフィルム等を設けてもよい。

【０２６２】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電気器具に適用することが可能で
ある。また、本実施例の電気器具は実施例１〜１７のど
のような組み合わせからなる構成を用いても実現するこ
とができる。

【０２６３】

【発明の効果】本願発明を用いることで同一基板上に、
異なる膜厚のゲート絶縁膜を有するＴＦＴを形成するこ
とができる。そのため、ＡＭ−ＬＣＤに代表される電気
光学装置や、そのような電気光学装置を表示部（表示デ
ィスプレイ）として有する電気器具を含む半導体装置に
おいて、回路が要求する仕様に応じて適切な性能の回路
を配置することが可能となり、半導体装置の性能や信頼
性を大幅に向上させることができる。

【０２６４】また、電気光学装置の画素部において、保
持容量の誘電体を薄くすることができ、小さい面積で大
きなキャパシティを有する保持容量を形成することがで
きる。さらに、その保持容量をゲート配線やソース配線
の下に隠すことができる。そのため、対角１インチ以下
の表示部をもつ電気光学装置においても開口率を低下さ
せることなく、十分な保持容量を確保することが可能と
なる。

【図面の簡単な説明】

【図１】 ＡＭ−ＬＣＤの断面構造を示す図。

【図２】 ＡＭ−ＬＣＤの作製工程を示す図。

【図３】 ＡＭ−ＬＣＤの作製工程を示す図。

【図４】 ＡＭ−ＬＣＤの作製工程を示す図。

【図５】 ＡＭ−ＬＣＤの作製工程を示す図。

【図６】 不純物元素を添加する際の濃度分布の関係
を示す図。

【図７】 ＡＭ−ＬＣＤのブロック図を示す図。

【図８】 ＡＭ−ＬＣＤの回路配置を示す図。

【図９】 駆動ＴＦＴ（ＣＭＯＳ回路）の構造を示す
図。

【図１０】 ＡＭ−ＬＣＤの外観を示す図。

【図１１】 ＣＭＯＳ回路の断面構造を示す図。

【図１２】 画素部の上面構造を示す図。

【図１３】 画素部の上面構造を示す図。

【図１４】 画素部の上面構造を示す図。

【図１５】 画素部の上面構造を示す図。

【図１６】 画素部の上面構造を示す図。

【図１７】 画素部の断面構造を示す図。

【図１８】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１９】 ＥＬ表示装置の回路構成を示す図。

【図２０】 ＥＬ表示装置の上面構造及び断面構造を示
す図。

【図２１】 ＥＬ表示装置の画素部の構造を示す図。

【図２２】 電気器具の一例を示す図。

【図２３】 電気器具の一例を示す図。

【図２４】 光学エンジンの構成を示す図。

Claims (11)

【特許請求の範囲】
1. 【請求項１】画素ＴＦＴと保持容量とを有する画素部
   と、該画素部を駆動する駆動回路部とを含む半導体装置
   において、 前記保持容量は第１保持容量と第２保持容量とが並列に
   接続されて形成されており、 前記第１保持容量は、前記画素ＴＦＴの活性層に電気的
   に接続された第１容量電極、第１誘電体および第２容量
   電極で形成され、前記第２保持容量は、前記第２容量電
   極、第２誘電体および第３容量電極で形成され、 前記第１容量電極と前記第３容量電極とは画素電極を介
   して電気的に接続されていることを特徴とする半導体装
   置。
2. 【請求項２】請求項１において、前記第１誘電体または
   前記第２誘電体は珪素を含む絶縁膜で形成され、該第１
   誘電体または第２誘電体の膜厚は５〜５０nmであること
   を特徴とする半導体装置。
3. 【請求項３】請求項１において、前記第１誘電体と前記
   駆動回路部に含まれるＴＦＴのゲート絶縁膜とが同一の
   膜厚であることを特徴とする半導体装置。
4. 【請求項４】請求項１において、前記第１容量電極は前
   記活性層と同一の層に形成された半導体膜からなる電極
   であり、前記第２容量電極はゲート配線と同一の層に形
   成された電極であり、前記第３容量電極は遮光膜と同一
   の層に形成された電極であることを特徴とする半導体装
   置。
5. 【請求項５】活性層、該活性層に対して第１誘電体を挟
   んで設けられたゲート配線、該ゲート配線を覆う第１層
   間絶縁膜、該第１層間絶縁膜に設けられた開口部、該開
   口部を覆う第２誘電体、前記ゲート配線に対して前記第
   ２誘電体を挟んで設けられた遮光膜、該遮光膜を覆う第
   ２層間絶縁膜、該第２層間絶縁膜の上のソース配線もし
   くはドレイン配線、該ソース配線もしくはドレイン配線
   を覆う第３層間絶縁膜及び該第３層間絶縁膜の上の画素
   電極を有し、 前記活性層と前記ゲート配線は前記第１誘電体を挟んで
   第１保持容量を形成し、前記ゲート配線と前記遮光膜は
   前記第２誘電体を挟んで第２保持容量を形成し、 前記活性層と前記遮光膜とは前記画素電極を介して電気
   的に接続されていることを特徴とする半導体装置。
6. 【請求項６】請求項５において、前記第１誘電体または
   前記第２誘電体は珪素を含む絶縁膜で形成され、該第１
   誘電体または前記第２誘電体の膜厚は５〜５０nmである
   ことを特徴とする半導体装置。
7. 【請求項７】請求項５において、前記第１誘電体及び駆
   動回路に含まれる少なくとも一部のＴＦＴのゲート絶縁
   膜は同一の膜厚であることを特徴とする半導体装置。
8. 【請求項８】請求項１乃至請求項７のいずれか一におい
   て、前記画素電極はＥＬ素子の陽極または陰極であるこ
   とを特徴とするＥＬ表示装置。
9. 【請求項９】請求項１乃至請求項８のいずれか一に記載
   の半導体装置を表示部に用いたことを特徴とする電気器
   具。
10. 【請求項１０】基板上に活性層を形成する第１工程と、 前記活性層の上に珪素を含む絶縁膜を形成する第２工程
    と、 前記珪素を含む絶縁膜の一部を除去し、前記活性層の一
    部を露呈させる第３工程と、 前記第３工程により露呈された活性層に第１誘電体を形
    成する第４工程と、 前記珪素を含む絶縁膜および前記第１誘電体の上にゲー
    ト配線及び第２容量電極を形成する第５工程と、 前記ゲート配線及び前記第２容量電極の上に第１層間絶
    縁膜を形成する第６工程と、 前記第１層間絶縁膜の一部を除去し、前記第２容量電極
    の一部を露呈させる第７工程と、 前記第７工程により露呈された第２容量電極の上に第２
    誘電体を形成する第８工程と、 前記第１層間絶縁膜及び前記第２誘電体の上に遮光膜を
    形成する第９工程と、 前記遮光膜の上に第２層間絶縁膜を形成する第１０工程
    と、 前記第２層間絶縁膜の上にソース配線またはドレイン配
    線を形成する第１１工程と、 前記ソース配線またはドレイン配線の上に第３層間絶縁
    膜を形成する第１２工程と、 前記第３層間絶縁膜の上に、前記遮光膜及び前記ドレイ
    ン配線と電気的に接続される画素電極を形成する第１３
    工程と、 を有することを特徴とする半導体装置の作製方法。
11. 【請求項１１】請求項１０において、前記第１誘電体ま
    たは前記第２誘電体は熱ＣＶＤ法により形成された珪素
    を含む絶縁膜であることを特徴とする半導体装置の作製
    方法。