KR100646737B1 - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR100646737B1
KR100646737B1 KR1020000019772A KR20000019772A KR100646737B1 KR 100646737 B1 KR100646737 B1 KR 100646737B1 KR 1020000019772 A KR1020000019772 A KR 1020000019772A KR 20000019772 A KR20000019772 A KR 20000019772A KR 100646737 B1 KR100646737 B1 KR 100646737B1
Authority
KR
South Korea
Prior art keywords
gate electrode
display device
insulating film
region
tft
Prior art date
Application number
KR1020000019772A
Other languages
English (en)
Other versions
KR20010006985A (ko
Inventor
야마자키순페이
키타카도히데히토
후쿠나가다케시
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20010006985A publication Critical patent/KR20010006985A/ko
Application granted granted Critical
Publication of KR100646737B1 publication Critical patent/KR100646737B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

동작성능 및 신뢰성이 높은 전기광학장치와, 그러한 전기광학장치를 가지는 전자 기기가 제공된다. 구동회로를 형성하는 n채널형 TFT에는 게이트 전극과 겹치는 LDD 영역을 배치함으로써, 핫 캐리어 주입에 강한 TFT 구조가 실현된다. 또한, 화소부를 형성하는 화소 TFT에는 게이트 전극과 겹치지 않는 LDD 영역을 배치함으로써, 낮은 오프 전류값을 가지는 TFT 구조가 실현된다. 또한, 이 전기광학장치는 동일 절연물 상에 메모리부를 가지며, 그 메모리부는 메모리 트랜지스터를 가지고 있고 데이터를 저장한다.

Description

표시장치{A display device}
도 1은 화소부, 구동회로부 및 메모리부의 구성을 나타내는 단면도.
도 2(A)∼도 2(E)는 화소부, 구동회로부 및 메모리부의 제작공정을 나타내는 도면.
도 3(A)∼도 3(E)는 화소부, 구동회로부 및 메모리부의 제작공정을 나타내는 도면.
도 4(A)∼도 4(D)는 화소부, 구동회로부 및 메모리부의 제작공정을 나타내는 도면.
도 5(A)∼도 5(C)는 화소부, 구동회로부 및 메모리부의 제작공정을 나타내는 도면.
도 6은 액티브 매트릭스형 액정표시장치의 단면 구조도.
도 7은 액티브 매트릭스형 액정표시장치의 사시도.
도 8은 구동회로부의 단면도.
도 9(A) 및 도 9(B)는 화소부의 단면도.
도 10(A) 및 도 10(B)는 화소부, 구동회로부 및 메모리부의 구성을 나타내는 단면도.
도 11은 화소부의 단면도.
도 12는 화소부, 구동회로부 및 메모리부의 구성을 나타내는 단면도.
도 13(A) 및 도 13(B)는 플래시 메모리의 구성을 나타내는 도면.
도 14(A) 및 도 14(B)는 플래시 메모리의 구성을 나타내는 도면.
도 15는 액티브 매트릭스 기판의 블록도.
도 16은 액티브 매트릭스 기판의 블록도.
도 17은 액티브 매트릭스형 EL 표시장치의 구성을 나타내는 도면.
도 18(A) 및 도 18(B)는 EL 표시장치의 상면도 및 단면도.
도 19는 EL 표시장치의 단면 구조를 나타내는 도면.
도 20(A) 및 도 20(B)는 EL 표시장치의 화소부의 상면도 및 회로도.
도 21은 EL 표시장치의 단면 구조를 나타내는 도면.
도 22(A)∼도 22(C)는 EL 표시장치의 화소부의 회로 구성을 나타내는 도면.
도 23(A) 및 도 23(B)는 EL 표시장치의 화소부의 회로 구성을 나타내는 도면.
도 24(A) 및 도 24(B)는 EL 표시장치의 회로 구성을 나타내는 도면.
도 25(A)∼도 25(F)는 전자 기기의 예를 나타내는 도면.
도 26(A)∼도 26(D)는 전자 기기의 예를 나타내는 도면.
도 27(A) 및 도 27(B)는 광학 엔진의 구성을 나타내는 도면.
본 발명은, 기판 표면 위에 만들어진 반도체소자(반도체 박막을 사용한 소자)에 의해 형성된 전기광학장치 및 그 전기광학장치를 가진 전자 기기(전자장치)에 관한 것이다. 전형적으로는, 본 발명은, 기판 위에 박막트랜지스터(이후, TFT라 함)를 형성하여 이루어진 액정 표시장치 또는 EL 표시장치와, 그러한 종류의 표시장치를 다스플레이(표시부)로서 가지는 전자 기기에 관한 것이다.
최근, 기판상에 TFT를 제작하는 기술이 대폭적으로 진보하고 있고, 액티브 매트릭스형 표시장치에의 응용개발이 빠르게 진행되고 있다. 특히, 폴리실리콘막을 사용한 TFT는 비정질 규소막을 사용한 종래의 TFT의 것보다 높은 전계효과 이동도(이동도라고도 불림)를 가지고 있어, 고속동작이 가능하다. 따라서, 종래, 기판 외측의 구동회로에 의해 행해지는 화소의 제어를 화소와 동일 기판상에 형성된 구동회로에 의해 행하는 것이 가능하게 된다.
이러한 액티브 매트릭스형 표시장치는, 동일 기판상에 각종 회로와 소자를 제작함으로써 제작비용의 저감, 표시장치의 소형화, 생산수율의 상승 및 스루풋(throughput)의 상승과 같은 여러 이점(利點)이 얻어질 수 있기 때문에 주목을 받고 있다.
그러나, 액티브 매트릭스 표시장치의 기판상에는 많은 기능을 가진 회로 및 소자가 형성된다. 따라서, 그 회로와 소자를 TFT로 형성하는 경우, 각각의 회로 및 소자가 필요로 하는 TFT의 성능도 다르게 된다. 예를 들어, 시프트 레지스터 회로와 같은 구동회로에는 동작속도가 빠른 TFT가 요구되고, 화소부의 스위칭 소자에는 오프(off) 전류값(TFT가 오프 상태에 있을 때 흐르는 드레인 전류값)이 충분히 낮은 TFT가 요구된다.
이 경우, 동일한 구조를 가지는 TFT만으로는 모든 회로와 소자에 요구되는 기능을 확보하는 것이 어렵게 되고, 이것은 액티브 매트릭스 표시장치의 성능을 높이는데 큰 장해가 된다.
또한, 전자 기기의 일부로서 액티브 매트릭스 표시장치를 사용하는 경우에는, 상기한 화소 및 구동회로 이외에도 많은 회로를 필요로 한다. 특히, 화상 정보를 일시 기억시키기 위한 메모리부를 동일 기판상에 형성하는 것은 액티브 매트릭스 표시장치의 용도를 확대히는데 매우 중요하다.
본 발명의 목적은, 동일 기판상에 화소부와 구동회로부를 가지는 액티브 매트릭스형 전기광학장치에서, TFT로 형성되는 회로와 소자에 요구되는 성능을 얻는데 적절한 구조를 가지는 TFT를 사용하여, 동작성능과 신뢰성이 높은 전기광학장치를 제공하는데 있다.
구체적으로는, 본 발명의 목적은, 동일 기판상에 형성된 화소부와 구동회로부 및 메모리부를 각각 적절한 구조의 TFT로 형성한, 동작성능과 신뢰성이 높은 전기광학장치를 제공하는데 있다.
본 발명의 다른 목적은, 액티브 매트릭스형 전기광학장치에 메모리 기능을 부가하여 표시장치의 성능과 화질을 향상시키는데 있다. 또한, 본 발명의 또 다른 목적은, 본 발명의 전기광학장치를 디스플레이로서 사용하는 전자 기기의 품질을 향상시키는데 있다.
본 발명의 한가지 구성에 따르면, LDD 영역의 일부 또는 전부가 게이트 절연막을 사이에 두고 게이트 전극과 겹치도록 형성된 n채널형 TFT를 가지는 구동회로부와, LDD 영역이 게이트 절연막을 사이에 두고 게이트 전극과 겹치지 않도록 형성된 화소 TFT를 가지는 화소부와, 메모리 트랜지스터를 가지는 메모리부를 포함하는 전기광학장치로서, 상기 구동회로부와 화소부 및 메모리부가 동일 절연물 상에 형성된 것을 특징으로 하는 전기광학장치가 제공된다.
본 발명의 다른 구성에 따르면, LDD 영역의 일부 또는 전부가 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치도록 형성된 n채널형 TFT를 가지는 구동회로부와, LDD 영역이 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치지 않도록 형성된 화소 TFT를 가지는 화소부와, 활성층과 제1 게이트 절연막과 부유 게이트 전극과 제3 게이트 절연막과 제어 게이트 전극을 포함하는 메모리 트랜지스터를 가지는 메모리부를 포함하는 전기광학장치로서, 상기 구동회로부와 화소부 및 메모리부가 동일 절연물 상에 형성되고, 상기 제3 게이트 절연막이 상기 n채널형 TFT의 게이트 전극 및 상기 화소 TFT의 게이트 전극을 덮고 있는 것을 특징으로 하는 전기광학장치가 제공된다.
본 발명의 또 다른 구성에 따르면, LDD 영역의 일부 또는 전부가 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치도록 형성된 n채널형 TFT를 가지는 구동회로부와, LDD 영역이 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치지 않도록 형성된 화소 TFT를 가지는 화소부와, 활성층과 제1 게이트 절연막과 부유 게이트 전극과 제3 게이트 절연막과 제어 게이트 전극을 포함하는 메모리 트랜지스터를 가지는 메모리부를 포함하는 전기광학장치로서, 상기 구동회로부와 화소부 및 메모리부가 동일 절연물상에 형성되고, 상기 부유 게이트 전극과, 상기 n채널형 TFT의 게이트 전극 및 상기 화소 TFT의 게이트 전극이 동일 재료로 만들어지고 상기 제3 게이트 절연막에 의해 덮혀 있는 것을 특징으로 하는 전기광학장치가 제공된다.
본 발명의 또 다른 구성에 따르면, LDD 영역의 일부 또는 전부가 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치도록 형성된 n채널형 TFT를 가지는 구동회로부와, LDD 영역이 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치지 않도록 형성된 화소 TFT를 가지는 화소부와, 활성층과 제1 게이트 절연막과 부유 게이트 전극과 제3 게이트 절연막과 제어 게이트 전극을 포함하는 메모리 트랜지스터를 가지는 메모리부를 포함하는 전기광학장치로서, 상기 구동회로부와 화소부 및 메모리부가 동일 절연물 상에 형성되고, 상기 제3 게이트 절연막이 상기 부유 게이트 전극을 형성하는 재료의 산화물인 것을 특징으로 하는 전기광학장치가 제공된다.
본 발명의 또 다른 구성에 따르면, LDD 영역의 일부 또는 전부가 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치도록 형성된 n채널형 TFT를 가지는 구동회로부와, LDD 영역이 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치지 않도록 형성된 화소 TFT를 가지는 화소부와, 활성층과 제1 게이트 절연막과 부유 게이트 전극과 제3 게이트 절연막과 제어 게이트 전극을 포함하는 메모리 트랜지스터를 가지는 메모리부를 포함하는 전기광학장치로서, 상기 구동회로부와 화소부 및 메모리부가 동일 절연물 상에 형성되고, 상기 부유 게이트 전극과, 상기 n채널형 TFT의 게이트 전극 및 상기 화소 TFT의 게이트 전극이 동일 재료로 만들어지고, 상기 제3 게이트 절연막이 상기 부유 게이트 전극을 형성하는 재료의 산화물인 것을 특징으로 하는 전기광학장치가 제공된다.
본 발명의 실시형태를 도 1을 참조하여 설명한다. 도 1은 동일 기판(동일 절연면 또는 동일 절연물)상에 메모리부, 구동회로부, 및 화소부가 형성된 액티브 매트릭스 기판(액정 또는 EL 층을 형성하기 전의 TFT 형성측 기판)의 단면도를 나타낸다.
메모리부는 불휘발성 메모리, 여기서는 EEPROM(electrically erasable programmable read only memory)로 형성되고, 도 1에는, 메모리 셀에 형성된 하나의 메모리 트랜지스터(메모리 셀 트랜지스터라고도 불림)의 일 예가 도시되어 있다. 실제로는, 다수의 메모리 셀이 접적화되어 메모리부를 형성한다.
본 발명에서는 집적도가 높은 플래시 메모리(플래시 EEPROM)를 사용하는 것이 바람직하다. 따라서, 불휘발성 메모리에 특별히 한정을 두지 않는 한, 본 명세서에서는 불휘발성 메모리로서 플래시 메모리를 사용한다. 또한, 플래시 메모리는 섹터마다 데이터 소거를 행하는 불휘발성 메모리이나, 각 메모리 트랜지스터의 소스 배선은 공통화되어 있기 때문에, 본 명세서에서는 이를 공통 소스 배선이라 칭한다.
또한, 구동회로부를 형성하는 구체 예로서 CMOS 회로를 나타낸다. 실제로는, 시프트 레지스터, 레벨 시프터, 래치, 및 버퍼와 같은 회로가 CMOS 회로를 기본 회로로 하여 형성되고, 이들 회로가 집적화되어 구동회로부를 형성한다.
또한, 화소부를 형성하는 구체 예로서 화소 TFT 및 보유 용량을 나타낸다. 실제로는, 화소 TFT 및 보유 용량은 매트릭스 형상으로 배열된 다수의 화소 각각에 형성된다.
도 1에서, 부호 101은 절연 표면을 가진 고내열성의 기판을 나타낸다. 그 기판(101)으로서는, 석영 기판, 규소 기판, 세라믹 기판, 또는 금속 기판이 사용될 수도 있다. 어떤 기판이 사용되든지, 필요에 따라 하지막(바람직하게는 규소를 함유한 절연막)을 형성하여 절연 표면을 형성할 수도 있다. 본 명세서에서, "규소를 함유한 절연막"은 구체적으로는, 산화규소막, 질화규소막, 또는 산화질화규소막(SiOxNy로 표시됨)과 같은, 규소, 산소, 또는 질소를 소정 비율로 함유한 절연막을 가리킨다.
그 다음, 기판(101)상에 반도체 소자(301∼304)가 형성된다. 각 반도체 소자(301∼304)에 대하여 도 1을 참조하여 설명한다.
먼저, 반도체 소자(메모리 트랜지스터)(301)가, 소스 영역(102), 드레인 영역(103), 저농도 불순물 영역(LDD 영역이라고도 불림)(104), 및 채널 형성 영역(105)을 포함하는 활성층; 제1 게이트 절연막(106); 부유 게이트 전극(107); 제3 게이트 절연막(11); 제어 게이트 전극(108); 제1 층간절연막(12)을 통과하여 형성된 공통 소스 배선(109); 및 비트(bit) 배선(드레인 배선)(110)을 가지도록 형성된다.
소스 영역(102)은 부유 게이트 전극(107)에 포획된 캐리어(전자)를 공통 소스 배선(109)으로 끌어내기 위한 영역이고, 소거(消去) 영역이라고도 불린다. 도 1에서는, LDD 영역(104)이 소스 영역(102)과 채널 형성 영역(105) 사이에 형성되어 있으나, 형성되지 않아도 좋다. 또한, 드레인 영역(103)은 전기적으로 고립된 부유 게이트 전극(107)에 캐리어를 주입하기 위한 영역이고, 기입 영역이라고도 불린다. 또한, 드레인 영역(103)은 메모리 트랜지스터(301)에 기억된 데이터를 비트 배선(110)으로 읽어 내기 위한 판독 영역으로도 기능한다.
드레인 영역(103)은 제1 게이트 절연막(106)을 사이에 두고 부유 게이트 전극(107)과 겹치도록 형성된다. 겹침 길이는 0.1∼0.5 ㎛(바람직하세는 0.1∼0.2 ㎛)일 수 있다. 이보다 큰 겹침은 기생 용량이 너무 커지기 때문에 바람직하지 않다. 또한, 부유 전극(107)에 캐리어를 포획할 때, 제3 게이트 절연막(11)을 사이에 두고 부유 게이트 전극(107)상에 형성된 제어 게이트 전극(108)에 의해 제어가 행해진다.
제1 게이트 절연막(106)으로서는, 터널 전류(Fouler-Nordheim 전류)가 흐를 정도로 얇은 절연막(막 두께: 3∼20 nm, 바람직하게는 5∼10 nm)을 사용할 필요가 있기 때문에, 활성층의 산화에 의해 얻어진 산화막(활성층이 규소를 함유한다면 산화규소막)을 사용하는 것이 바람직하다. 물론, 막 두께의 균일성과 막질이 양호하다면 제1 게이트 절연막을 CVD법 또는 스퍼터링법과 같은 기상법에 의해 형성할 수도 있다.
또한, 제3 게이트 절연막(11)으로서는, 비유전율이 높은 절연막을 사용하는 것이 바람직하고, 도 1에는 도시하지 않았으나, 여기서는 산화규소막/질화규소막/산화규소막의 적층 구조로 된 절연막을 사용하고 있다. 이 경우, 제3 게이트 절연막(11)의 일부에 질화규소막이 포함되어 있으므로, 다른 반도체 소자(302∼204)에 대해서는 외부로부터의 가동(可動) 이온이나 수분의 침입을 방지하는 패시베이션막 효과가 얻어질 수 있다. 또한, 부유 게이트 전극(107)을 산화하여 얻어진 산화막(부유 게이트 전극이 탄탈막이면 산화탄탈막)을 사용하는 것도 가능하다.
그 다음, CMOS 회로를 형성하는 반도체 소자(n채널형 TFT)(302)가, 소스 영역(112), 드레인 영역(113), LDD 영역(114), 및 채널 형성 영역(115)을 포함하는 활성층; 제2 게이트 절연막(13); 게이트 전극(116); 소스 배선(117); 및 드레인 배선(118)을 가지도록 형성된다. 이때, 제2 게이트 절연막(13)의 막 두께는 50∼150 nm(바람직하게는 80∼120 nm)로 하고, 메모리 트랜지스터(301)에 사용되는 제1 게이트 절연막(106)의 막 두께보다 큰 막 두께를 가지는 것을 사용한다.
이 n채널형 TFT의 특징은, 드레인 영역(113)과 채널 형성 영역(115) 사이에 LDD 영역(114)이 형성되고, 이 LDD 영역(114)이 제2 게이트 절연막(13)을 사이에 두고 게이트 전극(116)과 겹쳐 있다는 것이다. 이러한 구조는 핫 캐리어 주입으로 인한 열화(劣化)를 방지하는데 매우 효과적이다. 그러나, LDD 영역과 게이트 전극 사이에 기생 용량이 바람직하지 않게 형성되므로, 소스 영역(112)과 채널 형성 영역(115) 사이에는 LDD 영역을 형성하지 않는 것이 바람직하다.
또한, 이때, LDD 영역(114)의 길이는 0.1∼2 ㎛(바람직하게는 0.3∼0.5 ㎛)일 수 있다. 그 길이가 너무 길면, 기생 용량이 커지게 되고, 너무 짧으면, 핫 캐리어 주입으로 인한 열화의 방지 효과가 나쁘게 된다.
그 다음, CMOS 회로를 형성하는 반도체 소자(p채널형 TFT)(303)가, 소스 영역(120), 드레인 영역(121), 및 채널 형성 영역(122)을 포함하는 활성층; 제2 게이트 절연막(13); 게이트 전극(123); 소스 배선(124); 및 드레인 배선(118)을 가지도록 형성된다. 이때, 제2 게이트 절연막에는 n채널형 TFT(302)의 것과 동일한 절연막이 사용되고, 드레인 배선은 n채널형 TFT(302)와 공통이다.
그 다음, 화소부를 형성하는 반도체 소자(화소 TFT)(304)가, 소스 영역(126), 드레인 영역(127), LDD 영역(128a∼128d), 채널 형성 영역(129a, 129b), 및 불순물 영역(130)을 포함하는 활성층; 제2 게이트 절연막(13); 게이트 전극(131a, 131b); 소스 배선(132); 및 드레인 배선(133)을 가지도록 형성된다.
이때, 화소 TFT(304)에서는 LDD 영역(128a∼128d)을 제2 게이트 절연막(13)을 사이에 두고 게이트 전극(131a, 131b)과 겹치기 않도록 형성하는 것이 바람직하다. 또한, 채널 형성 영역과 LDD 영역 사이에 오프셋 영역(채널 형성 영역과 동일한 조성을 갖는 반도체 층으로 형성되고, 게이트 전압이 인가되지 않는 영역)을 형성하는 것이 바람직하다.
상기 n채널형 TFT(302)에 사용되는 구조는 핫 캐리어에 대한 대책으로서 확실히 효과적이나, 그 반면, 오프 전류값(TFT가 오프 상태일 때의 드레인 전류값)이 커지는 현상이 보인다. 이 현상은 구동회로(샘플링 회로는 제외)에서는 거의 문제가 되지 않으나, 화소 TFT에서는 치명적인 결점이 된다. 따라서, 본 발명에서는 도 1와 같은 구조를 갖는 화소 TFT를 사용하여 오프 전류값을 감소시킨다. 또한, 불순물 영역(130)도 오프 전류값을 감소시키는데 매우 효과적이다.
화소 TFT 상에는 모든 소자에 공통인 패시베이션막(14)이 형성되고, 그 패시베이션막(14)상에, 수지막과 같은, 평탄성이 높은 절연막으로 제2 층간절연막(15)이 형성된다. 그리고, 제2 층간절연막(15) 상에는, 금속막으로 된 차폐막(134), 그 차폐막(134)을 산화하여 얻어진 산화물(135), 및 제2 층간절연막에 형성된 콘택트 홀을 통해 화소 TFT(304)에 접속되는 화소 전극(136)이 형성된다.
부호 137은 이웃하는 다른 화소의 화소 전극을 나타내고, 화소 전극(136)이 산화물(135)을 사이에 차폐막(134)과 겹쳐 보유 용량(138)을 형성한다. 즉, 도 1에 나타낸 구조의 특징들 중 하나는 보유 용량(138)이 광 차폐막과 전계 차폐막으로서 기능한다는 것을 들 수 있다. 그러나, 본 발명은 도 1에 도시된 보유 용량의 구조에 한정되는 것은 아니다.
메모리 트랜지스터(301), CMOS 회로를 형성하는 n채널형 TFT(302), CMOS 회로를 형성하는 p채널형 TFT(303), 및 화소 TFT(304) 각각에 요구되는 성능에 대응하는, 상기와 같은 적절한 구조를 사용함으로써, 액티브 매트릭스형 표시장치의 동작 성능과 신뢰성이 크게 증가된다.
또한, 어떠한 복잡한 공정들을 추가하지 않고 동일한 기판 상에 구동회로부 및 화소부와 함께 메모리부를 형성하는 것이 가능하므로, 종래의 액티브 매트릭스형 표시장치보다 높은 능력을 가지는 액티브 매트릭스형 표시장치를 형성하는 것이 가능하게 된다.
또한, 상기 메모리부, 구동회로부, 및 화소부 외에 다른 신호 처리 회로도 형성될 수 있다. 다른 신호 처리 회로의 예로서는, 신호 분할 회로, D/A 컨버터, γ보정 회로, 승압 회로, 및 차동 증폭기 회로를 들 수 있다.
상기와 같은 구성으로 된 본 발명에 대하여 이하에 나타내는 실시예로 더 상세히 설명한다.
[실시예 1]
본 실시예를 도 2(A)∼도 5(C)를 참조하여 설명한다. 본 실시예에서는, 화소부, 그 화소부를 구동하기 위한 구동회로부, 및 화소부에의 신호 정보를 일시적으로 기억하는 메모리부를 동일한 기판 상에 동시에 제작하는 방법에 대하여 설명한다. 최종적으로는, 도 1에 도시된 구조를 가지는 액티브 매트릭스 기판이 제작된다.
도 2(A)에서, 기판(201)으로는 석영 기판 또는 규소 기판을 사용하는 것이 바람직하다. 본 실시예에서는 석영 기판을 사용한다. 또한, 표면에 절연막을 가지는 금속 기판을 사용할 수도 있다. 본 실시예에서는, 800℃ 이상의 온도에 견딜 수 있는 내열성이 요구되기 때문에, 그것을 만족시킬 수 있으면, 어떠한 기판이라도 사용될 수 있다.
TFT가 형성될 기판(201)의 표면에 감압 열 CVD법, 플라즈마 CVD법, 또는 스퍼터링법에 의해, 비정질 구조를 포함하는 두께 20∼100 nm(바람직하게는 40∼80 nm)의 반도체막(202)을 형성한다. 본 실시예에서는, 두께 60 nm의 비정질 규소막을 형성하지만, 후의 산화 공정 때문에 이 막 두께가 최종적인 TFT 활성층의 막 두께로 되지는 않는다.
비정질 구조를 포함하는 반도체막으로서는, 비정질 규소막과 미(微)결정 반도체막이 있고, 또한 비정질 규소 게르마늄막과 같은 비정질 규소를 포함하는 화합물 반도체막이 사용될 수도 있다. 또한, 기판 상에 하지막과 비정질 규소막을 대기에의 노출 없이 연속적으로 형성하는 것이 효과적이다. 이렇게 함으로써, 기판의 표면의 오염물이 비정질 규소막에 영향을 미치는 것을 방지할 수 있고, 제작된 TFT의 특성 편차를 감소시킬 수 있다.
그 다음, 비정질 규소막(202)상에, 규소를 함유하는 절연막으로 마스크막(203)을 형성하고, 패터닝에 의해 개구부(204a, 204b)를 형성한다. 이 개구부는 다음의 결정화 공정 시에 결정화를 조장하는 촉매원소를 첨가하기 위한 첨가 영역이 된다.(도 2(A))
규소를 함유하는 절연막으로서 산화규소막, 질화규소막, 또는 질화산화규소막이 사용될 수 있다. 질화산화규소막은 SiOxNy로 표시되는 절연막이고, 규소, 질소 및 산소를 소정의 양으로 함유한다. 원료 가스로로서 SiH4, N2O 및 NH3를 사용하여 질화산화규소막을 형성할 수 있고, 함유된 질소 농도는 5∼50 원자% 범위에서 변경될 수 있다.
또한, 마스크막(203)의 패터닝을 행함과 동시에, 후의 패터닝 공정의 기준이 되는 마커(marker) 패턴을 형성한다. 마스크막(203)의 에칭 중에 비정질 규소막(202)도 약간 에칭되지만, 이 단차는 후의 마스크 맞춤 중에 마커 패턴으로서 사용될 수 있다.
그 다음, 일본 공개특허공고 평10-247735호 공보에 개시된 기술에 따라, 결정 구조를 포함하는 반도체막을 형성한다. 이 공보에 개시된 기술은, 비정질 구조를 포함하는 반도체막을 결정화할 때 결정화를 조장하는 촉매원소(니켈, 코발트, 게르마늄, 주석, 납, 팔라듐, 철 및 구리 중에서 선택된 일 종류 또는 다수 종류의 원소)를 사용하는 결정화 수단이다.
구체적으로는, 비정질 구조를 포함하는 반도체막의 표면에 촉매원소를 보유시킨 상태에서 가열처리를 행하여, 비정질 구조를 포함하는 반도체막을 결정 구조를 포함하는 반도체막으로 변화시키는 것이다. 결정화 수단으로서, 일본 공개특허공고 평7-130652호 공보에 개시된 기술을 사용할 수도 있다. 또한, 결정 구조를 포함하는 반도체막에는 소위 단결정 반도체막과 다결정 반도체막 모두가 포함되지만, 상기 공보에서 형성된 결정 구조를 포함하는 반도체막은 결정입계를 가지고 있다.
상기 공보에서는 마스크막 상에 촉매원소 함유 층을 형성할 때 스핀 코팅법을 사용하지만, 촉매원소를 함유하는 박막을 스퍼터링법 또는 증착법과 가은 기상법을 사용하는 성막 수단에 의해 형성할 수도 있다.
또한, 비정질 규소막에 함유된 수소의 양에 좌우되지만, 바람직하게는 400∼550℃의 온도에서 1시간 정도의 가열처리를 행함으로써, 수소를 충분히 이탈시킨 후 결정화시키는 것이 바람직하다. 이 경우, 함유된 수소의 양을 5 원자% 이하로 감소시키는 것이 바람직하다.
결정화 공정은, 먼저 400∼500℃에서 1시간 정도의 가열처리를 행한 다음, 막 내로부터 수소를 이탈시킨 후에 500∼650℃(바람직하게는 550∼600℃)에서 6∼16시간(바람직하게는 8∼14시간)의 가열처리를 행하는 것으로 이루어진다.
본 실시예에서는 촉매원소로서 니켈을 사용하고, 570℃에서 14시간의 가열처리를 행한다. 그 결과, 개구부(204a, 204b)를 기점으로 하여 기판에 대략 평행한 방향(화살표로 나타낸 방향)으로 결정화가 진행하고, 거시적으로는 결정성장 방향들이 정렬된 결정 구조를 포함하는 반도체막(본 실시예에서는 결정성 규소막)(205a∼205d)이 형성된다.(도 2(B))
그 다음, 결정화 공정에서 사용된 니켈을 결정성 규소막으로부터 제거하기 위한 게터링 공정을 행한다. 앞서 형성된 마스크막(203)을 그대로 마스크로 하여 주기율표 15족 원소(본 실시예에서는 인)을 도핑하는 공정을 행하여, 개구부(204a, 204b)에서 노출된 결정성 규소막에 1×1019∼1×1020 원자/㎤의 놀도의 인을 함유하는 인 첨가 영역(이하, 게터링 영역이라 한다)(206a, 206b)을 형성한다.(도 2(C))
그 다음, 질소 분위기에서 450∼650℃(바람직하게는 500∼550℃), 4∼24시간(바람직하게는 6∼12시간)의 가열처리를 행한다. 이 가열처리 공정에서 결정성 규소막 중의 니켈이 화살표 방향으로 이동하고, 인의 게터링 작용에 의해 게터링 영역(206a, 206b)에 포획된다. 즉, 결정성 규소막 내로부터 니켈이 제거되므로, 결정성 규소막(207a∼207d)에 함유된 니켈의 농도가 게터링 후에 1×1017 원자/㎤ 이하, 바람직하게는 1×1016 원자/㎤ 이하로 감소될 수 있다.
그 다음, 마스크막(203)을 제거하고, 후의 불순물 도핑을 위해 결정성 규소막(207a∼207d)상에 보호막(208)을 형성한다. 이 보호막(208)으로서는, 100∼200 nm(바람직하게는 130∼170 nm)의 막 두께를 가지는 질화산화규소막 또는 산화규소막이 사용될 수 있다. 이 보호막(208)은, 불순물 도핑 중에 결정성 규소막이 플라즈마에 직접 노출되지 않도록 하고 또한 미세한 농도 제어가 가능하도록 형성된다.
그 다음, 레지스트 마스크(209a, 209b)를 형성하고, p형 도전성을 부여하는 불순물 원소(이하, p형 불순물 원소라 칭함)를 보호막(208)을 통하여 첨가한다. p형 불순물 원소로서는, 주기율표 13족 원소, 대표적으로는 붕소 또는 갈륨이 사용될 수 있다. 이 공정(채널 도핑 공정이라고도 함)은 TFT의 스레시홀드 전압을 제어하기 위한 공정이다. 본 실시예에서는, 질량 분리를 행하지 않고 플라즈마 여기된 디보란(B2H6)을 사용한 이온 도핑법에 의해 붕소를 첨가한다. 물론, 질량 분리를 행하는 이온 주입법을 사용할 수도 있다.
이 공정에 의해 1×1015∼1×1018 원자/㎤(대표적으로는 5×1016∼5×1017 원자/㎤)의 농도로 p형 불순물 원소(본 실시에에서는 붕소)를 함유한 불순물 영역(210a∼210c)이 형성된다. 본 명세서에서는, 상기 농도 범위로 p형 불순물 원소를 함유한 불순물 영역(그러나, 인을 함유하지 않는 영역)을 p형 불순물 영역(b)라 정의한다.(도 2(D))
그 다음, 레지스트 마스크(209a, 209b)를 제거하고, 결정성 규소막을 패터닝하여, 섬 형상의 반도체층(이하, 활성층이라 칭함)(211∼214)을 형성한다. 니켈을 선택적으로 도핑하고 결정화를 행함으로써, 활성층(211∼214)이 매우 양호한 결정성을 갖는 결정성 규소막으로 형성된다. 구체적으로는, 활성층이 봉상(棒狀) 또는 주상(柱狀) 결정들이 특정한 방향성을 가지고 정렬된 결정 구조를 가진다. 또한, 결정화 후에, 니켈이 게터링 작용에 의해 제거 또는 감소되고, 활성층(211∼214)내에 잔존하는 촉매원소의 농도는 1×1017 원자/㎤ 이하, 바람직하게는 1×1016 원자/㎤ 이하이다.(도 2(E))
p채널형 TFT의 활성층(213)은 의도적으로 첨가된 불순물 원소를 함유하지 않은 영역이고, n채널형 TFT의 활성층(211, 212, 214)은 p형 불순물 영역(b)이다. 본 명세서에서는, 이 상태의 활성층(211∼214)을 완전히 진성 또는 실질적으로 진성인 것으로 정의한다. 즉, TFT 동작에 지장을 주지 않는 정도로 불순물 원소가 의도적으로 첨가된 영역은 실질적으로 진성인 영역으로 고려될 수 있다.
그 다음, 규소를 함유한 절연막을 플라즈마 CVD법 또는 스퍼터링법에 의해 10∼100 nm의 두께로 형성한다. 본 실시예에서는 30 nm 두께의 질화산화규소막을 형성한다. 규소를 함유한 절연막에는 적층 구조가 사용될 수도 있다. 그 다음, 패터닝을 행하여, 구동회로부와 화소부가 되는 영역만을 남기고, 다른 영역들을 제거하고, 활성층(211)을 노출시킨다.
그 다음, 산화성 분위기에서 800∼1150℃(바람직하게는 900∼1000℃)의 온도로 15분∼8시간(바람직하게는 30분∼2시간) 가열처리 공정(열산화 공정)을 행한다. 본 실시예에서는 3 체적%의 염화수소산이 첨가된 산소 분위기에서 950℃로 80 분간 가열처리를 행한다. 이 열산화 공정 중에, 도 2(D)의 공정에서 첨가된 붕소가 활성화된다.(도 3(A))
산화성 분위기로서는 건식 산소 분위기와 습식 산소 분위기 모두가 사용될 수 있으나, 반도체막 중의 결정 결함의 감소에는 건식 산소 분위기가 바람직하다. 또한, 본 실시예에서는 산소 분위기에 할로겐 원소를 함유한 분위기로 하였으나, 100% 산소 분위기에서도 열산화 공정을 행할 수 있다.
그리하여, 노출된 활성층(211)의 표면에 3∼20 nm(바람직하게는 5∼10 nm)의 막 두께를 갖는 열산화막(산화규소막)(215)이 형성된다. 이 열산화막(215)은 최종적으로 메모리 트랜지스터의 채널 형성 영역과 부유 게이트 전극 사이에 형성된 제1 게이트 절연막이 된다.
또한, 동시에, 규소를 함유한 절연막(116)과 그 절연막(116) 아래의 활성층(211∼214) 사이의 계면에서도 산화반응이 진행한다. 이것을 고려하여, 본 발명에서는 최종적으로 형성되는 절연막(216)의 두께를 50∼150 nm(바람직하게는 80∼120 nm)가 되도록 조절한다. 규소를 함유한 절연막(216)은 최종적으로는 구동회로부와 화소부를 형성하는 TFT의 게이트 절연막이고, 제2 게이트 절연막이라고도 불린다.
또한, 본 실시예의 열산화 공정에서는 60 nm 두께의 활성층 중 25 nm가 산화되어, 활성층(211∼214)의 막 두께는 45 nm가 된다. 이것이 최종적으로 완성된 TFT 활성층의 막 두께가 된다. 또한, 30 nm 두께의 규소를 함유한 절연막에 50 nm 두께의 열산화막이 부가되므로 제2 게이트 절연막(216)의 최종 막 두께는 110 nm가 된다.
그 다음, 새로운 레지스트 마스크(217a∼217c)를 형성한 다음, n형 도전성을 부여하는 불순물 원소(이하, n형 불순물 원소라 칭함)를 첨가하여, n형을 나타내는 불순물 영역(218, 219)을 형성한다. n형 불순물 원소로서는, 주기율표 15족 원소, 대표적으로는 인 또는 비소가 사용될 수 있다.(도 3(B))
이 불순물 영역(218, 219)은 후에 메모리 트랜지스터와 CMOS 회로의 n채널형 TFT에서 LDD 영역으로서 기능하는 불순물 영역이다. 여기서 형성된 불순물 영역에는 n형 불순물 원소가 2×1016∼5×1019 원자/㎤(대표적으로는 5×1017∼5×1018 원자/㎤)의 농도로 함유되어 있다. 본 명세서에서는, 상기 농도 범위로 n형 불순물 원소를 함유한 불순물 영역을 n형 불순물 영역(b)라 정의한다.
여기서는, 질량 분리를 행하는 대신에 플라즈마 여기된 포스핀(PH3)을 사용한 이온 도핑법에 의해 1×1018 원자/㎤의 농도로 인이 첨가된다. 물론, 질량 분리를 행하는 이온 주입법을 사용할 수도 있다.
이 공정에서는, 메모리 트랜지스터가 되는 영역과 CMOS 회로의 n채널형 TFT가 되는 영역에서 게이트 절연막의 막 두께가 다르다. 따라서, 도핑 공정을 2개의 공정으로 나누어 행할 수 있다. 불순물 도핑 중에 깊이 방향으로의 농도 프로파일을 조절하여, 부호 218, 219로 나타낸 영역들에 거의 동일한 농도로 인이 첨가되도록 하는 것이 바람직하다.
그 다음, 레지스트 마스크(217a∼217c)를 제거하고, 새로운 마스크(220a∼220c)를 형성한다. 그 다음, n형 불순물 원소를 첨가하여, n형을 나타내는 불순물 영역(221, 222)을 형성한다. n형 불순물 원소로서는, 주기율표 15족 원소, 대표적으로는 인 또는 비소가 사용될 수 있다.(도 3(C))
불순물 영역(221, 222)은 후에 메모리 트랜지스터의 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역이다. 여기서 형성된 불순물 영역에는 n형 불순물 원소가 1×1020∼1×1021 원자/㎤(대표적으로는 2×1020∼5×1021 원자/㎤)의 농도로 함유되어 있다. 본 명세서에서는, 상기 농도 범위롤 n형 불순물 원소를 함유하는 불순물 영역을 n형 불순물 영역(a)라 정의한다.
여기서는, 질량 분리를 행하는 대신에 플라즈마 여기된 포스핀(PH3)을 사용한 이온 도핑법에 의해 3×1020 원자/㎤ 농도로 인이 첨가된다. 물론, 질량 분리를 행하는 이온 주입법을 사용할 수 있다.
그 다음, 불활성 분위기에서 600∼1000℃(바람직하게는 700∼800℃)로 가열처리를 행하여, 도 3(B)의 공정에서 첨가된 인을 활성화시킨다. 본 실시예에서는 질소 분위기에서 800℃로 1시간 가열처리를 행하였다.(도 3(D))
이때, 인 도핑 시에 손상된 활성층의 결정성을 회복시키고, 동시에 활성층과 게이트 절연막 사이의 계면을 회복시킬 수 있다. 이 활성화 공정에는 전기로를 사용하는 노 어닐이 바람직하지만, 램프 어닐 또는 레이저 어닐과 같은 광 어닐도 행해질 수 있고, 이들이 노 어닐과 병용될 수도 있다.
이 공정에서, n형 불순물 영역(a)(222)와 n형 불순물 영역(b)(218, 219)의 경계부, 즉, n형 불순물 영역(a)와 n형 불순물 영역(b)의 주변에 존재하는 진성 또는 실질적으로 진성의 영역(물론, p형 불순물 영역(b)도 포함한다)들과의 접합부가 명확하게 된다. 이것은 후에 TFT가 완성된 때 LDD 영역과 채널 형성 영역 사이에 매우 양호한 접합부가 형성된다는 것을 의미한다.
그 다음, 제1 게이트 전극(223∼225, 226a, 226b)을 200∼400 nm(바람직하게는 250∼350 nm)의 두께로 형성한다. 제1 게이트 전극(223∼225, 226a, 226b)과 동시에, 제1 게이트 전극끼리를 전기적으로 접속하는 제1 게이트 배선도 형성된다. 그러나, 제1 게이트 전극(223)은 다른 게이트 전극과 접속되지 않고, 나중에 메모리 트랜지스터의 부유 게이트 전극으로서 기능한다.(도 3(E))
실제로는, 메모리부를 형성하는 다수의 메모리 트랜지스터 모두에 부유 게이트 전극이 형성되고, 각각은 전기적으로 고립된 상태, 즉, 부유 상태에 있다. 이렇게 함으로써, 이것은 전하 축적 층으로서 기능한다.
게이트 전극(223∼225, 226a, 226b)의 재료로서는, 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 및 규소(Si)에서 선택된 원소, 또는 상기 원소 들 중 하나를 주성분으로 하는 도전막(대표적으로는 질화 탄탈막, 질화 텅스텐막 또는 질화 티탄막), 또는 상기 원소들을 조합시킨 함금막(대표적으로는 Mo-W 합금, Mo-Ta 합금, 또는 규화 텅스텐막)이 사용될 수 있다.
본 실시예에서는, 두께 50 nm의 질화 탄탈(TaN)막과 두께 350 nm의 탄탈(Ta)막을 적층시켜 사용한다. 또한, 제1 게이트 전극 아래에 두께 2∼20 nm 정도의 규소막을 형성하는 것이 효과적이다. 이렇게 함으로써, 그 위에 형성되는 게이트 전극의 밀착성을 증가시킬 수 있고, 산화를 방지할 수 있다.
이때, 메모리 트랜지스터에 형성되는 게이트 전극(223)은 게이트 절연막(215)을 사이에 두고 n형 불순물 영역(a)(221, 222)와 n형 불순물 영역(b)(218)의 일부와 겹치도록 형성된다. 또한, CMOS 회로의 n채널형 TFT에 형성되는 게이트 전극(224)은 게이트 절연막(216)을 사이에 두고 n형 불순물 영역(b)(219)의 일부와 겹치도록 형성된다. 게이트 전극(226a, 226b)은 단면에서는 2개의 전극으로 보일 수 있으나, 실제로는 이들이 전기적으로 접속되어 있다.
그 다음, 레지스트 마스크(227a, 227b)를 형성하고, p형 불순물 원소(본 실시예에서는 붕소)를 첨가하여, 고농도로 붕소를 함유한 불순물 영역(228, 229)을 형성한다. 본 실시예에서는, 디보란(B2H6)을 사용한 이온 도핑법(물론, 이온 주입법도 사용될 수 있다)에 의해 붕소가 3×1020∼3×1021 원자/㎤(대표적으로는 5×1020∼1×1021 원자/㎤)의 농도로 첨가된다. 본 명세서에서는, 상기 농도 범위로 p형 불순물 원소를 함유하는 불순물 영역을 p형 불순물 영역(a)라 정의한다.(도 4(A))
여기서, p형 불순물 원소를 도핑하기 전에 레지스트 마스크(227a, 227b)와 게이트 전극(225)을 마스크로 하여 게이트 절연막을 에칭하여 활성층을 노출시킬 수 있다. 이렇게 함으로써, 가속 전압 및 도즈량을 작게 할 수 있고, 공정에서의 처리량을 높일 수 있다.
.그 다음, 레지스트 마스크(227a, 227b)를 제거하고, 레지스트 마스크(230a∼230d)를 형성한다. 그 다음, n형 불순물 원소(본 실시예에서는 인)를 첨가하여, 고농도로 인을 함유하는 불순물 영역(231∼235)을 형성한다. 이 공정은 도 3(C)의 공정과 유사하게 행해질 수 있고, 인 농도는 1×1020∼1×1021 원자/㎤(대표적으로는 2×1020∼5×1021 원자/㎤)로 할 수 있다. 따라서, 불순물 영역(231∼235)은 n형 불순물 영역(a)라 불릴 수 있다.(도 4(B))
또한, 불순물 영역(231∼235)을 형성하는 영역에는, 이전 공정에서 첨가된 인 또는 붕소가 이미 함유되어 있으나, 충분히 높은 농도로 인이 첨가되므로, 이전 공정에서 첨가된 인 또는 붕소에 의한 영향은 없다.
여기서, n형 불순물 원소를 도핑하기 전에 레지스트 마스크(230a∼230d)와 게이트 전극(224)을 마스크로 하여 게이트 절연막을 에칭하여 활성층을 노출시킬 수 있다. 이렇게 함으로써, 가속 전압과 도즈량을 작게 할 수 있고, 공정에서의 처리량을 높일 수 있다.
그 다음, 레지스트 마스크(230a∼230d)를 제거하고, 게이트 전극(223∼225, 226a, 226b)을 마스크로 하여 자기정합적으로 n형 불순물 원소(본 실시예에서는 인)를 첨가한다. 이렇게 하여 형성되는 불순물 영역(236∼239)에는, 상기 n형 불순물 영역(b)의 1/10∼1/2(대표적으로는 1/4∼1/3)의 농도(그러나, 상기 채널 도핑 공정에서 첨가된 붕소 농도보다 5∼10배 높은 농도, 대표적으로는, 1×1016∼5×1018 원자/㎤, 전형적으로는 3×1017∼3×1018 원자/㎤)로 인이 첨가되도록 조절한다. 본 명세서에서, 상기 농도 범위로 n형 불순물 원소를 함유하는 불순물 영역(그러나 p형 불순물은 제외)을 n형 불순물 영역(c)라 정의한다.(도 4(C))
이 공정에서는, 게이트 전극으로 덮인 부분을 제외하고 모든 불순물 영역에 1×1016∼5×1018 원자/㎤의 농도로 인이 첨가되지만, 이것은 매우 낮은 농도이기 때문에 각 불순물 영역에는 영향을 주지 않는다. 또한, 이전의 채널 도핑 공정에서 n형 불순물 영역(b)(236∼239)에 붕소가 1×1015∼1×1018 원자/㎤의 농도로 첨가되어 있으나, 여기서는 p형 불순물 영역(b)에 함유된 붕소의 농도의 5∼10배의 농도로 인이 첨가되므로, 이 경우에도 붕소가 n형 불순물 영역(b)의 기능에 어떠한 영향도 주지 않을 것으로 고려될 수 있다.
그 다음, 각각의 농도로 첨가된 n형 및 p형 불순물 원소를 활성화시키기 위한 가열처리를 행한다. 이 공정은 노 어닐, 레이저 어닐, 또는 램프 어닐에 의해, 또는 이들 중 하나 이상을 병용하여 행해질 수 있다. 노 어닐이 사용되는 경우, 불활성 분위기에서 500∼800℃, 바람직하게는 550∼600℃로 행해질 수 있다. 본 실시예에서는, 550℃로 4시간 가열처리를 행하여 불순물 원소를 활성화시켰다.(도 4(D))
본 실시예에서는 게이트 전극 재료로서 질화 탄탈막과 탄탈막의 적층막을 사용하지만, 탄탈막은 산화에 매우 약하다. 따라서, 활성화 공정은 가능한 한 산소를 함유하지 않는 불활성 분위기에서 행할 필요가 있다. 구체적으로는, 1 ppm 이하(보다 바람직하게는 0.1 ppm 이하)로 산소를 함유하는 불활성 분위기를 사용하는 것이 바람직하다.
본 실시예에서는, 100% 질소 분위기에서 550℃로 4시간 가열처리를 행한다. 이렇게 할 때는, 산화가 진행하지 않는 정도로 충분히 낮은 온도(100∼200℃)에서 노 내에 기판을 배치하고, 충분히 긴 시간(30분∼1시간)의 질소 퍼지(purge) 후에 가열처리를 행한다. 기판을 제거할 때에도 노 내의 온도가 상기 충분히 낮은 온도로 떨어진 후에만 기판을 대기에 노출시키도록 주의한다.
세심히 주의하여 가열처리(활성화 공정)를 행하면, 게이트 전극의 표면이 약간 질화하여도, 산화 반응이 방지될 수 있어, 저항을 크게 증가시키는 것과 같은 문제가 생기지 않는다.
그 다음, 제3 게이트 절연막(240)을 형성하여 제1 게이트 전극(223∼225, 226a, 226b)을 덮는다. 실제로는, 제1 게이트 전극(223) 위의 부분만이 게이트 절연막으로서 기능하지만, 설명의 편의상, 특별히 구분하지 않고 부르는 것으로 한다.
제3 게이트 절연막(240)은 공지의 기상법으로 형성될 수 있으나, 본 실시예에서는 양호한 막질을 갖는 박막을 얻기 위해 감압 열 CVD법으로 형성되었다. 또한, 본 실시예에서는, 산화규소막들 사이에 질화규소막을 끼운 3층 구조의 적층막을 제3 층간절연막으로서 사용하였다. 전체 막 두께는 15∼50 nm(바람직하게는 20∼40 nm)일 수 있다. 본 실시예에서는 산화규소막(막 두께: 10 nm)/질화규소막(막 두께: 20 nm)/산화규소막(막 두께: 10 nm)이 사용되지만, 이것에 한정될 필요는 없고, 커플링(coupling)비(比)를 고려하여 결정할 수 있다.
그 다음, 제3 게이트 절연막(240)을 사이에 두고 제1 게이트 전극(223)과 겹치는 위치에 제2 게이트 전극(제어 게이트 전극)(241)을 형성한다. 제2 게이트 전극(241)(제어 게이트 전극)은 나중에 메모리 트랜지스터의 제어 게이트 전극으로서 기능한다. 막 두께는 200∼400 nm의 범위 내에서 선택될 수 있다.(도 5(A))
제2 게이트 전극(241)의 재료로서, 제1 게이트 전극에 사용된 것과 동일한 재료를 사용할 수 있으나, 이후의 공정에서는 온도가 450℃ 이상으로 초과하지 않으므로, 이 온도에 견딜 수 있는 내열성을 갖는 도전막이라면 어떠한 재료라도 사용될 수 있다. 특히, 저항이 낮은 알루미늄 또는 구리를 함유하는 금속막이 바람직하다.
그 다음, 제1 층간절연막(242)을 형성한다. 제1 층간절연막(242)으로서는, 규소를 함유하는 절연막, 구체적으로는 질화규소막, 산화규소막, 질화산화규소막, 또는 이들 막을 조합한 적층막이 사용될 수 있다. 또한, 막 두께는 400 nm∼1.5 ㎛일 수 있다. 본 실시예에서는, 플라즈마 CVD법을 사용하여 두께 1 ㎛의 산화규소막을 형성하였다.
그 다음, 3∼100% 수소를 함유하는 분위기에서 300∼450℃로 1∼4시간 가열처리를 행하여, 활성층을 수소화한다. 이 공정은 열적으로 활성화된 수소에 의해 반도체층 내의 댕글링 본드(dangling bond)를 종단시키는 공정이다. 다른 수소화 수단으로서, 플라즈마 수소화(플라즈마에 의해 활성화된 수소를 사용하는 수소화 공정)가 행해질 수 있다.
그 다음, 각 TFT의 소스 영역 또는 드레인 영역에 이르는 콘택트 홀을 형성하고, 공통 소스 배선(243), 비트 배선(244), 소스 배선(245∼247), 및 드레인 배선(248, 249)을 형성한다. 드레인 배선(248)은 CMOS 회로를 형성하기 위해 n채널형 TFT와 p채널형 TFT 사이에서 공통이다. 또한, 도면에는 도시되지 않았지만, 본 실시예에서는, 이들 배선으로서, 스퍼터링법에 의해 연속적으로 형성된 200 nm의 Ti막, 500 nm의 Ti 함유 알루미늄막, 및 100 nm의 TiN막의 3층 구조 적층막이 사용된다.(도 5(B))
또한, 외부 오염으로부터 TFT를 보호하기 위한 보호막(패시베이션막이라고도 불림)(250)으로서, 규소를 함유한 절연막을 50∼500 nm(대표적으로는 200∼300 nm)의 두께로 형성한다. 본 실시예에서는, 두께 300 nm의 질화산화규소막을 사용하고, 패시베이션막의 형성 전에, H2 또는 NH3와 같은 수소 함유 가스를 사용한 플라즈마 처리를 행한 다음, 성막하였다.
이 전(前)처리에서 플라즈마에 의해 활성화된 수소가 제1 층간절연막 전체에 공급된다. 이 상태에서 가열처리(300∼420℃의 온도로)를 행함으로써, 패시베이션막(250)의 막질 향상과 함께, 제1 층간절연막에 첨가된 수소를 하부층으로 확산시켜, 활성층을 효과적으로 수소화할 수 있다.
이 가열처리 공정후, 화소 전극과 드레인 배선을 접속하기 위한 콘택트 홀이 후에 형성되는 위치에서 패시베이션막(250)에 개구부(도면에는 도시되지 않음)를 형성할 수 있다. 또한, 이 공정을 행할 때, 화소 내의 화상 표시 영역으로부터 패시베이션막을 제거하면, 투과형 액정 표시장치에서의 투과 광량이 증가되어 밝은 화상이 얻어질 수 있다.
그 다음, 제2 층간절연막(251)을 유기 수지로 대략 1 ㎛의 두께로 형성한다. 유기 수지로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, BCB(벤조시클로부텐)과 같은 재료가 사용될 수 있다. 유기 수지막을 사용하는 이점(利點)으로서는, 성막 방법이 간단하다는 것, 비유전율이 낮으므로 기생 용량을 감소시킬 수 있다는 것, 평탄성이 우수하다는 것 등을 들 수 있다. 상기한 것 이외의 유기 수지막과, 유기계 SiO 화합물도 사용될 수 있다. 여기서는 기판에 도포한 후 열 중합하는 타입의 폴리이미드가 사용되고, 이것을 300℃에서 소성(燒成)하여 제2 층간절연막을 형성한다.
그 다음, 화소부가 되는 영역에서 제2 층간절연막(251)상에 차폐막(252)을 형성한다. 본 명세서에서 차폐막이란 용어는 광과 전자파 모두를 차폐하는 의미로 사용된다. 차폐막(252)은 알루미늄(Al), 티탄(Ti), 및 탄탈(Ta)로부터 선택된 원소로 된 막, 또는 이들 원소 중 하나를 주성분으로 하는 막으로 100∼300 nm의 두께로 형성된이다. 본 실시예에서는, 1 wt% 티탄을 함유하는 알루미늄막을 125 nm의 두께로 형성하였다.
제2 층간절연막(251)상에 산화규소막과 같은 절연막을 5∼50 nm의 두께로 형성하면, 그 위에 형성되는 차폐막의 밀착성이 증가될 수 있다. 이 효과는 질화 티탄과 같은 도전막을 사용하여서도 얻어진다. 또한, 유기 수지로 형성된 제2 층간절연막(251)의 표면에 CF4 가스를 사용한 플라즈마 처리가 행해지면, 표면 개질에 의해, 제2 층간절연막(251)상에 형성되는 차폐막의 밀착성이 증가될 수 있다.
또한, 티탄을 함유하는 알루미늄막을 사용하여 차폐막 뿐만 아니라 접속 배선들도 형성할 수 있다. 예를 들어, 구동회로내에서 회로들을 접속하는 접속 배선을 형성할 수 있다. 그러나, 이 경우, 차폐막 또는 접속 배선을 형성하는 재료를 성막하기 전에, 제2 층간절연막에 미리 콘택트 홀을 형성하여 둘 필요가 있다.
그 다음, 양극산화법 또는 플라즈마 산화법(본 실시예에서는 양극산화법)에 의해 차폐막(252)의 표면에 산화물(양극산화물)(253)을 20∼100 nm(바람직하게는 30∼50 nm)의 두께로 형성한다. 본 실시예에서는, 차폐막(252)으로서, 알루미늄을 주성분으로 하는 막이 사용되었기 때문에, 산화물(253)로서 산화 알루미늄막(알루미나막)이 형성된다.
이 양극산화 처리를 행할 때, 먼저 주석산 에틸렌 글리콜 용액을 제조한다. 이것은 15% 주석산 암모늄 수용액과 에틸렌 글리콜을 2:8로 혼합한 용액이고, 이것에 암모니아수를 첨가하여 pH가 7±0.5로 되도록 조절한다. 그 다음, 이 용액 내에 음극으로서 백금 전극을 설치하고, 차폐막(252)이 형성된 기판을 그 용액에 담그고, 차폐막(252)을 양극으로 하여 일정한 직류 전류(수 mA∼수 십 mA)를 인가한다.
용액 내의 음극과 양극 사이의 전압은 양극산화물의 성장에 따라 시간과 함께 변화한다. 일정한 전류에서 전압을 100 V/min의 비율로 증가시키고, 그 전압이 45 V의 도달 전압에 이르게 되면 양극산화 처리를 종료한다. 그리하여, 차폐막(252)의 표면에 양극산화물(253)이 대략 50 nm의 두께로 형성될 수 있다. 또한, 그 결과, 차폐막(252)의 두께가 90 nm로 된다.
여기서 나타낸 양극산화법에 관련한 수치는 단지 일례일 뿐이고, 당연히 제작되는 소자의 사이즈와 같은 인자에 따라 최적값으로 변경된다.
또한, 여기서는 양극산화법을 사용하여 차폐막의 표면에만 절연막을 형성하는 구조이나, 그 절연막은 플라즈마 CVD법, 열 CVD법, 스퍼터링법과 같은 기상법으로 형성될 수도 있다. 이 경우에도, 막 두께는 20∼100 nm(보다 바람직하게는 30∼50 nm)인 것이 바람직하다. 또한, 산화규소막, 질화규소막, 질화산화규소막, DLC(diamond-like carbon)(다이아몬드와 닮은 탄소)와 같은 탄소막, 및 유기 수지막도 사용될 수 있다. 또한, 이들 막을 조합한 적층막도 사용될 수 있다.
그 다음, 드레인 배선(249)에 이르도록 제2 층간절연막(251)과 패시베이션막(250)에 콘택트 홀을 형성하고, 화소 전극(254)을 형성한다. 또한, 화소 전극(255)은 이웃하는 다른 화소의 화소 전극이다. 투과형 액정 표시장치를 제작할 경우에는 화소 전극(254, 255)에 투명 도전막이 사용될 수 있고, 반사형 액정 표시장치를 제작할 경우에는 금속막이 사용될 수 있다. 여기서는 투과형 액정표시장치를 제작하기 때문에, 인듐 주석 산화물(ITO)막(산화 인듐-산화 주석의 화합물 막)을 스퍼터링법에 의해 110 nm의 두께로 형성한다.
또한, 이때, 산화물(253)을 사이에 두고 화소 전극(254)과 차폐막(252)이 겹쳐, 보유 용량(256)을 형성한다. 차폐막(252)을 부유 상태(전기적으로 고립된 상태) 또는 고정 전위, 바람직하게는 공통 전위(데이터로서 보내지는 화상 신호의 중간 전위)로 설정하는 것이 바람직하다.
그리하여, 동일 기판상에 메모리부, 구동회로부, 및 화소부를 가지는 액티브 매트릭스 기판이 완성된다. 도 5(C)에 도시된 액티브 매트릭스 기판은 도 1에서 설명된 액티브 매트릭스 기판과 동일한 구조이다.
본 발명에서는, 각각의 회로 또는 소자를 형성하는 TFT의 구조가 메모리부, 구동회로부, 및 화소부 각각에서 요구하는 성능에 응하여 최적화되고, 전기광학장치의 동작 성능 및 신뢰성이 증가될 수 있다. 구체적으로는, 구동회로부에는, 고속 동작 또는 핫 캐리어 대책을 중시하는 TFT 구조가 사용되고, 화소부에는, 오프 전류값의 감소를 중시하는 TFT 구조가 사용된다. 또한, 메모리부에는, 공정 수의 증가를 최소로 하면서 메모리 트랜지스터가 형성된다.
여기서 액티브 매트릭스형 액정 표시장치의 경우에 관하여 도 1을 참조하여 설명한다.
먼저, 메모리 트랜지스터(301)로서, 부유 게이트 전극(107)과 제어 게이트 전극(108)을 가지는 2층 게이트 구조의 TFT를 사용한다. 이 메모리 트랜지스터의 기록 동작은 채널 형성 영역(105)과 드레인 영역(103)의 접합부에 발생한 핫 캐리어가 부유 게이트 전극(107)에 주입됨으로써 행해진다. 한편, 소거 동작은 부유 게이트 전극(107)과 소스 영역(102) 사이에 흐르는 FN(Fowler-Nordheim) 전류에 의해 행해진다.
또한, LDD 영역(104)은 소스 영역(102)과 채널 형성 영역(105) 사이의 밴드간(inter-band) 터널 전류를 방지하는 버퍼 영역이고, 신뢰성 향상과 전류 소비 감소에 효과적이다. 이 LDD 영역(104)의 길이(폭)는 0.1∼2.0 ㎛, 대표적으로는 0.5∼1.5 ㎛일 수 있다.
또한, n채널형 TFT(302)는 고속 동작을 중시하는 시프트 레지스터, 레벨 시프터, 또는 버퍼와 같은 구동회로에 적합하다. 즉, 채널 형성 영역(115)과 드레인 영역(113) 사이에서만 게이트 전극과 겹치도록 LDD 영역(114)을 형성함으로써, 가능한 한 저항 성분을 줄이면서 핫 캐리어 대책을 강구한 구조가 된다.
드레인 영역측에만 LDD 영역을 형성하는 것이 충분한 이유는, 상기 구동회로의 경우, 소스 영역과 드레인 영역의 기능이 변하지 않고, 캐리어(전자) 이동 방향이 일정하기 때문이다. 그러나, 필요에 따라, 채널 형성 영역을 사이에 끼우고 있는 LDD 영역을 형성할 수도 있다. 즉, 소스 영역과 채널 형성 영역 사이, 그리고 드레인 영역과 채널 영역 사이에 각각 LDD 영역을 형성할 수도 있다. 이 LDD 영역의 길이(폭)는 0.1∼2.0 ㎛, 바람직하게는 0.5∼1.5 ㎛일 수 있다.
화소 TFT(304)는 낮은 오프 전류 동작을 중시하는 화소부에 적합하다. 즉, LDD 영역(128a∼128d)을 게이트 전극(131a, 131b)과 겹치지 않도록 형성함으로써, 낮은 오프 전류 동작이 실현된다. 또한, 메모리부와 구동회로부에 형성되는 LDD 영역의 것보다 낮은 불순물 농도를 갖는 LDD 영역을 사용함으로써, 오프 전류값이 낮은 구조가 된다. 또한, 불순물 영역(130)은 오프 전류값을 감소시키는데 크게 기여한다.
화소 TFT(304)에 형성되는 LDD 영역(128a, 128b)의 길이(폭)는 0.5∼3.5 ㎛, 바람직하게는 2.0∼2.5 ㎛일 수 있다.
또한, 본 실시예에서는 보유 용량의 유전체로서 7∼9의 높은 비유전율을 갖는 알루미나막을 사용함으로써, 소망의 커패시턴스를 형성하기 위해 필요한 보유 용량의 전유 면적을 감소시킬 수 있다. 또한, 본 실시예에서와 같이, 화소 TFT상에 형성되는 차폐막을 보유 용량의 한쪽 전극으로 함으로써, 액티브 매트릭스형 액정 표시장치의 화상 표시부의 개구율을 증가시킬 수 있다.
본 발명은 본 실시예에 나타낸 보유 용량 구조에 한정될 필요는 없다. 예를 들어, 본 출원인의 일본 특허출원 평9-316567호, 일본 특허출원 평9-273444호, 일본 특허출원 평10-254097호에 기재된 보유 용량 구조가 사용될 수도 있다.
[실시예 2]
본 실시예에서는, 실시예 1에서 형성된 액티브 매트릭스 기판(도 5(C)에 도시된)에 셀 조립 공정을 행하여 액티브 매트릭스형 액정 표시장치를 제작하는 경우에 대해 도 6을 참조하여 설명한다.
도 6에 도시된 바와 같이, 도 5(C)의 상태의 기판에 배향막(601)을 형성한다. 본 실시예에서는, 그 배향막으로서 폴리이미드막이 사용되었다. 또한, 대향 기판(602)에는 투명 도전막으로 된 대향 전극(603)과 배향막(604)이 형성되어 있다. 필요에 따라, 대향 기판에 컬러 필터 또는 차폐막이 형성될 수도 있다.
그 다음, 배향막을 형성한 후, 러빙(rubbing) 처리를 행하여, 액정 분자가 어떤 일정한 프리틸트(pretilt)각을 가지고 배향하도록 조절한다. 그리고, 화소부 및 구동회로부가 형성된 액티브 매트릭스 기판과 대향 기판을 공지의 셀 조립 공정에 의해 시일(seal)재 또는 스페이서(도면에는 모두 도시되지 않음)를 사이에 두고 접합한다. 그 후, 양 기판 사이에 액정(605)을 주입하고, 봉지제(도시되지 않음)를 사용하여 완전히 봉지한다. 액정에는, 공지의 액정 재료가 사용될 수 있다. 그리하여, 도 6에 도시된 액티브 매트릭스형 액정 표시장치가 완성된다.
액티브 매트릭스형 액정 표시장치의 구성을 도 7의 사시도를 사용하여 설명한다. 본 발명의 액정 표시장치는 액티브 매트릭스 기판(701)상에 형성된 화소부(702), 소스선 구동회로(화상 신호 전달 회로)(703), 및 게이트선 구동회로(주사 신호 전달 회로)(704)를 가지고 있다. 부호 707은 액티브 매트릭스 기판에 대향하여 설치된 대향 기판이다.
화소부(702)에는, 도 1에 도시된 화소 TFT(304)를 포함하는 다수의 화소들이 매트릭스 형태로 배열되어 있다. 또한, 상기 화소 TFT는 소스선 구동회로(703)로부터 연장하는 소스 배선과 게이트선 구동회로(704)로부터 연장하는 게이트 배선의 교차점에 접속되어 있다.
액티브 매트릭스 기판(701)에는 FPC(flexible printed circuit)(705)가 접속되어 있고, 화상 신호 및 클록 신호와 같은 정보를 함유한 신호가 액정 표시장치에 입력된다.
또한, 액티브 매트릭스 기판(701)에는, 도 1에 도시된 메모리 트랜지스터(301)가 집적화된 메모리부(706)가 형성되어 있다. 메모리부(706)는 하나의 셀에 선택 트랜지스터와 메모리 트랜지스터를 포함하는 메모리 셀들이 집적화된 불휘발성 메모리일 수 있다. 그러나, 메모리부(706)로서, 다수의 메모리 트랜지스터의 비트 선들을 공통화한 플래시 메모리가 고집적화에 보다 적합하다.
[실시예 3]
실시예 2에 나타낸 액티브 매트릭스형 액정 표시장치에서 소스선 구동회로(703)에는, 대표적으로는 시프터 레지스터, 레벨 시프터, 버퍼, 및 샘플링 회로(샘플-홀드 회로)가 포함된다. 이것은 아날로그 신호를 처리하는 경우의 예이고, 디지털 신호를 처리하는 경우에는, 샘플링 회로 대신에 래치 및 D/A 컨버터가 포함된다. 또한, 게이트선 구동회로에는, 시프트 레지스터, 레벨 시프터, 및 버퍼가 포함된다.
시프트 레지스터는 3.5∼16 V(대표적으로는 5 V 또는 10 V)의 구동 전압을 가지고, 시프트 레지스터 회로를 형성하는 CMOS 회로에 사용되는 n채널형 TFT에는 도 1에 부호 302로 나타낸 구조가 적합하다. 또한, 레벨 시프터 및 버퍼는 14∼16 V의 높은 구동전압을 가지고, 이들 회로에는, 시프트 레지스터 회로와 마찬가지로, 도 1에 도시된 n채널형 TFT를 포함하는 CMOS 회로가 적합하다. 레벨 시프터 또는 버퍼의 경우, 게이트 전극을 이중 게이트 구조 또는 삼중 게이트 구조와 같은 멀티게이트 구조로 하는 것이 회로의 신뢰성 향상에 효과적이다.
그러나, 소스선 구동회로에 포함되는 샘플링 회로는 14∼16 V의 구동 전압을 가지지만, 소스 영역과 드레인 영역이 반전하므로, 오프 전류값을 감소시킬 필요가 있다. 따라서, 핫 캐리어 대책 및 낮은 오프 전류값 대책 모두가 강구되어야 한다.
본 실시예에서는, 샘플링 회로로서, 도 8에 도시된 구조의 n채널형 TFT(305)가 사용되었다. 도 8에는 n채널형 TFT만을 도시하였지만, 실제로 샘플링 회로를 형성할 때는 n채널형 TFT와 p채널형 TFT를 조합하여 큰 전류가 보다 쉽게 흐르도록 하는 것이 바람직하다.
샘플링 회로에 사용되는 n채널형 TFT의 구조는 소스 영역(21), 드레인 영역(22), LDD 영역(23a, 23b), 및 채널 형성 영역(24)을 포함하는 활성층; 제2 게이트 절연막(13); 게이트 전극(25); 소스 배선(26); 및 드레인 배선(27)을 가지고 있다. 소스 영역과 드레인 영역(또는 소스 배선과 드레인 배선)은 동작에 따라 반전한다.
이 n채널형 TFT(305)의 가장 중요한 특징은 LDD 영역(23a, 23b)이 채널 형성 영역(24)을 사이에 끼우고 형성되고, 또한 그 LDD 영역이 제2 게이트 절연막(13)을 사이에 두고 게이트 전극(25)과 겹치는 영역과 겹치지 않는 영역을 가지고 있다는 것이다.
즉, LDD 영역(23a, 23b)들 중, 게이트 전극(25)과 겹치는 영역은, 도 1에 도시된 n채널형 TFT(302)의 LDD 영역(114)과 마찬가지로 핫 캐리어 주입으로 인한 열화를 감소시킨다. 또한, LDD 영역(23a, 23b)들 중, 게이트 전극(25)과 겹치지 않는 영역은, 도 1에 도시된 화소 TFT(304)의 LDD 영역(128a∼128d)과 마찬가지로 오프 전류값을 감소시킨다.
상기 구조를 갖는 n채널형 TFT를 샘플링 회로에 사용함으로써, 핫 캐리어로 인한 열화를 감소시킬 수 있고, 오프 전류값이 낮은 스위칭 동작을 행할 수 있다. 이때, 게이트 전극과 겹치는 LDD 영역의 길이(폭)는 0.3∼3.0 ㎛, 대표적으로는 0.5∼1.5 ㎛일 수 있고, 게이트 전극과 겹치지 않는 LDD 영역의 길이(폭)는 1.0∼3.5 ㎛, 대표적으로는 1.5∼2.0 ㎛일 수 있다.
본 실시예에 나타낸 n채널형 TFT(305)의 구조는 어떤 특별한 공정의 추가 없이 도 2(A)∼도 5(C)에 나타낸 공정에 따라 형성될 수 있다. 또한, 실시예 2에 나타낸 액티브 매트릭스형 액정 표시장치의 샘플링 회로에 본 실시예의 구조를 사용하는 것이 효과적이다.
[실시예 4]
실시예 1에 따라 제작된 TFT의 활성층(구체적으로는 채널 형성 영역)은 결정 격자가 연속성을 가지는 특이한 결정 구조의 결정성 규소막으로 형성된다. 이런 타입의 결정성 규소막에 관한 상세한 것은 본 출원인의 일본 특허출원 평10-044659호, 일본 특허출원 평10-152316호, 일본 특허출원 평10-152308호, 및 일본 특허출원 평10-152305호를 참조할 수 있다. 이하에, 본 발명자들이 실험적으로 조사한 결정 구조의 특징의 개략을 설명한다. 이 특징은 본 실시예에 따라 완성된 TFT의 활성층을 형성하는 반도체막의 특징과 일치한다.
상기 결정성 규소막을 미시적으로 보면, 다수의 침상 또는 봉상 결정으로 이루어진 결정 구조가 보인다. 이것은 TEM(투과형 전자 현미경)을 사용한 관찰에 의해 쉽게 확인될 수 있다.
또한, 전자 회절을 이용하면 결정성 규소막의 표면에 많은 {110}면을 가지는 것을 확인할 수 있다. 이것은, 전자 회절 사진을 분석하면, {110}면에 대응하는 회절 반점이 선명히 나타나기 때문에 쉽게 확인될 수 있다. 또한, 회절 반점은 동심원 상에 ±1°의 분포(확장)를 가지는 것도 확인될 수 있다.
또한, x선 회절(정확하게는, aθ-2θ법을 사용한 x선 회절)을 사용하여 배향비를 계산하면, {220}면의 배향비가 0.7 이상(대표적으로는 0.85 이상)인 것을 확인할 수 있다. 배향비의 계산을 위해서는, 일본 공개특허공고 평7-321339호 공보에 개시된 방법이 사용된다.
또한, 개개의 봉상 결정이 접하여 형성되는 결정입계를 HR-TEM(고분해능 투과형 전자 현미경)을 사용하여 관찰하면, 결정입계에서 결정 격자에 연속성이 있는 것을 확인할 수 있다. 이것은 관찰되는 격자 스트라이프(stripe)가 결정입계에서 연속적으로 연결되어 있는 것으로부터 쉽게 확인될 수 있다.
결정입계에서의 결정 격자의 연속성은 그 결정입계가 "평면상(狀) 입계"라는 것에 기인한다. 본 명세서에서의 평면상 입계의 정의는, "Characterization of High-Efficiency Cast-si Solar Cell Wafers by MBIC Measurement", Ryuichi Shimokawa and Yutaka Hayashi, Japanese Journal of Applied Physics vol. 27, no. 5, pp 751-8,1988에 기재된 "planar boundary"와 일치한다.
상기 논문에 의하면, 평면상 입계에는, 쌍정 입계, 특수한 적층 결함, 특수한 트위스트 입계 등이 포함된다. 이 평면상 입계는 전기적으로 불활성이라는 특징을 가진다. 즉, 결정입계는 캐리어의 이동을 저해하는 트랩으로서 기능하지 않기 때문에 실질적으로 존재하지 않는 것으로 보일 수 있다.
특히 결정축(결정면에 수직인 축)이 <110>축인 경우, {211} 쌍정 입계는 Σ3에 대응하는 입계라 불릴 수 있다. Σ값은 대응 입계의 정합성의 정도를 나타내는 지침이 되는 파라미터이고, Σ값이 작을수록 정합성이 좋은 입계라는 것이 알려져 있다. 예를 들어, 2개의 결정립 사이에 형성된 결정입계에서, 양 결정이 {110}면 방위를 가지는 경우, {111}면에 대응하는 격자 스트라이프가 이루는 각도를 θ라 하면, θ= 70.5°일 때, 결정입계는 Σ3의 대응 입계이다.
본 실시예를 실시하여 얻어진 결정성 규소막에서, <110>의 결정축을 가지고 2개의 결정립 사이에 형성된 결정입계를 HR-TEM으로 관찰하면, 대부분의 결정입계가 이웃하는 결정립의 격자 스트라이프 사이에 대략 70.5°의 각도로 연속하여 있다. 따라서, 결정입계가 Σ3의 대응 입계인 것, 즉, {211} 쌍정 입계인 것으로 추측될 수 있다.
본 실시예의 실제 결정성 반도체막을 TEM을 사용하여 상세히 관찰하면, 결정입계 대부분(90% 이상, 전형적으로는 95% 이상)이 Σ3의 대응 입계, 즉, {211} 쌍정 입계인 것으로 추측될 수 있다.
이러한 결정 구조(정확하게는, 결정입계의 구조)는 2개의 상이한 결정립이 결정입계에서 매우 정합성 좋게 접합하여 있는 것을 나타낸다. 즉, 결정입계에서 결정 격자가 연속성을 가지고, 결정 결함 등에 기인한 트랩이 형성되기 어려은 결정 구조가 된다. 따라서, 이러한 결정 구조를 갖는 반도체 박막은 결정입계가 실질적으로 존재하지 않는 것으로 간주할 수 있다.
또한, 결정입계 내의 결함이 800∼1150℃의 고온에서의 가열처리 공정으로 거의 완전히 소멸하는 것이 TEM에 의해 확인되었다. 이 가열처리 공정 전후에서 적층 결함과 같은 결함의 수가 크게 감소하는 것이 명백하다.
결함 수의 차이는 전자 스핀 공명(ESR) 분석에 의해 스핀 밀도차로 나타난다. 현재, 본 실시예에서의 결정성 규소막은 적어도 5×1017 spins/㎤ 이하(바람직하게는 3×1017 spins/㎤ 이하)의 스핀 밀도를 갖는 것으로 나타났다. 그러나, 이 측정값은 현존하는 측정장치의 검출 한계에 가까운 것이므로, 실제의 스핀 밀도는 더 낮을 것으로 예상된다.
이상으로부터, 실시예 1에 따라 형성된 결정성 규소막은, 결정입계 내의 결함이 매우 적고 결정입계가 실질적으로 존재하지 않는 것으로 간주될 수 있기 때문에, 단결정 규소막 또는 실질적으로 단결정의 규소막으로 고려될 수 있다.
[실시예 5]
화소부의 각 화소에 형성되는 보유 용량은 화소 전극에 접속되어 있지 않은 전극(본 발명의 경우는 차폐막)을 고정 전위로 함으로써 형성될 수 있다. 이 경우, 차폐막을 부유 상태(전기적으로 고립된 상태) 또는 공통 전위(데이터로서 보내지는 화상 신호의 중간 전위)로 설정하는 것이 바람직하다.
본 실시예에서는 차폐막을 고정 전위로 하는 경우의 접속 방법에 관하여 도 9(A) 및 도 9(B)를 사용하여 설명한다. 기본 구조는 도 1에서 설명된 화소부와 동일하므로, 동일 부분에 동일 부호를 사용하여 설명한다.
도 9(A)에서, 부호 304는 실시예 1과 마찬가지로 하여 제작된 화소 TFT(n채널형 TFT)를 나타내고, 부호 134는 보유 용량의 한쪽 전극으로서 기능하는 차폐막을 나타낸다. 화소부의 외측으로 연장하는 차폐막(901)은 제2 층간절연막(15)과 패시베이션막(14)에 형성된 콘택트 홀(902)을 통해, 공통 전위를 제공하는 전류공급선(903)에 접속되어 있다. 따라서, 이 경우에는 차폐막(901)을 형성하기 전에, 제2 층간절연막(15)과 패시베이션막(14)을 에칭하여 콘택트 홀을 형성하는 공정이 필요하다. 이 전류 공급선(903)은 소스 배선 또는 드레인 배선과 동시에 형성될 수 있다.
이렇게 하여 화소부의 외측에서 차폐막(901)과 공통 전위를 제공하는 전류 공급선(903)을 전기적으로 접속함으로써, 차폐막(134)을 공통 전위로 유지할 수 있다.
그 다음, 도 9(B)에서, 부호 304는 실시예 1과 마찬가지로 하여 제작된 화소 TFT를 나타내고, 부호 134는 보유 용량의 한쪽 전극으로서 기능하는 차폐막을 나타낸다. 화소부의 외측으로 연장하는 차폐막(904)은 부호 905로 나타낸 영역에서 산화물(907)을 사이에 두고 도전막(906)과 겹쳐 있다. 이 도전막(906)은 화소 전극(136)과 동시에 형성되고, 산화물(907)은 산화물(135)과 동시에 형성된다.
그 다음, 이 도전막(906)은 제2 층간절연막(15)과 패시베이션막(14)에 형성된 콘택트 홀(908)을 통해, 공통 전위를 제공하는 전류 공급선(909)에 접속된다. 이때, 영역(905)에서는 차폐막(904), 산화물(907), 및 도전막(906)으로 용량이 형성된다. 이 용량의 커패시티가 충분히 큰 경우(1 주사선에서의 모든 화소에 접속된 모든 보유 용량의 합계 커패시티의 10배 정도인 경우), 영역(905)에 형성된 정적 결합(static couple)에 의해 차폐막(904, 134)의 전위 변동이 감소될 수 있다.
또한, 도 9(B)의 구조가 사용되는 경우, 액티브 매트릭스형 액정 표시장치의 구동방법으로서 소스선 반전 구동을 이용하는 것이 바람직하다. 소스선 반전 구동이 사용되면, 화소 전극에 인가되는 전압의 극성이 1 프레임 마다 반전하므로, 차폐막에 축적되는 전하의 시간적으로 평균화한 양이 거의 제로가 된다. 즉, 매우 작은 전위 변동 상태가 유지될 수 있어, 안정한 보유 용량이 형성될 수 있다.
이렇게 하여 도 9(B)의 구조를 이용함으로써, 공정의 수를 증가시키지 않고 차폐막을 공통 전위로 유지할 수 있게 된다.
실시예 1의 제작공정의 일부만을 변경하여 본 실시예의 구성을 실현할 수 있고, 다른 공정들은 실시예 1과 동일할 수 있다. 따라서, 실시예 2에 나타낸 액티브 매트릭스형 액정 표시장치에 본 실시예를 적용하는 것이 가능하다. 또한, 본 실시예의 구성은 실시예 3 또는 실시예 4에 나타낸 구성과 자유롭게 조합될 수 있다.
[실시예 6]
본 실시예에서는 도 1과 상이한 구조를 갖는 액티브 매트릭스 기판을 제작하는 경우를 설명한다. 도 10(A) 및 도 10(B)를 사용하여 설명한다. 본 실시예는 도 1에 도시된 구조의 일부를 변경한 예이므로, 도 1에서와 동일한 부분에 대해서는 동일한 부호를 사용한다. 또한, 변경되지 않은 부분은 도 1의 것에 대응하므로, 그의 설명은 생략한다.
먼저, 도 10(A)에 도시된 액티브 매트릭스 기판은 제3 게이트 절연막으로 산화물(31)을 사용한다. 이 산화물(31)은 부유 게이트 전극(107)을 산화하여 얻어진 산화막이고, 본 실시예에서는 산화 탄탈막이다. 산화 방법으로서는, 열 산화법, 양극산화법 또는 플라즈마 산화법이 사용될 수 있으나, 막질을 좋게 하기 위해서는 열 산화법을 사용하는 것이 바람직하다. 또한, 형성되는 막 두께는 실시예 1과 동일하게 3∼20 nm(바람직하게는 5∼10 nm)로 할 수 있다.
또한, 구동회로부와 화소부에 형성되는 각각의 TFT의 게이트 전극(116, 123, 131a, 131b)의 표면에도 동시에 산화물(32, 33, 34a, 34b)이 형성된다. 그러나, 구동회로부 또는 화소부를 마스크하고 산화 공정을 행함으로써 메모리 트랜지스터의 부유 게이트 전극에만 산화물을 형성할 수도 있다. 물론, 양극산화법을 사용하는 경우에는, 부유 게이트 전극에만 전류를 선택적으로 흐르게 함으로써 산화물을 선택적으로 형성할 수도 있다.
또한, 이 산화 공정을 도 4(B)의 공정과 도 4(C)의 공정 사이에서 행하는 것이 바람직하다. 그 이유는, 게이트 전극(131a, 131b)의 표면을 산화물(34a, 34b)로 덮은 상태로 도 4(C)의 공정을 행함으로써, 도 11에 도시된 바와 같은 오프셋 영역(35a∼35d)을 형성할 수 있기 때문이다. 도 11은 도 10(A)에 도시된 화소 TFT의 일부(드레인 영역 부근)의 확대 단면도이다.
이 경우, 오프셋 영역(35a, 35b)은 n형 불순물 영역(c)로부터 형성된 LDD 영역(128a∼128d)과 채널 형성 영역(129a, 129) 사이에 존재한다. 이 오프셋 영역(35a, 35b)의 길이는 산화물(34a, 34b)의 막 두께와 거의 같다(엄밀하게 말하면, 이 막 두께는 게이트 전극의 측벽에 형성된 부분의 막 두께이다).
그러나, 오프셋 영역(35a, 35b)의 길이는 인 도핑 시의 돌아들어감으로 인해 산화물(34a, 34b)의 막 두께보다 짧게 됨은 물론이다.
본 발명에서는, 오프셋 영역(35a, 35b)의 길이가 0이거나 또는 1∼200 nm(바람직하게는 20∼100 nm, 보다 바람직하게는 30∼70 nm)이다. 이 길이는 산화물(34a, 34b)의 막 두께에 의해 제어될 수 있다.
도 10(A)에 도시된 구조를 갖는 화소 TFT를 매우 낮은 오프 전류값으로 하는 것이 가능하다. 즉, 소스와 드레인 사이의 전압이 14 V이고, 게이트 전압이 -17.5 V이고, TFT가 완전히 오프 동작 상태에 있을 때, 5 pA 이하(바람직하게는 1 pA 이하)의 오프 전류값이 달성될 수 있다.
또한, 도 10(B)의 구조는 도 10(A)의 구조와 유사하나, 제어 게이트 전극(36)이 소스 배선(109) 및 드레인 배선(110)과 동시에 형성되는 것에 특징이 있다. 이러한 구조는 소스 배선을 드레인 배선에 접속하기 위한(또는 드레인 배선을 드레인 영역에 접속하기 위한) 콘택트 홀을 형성할 때 부유 게이트 전극(107)의 상방에도 개구부를 형성함으로써 실현될 수 있다.
이 개구부의 형성에 대해서는, 제1 층간절연막(12) 및 제3 게이트 절연막(31)과의 에칭 선택비가 높을수록 좋다.
또한, 화소 TFT에서는, 도 10(A)와 마찬가지로, n채널형 불순물 영역(c)로부터 형성된 LDD 영역(128a∼128d)과 채널 형성 영역(129a, 129b) 사이에 오프셋 영역(35a, 35b)이 존재한다. 이 오프셋 영역의 효과에 대해서는 도 10(A)에서 이미 설명하였으므로, 여기서는 생략한다.
실시예 1의 제3 게이트 절연막(240)의 성막 공정을 열산화 공정, 양극산화 공정, 또는 플라즈마 산화 공정로 대체하는 것만으로 본 실시예의 구성을 실현할 수 있다. 본 실시예의 구성은 실시예 2∼5 중 어느 구성과도 자유롭게 조합될 수 있다.
[실시예 7]
본 실시예에서는 도 1과 상이한 구조를 갖는 액티브 매트릭스 기판을 제작하는 경우를 설명한다. 설명에 도 12를 사용한다. 본 실시예는 도 1에 도시된 구조의 일부를 변경한 예이므로, 도 1에서와 동일한 부분에는 동일한 부호를 사용한다. 또한, 변경되지 않은 부분은 도 1의 것에 대응하는 것이므로, 그의 설명은 생략한다.
도 12에 도시된 액티브 매트릭스 기판에서는 제1 게이트 절연막으로서 감압 열 CVD법으로 형성된 절연막(1201)이 사용된다. 본 실시예에서는, 성막 가스로서 SiH4 가스(흐름비 0.3×10-6 ㎥/s) 및 N2O 가스(흐름비 1.5×10-5 ㎥/s)를 사용하고, 성막은 800℃의 온도 및 40 Pa의 압력에서 행해질 수 있다. 또한, 막 두께는 실시예 1과 동일하게 3∼20 nm(바람직하게는 5∼ 10 nm)로 할 수 있다. 물론, 제1 게이트 절연막(1201)의 성막 후에 실시예 1에서와 동일한 열산화 공정을 행할 수 있다.
본 실시예를 실시하는 경우, 화소부에서의 제2 게이트 절연막(13) 및 제1 게이트 절연막(1201)의 적층막(상기 열산화 공정이 행해지면 열산화막도 포함)이 게이트 절연막으로서 기능한다.
실시예 1에 제1 게이트 절연막(1201)의 성막 공정을 추가하는 것을 제외하고는, 변경되어야 하는 특정 공정은 없으므로, 본 실시예가 실시예 1을 참조하여 용이하게 실시될 수 있다. 또한, 본 실시예의 구성은 실시예 2∼6 중 어느 구성과도 자유롭게 조합하여 실시될 수 있다.
[실시예 8]
기판으로서 유리 또는 플라스틱이 사용되는 경우에도 본 발명을 실시할 수 있다. 물론, 이 경우, TFT는 유리 또는 플라스틱으로 된 기판의 내열성을 고려하여 형성되어야 한다.
활성층이 되는 반도체막은, 레이저 결정화 기술을 사용하여 또는 레이저 결정화 기술과 고상 성장 기술(열 결정화 기술)을 병용하여 비정질 규소막의 결정화를 행함으로써 형성되는 것이 바람직하다. 레이저 결정화 기술이 사용되는 경우에는, 결정성 반도체막이 플라스틱 기판 또는 플라스틱 막 상에 편평하게 형성될 수 있다.
또한, 제1 게이트 절연막, 제2 게이트 절연막, 및 제3 게이트 절연막은 플라즈마 CVD법 또는 스퍼터링법으로 형성된다. 특히, 활성층에 가해지는 손상을 억제하는 것과 함께 질이 좋은 절연막을 형성할 수 있기 때문에, ECR(electron cyclotron resonance) 플라즈마 CVD법 또는 원격 플라즈마 CVD법을 사용하는 것이 바람직하다.
실시예 1에서의 제1 게이트 절연막, 제2 절연막, 및 제3 절연막의 형성 공정에 대한 변경을 제외하고는, 변경되어야 하는 특정 공정이 없기 때문에, 본 실시예를 실시예 1을 참조하여 실시하는 것이 가능하다. 또한, 본 실시예의 구성은 실시예 2∼6 중 어느 구성과도 자유롭게 조합하여 실시될 수 있다.
[실시예 9]
본 실시예에서는, 본 발명에서 메모리부를 형성할 수 있는 불휘발성 메모리의 회로 구성에 대하여 설명한다. 구체적으로는, 도 7에 도시된 액정 표시장치(액정 모듈)에서 메모리부(706)로서 NOR형 플래시 메모리를 사용하는 경우에 대하여 도 13(A) 및 도 13(B)를 사용하여 설명한다. 도 13(A) 및 도 13(B)에는 병렬로 접속된 4개의 메모리 트랜지스터 중 2개만을 도시하였으나, 이 구성에 한정할 필요는 없다.
도 13(A)에서, 부호 B1로 나타낸 비트 배선(41)에는 4개의 메모리 트랜지스터(42∼45)가 접속되어 있다. 부호 B2도 마찬가지이다. 또한, 각각의 메모리 트랜지스터(42∼45)는 제어 게이트 전극으로서 부호 W1∼W4로 나타낸 워드 배선(47∼50)에 의해 제어된다.
본 명세서에서는, 워드 배선 중 TFT의 활성층과 겹치는 영역을 특히 제어 게이트 전극이라 칭한다. 또한, 도면에는 도시되지 않았지만, 실제로는 부유 게이트 전극이 제어 게이트 전극 아래에 존재한다.
도 13(A)의 회로도로 나타낸 NOR형 플래시 메모리를 실제의 소자 패턴으로 나타내면, 도 13(B)에 도시된 바와 같이 된다. 사용되는 각 부호는 도 13(A)의 것에 대응한다.
본 실시예의 구성은 실시예 1∼8 중 어느 구성과도 자유롭게 조합하여 실시될 수 있다.
[실시예 10]
본 실시예에서는, 본 발명에서 메모리부를 형성할 수 있는 불휘발성 메모리 회로 구성을 설명한다. 구체적으로는, 도 7에 도시된 액정 표시장치(액정 모듈)에서 메모리부(706)로서 NAND형 플래시 메모리를 사용하는 경우에 대하여 도 14(A) 및 도 14(B)를 사용하여 설명한다. 도 14(A) 및 도 14(B)에는 병렬로 접속결된 8개의 메모리 트랜지스터 중 2개만을 나타내지만, 이 구성에 한정할 필요는 없다.
도 14(A)에서, 부호 B1로 나타낸 비트 배선(55)에는 2개의 선택 트랜지스터(51, 52)와 8개의 메모리 트랜지스터(56∼63)가 접속되어 있다. 부호 B2도 마찬가지이다. 또한, 선택 트랜지스터(51, 52)는 각각 부호 S1, S2로 나타낸 선택 게이트 배선(53, 54)에 의해 제어되고, 각각의 메모리 트랜지스터(56∼63)는 제어 게이트 전극으로서 부호 W1∼W8로 나타낸 워드 배선(64∼71)에 의해 제어된다.
본 명세서에서는, 워드 배선 중 TFT의 활성층과 겹치는 영역을 특히 제어 게이트 전극이라 칭한다. 또한, 도면에는 도시되지 않았지만, 실제로는 부유 게이트 전극이 제어 게이트 전극 아래에 존재한다.
도 14(A)의 회로도로 나타낸 NAND형 플래시 메모리를 실제의 소자 패턴으로 나타내면, 도 14(B)에 도시된 바와 같이 된다. 사용되는 각 부호는 도 14(A)의 것에 대응한다.
본 실시예의 구성은 실시예 1∼8 중 어느 구성과도 자유롭게 조합하여 실시될 수 있다. 또한, 메모리부는 실시예 9에 나타낸 NOR형 플래시 메모리와 조합하여 형성될 수 있다.
[실시예 11]
본 실시예에서는, 본 발명의 전기광학장치에 메모리부, 구동회로부, 또는 화소부 이외의 다른 신호 처리 회로로서 γ(감마) 보정 회로를 추가한 경우를 설명한다.
γ 보정 회로는 γ보정을 행하기 위한 회로이다. γ보정이란, 화상 신호에 적절한 전압을 부가하여, 화소 전극에 인가되는 전압과 그 위에 형성된 액정 또는 EL 층의 투과 광 강도 사이에 선형 관계를 만들기 위한 보정이다.
도 15는 본 실시예에 따른 액정 표시장치(또는 EL 표시장치)에 사용되는 액티브 매트릭스 기판의 블록도이다. 화소부(75)의 주변에 소스선 구동회로(76) 및 게이트선 구동회로(77)가 형성되고, 추가로, γ보정 회로(78) 및 불휘발성 메모리(본 실시예에서는 플래시 메모리)(79)가 형성되어 있다. 또한, 화상 신호, 클록 신호, 및 동기 신호와 같은 신호가 FPC(flexible printed circuit)(80)를 통해 보내진다.
불휘발성 메모리(79)에는, 퍼스널 컴퓨터 또는 텔레비젼 수신 안테나로부터 보내져 온 화상 신호에 γ보정을 가하기 위한 보정 데이터가 격납(기억)되어 있고, 그 보정 데이타를 참조하여 γ보정 회로(78)가 화상 신호에 대하여 γ보정을 행한다.
γ보정을 위한 데이터는 액정 표시장치를 출하하기 전에 한번 기억될 수 있으나, 보정 데이터를 정기적으로 재기입할 수도 있다. 또한, 동일한 방법으로 제작된 액정 표시장치라도, 액정의 광학 응답 특성(투과 광 강도와 인가 전압 사이의 관계와 같은)이 미묘하게 상이한 경우가 있다. 이 경우도, 본 실시예에서는 액정 표시장치 마다 상이한 γ보정 데이터를 기억시키는 것이 가능하므로, 항상 동일한 화질을 얻는 것이 가능하다.
불휘발성 메모리(79)내에 γ보정을 위한 보정 데이터를 기억시킬 때, 본 출원인의 일본 특허출원 평10-156696호에 기재된 방법을 사용하는 것이 바람직하다. 또한, γ보정에 관련된 설명도 상기 출원의 명세서에 포함되어 있다.
또한, 불휘발성 메모리에 기억된 보정 데이터는 디지털 신호이므로, 필요에 따라 D/A 컨버터 또는 A/D 컨버터를 동일 기판 상에 형성하는 것이 바람직하다.
본 실시예의 구성은 실시예 1∼10 중 어느 구성과도 자유롭게 조합하여 실시될 수 있다.
[실시예 12]
본 실시예에서는, 메모리부, 구동회로부, 또는 화소부 이외의 다른 신호 처리 회로로서 메모리 콘트롤러 회로를 본 발명의 전기광학장치에 부가한 경우를 설명한다. 이 메모리 콘트롤러 회로는 불휘발성 메모리에의 화상 데이터의 기입 및 판독 동작을 제어하기 위한 제어 회로이다.
도 16은 본 실시예에 따른 액정 표시장치(또는 EL 표시장치)에 사용되는 액티브 매트릭스 기판의 블록도이다. 화소부(81)의 주변에 소스선 구동회로(82) 및 게이트선 구동회로(83)가 형성되고, 추가로, 메모리 콘트롤러 회로(84) 및 불휘발성 메모리(본 실시예에서는 플래시 메모리)(85)가 형성되어 있다. 또한, 화상 신호, 클록 신호, 및 동기 신호와 같은 신호가 FPC(flexible printed circuit)(86)를 통해 보내진다.
불휘발성 메모리(85)에는 퍼스널 컴퓨터 또는 텔레비젼 수신 안테나로부터 보내져 온 화상 신호가 1 프레임마다 격납(기억)되어 있고, 이 화상 신호는 표시를 위해 화소부에 입력된다. 불휘발성 메모리(85)에는, 화소부(81)에서 표시되는 화상 1프레임분의 화상 정보가 기억된다. 예를 들어, 6비트 디지털 신호가 화상 신호로서 보내져 오는 경우, 화소 수 × 6비트에 상당하는 메모리 용량을 필요로 한다.
불휘발성 메모리에 기억된 화상 데이터는 디지털 신호이므로, 필요에 따라 D/A 컨버터 또는 A/D 컨버터를 동일 기판상에 형성하는 것이 바람직하다.
이와 같이 본 실시예의 구성을 사용함으로써, 화소부(81)에 표시되는 화상을 불휘발성 메모리(85)에 항상 기억시키고, 화상의 일시 정지와 같은 동작을 용이하게 행할 수 있다. 즉, 메모리 콘트롤러 회로(84)가 불휘발성 메모리(85)에 기억된 화상 신호를 항상 화소부(81)에 보냄으로써, 비디오 덱(deck)과 같은 장치에 그 신호를 기록하지 않고도 텔레비젼 방송을 자유롭게 일시 정지시키는 것이 가능하게 된다.
또한, 본 실시예에서는 1 프레임분을 저장하는 예를 나타내지만, 불휘발성 메모리(85)내의 메모리 용량이 수 백 프레임 또는 수 천 프레임분의 화상 정보를 기억할 수 있는 정도까지 증가될 수 있으면, 수 초 또는 수 분전의 화상을 재생하는 것이 가능하게 된다.
본 실시예의 구성은 실시예 1∼10 중 어느 구성과도 자유롭게 조합하여 실시될 수 있다.
[실시예 13]
실시예 1에 나타낸 제작공정의 예에서는, n채널형 TFT의 게이트 전극을 형성하기 전에, 미리 n형 불순물 영역(b)를 형성하는 것이 전제로 되어 있다. 이 제작공정은 p형 불순물 영역(a)와 n형 불순물 영역(c)가 자기정합적으로 형성되는 것을 특징으로 한다.
그러나, 본 발명의 효과를 얻기 위해서는, 최종적인 구조가 도 5(C)에 도시된 구조와 같아야 하고, 이 구조까지의 공정에 한정되는 것은 없다. 따라서, 불순물 영역의 형성 순서는 실시자에 의해 적절히 변경될 수 있다. 또한, 경우에 따라서는, 레지스트 마스크를 사용하여 p형 불순물 영역(a)와 n형 불순물 영역(c)를 형성하는 것도 가능하다. 즉, 도 5(C)에 도시된 바와 같이, 최종 TFT가 각 회로에 따라 상이한 구조를 가지는 한, 어떠한 조합의 공정 순서도 이용될 수 있다.
[실시예 14]
종래의 MOSFET 상에 층간절연막을 형성하고 그 위에 TFT를 형성하는데 본 발명을 사용하는 것도 가능하다. 즉, 3차원 구조의 반도체장치를 실현하는 것이 가능하다.
또한, 기판으로서 SIMOX, Smart-Cut(SOITEC사의 등록상표), 또는 ELTRAN(Canon사의 등록상표)와 같은 SOI 기판을 사용하는 것이 가능하다. 또한, 활성층으로서 단결정 반도체 박막을 사용하는 것도 가능하다.
본 실시예의 구성은 실시예 1∼13 중 어느 구성과도 자유롭게 조합될 수 있다.
[실시예 15]
본 발명에 따라 제작된 액정 표시장치에 각종 액정 재료를 사용하는 것이 가능하다. 그러한 액정 재료로서는, TN 액정, PDLC(폴리머 분산형 액정), FLC(강유전성 액정), AFLC(반강유전성 액정), 및 FLC와 AFLC의 혼합물(반강유전성 혼합 액정)을 들 수 있다.
예를 들어, Furue, H, et al., "Characteristics and Driving Scheme of Polymer-stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-scale Capability," SID, 1998; Yoshida, T., et al., "A Full-color Thresholdless Antiferroelectirc LCD Exhibiting Wide Viewing Angle with Fast Response Time.' SID Digest, 841, 1997; Inui, S., et al., "Thresholdless antiferroelectricity in liquid crystals and its application to displays,' J. Mater. Chem., 6(4), pp. 671-3, 1996; and 미극특허 제5,594,569호에 개시된 액정 재료를 사용할 수 있다.
특히, 전계에 대하여 투과율이 연속적으로 변화하는 전기광학 응답 특성을 나타내는 스레시홀드리스(thresholdless) 반강유전성 액정(TL-AFLC로 약칭됨) 중에는, V자형 (또는 U자형) 전기광학 응답 특성을 나타내는 TL-AFLC가 있고, ±2.5 V 정도(셀 두께: 대략 1∼2 ㎛)의 구동 전압을 가지는 것도 있다. 따라서, 화소 회로에 사용되는 전원 전압이 5∼8 V 범위인 경우가 있고, 동일한 전원 전압으로 제어 회로 및 화소 회로를 동작시킬 수 있는 것이 시사되고 있다. 즉, 액정 표시장치 전체의 저소비전력화가 도모될 수 있다.
또한, 강유전성 액정과 반강유전성 액정은 TN 액정에 비해 응답 속도가 빠르다는 이점을 가진다. 본 발명에서 사용되는 TFT는 매우 빠른 동작 속도를 실현할 수 있으므로, 강유전성 액정과 반강유전성 액정의 빠른 응답 속도를 충분히 이용하여 빠른 화상 응답 속도를 갖는 액정 표시장치를 실현하는 것이 가능하다.
또한, 일반적으로, 스레시홀드리스 반강유전성 혼합 액정의 자발 분극이 크고, 액정 자체의 유전율이 높다. 그리하여, 액정 표시장치에 스레시홀드리스 반강유전성 혼합 액정이 사용되는 경우에는, 비교적 큰 보유 용량이 화소에 필요하다. 따라서, 자발 분극이 작은 스레시홀드리스 반강유전성 혼합 액정을 사용하는 것이 바람직하다. 이런 이유로, 실시예 1의 도 1에 나타낸 보유 용량은 작은 면적으로 큰 커패시티를 축적할 수 있어 바람직하다.
물론, 퍼스널 컴퓨터와 같은 전자 기기의 디스플레이로서 본 실시예의 액정 표시장치를 사용하는 것이 효과적이다.
또한, 본 실시예의 구성은 실시예 1∼14 중 어느 구성과도 자유롭게 조합될 수 있다.
[실시예 16]
본 발명을 액티브 매트릭스형 EL(electroluminescence) 디스플레이(EL 표시장치라고도 칭함)에 적용하는 것도 가능하다. 이 예를 도 17에 나타낸다.
도 17은 본 실시예의 액티브 매트릭스형 EL 표시장치의 회로도이다. 부호 91은 표시 영역을 나타내고, 그 표시 영역의 주변에는 x방향(소스측) 구동회로(92) 및 y방향(게이트측) 구동회로(93)가 형성되어 있다. 또한, 표시 영역(91)의 각 화소는 스위칭용 TFT(94), 용량(95), 및 전류제어용 TFT(96), 및 EL 소자(97)를 가지고 있고, 스위칭용 TFT(94)에 x방향 신호선(소스 신호선)(98a)(또는 98b)과 y방향 신호선(게이트 신호선(99a)(또는 99b 또는 99c)이 접속되어 있다. 또한, 전류제어용 TFT(96)에는 전원선(100a, 100b)이 접속된다.
실시예 1, 4 및 6∼13의 어느 구성이라도 본 실시예의 액티브 매트릭스형 EL 표시장치에 사용될 수 있다.
[실시예 17]
도 18(A) 및 도 18(B)에는, 본 발명을 사용한 액티브 매트릭스형 EL(전계발광) 표시장치의 제작 예가 설명되어 있다. 도 18(A)는 본 실시예의 EL 표시장치의 상면도이고, 도 18(B)는 단면도이다.
도 18(A)에서, 부호 4001은 기판, 4002는 화소부, 4003은 소스측 구동회로, 4004는 게이트측 구동회로를 나타낸다. 이들 구동회로는 배선(4005)을 통해 FPC(flexible printed circuit)(4006)에 이르러 외부 장치에 접속된다.
화소부(4002), 소스측 구동회로(4003), 및 게이트측 구동회로(4004)를 둘러싸도록 제1 시일재(4101), 커버재(4102), 충전재(4103), 및 제2 시일재(4104)가 형성되어 있다.
또한, 도 18(B)는 도 18(A)의 A-A'선에 따른 단면에 해당하고, 기판(4001)상에는, 소스측 구동회로(4003)에 포함된 드라이버 TFT(도면에는 n채널형 TFT 및 p채널형 TFT가 도시되어 있다)(4201)와, 화소부(4002)에 포함된 전류제어용 TFT(EL 소자에의 전류를 제어하기 위한 TFT)(4202)가 형성되어 있다.
본 실시예에서, 드라이버 TFT(4201)에는 도 1의 n채널형 TFT(302) 및 p채널형 TFT(303)과 동일한 구조를 갖는 TFT가 사용되고, 전류제어용 TFT(4202)에는 도 1의 p채널형 TFT(303)과 동일한 구조를 갖는 TFT가 사용된다. 또한, 동일 기판상에 메모리부가 형성되어 있고, 도 1의 메모리 트랜지스터(301)와 동일한 구조를 갖는 TFT가 사용된다. 추가로, 화소부(4002)에는 전류제어용 TFT(4202)의 게이트에 접속된 보유 용량(도면에는 도시되지 않음)도 형성되어 있다.
드라이버 TFT(4201)과 화소 TFT(4202)상에 수지 재료로 층간절연막(평탄화 막)(4301)이 형성되고, 이 층간절연막(4301)상에 화소 TFT(4202)의 드레인에 전기적으로 접속된 화소 전극(양극)(4302)이 형성된다. 화소 전극(4302)으로서는, 큰 일 함수를 가지는 투명 도전막이 사용된다. 이 투명 도전막으로서는, 산화 인듐-산화 주석 화합물, 또는 산화 인듐-산화 아연 화합물이 사용될 수 있다.
그 다음, 화소 전극(4302)상에 절연막(4303)이 형성되고, 화소 전극(4302) 위에서 절연막(4303)에 개구부가 형성된다. 이 개구부에서 화소 전극(4302)상에 EL(전계발광) 층(4304)이 형성된다. EL 층(4304)은 공지의 유기 EL 재료 또는 공지의 무기 EL 재료로 형성될 수 있다. 또한, 공지의 유기 EL 재료로는 저분자량형(모노머형) 재료와 고분자량형(폴리머형) 재료가 있고, 어느 것이라도 사용될 수 있다.
EL 층(4304)의 형성 방법으로서는 공지의 증착 기술 또는 도포 기술이 사용될 수 있다. 또한, EL층 구조는 단층 구조일 수도 있고, 또는 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 또는 전자 주입층이 자유롭게 조합된 적층 구조일 수도 있다: .
그 다음, EL층(4304)상에, 차광성을 갖는 도전막(대표적으로는, 알루미늄, 구리 또는 은을 주성분으로 하는 도전막, 또는 이들중 하나와 다른 도전막의 적층막)으로 음극(4305)이 형성된다. 또한, 음극(4305)과 EL 층(4304)의 경계에 존재하는 수분과 산소를 가능한 한 많이 제거하는 것이 바람직하다. 따라서, 음극(4305)과 EL 층(4304)을 진공에서 연속적으로 성막하거나, 또는 질소 또는 희가스 분위기에서 EL 층(4304)을 형성한 다음, 산소 또는 수분에의 노출없이 음극(4305)을 형성하는 것이 필요하다. 본 실시예에서는, 상기한 성막이 멀티체임버형(클러스터 툴형) 성막 장치를 사용함으로써 가능하다.
그 다음, 음극(4305)이 부호 4306으로 나타낸 영역에서 배선(4005)에 전기적으로 접속된다. 이 배선(4005)은 음극(4305)에 소정의 전압을 인가하기 위한 배선이고, 배향된 도전막(4307)을 통해 FPC(4006)에 전기적으로 접속된다.
그리하여, 화소 전극(양극)(4302), EL 층(4304) 및 음극(4305)으로 EL 소자가 형성된다. EL 소자는 제1 시일재(4101)와 그 제1 시일재(4101)에 의해 기판(4001)에 결합된 커버재(4102)로 둘러싸이고, 충전재(4103)로 봉입된다.
커버재(4102)로서는, 유리 재료, 금속 재료(대표적으로는 스테인리스 강), 세라믹 재료, 및 플라스틱 재료(플라스틱막을 포함)가 사용될 수 있다. 그 플라스틱 재료로서는 FRP(섬유유리 보강 플라스틱) 판, PVF(폴리비닐 플루오라이드) 막, Mylar 막, 폴리에스터 막, 또는 아크릴 수지 막이 사용될 수 있다. 또한, PVF 막 또는 Mylar 막 사이에 알루미늄 호일(foil)이 끼어진 구조를 갖는 시트(sheet)도 사용될 수 있다.
그러나, EL 소자로부터의 발광 방향이 커버재 측을 향하는 경우, 커버재는 투명해야 한다. 이 경우, 유리판, 플라스틱판, 폴리에스터막, 또는 아크릴막과 같은 투명 물질이 사용된다.
또한, 충전재(4103)로서는 자외선 경화형 수지 또는 열 경화형 수지가 사용될 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄), 및 EVA(에틸렌 비닐 아세테이트)가 사용될 수 있다. 충전재(4103) 내측에 흡습 물질(바람직하게는 산화 바륨)이 형성되면, EL 소자의 열화가 억제될 수 있다.
또한, 충전재(4103) 내에 스페이서가 포함될 수도 있다. 스페이서가 산화 바륨으로 형성되면, 스페이서 자체에 흡습성을 부여하는 것이 가능하다. 또한, 스페이서를 형성할 때, 스페이서로부터의 압력을 경감시키는 버퍼 층으로서 수지막을 음극(4305)상에 형성하는 것이 효과적이다.
배선(4005)은 배향 도전막(4307)을 통해 FPC(4006)에 전기적으로 접속된다. 배선(4005)은 일단 화소부(4002), 소스측 구동회로(4003), 및 게이트측 구동회로(4004)로 보내진 신호를 FPC(4006)로 전송하고, FPC(4006)에 의해 외부 기기와 전기적으로 접속된다.
또한, 본 실시예에서는, 제1 시일재(4101)의 노출 부분과 FPC(4006)의 일부를 덮도록 제2 시일재(4104)가 형성되고, 이것은 대기로부터 EL 소자를 철저히 차폐하는 구조가 된다. 그리하여, 도 18(B)의 단면 구조를 갖는 EL 표시장치가 얻어진다. 본 실시예의 EL 표시장치는 실시예 1, 4, 6∼13, 16의 어느 구성의 조합에 의해서도 제작될 수 있다.
화소부의 더 상세한 단면 구조가 도 19에 도시되어 있고, 상면 구조가 도 20(A)에 도시되어 있고, 회로도가 도 20(B)에 도시되어 있다. 도 19, 도 20(A), 도 20(B)에서는 동일 부호가 사용되어 있으므로, 이들 도면이 함께 참조될 수 있다.
도 19에서, 기판(4401)상에 형성된 스위칭용 TFT(4402)는 도 1의 화소부에 형성된 n채널형 TFT(304)를 사용하여 형성된다. 따라서, n채널형 TFT(304)의 설명에 대해서는 스위칭용 TFT(4402)의 구조의 설명을 참조할 수 있다. 또한, 부호 4403으로 나타낸 배선은 스위칭용 TFT(4402)의 게이트 전극(4404a, 4404b)을 전기적으로 접속하기 위한 게이트 배선이다.
본 실시예에서는 2개의 채널 형성 영역이 형성된 이중 게이트 구조를 사용하지만, 1개의 채널 형성 영역이 형성된 단일 게이트 구조 또는 3개의 채널 형성 영역이 형성된 삼중 게이트 구조도 사용될 수 있다.
또한, 스위칭용 TFT(4402)의 드레인 배선(4405)이 전류제어용 TFT(4407)의 게이트 전극(4407)에 전기적으로 접속되어 있다. 전류제어용 TFT(4406)는 도 1의 p채널형 TFT(303)를 사용하여 형성된다. 따라서, p채널형 TFT(303)의 설명에 대해서는 전류제어용 TFT(4406)의 구조의 설명을 참조할 수 있다. 본 실시예에서는 단일 게이트 구조가 사용되지만, 이중 게이트 구조 또는 삼중 게이트 구조도 사용될 수 있다.
스위칭용 TFT(4402) 및 전류제어용 TFT(4406)상에 제1 패시베이션막(4408)이 형성되고, 이 제1 패시베이션막(4408)상에 수지로 평탄화 막(4409)이 형성된다. 평탄화 막(4409)을 사용하여 TFT에서의 단차를 평탄하게 하는 것이 매우 중요하다. 후에 형성되는 EL 층은 매우 얇으므로, 단차의 존재가 불량 발광의 원인이 된다. 따라서, EL 층이 가능한 한 평탄한 표면에 형성될 수 있도록, 화소 전극을 형성하기 전에 평탄화를 행하는 것이 바람직하다.
부호 4410은 투명 도전막으로 된 화소 전극(EL 소자의 양극)을 나타내고, 이 화소 전극은 전류제어용 TFT(4406)의 드레인 배선(4410)에 전기적으로 접속된다. 화소 전극(4410)으로서, 산화 인듐-산화 주석 화합물 또는 산화 인듐-산화 아연 화합물과 같은 재료로 된 도전막이 사용될 수 있다.
그리고, 화소 전극(4410)상에 EL 층(4412)이 형성된다. 도 19에는 1개의 화소만을 나타냈지만, 본 실시예에서는 EL 층이 R(적색), G(녹색), 및 B(청색)의 색에 대응하여 분할되어 있다. 또한, 본 실시예에서는 저분자량 유기 EL 재료가 증착법에 의해 형성된다. 구체적으로는, 이것은, 정공 주입층으로서 형성된 20 nm 두께의 구리 프탈로시아닌(CuPc) 막과, 그 위에 발광층으로서 형성된 70 nm 두께의 트리스-8-퀴놀리노레이트 알루미늄 착체(Alq3) 막의 적층 구조이다. Alq3에 형광 안료를 첨가함으로써, 방출되는 광의 색을 제어할 수 있다.
그러나, 상기 예는 EL 층으로서 사용할 수 있는 유기 EL 재료의 일례이고, 이것에 한정될 필요는 없다. 또한, EL 층(발광과, 그 발광을 위한 캐리어 이동을 행하기 위한 층)은 발광층, 전하 수송층, 및 전하 주입층을 자유롭게 조합하여 형성될 수도 있다. 예를 들어, 본 실시예에 나타낸 예는 본 실시예에서 EL 층으로서 저분자량 유기 EL 재료를 사용하는 예이지만, 고분자량 유기 EL 재료도 사용될 수도 있다. 또한, 전하 수송층 또는 전하 주입층으로서, 탄화 규소와 같은 무기 재료를 사용하는 것도 가능하다. 이들 유기 EL 재료 및 무기 EL 재료로서 공지의 재료가 사용될 수 있다.
그 다음, EL층(4412)상에 차광성을 갖는 도전막으로 음극(4413)이 형성된다. 본 실시예에서는, 차광 도전막으로서 알루미늄과 리듐의 합금막이 사용된다. 물론, 공지의 MgAg 막(마그네슘과 은의 합금막)도 사용될 수 있다. 음극 재료로서는, 주기율표 1족 또는 2족에 속하는 원소로 된 도전막이나, 또는 1족 또는 2족 원소가 첨가된 도전막이 사용될 수도 있다.
그리하여, 음극(4413)이 형성되는 시점에서 EL 소자(4414)가 완성된다. 여기서 사용된 EL 소자(4414)는 화소 전극(양극)(4410), EL 층(4412), 및 음극(4413)으로 형성된 용량의 특징을 가진다.
다음, 본 실시예에서의 화소의 상면 구조를 도 20(A)를 사용하여 설명한다. 스위칭용 TFT(4402)의 소스가 소스 배선(4415)에 접속되고, 드레인은 드레인 배선(4405)에 접속된다. 또한, 드레인 배선(4405)은 전류제어용 TFT(4406)의 게이트 전극(4407)에 전기적으로 접속된다. 추가로, 전류제어용 TFT(4406)의 소스는 전류 공급선(4416)에 전기적으로 접속되고, 드레인은 드레인 배선(4417)에 전기적으로 접속된다. 드레인 배선(4417)은 점선으로 나타낸 화소 전극(양극)(4418)에 전기적으로 접속된다.
이때, 부호 4419로 나타낸 영역에 보유 용량이 형성된다. 전류 공급선(4416)에 전기적으로 접속된 반도체막(4420)과, 게이트 절연막과 동일한 층의 절연막(도시되지 않음), 및 게이트 전극(4407) 사이에 보유 용량(4419)이 형성된다. 또한, 게이트 전극(4407), 제1 층간절연막과 동일한 층의 절연막(도시되지 않음), 및 전류 공급선(4416)에 의해 형성된 용량을 보유 용량으로 사용하는 것도 가능하다.
본 실시예의 구성은 실시예 1, 4, 6∼13 및 16 중 어느 구성과도 자유롭게 조합하여 실시될 수 있다.
[실시예 18]
본 실시예에서는, 실시예 17과 상이한 화소 구조를 갖는 EL 표시장치를 설명한다. 설명에 도 21을 사용한다. 도 19와 동일한 부호를 갖는 부분의 설명에 실시예 17을 참조할 수 있다.
도 21에서의 전류제어용 TFT(4501)로서, 도 1의 n채널형 TFT(302)와 동일한 구조를 갖는 TFT를 사용한다. 물론, 전류제어용 TFT(4501)의 게이트 전극(4502)은 스위칭용 TFT(4402)의 드레인 배선(4405)에 접속되고, 또한, 전류제어용 TFT(4501)의 드레인 배선(4503)은 화소 전극(4504)에 전기적으로 접속된다.
EL 소자에 인가되는 전압이 10 V 이상이 되면, 핫 캐리어 효과로 인한 열화가 두드러지게 되므로, 전류제어용 TFT(4501)로서 도 1의 n채널형 TFT(302)와 동일한 구조를 갖는 TFT를 사용하는 것이 효과적이다. 또한, EL 소자에 인가되는 전압이 10 V 이하이면, 핫 캐리어 효과로 인한 열화가 그다지 문제로 되지 않기 때문에, n채널형 TFT(302)로부터 LDD 영역(114)이 생략된 구조를 갖는 TFT를 사용할 수도 있다.
본 실시예에서는, 화소 전극(4504)이 EL 소자의 음극으로서 기능하고, 차광성을 갖는 도전막을 사용하여 형성된다. 구체적으로는, 알루미늄과 리듐의 합금막이 사용되지만, 주기율표 1족 또는 2족에 속하는 원소로 된 도전막이나, 또는 1족 또는 2족 원소가 첨가된 도전막도 사용될 수 있다.
그리고, 화소 전극(4504)상에 EL 층(4505)이 형성된다. 도 21에는 1개의 화소만을 나타내지만, 본 실시예에서는 G(녹색)에 대응하는 EL 층이 증착법 또는 도포법(바람직하게는 스핀 코팅법)으로 형성된다. 구체적으로는, 전자 주입층으로서 형성된 20 nm 두께의 리퓸 플로라이드(LiF)막과, 그 위에 발광층으로서 형성된 70 nm 두께의 PPV(polyparaphelene vinyl)막의 적층 구조가 사용된다.
그 다음, EL 층(4505)상에 투명 도전막으로 된 양극(4506)이 형성된다. 본 실시에에서는, 산화인듐-산화주석 화합물, 또는 산화인듐-산화아연 화합물과 같은 화합물로 된 도전막이 사용된다.
그리하여, 양극(4506)이 형성된 시점에 EL 소자(4507)가 완성된다. 여기서 사용된 EL 소자(4507)는 화소 전극(음극)(4504), EL 층(4505), 및 양극(4506)에 의해 형성된 용량을 특징으로 한다.
본 실시예의 전류제어용 TFT(4501)는 게이트 전극(4502)과 LDD 영역(4509a, 4509b) 사이에 게이트 용량이라 불리는 기생 용량이 형성되도록 구성된다. 게이트 용량을 조절함으로써, 도 20(A) 및 도 20(B)에 도시된 보유 용량(4418)과 동일한 기능을 부여하는 것이 가능하다. 특히, EL 표시장치가 디지털 구동 방식으로 동작하는 경우에는, 보유 용량의 커패시턴스는 EL 소자가 아날로그 구동 방식으로 동작할 때보다 작으므로, 보유 용량이 게이트 용량으로 대체될 수 있다.
본 실시예의 구성은 실시예 1, 4, 6∼13, 16의 어느 구성과도 자유롭게 조합하여 실시될 수 있다.
[실시예 19]
본 실시예에서는, 실시예 17 또는 실시예 18에 나타낸 EL 표시장치의 화소 구조의 예를 도 22(A)∼도 22(C)에 나타낸다. 본 실시예에서, 부호 4601은 스위칭용 TFT(4602)의 소스 배선을 나타내고, 부호 4603은 스위칭용 TFT(4602)의 게이트 배선을 나타내고, 부호 4604는 전류제어용 TFT를 나타내고, 4605는 용량을 나타내며, 4606 및 4008은 전류 공급선을 나타내고, 4607은 EL 소자를 나타낸다.
도 22(A)는 전류 공급선(4606)이 2개의 화소 사이에서 공통인 경우의 예이다. 즉, 이것은 2개의 화소가 전류 공급선(4606)을 중심으로 선대칭으로 형성되는 것을 특징으로 한다. 이 경우, 전류 공급선의 수가 감소될 수 있으므로, 화소부가 보다 더 고정세(高精細)하게 될 수 있다.
또한, 도 22(B)는 전류 공급선(4608)이 게이트 배선(4603)에 평행하게 형성된 경우의 예이다. 도 22(B)에서는. 전류 공급선(4608)과 게이트 배선(4603)이 겹치지 않도록 형성된 구조이지만, 그들이 상이한 층에 형성된 배선이면, 절연막을 사이에 두고 겹치도록 형성될 수도 있다. 이 경우, 전류 공급선(4608)과 게이트 배선(4603)의 전유 면적이 공유될 수 있고, 화소부가 보다 더 고정세하게 될 수 있다.
또한, 도 22(C)는 도 22(B)의 구조와 마찬가지로 전류 공급선(4608)과 게이트 배선(4603)이 평행하게 형성된 것과 2개의 화소가 전류 공급선(4608)을 중심으로 선대칭으로 형성된 것을 특징으로 한다. 추가로, 게이트 배선(4603)들 중 하나와 겹치도록 전류 공급선(4608)을 형성하는 것이 효과적이다. 이 경우, 전류 공급선의 수가 감소될 수 있어, 화소부가 보다 더 고정세하게 될 수있다.
[실시예 20]
본 실시예에서는, 실시예 17 또는 실시예 18에 나타낸 EL 표시장치의 화소 구조의 예를 도 23(A) 및 도 23(B)에 나타낸다. 본 실시예에서, 부호 4701은 스위칭용 TFT(4702)의 소스 배선을 나타내고, 부호 4703은 스위칭용 TFT(4702)의 게이트 배선을 나타내고, 부호 4704는 전류제어용 TFT를 나타내고, 부호 4705는 용량(이 용량은 생략될 수도 있다)을 나타내고, 부호 4706은 전류 공급선을 나타내고, 부호 4707은 전원제어용 TFT를 나타내고, 부호 4709는 전원제어용 게이트 배선을 나타내고, 부호 4708은 EL 소자를 나타낸다. 전원제어용 TFT(4707)의 동작에 대해서는 일본 특허출원 평11-341272호를 참조할 수 있다.
또한, 본 실시예에서는 전원제어용 TFT(4707)가 전류제어용 TFT(4704)와 EL 소자(4708) 사이에 형성되지만, 전류제어용 TFT(4704)가 전원제어용 TFT(4707)와 EL 소자(4708) 사이에 형성된 구조가 사용될 수도 있다. 또한, 전원제어용 TFT(4707)를 전류제어용 TFT(4704)와 동일한 구조로 하거나, 또는 동일한 활성층에 직렬로 형성하는 것이 바람직하다.
도 23(A)는 전류 공급선(4706)이 2개의 화소 사이에서 공통인 경우의 예이다. 즉, 이것은 2개의 화소가 전류 공급선(4706)을 중심으로 선대칭으로 형성되는 것을 특징으로 한다. 이 경우, 전류 공급선의 수가 감소될 수 있어, 화소부가 보다 더 고정세하게 될 수 있다.
또한, 도 23(B)는, 전류 공급선(4710)이 게이트 배선(4703)과 평행하게 형성되고 전원제어용 게이트 배선(4711)이 소스 배선(4701)과 평행하게 형성된 경우의 예이다. 도 23(B)에서는, 전류 공급선(4710)과 게이트 배선(4703)이 겹치지지 않게 형성된 구조이나, 그들이 상이한 층에 형성된 배선이면, 절연막을 사이에 두고 겹치도록 형성될 수도 있다. 이 경우, 전류 공급선(4710)과 게이트 배선(4703)의 전유 면적이 공유될 수 있고, 화소부가 보다 더 고정세하게 될 수 있다.
[실시예 21]
본 실시예에서는, 실시예 17 또는 실시예 18에 나타낸 EL 표시장치의 화소 구조의 예를 도 24(A) 및 도 24(B)에 나타낸다. 본 실시예에서, 부호 4801은 스위칭용 TFT(4802)의 게이트 배선을 나타내고, 부호 4803은 스위칭용 TFT(4802)의 게이트 배선을 나타내고, 부호 4804는 전류제어용 TFT를 나타내고, 부호 4805는 용량(이 용량은 생략될 수도 있다)을 나타내고, 부호 4806은 전류 공급선을 나타내고, 부호 4807은 소거용 TFT를 나타내고, 부호 4808은 소거용 게이트 배선을 나타내고, 부호 4809는 EL 소자를 나타낸다. 소거용 TFT(4807)의 동작에 관해서는 일본 특허출원 평11-338786호를 참조할 수 있다.
소거용 TFT(4807)의 드레인이 전류제어용 TFT(4804)의 게이트에 접속되어 있고, 전류제어용 TFT(4804)의 게이트 전압을 강제적으로 변화시키는 것이 가능하게 된다. 소거용 TFT(4807)에는 n채널형 TFT 또는 p채널형 TFT이 사용될 수 있으나, 오프 전류가 작게 될 수 있도록 스위칭(4802)과 동일한 구조를 가지는 것이 바람직하다.
도 24(A)는 전류 공급선(4806)이 2개의 화소 사이에서 공통인 경우의 예이다. 즉, 이것은 2개의 화소가 전류 공급선(4806)을 중심으로 선대칭으로 형성된 것을 특징으로 한다. 이 경우, 전류 공급선의 수가 감소될 수 있어, 화소부가 보다 더 고정세하게 될 수 있다.
또한, 도 24(B)는 전류 공급선(4810)이 게이트 배선(4803)과 평행하게 형성되고 소거용 게이트 배선(4811)이 소스 배선(4801)과 평행하게 형성된 경우의 예이다. 도 24(B)에서는, 전류 공급선(4810)과 게이트 배선(4803)이 q치지 않도록 형성된 구조이지만, 그들이 상이한 층에 형성된 배선이면, 절연막을 사이에 두고 겹치도록 형성될 수도 있다. 이 경우, 전류 공급선(4810)과 게이트 배선(4803)의 전유 면적이 공유될 수 있고, 화소부가 보다 더 고정세하게 될 수 있다.
[실시예 22]
본 발명에 따른 EL 표시장치는 화소가 그에 형성된 어떠한 수의 TFT도 포함할 수 있는 구조를 가질 수 있다. 실시예 20 및 21 각각은 화소에 3개의 TFT가 형성된 예를 나타내지만, 4∼6개의 TFT가 형성될 수도 있다. 본 발명은 EL 표시장치의 구조에 한정됨이 없이 구체화될 수 있다.
[실시예 23]
본 발명에 따른 전기광학장치 및 반도체 회로는 전자 기기의 표시부 또는 신호 처리 회로에 사용될 수 있다. 그러한 전자 기기로서는, 비디오 카메라, 디지털 카메라, 프로젝터, 프로젝션 텔레비젼, 고글형 표시장치(헤드 장착형 표시장치), 내비게이션 시스템, 음향 재생 장치, 노트형 퍼스널 컴퓨터, 게임 기기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기, 전자 책 등), 기록 매체를 갖는 화상 재생 장치를 들 수 있다. 그의 특정 예를 도 25(A)∼도 27(B)에 나타낸다.
도 25(A)는 휴대 전화기이고, 본체(2001), 음성 출력부(2002), 음성 입력부(2003), 표시부(2004), 조작 스위치(2005)로 구성되어 있다. 본 발명의 전기광학장치는 화소부(2004)에 적용될 수 있고, 본 발명의 반도체 회로는 음성 출력부(2002), 음성 입력부(2003), CPU, 메모리 등에 적용될 수 있다.
도 25(B)는 비디오 카메라이고, 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105), 및 수상부(2106)로 구성되어 있다. 본 발명의 전기광학장치는 표시부(2102)에 적용될 수 있고, 본 발명의 반도체 회로는 음성 입력부(2103), CPU, 메모리 등에 적용될 수 있다.
도 25(C)는 모바일 컴퓨터이고, 본체(2201), 카메라부(2202), 수상부(2203), 조작 스위치(2204), 및 표시부(2205)로 구성되어 있다. 본 발명의 전기광학장치는 표시부(2205)에 적용될 수 있고, 본 발명의 반도체 회로는 CPU, 메모리 등에 적용될 수 있다.
도 25(D)는 고글형 표시장치이고, 본체(2301), 표시부(2302), 및 암(arm)부(2303)로 구성되어 있다. 본 발명의 전기광학장치는 표시부(2302)에 적용될 수 있고, 본 발명의 반도체 회로는 CPU, 메모리 등에 적용될 수 있다.
도 25(E)는 리어형 프로젝터(프로젝션 텔레비젼)이고, 본체(2401), 광원(2402), 액정 표시장치(2403), 편광 빔 스플리터(2404), 반사기(2405, 2406), 및 스크린(2707)으로 구성되어 있다. 본 발명은 액정 표시장치에 적용될 수 있고, 본 발명의 반도체 회로를 CPU, 메로리 등에 적용될 수 있다.
도 25(F)는 프론트형 프로젝터이고, 본체(2501), 광원(2502), 액정 표시장치(2503), 광학계(2504), 및 스크린(2505)으로 구성되어 있다. 본 발명은 액정 표시장치(2503)에 적용될 수 있고, 본 발명의 반도체 회로는 CPU, 메모리 등에 적용될 수 있다.
도 26(A)는 퍼스널 컴퓨터이고, 본체(2601), 화상 입력부(2602), 표시부(2603), 키보드(2604) 등으로 구성되어 있다. 본 발명의 전기광학장치는 화소부(2603)에 적용될 수 있고, 본 발명의 반도체 장치는 CPU, 메모리 등에 적용될 수 있다.
도 26(B)는, 본체(2701), 기록 매체(2702), 표시부(2703), 및 콘트롤러(2704)를 포함하는 전자 게임 기기(게임기)이다. 전자 게임 기기로부터 출력되는 음성 및 화상은 본체(2705)와 표시부(2706)를 가진 디스플레이 장치에서 재생된다. 콘트롤러(2704)와 본체(2701) 사이 또는 전자 게임 기기와 디스플레이 장치 사이의 통신 수단으로서는, 유선 통신, 무선 통신 또는 광 통신이 사용될 수 있다. 본 실시예에서는. 센서부(2707, 2708)로 적외선을 검출하는 구조이 이용된다. 본 발명의 전기광학장치는 표시부(2703, 2706)에 적용될 수 있고, 본 발명의 반도체 회로는 CPU, 메모리 등에 적용될 수 있다.
도 26(C)는, 프로그램이 기록된 기록 매체(이하, 간단히 기록 매체라 함)를 사용하고, 본체(2801), 표시부(2802), 스피커부(2803), 기록 매체(2804) 및 조작 스위치(2805)로 구성된 플레이어(화상 재생 장치)이다. 이 장치의 기록 매체로서는, DVD(digital versatile disk), CD 등이 사용되고, 음악 감상, 영화 감상, 게임, 및 인터넷을 행할 수 있다. 본 발명은 표시부(2802), CPU, 메모리 등에 적용될 수 있다.
도 26(D)는 디지털 카메라이고, 본체(2901), 표시부(2902), 접안부(2903), 조작 스위치(2904), 및 수상부(도시되지 않음)로 구성되어 있다. 본 발명은 표시부(2902), CPU, 메모리 등에 적용될 수 있다.
도 25(E)의 리어형 프로젝터 및 도 25(F)의 프론트형 프로젝터에 적용가능한 광학 엔진에 대하여 도 27(A) 및 도 27(B)를 참조하여 상세히 설명한다. 도 27(A)는 광학 엔진이고, 도 27(B)는 광학 엔진에 구비된 광학 광원계이다.
도 27(A)에 도시된 광학 엔진은 광원 광학계(3001), 거울(3002, 3005∼3007), 다이크로익 거울(3003, 3004), 광학 렌즈(3008a∼3008c), 프리즘(3011), 액정 표시부(3010), 및 투사 광학계(3012)로 이루어져 있다. 투사 광학계(3012)는 투사 렌즈를 구비한 광학계로 구성되어 있다. 본 실시예는 3개의 액정 표시부(3010)가 사용되는 3판식의 예를 나타내지만, 단판식이 대신 사용될 수도 있다. 또한, 도 27(A)에서 화살표로 표시된 광로에는, 광학 렌즈, 편광 기능을 가진 필름, 위상차를 조절하는 필름, IR 필름 등이 제공될 수 있다.
도 27(B)에 도시된 바와 같이, 광원 광학계(3001)는 광원(3013, 3014), 화합물 프리즘(3015), 시준 렌즈(3016, 3020), 렌즈 어레이(3017, 3018), 및 편광 변환 소자(3019)를 포함한다. 도 27(B)에 도시된 광원 광학계는 2개의 광원을 사용하지만, 단일의 광원도 허용 가능하다. 3개 이상의 광원계도 사용될 수 있다. 또한, 광원 광학계의 광로의 몇몇 장소에는, 광학 렌즈, 편광 기능을 갖는 필름, 위상차를 조절하는 필름, IR 필름 등이 제공될 수 있다.
상기 설명된 바와 같이, 본 발명의 적용 범위는 매우 넓어, 어떠한 분야의 전기 기기에도 적용될 수 있다. 또한, 본 실시예의 전자 기기의 제작은 실시예 1∼22의 어느 조합으로 된 구성을 사용하여 실현될 수 있다.
본 발명을 사용함으로써, 회로 및 소자에 요구되는 사양에 응하여 적절한 성능을 갖는 TFT들을 동일 기판상에 배치하는 것이 가능하게 되고, 전기광학장치의 동작 성능 및 신뢰성을 크게 향상시킬 수 있다.
또한, 동일 기판상에 화소부 및 구동회로부에 추가하여 메모리부를 형성할 수 있어, 전기광학장치의 성능을 크게 향상시킬 수 있다. 또한, 상기 전기광학장치를 디스플레이(표시부)로서 가지는 전자 기기의 용도가 크게 넓어질 수 있고, 또한, 높은 동작 성능과 높은 신뢰성을 실현할 수 있다.

Claims (36)

  1. 구동회로에 설치된 드라이버 TFT,
    화소에 설치된 화소 TFT, 및
    메모리에 설치된 메모리 TFT를 포함하는 표시장치로서,
    상기 메모리 TFT가,
    소스 영역,
    드레인 영역,
    상기 소스 영역과 상기 드레인 영역 사이에 제공된 채널 형성 영역,
    제1 게이트 절연막을 사이에 두고 상기 채널 형성 영역에 인접하여 제공된 부유 게이트 전극,
    제2 게이트 절연막을 사이에 두고 상기 부유 게이트 전극에 인접하여 제공된 제어 게이트 전극, 및
    상기 소스 영역과 상기 드레인 영역 중 적어도 하나와 상기 채널 형성 영역 사이에 제공된 LDD 영역을 포함하고,
    상기 LDD 영역이 상기 부유 게이트 전극과 겹쳐 있고, 상기 구동회로, 상기 화소 및 상기 메모리가 동일 절연물 위에 형성되어 있는 것을 특징으로 하는 표시장치.
  2. LDD 영역 전체가 게이트 절연막을 사이에 두고 게이트 전극과 겹치도록 형성되어 있는 n채널형 TFT를 가진 구동회로,
    LDD 영역이 상기 게이트 절연막을 사이에 두고 게이트 전극과 겹치지 않도록 형성되어 있는 화소 TFT를 가진 화소, 및
    메모리 트랜지스터를 가진 메모리를 포함하고,
    상기 구동회로, 상기 화소 및 상기 메모리가 동일 절연물 위에 형성되어 있는 것을 특징으로 하는 표시장치.
  3. LDD 영역 전체가 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치도록 형성되어 있는 n채널형 TFT를 가진 구동회로,
    LDD 영역이 상기 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치지 않도록 형성되어 있는 화소 TFT를 가진 화소, 및
    활성층과 제1 게이트 절연막과 부유 게이트 전극과 제3 게이트 절연막 및 제어 게이트 전극을 포함하는 메모리 트랜지스터를 가진 메모리를 포함하고,
    상기 구동회로, 상기 화소 및 상기 메모리가 동일 절연물 위에 형성되어 있고, 상기 제3 게이트 절연막이 상기 n채널형 TFT의 상기 게이트 전극 및 상기 화소 TFT의 상기 게이트 전극을 덮고 있는 것을 특징으로 하는 표시장치.
  4. LDD 영역 전체가 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치도록 형성되어 있는 n채널형 TFT를 가진 구동회로,
    LDD 영역이 상기 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치지 않도록 형성되어 있는 화소 TFT를 가진 화소, 및
    활성층과 제1 게이트 절연막과 부유 게이트 전극과 제3 게이트 절연막 및 제어 게이트 전극을 포함하는 메모리 트랜지스터를 가진 메모리를 포함하고,
    상기 구동회로, 상기 화소 및 상기 메모리가 동일 절연물 위에 형성되어 있고, 상기 부유 게이트 전극, 상기 n채널형 TFT의 상기 게이트 전극 및 상기 화소 TFT의 상기 게이트 전극이 동일 재료로 되어 있고, 상기 제3 게이트 절연막에 의해 덮여 있는 것을 특징으로 하는 표시장치.
  5. LDD 영역 전체가 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치도록 형성되어 있는 n채널형 TFT를 가진 구동회로,
    LDD 영역이 상기 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치지 않도록 형성되어 있는 화소 TFT를 가진 화소, 및
    활성층과 제1 게이트 절연막과 부유 게이트 전극과 제3 게이트 절연막 및 제어 게이트 전극을 포함하는 메모리 트랜지스터를 가진 메모리를 포함하고,
    상기 구동회로, 상기 화소 및 상기 메모리가 동일 절연물 위에 형성되어 있고, 상기 제3 게이트 절연막이 상기 부유 게이트 전극을 형성하는 재료의 산화물로 되어 있는 것을 특징으로 하는 표시장치.
  6. LDD 영역 전체가 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치도록 형성되어 있는 n채널형 TFT를 가진 구동회로,
    LDD 영역이 상기 제2 게이트 절연막을 사이에 두고 게이트 전극과 겹치지 않도록 형성되어 있는 화소 TFT를 가진 화소, 및
    활성층과 제1 게이트 절연막과 부유 게이트 전극과 제3 게이트 절연막 및 제어 게이트 전극을 포함하는 메모리 트랜지스터를 가진 메모리를 포함하고,
    상기 구동회로, 상기 화소 및 상기 메모리가 동일 절연물 위에 형성되어 있고, 상기 부유 게이트 전극, 상기 n채널형 TFT의 상기 게이트 전극 및 상기 화소 TFT의 상기 게이트 전극이 동일 재료로 되어 있고, 상기 제3 게이트 절연막이 상기 부유 게이트 전극을 형성하는 재료의 산화물로 되어 있는 것을 특징으로 하는 표시장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 n채널형 TFT의 LDD 영역과 상기 메모리 트랜지스터의 활성층에 포함된 LDD 영역에 n형 불순물 원소가 동일 농도로 함유되고,
    상기 화소 TFT의 LDD 영역에는 상기 n형 불순물 원소가 상기 n채널형 TFT의 상기 LDD 영역과 상기 메모리 트랜지스터의 상기 활성층에 포함된 상기 LDD 영역에 함유된 상기 n형 불순물 원소의 농도보다 낮은 농도로 함유되어 있는 것을 특징으로 하는 표시장치.
  8. 제 2 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 제1 게이트 절연막의 막 두께가 상기 제2 게이트 절연막의 막 두께보다 얇은 것을 특징으로 하는 표시장치.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 화소에 EL 소자가 형성되어 있는 것을 특징으로 하는 표시장치.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 따른 표시장치를 표시부로서 가지는 것을 특징으로 하는 전자 기기.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 표시장치가 비디오 카메라에 설치되는 것을 특징으로 하는 표시장치.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 표시장치가 디지털 카메라에 설치되는 것을 특징으로 하는 표시장치.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 표시장치가 프로젝터에 설치되는 것을 특징으로 하는 표시장치.
  14. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 표시장치가 프로젝션 텔레비젼에 설치되는 것을 특징으로 하는 표시장치.
  15. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 표시장치가 고글형 표시장치에 설치되는 것을 특징으로 하는 표시장치.
  16. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 표시장치가 내비게이션 시스템에 설치되는 것을 특징으로 하는 표시장치.
  17. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 표시장치가 음향 재생 장치에 설치되는 것을 특징으로 하는 표시장치.
  18. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 표시장치가 노트형 퍼스널 컴퓨터에 설치되는 것을 특징으로 하는 표시장치.
  19. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 표시장치가 게임 기기에 설치되는 것을 특징으로 하는 표시장치.
  20. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 표시장치가 휴대형 정보 단말기에 설치되는 것을 특징으로 하는 표시장치.
  21. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 표시장치가 화상 재생 장치에 설치되는 것을 특징으로 하는 표시장치.
  22. 기판,
    상기 기판 위에 제공된 전류제어용 p채널형 박막트랜지스터, 및
    상기 전류제어용 p채널형 박막트랜지스터 위에 제공된 전계발광(EL) 층을 포함하고,
    상기 전류제어용 p채널형 박막트랜지스터의 채널 영역이 규소를 포함하는 반도체막 내에 제공되어 있고, 상기 반도체막이 {110}면을 가지는 것을 특징으로 하는 표시장치.
  23. 기판,
    상기 기판 위에 제공된 채널 영역,
    상기 기판 위에 제공되고, 상기 채널 영역을 사이에 끼우고 있는 p형 소스 영역 및 p형 드레인 영역,
    게이트 절연막을 사이에 두고 상기 채널 영역에 인접하여 제공된 게이트 전극,
    상기 기판 위에 제공되고, 상기 p형 소스 영역 및 p형 드레인 영역 중 하나에 접속되어 있는 양극, 및
    상기 양극 위에 제공된 전계발광(EL) 층을 포함하고,
    상기 채널 영역이 규소를 포함하는 반도체막 내에 제공되어 있고, 상기 반도체막이 {110}면을 가지는 것을 특징으로 하는 표시장치.
  24. 절연 표면,
    상기 절연 표면 위에 제공된 소스 영역,
    상기 절연 표면 위에 제공된 드레인 영역,
    상기 절연 표면 위에서 상기 소스 영역과 상기 드레인 영역 사이에 제공된 채널 영역,
    제1 게이트 절연막을 사이에 두고 상기 채널 영역에 인접하여 제공된 부유 게이트 전극,
    제2 게이트 절연막을 사이에 두고 상기 부유 게이트 전극에 인접하여 제공된 제어 게이트 전극, 및
    상기 소스 영역과 상기 드레인 영역 중 적어도 하나와 상기 채널 영역 사이에 제공된 LDD 영역을 포함하고,
    상기 LDD 영역이 상기 부유 게이트 전극과 겹쳐 있는 것을 특징으로 하는 반도체장치.
  25. 제 22 항에 있어서, 상기 표시장치가, 상기 기판 위에 제공된 스위칭용 박막트랜지스터를 더 포함하고,
    상기 스위칭용 박막트랜지스터의 소스 영역과 드레인 영역 중 하나가 상기 전류제어용 p채널형 박막트랜지스터의 게이트 전극에 접속되어 있는 것을 특징으로 하는 표시장치.
  26. 제 22 항 또는 제 23 항에 있어서, 상기 전계발광(EL) 층이 유기 EL 재료로 되어 있는 것을 특징으로 하는 표시장치.
  27. 제 22 항 또는 제 23 항에 있어서, 상기 전계발광(EL) 층이 무기 EL 재료로 되어 있는 것을 특징으로 하는 표시장치.
  28. 제 23 항에 있어서, 상기 표시장치가, 상기 기판 위에 제공된 스위칭용 박막트랜지스터를 더 포함하고,
    상기 스위칭용 박막트랜지스터의 소스 영역과 드레인 영역 중 하나가 상기 게이트 전극에 접속되어 있는 것을 특징으로 하는 표시장치.
  29. 제 28 항에 있어서, 상기 스위칭용 박막트랜지스터가 n채널형인 것을 특징으로 하는 표시장치.
  30. 제 22 항 또는 제 23 항에 있어서, 상기 표시장치가, 휴대 전화기, 비디오 카메라, 모바일 컴퓨터, 고글형 표시장치, 리어형 프로젝터, 프론트형 프로젝터, 퍼스널 컴퓨터, 전자 게임 기기, 화상 재생 장치, 디지털 카메라로 이루어진 군에서 선택된 전자 기기에 설치되는 것을 특징으로 하는 표시장치.
  31. 제 24 항에 있어서, 상기 LDD 영역이 상기 부유 게이트 전극과 완전히 겹치는 것을 특징으로 하는 반도체장치.
  32. 제 24 항에 있어서, 상기 소스 영역이 상기 제1 게이트 절연막을 사이에 두고 상기 부유 게이트 전극과 겹치는 것을 특징으로 하는 반도체장치.
  33. 제 24 항에 있어서, 상기 드레인 영역이 상기 제1 게이트 절연막을 사이에 두고 상기 부유 게이트 전극과 겹치는 것을 특징으로 하는 반도체장치.
  34. 제 24 항에 있어서, 상기 부유 게이트 전극이, 탄탈, 티탄, 몰리브덴, 텅스텐, 크롬, 규소, 질화 탄탈, 질화 텅스텐, 질화 티탄, Mo-W 합금, Mo-Ta 합금, 규화 텅스텐으로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치.
  35. 제 24 항에 있어서, 상기 제어 게이트 전극이, 탄탈, 티탄, 몰리브덴, 텅스텐, 크롬, 규소, 질화 탄탈, 질화 텅스텐, 질화 티탄, Mo-W 합금, Mo-Ta 합금, 규화 텅스텐으로 이루어진 군에서 선택된 재료로 된 것을 특징으로 하는 반도체장치.
  36. 제 24 항에 있어서, 상기 반도체장치가, 휴대 전화기, 비디오 카메라, 모바일 컴퓨터, 고글형 표시장치, 리어형 프로젝터, 프론트형 프로젝터, 퍼스널 컴퓨터, 전자 게임 기기, 화상 재생 장치, 디지털 카메라로 이루어진 군에서 선택된 전자 기기에 설치되는 것을 특징으로 하는 반도체장치.
KR1020000019772A 1999-04-15 2000-04-15 표시장치 KR100646737B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP11-108667 1999-04-15
JP10866799 1999-04-15

Publications (2)

Publication Number Publication Date
KR20010006985A KR20010006985A (ko) 2001-01-26
KR100646737B1 true KR100646737B1 (ko) 2006-11-17

Family

ID=14490638

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000019772A KR100646737B1 (ko) 1999-04-15 2000-04-15 표시장치

Country Status (5)

Country Link
US (2) US6498369B1 (ko)
EP (2) EP1045447A3 (ko)
KR (1) KR100646737B1 (ko)
CN (3) CN100350318C (ko)
TW (2) TW518650B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8558295B2 (en) 2009-08-25 2013-10-15 Electronics And Telecommunications Research Institute Nonvolatile memory cell and method of manufacturing the same

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6697129B1 (en) 1996-02-14 2004-02-24 Semiconductor Energy Laboratory Co., Ltd. Guest-host mode liquid crystal display device of lateral electric field driving type
US6288764B1 (en) * 1996-06-25 2001-09-11 Semiconductor Energy Laboratory Co., Ltd. Display device or electronic device having liquid crystal display panel
US6346730B1 (en) 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate
US6876145B1 (en) * 1999-09-30 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Organic electroluminescent display device
TW521303B (en) * 2000-02-28 2003-02-21 Semiconductor Energy Lab Electronic device
US7525165B2 (en) 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US7088322B2 (en) * 2000-05-12 2006-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP1312120A1 (en) 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
JP3664059B2 (ja) * 2000-09-06 2005-06-22 セイコーエプソン株式会社 電気光学装置の駆動方法、駆動回路及び電気光学装置並びに電子機器
JP4954366B2 (ja) 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4663139B2 (ja) 2001-02-16 2011-03-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG118117A1 (en) * 2001-02-28 2006-01-27 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
GB0107410D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Electronic devices comprising thin-film transistors,and their manufacture
JP3612494B2 (ja) * 2001-03-28 2005-01-19 株式会社日立製作所 表示装置
US7112844B2 (en) 2001-04-19 2006-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3977997B2 (ja) * 2001-05-11 2007-09-19 松下電器産業株式会社 半導体装置およびその製造方法
KR100743103B1 (ko) * 2001-06-22 2007-07-27 엘지.필립스 엘시디 주식회사 일렉트로 루미네센스 패널
JP4209606B2 (ja) * 2001-08-17 2009-01-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI282126B (en) * 2001-08-30 2007-06-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
US7112517B2 (en) 2001-09-10 2006-09-26 Semiconductor Energy Laboratory Co., Ltd. Laser treatment device, laser treatment method, and semiconductor device fabrication method
US7317205B2 (en) * 2001-09-10 2008-01-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing a semiconductor device
JP2003091245A (ja) 2001-09-18 2003-03-28 Semiconductor Energy Lab Co Ltd 表示装置
JP4084080B2 (ja) * 2002-05-10 2008-04-30 株式会社日立製作所 薄膜トランジスタ基板の製造方法
TWI288443B (en) 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR100493381B1 (ko) * 2002-08-16 2005-06-07 엘지.필립스 엘시디 주식회사 액정표시패널
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
JP4627961B2 (ja) * 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE10248722A1 (de) * 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
US6885345B2 (en) * 2002-11-14 2005-04-26 The Penn State Research Foundation Actively reconfigurable pixelized antenna systems
JP5046464B2 (ja) * 2002-12-18 2012-10-10 株式会社半導体エネルギー研究所 半導体記憶素子の作製方法
JP4307830B2 (ja) * 2002-12-25 2009-08-05 株式会社半導体エネルギー研究所 画像表示装置
US7256753B2 (en) * 2003-01-14 2007-08-14 The Penn State Research Foundation Synthesis of metamaterial ferrites for RF applications using electromagnetic bandgap structures
WO2004081982A2 (en) * 2003-03-07 2004-09-23 Amberwave Systems Corporation Shallow trench isolation process
CN1316632C (zh) * 2003-03-18 2007-05-16 统宝光电股份有限公司 具有基体接触的薄膜晶体管组件
JP4406540B2 (ja) * 2003-03-28 2010-01-27 シャープ株式会社 薄膜トランジスタ基板およびその製造方法
JP4050663B2 (ja) * 2003-06-23 2008-02-20 株式会社東芝 半導体装置およびその製造方法
KR100712095B1 (ko) * 2004-02-17 2007-05-02 삼성에스디아이 주식회사 표시장치의 제조방법
US7652321B2 (en) * 2004-03-08 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2005285395A (ja) * 2004-03-29 2005-10-13 Fujitsu Display Technologies Corp 配線構造並びにそれを備えた表示装置用基板及び表示装置
US7208803B2 (en) * 2004-05-05 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a raised source/drain and a semiconductor device employing the same
WO2006028195A1 (en) 2004-09-09 2006-03-16 Semiconductor Energy Laboratory Co., Ltd. Wireless chip
US20060086975A1 (en) * 2004-10-22 2006-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Device junction structure
US20170272694A1 (en) * 2004-12-13 2017-09-21 Zeppelin, Inc. Mobile Phone with Status Memory
KR101169407B1 (ko) * 2004-12-14 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI467702B (zh) * 2005-03-28 2015-01-01 Semiconductor Energy Lab 記憶裝置和其製造方法
GB0506899D0 (en) * 2005-04-05 2005-05-11 Plastic Logic Ltd Multiple conductive layer TFT
US20070034922A1 (en) * 2005-08-11 2007-02-15 Micron Technology, Inc. Integrated surround gate multifunctional memory device
TWI336508B (en) * 2005-10-13 2011-01-21 Ind Tech Res Inst Memory cell, pixel structure and manufacturing process of memory cell for display
EP1966740B1 (en) 2005-12-27 2016-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4844133B2 (ja) * 2006-01-25 2011-12-28 ソニー株式会社 半導体装置
EP1818989A3 (en) * 2006-02-10 2010-12-01 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device and manufacturing method thereof
KR101488516B1 (ko) * 2006-03-21 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 반도체 기억장치
EP1837917A1 (en) * 2006-03-21 2007-09-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
EP1837900A3 (en) * 2006-03-21 2008-10-15 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
TWI416738B (zh) 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
US8022460B2 (en) * 2006-03-31 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
EP1840947A3 (en) * 2006-03-31 2008-08-13 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US7786526B2 (en) * 2006-03-31 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US20070252233A1 (en) * 2006-04-28 2007-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
EP2259294B1 (en) 2006-04-28 2017-10-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
JP4396744B2 (ja) * 2006-09-15 2010-01-13 セイコーエプソン株式会社 電気光学装置及び電子機器
US7902086B2 (en) * 2006-12-08 2011-03-08 Spansion Llc Prevention of oxidation of carrier ions to improve memory retention properties of polymer memory cell
US7994000B2 (en) 2007-02-27 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
EP2149909A1 (en) * 2007-05-21 2010-02-03 Sharp Kabushiki Kaisha Semiconductor device and its manufacturing method
WO2009001733A1 (en) * 2007-06-25 2008-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2009004919A1 (en) 2007-06-29 2009-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8227808B2 (en) * 2007-12-06 2012-07-24 Chimei Innolux Corporation Method for manufacturing thin film transistor (TFT) and OLED display having TFTS manufactured by the same
WO2009136615A1 (en) * 2008-05-09 2009-11-12 Semiconductor Energy Laboratory Co., Ltd. Non-volatile semiconductor memory device
US8188535B2 (en) 2008-05-16 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device and manufacturing method thereof
US8198666B2 (en) * 2009-02-20 2012-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a nonvolatile memory element having first, second and third insulating films
KR101291926B1 (ko) 2009-07-31 2013-07-31 엘지디스플레이 주식회사 액정표시장치
CN107731931B (zh) 2009-10-21 2021-03-23 株式会社半导体能源研究所 显示装置和包括显示装置的电子设备
WO2011052382A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP2513966B1 (en) * 2009-12-18 2020-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI535028B (zh) 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
KR101836067B1 (ko) 2009-12-21 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터와 그 제작 방법
US8476744B2 (en) 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
KR102542681B1 (ko) * 2010-01-20 2023-06-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전자 기기
US9230826B2 (en) 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device
US8704230B2 (en) 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101399214B1 (ko) * 2011-07-19 2014-05-27 파나소닉 주식회사 액정 표시 장치 및 그 제조 방법
US8970799B2 (en) 2011-07-19 2015-03-03 Panasonic Intellectual Property Management Co., Ltd. Liquid crystal display device and method of manufacturing the same
JP5832399B2 (ja) 2011-09-16 2015-12-16 株式会社半導体エネルギー研究所 発光装置
CN103165459B (zh) * 2011-12-15 2016-01-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其制作方法
CN102683354B (zh) * 2012-03-22 2014-12-17 京东方科技集团股份有限公司 顶栅型n-tft、阵列基板及其制备方法和显示装置
US9329336B2 (en) * 2012-07-06 2016-05-03 Micron Technology, Inc. Method of forming a hermetically sealed fiber to chip connection
KR102282866B1 (ko) * 2012-07-20 2021-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치를 포함하는 전자 장치
KR20150044324A (ko) * 2013-10-16 2015-04-24 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그의 제조 방법
US9704888B2 (en) * 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance
CN104217994B (zh) 2014-08-29 2017-10-03 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制备方法、显示装置
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
CN105552080B (zh) * 2016-01-13 2018-09-28 广州新视界光电科技有限公司 基于金属氧化物薄膜晶体管的非挥发性存储器的制备方法
CN107634102B (zh) 2017-09-12 2020-04-24 京东方科技集团股份有限公司 薄膜晶体管及其制造方法及驱动方法、显示装置
JP6799123B2 (ja) * 2018-09-19 2020-12-09 シャープ株式会社 アクティブマトリクス基板およびその製造方法
CN110098262B (zh) * 2019-05-15 2021-10-26 云谷（固安）科技有限公司 一种薄膜晶体管、显示面板和显示装置

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5328833B2 (ko) 1974-01-21 1978-08-17
JPS5974677A (ja) 1982-10-22 1984-04-27 Ricoh Co Ltd 半導体装置及びその製造方法
US5017977A (en) 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
US4774556A (en) 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
JP2560716B2 (ja) * 1987-03-25 1996-12-04 株式会社日本自動車部品総合研究所 半導体素子及びその製造方法
KR890001099A (ko) 1987-06-08 1989-03-18 미다 가쓰시게 반도체 기억장치
JP2735193B2 (ja) 1987-08-25 1998-04-02 株式会社東芝 不揮発性半導体装置及びその製造方法
US4780424A (en) 1987-09-28 1988-10-25 Intel Corporation Process for fabricating electrically alterable floating gate memory devices
US4861730A (en) 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
US5021848A (en) 1990-03-13 1991-06-04 Chiu Te Long Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof
US5053842A (en) 1990-05-30 1991-10-01 Seiko Instruments Inc. Semiconductor nonvolatile memory
US5071782A (en) 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5078498A (en) 1990-06-29 1992-01-07 Texas Instruments Incorporated Two-transistor programmable memory cell with a vertical floating gate transistor
US5202576A (en) 1990-08-29 1993-04-13 Texas Instruments Incorporated Asymmetrical non-volatile memory cell, arrays and methods for fabricating same
US5146426A (en) 1990-11-08 1992-09-08 North American Philips Corp. Electrically erasable and programmable read only memory with trench structure
JPH0613627A (ja) 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2650543B2 (ja) 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
JPH0669515A (ja) 1992-08-19 1994-03-11 Fujitsu Ltd 半導体記憶装置
JP3431647B2 (ja) * 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
JP3587537B2 (ja) * 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
JP3437863B2 (ja) 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
JP2791858B2 (ja) 1993-06-25 1998-08-27 株式会社半導体エネルギー研究所 半導体装置作製方法
US5594569A (en) 1993-07-22 1997-01-14 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal electro-optical apparatus and method of manufacturing the same
TW297142B (ko) * 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
JPH07335904A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
JPH07130562A (ja) 1993-10-29 1995-05-19 Murata Mfg Co Ltd フライバックトランス
TW264575B (ko) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
DE19500380C2 (de) * 1994-05-20 2001-05-17 Mitsubishi Electric Corp Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür
US5440158A (en) 1994-07-05 1995-08-08 Taiwan Semiconductor Manufacturing Company Ltd. Electrically programmable memory device with improved dual floating gates
US5714968A (en) * 1994-08-09 1998-02-03 Nec Corporation Current-dependent light-emitting element drive circuit for use in active matrix display device
US5789762A (en) 1994-09-14 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor active matrix circuit
US5742075A (en) * 1994-10-07 1998-04-21 Iowa State University Research Foundation, Inc. Amorphous silicon on insulator VLSI circuit structures
JPH09116167A (ja) * 1994-12-27 1997-05-02 Seiko Epson Corp 薄膜半導体装置、液晶表示装置及びその製造方法、並びに電子機器
JPH08330454A (ja) 1995-06-02 1996-12-13 Sony Corp 浮遊ゲート型不揮発性半導体記憶装置
TW322591B (ko) * 1996-02-09 1997-12-11 Handotai Energy Kenkyusho Kk
JP3246325B2 (ja) 1996-04-05 2002-01-15 トヨタ自動車株式会社 内燃機関における検出方法
EP0801427A3 (en) 1996-04-11 1999-05-06 Matsushita Electric Industrial Co., Ltd. Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device
JP3291679B2 (ja) 1996-05-23 2002-06-10 三菱マテリアル株式会社 半導体装置用金合金細線
JP3640224B2 (ja) * 1996-06-25 2005-04-20 株式会社半導体エネルギー研究所 液晶表示パネル
JPH1044659A (ja) 1996-08-08 1998-02-17 Kawai Musical Instr Mfg Co Ltd 電子カード
US6025894A (en) * 1996-09-04 2000-02-15 Casio Computer Co., Ltd. Scatter control member for organic electroluminescent light source for passing light with or without scattering depending upon an incident angle
DE19639016A1 (de) 1996-09-23 1998-03-26 Basf Ag Mesoporöses Siliciumdioxid, Verfahren zu seiner Herstellung und seiner Verwendung
JP3179729B2 (ja) 1996-09-25 2001-06-25 株式会社日本アルミ 金属酸化物微粒子の製造方法
JP3525316B2 (ja) * 1996-11-12 2004-05-10 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
JPH10152305A (ja) 1996-11-21 1998-06-09 Nippon Sanso Kk 酸素ガス製造装置および酸素ガス製造方法
JP3588945B2 (ja) * 1996-11-25 2004-11-17 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法
JP3704846B2 (ja) 1996-12-02 2005-10-12 Ｊｆｅスチール株式会社 圧延鋼板の表面検査用砥石掛け方法および装置
JPH10189998A (ja) * 1996-12-20 1998-07-21 Sony Corp 表示用薄膜半導体装置及びその製造方法
JPH11133463A (ja) 1997-10-31 1999-05-21 Semiconductor Energy Lab Co Ltd アクティブマトリクス型液晶表示装置及び電子機器
TW386238B (en) * 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP4401448B2 (ja) 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3032801B2 (ja) 1997-03-03 2000-04-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10254097A (ja) 1997-03-14 1998-09-25 Matsushita Electric Ind Co Ltd 使い切りカメラ
JP4566294B2 (ja) 1997-06-06 2010-10-20 株式会社半導体エネルギー研究所 連続粒界結晶シリコン膜、半導体装置
JPH1187545A (ja) * 1997-07-08 1999-03-30 Sony Corp 半導体不揮発性記憶装置およびその製造方法
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11143379A (ja) 1997-09-03 1999-05-28 Semiconductor Energy Lab Co Ltd 半導体表示装置補正システムおよび半導体表示装置の補正方法
JP4159633B2 (ja) 1997-09-19 2008-10-01 株式会社半導体エネルギー研究所 半導体装置およびその作製方法並びに電子機器
JP4068219B2 (ja) 1997-10-21 2008-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11341272A (ja) 1998-05-22 1999-12-10 Noritsu Koki Co Ltd 画像処理装置及び画像処理方法
JPH11338786A (ja) 1998-05-29 1999-12-10 Pfu Ltd 主記憶アドレスバス診断方法およびその診断装置並びに記録媒体
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6281552B1 (en) 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8558295B2 (en) 2009-08-25 2013-10-15 Electronics And Telecommunications Research Institute Nonvolatile memory cell and method of manufacturing the same
US8716035B2 (en) 2009-08-25 2014-05-06 Electronics And Telecommunications Research Institute Nonvolatile memory cell and method of manufacturing the same

Also Published As

Publication number Publication date
CN1555096A (zh) 2004-12-15
CN100502031C (zh) 2009-06-17
US6498369B1 (en) 2002-12-24
CN100350318C (zh) 2007-11-21
TW518637B (en) 2003-01-21
EP2410567A2 (en) 2012-01-25
CN1165996C (zh) 2004-09-08
CN1881610A (zh) 2006-12-20
US6646288B2 (en) 2003-11-11
CN1272695A (zh) 2000-11-08
US20030052336A1 (en) 2003-03-20
EP1045447A3 (en) 2009-07-01
KR20010006985A (ko) 2001-01-26
EP1045447A2 (en) 2000-10-18
TW518650B (en) 2003-01-21

Similar Documents

Publication Publication Date Title
KR100646737B1 (ko) 표시장치
JP6170641B1 (ja) 液晶表示装置
US9235095B2 (en) Semiconductor device comprising a second organic film over a third insulating film wherein the second organic film overlaps with a channel formation region and a second conductive film
US7633085B2 (en) Semiconductor device and manufacturing method thereof
US6680487B1 (en) Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
JP4531194B2 (ja) 電気光学装置及び電子機器
US20120187837A1 (en) Method for manufacturing an electrooptical device
US20110095312A1 (en) Semiconductor Device and Method of Manufacturing the Same
JP4651777B2 (ja) 半導体装置の作製方法
JP2000349300A (ja) 半導体装置およびその作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121019

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131018

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141022

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161017

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee