KR100712095B1 - 표시장치의 제조방법 - Google Patents
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Abstract
본 발명은 표시장치에 관한 것으로써, 상세하게는 표시장치의 제조공정을 간략화 할 수 있는 표시장치의 제조방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 제 1 마스크를 이용하여 기판의 제 1 내지 제 3 박막트랜지스터 영역상에 각각 폴리실리콘 패턴을 형성하는 제 1 단계와; 상기 폴리실리콘 패턴을 포함하는 기판상에 게이트절연막 및 제 1 도전막을 순차적으로 형성하고, 제 2 마스크를 사용하여 상기 제 1 도전막의 상부에 제 2 도전막을 패턴하여, 상기 제 1 박막트랜지스터 영역의 제 2 도전막은 상기 제 1 도전막의 영역보다 짧게 형성되어 상기 제 1 박막트랜지스터의 게이트전극을 형성하고, 제 2 및 제 3 박막트랜지스터 영역의 제 1 및 제 2 도전막은 상기 제 2 및 제 3 박막트랜지스터 영역의 폴리실리콘 패턴의 영역을 포함하도록 형성하는 제 2 단계와; 상기 제 1 박막트랜지스터 영역의 상기 폴리실리콘 패턴에 고농도의 N형 불순물을 이온주입하여 고농도의 소스/드레인영역과 저농도의 엘디디(LDD) 영역을 동시에 형성하는 제 3 단계와; 제 3 마스크를 이용하여 상기 제 2 및 제 3 박막트랜지스터 영역의 상기 제 1 및 제 2 도전막을 동시에 부분식각하여 제 2 및 제 3 박막트랜지스터의 게이트전극을 형성하여 상기 제 2 및 제 3 박막트랜지스터영역의 상기 폴리실리콘 패턴에 불순물이온을 주입하므로써 고농도 소스/드레인 영역을 형성하는 제 4 단계와; 상기 기판 상에 층간절연막을 형성하고, 제 4 마스크를 이용하여 상기 층간절연막을 식각하여 상기 제 1 내지 제 3 박막트랜지스터의 폴리실리콘 패턴을 노출시키는 콘택홀을 형성하는 제 5 단계와; 상기 콘택홀을 포함하는 상기 층간절연막상에 제 3 도전막을 형성하고, 제 5 마스크를 이용하여 상기 제 3 도전막을 식각하므로 상기 제 1 내지 제 3 박막트랜지스터의 소스/드레인 전극과 애노드전극을 동일층에 형성하는 제 6 단계와; 상기 기판상에 화소정의막을 형성하고, 제 6 마스크를 이용하여 상기 화소정의막을 식각하여 상기 애노드전극을 일부 노출시켜 개구부를 형성하고, 상기 애노드전극의 상면에 EL층 및 캐소드전극을 형성하는 제 7 단계를 포함하는 것을 특징으로 한다.
유기EL, Gate overlapped LDD, 표시장치,
Description
도 1a 내지 도 1j는 종래의 표시장치의 제조방법을 나타낸 공정단면도,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 표시장치의 제조방법을 나타낸 공정단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100a : N형 박막트랜지스터영역 100b, 100c : P형 박막트랜지스터영역
111 : 기판 112a, 112b, 112c : 폴리실리콘 패턴
113 : 게이트절연막 114, 115, 116 : 게이트전극
119 : 층간절연막 120 : 콘택홀
121 : 소스/드레인전극 122 : 도전막
123 : EL층 124 : 캐소드전극
125 : PDL층
본 발명은 표시장치에 관한 것으로써, 상세하게는 소스/드레인 영역과 엘디디(LDD)영역을 동시에 형성함으로써 표시장치의 제조공정을 간략화 할 수 있는 표 시장치의 제조방법에 관한 것이다.
일반적으로, 능동표시소자에는 스위칭소자로 기능하는 박막트랜지스터가 구비되고, 상기 박막트랜지스터는 폴리실리콘 박막 트랜지스터의 오프상태에서의 누설전류를 해결할 필요성이 있다.
이와 같은 박막트랜지스터의 누설전류를 방지하기위한 수단으로서 LDD(Lightly Dopped Drain)구조 또는 오프셋(Off-set)구조가 이용되고 있다.
종래의 오프셋구조 또는 LDD구조의 박막트랜지스터를 형성하는 방법으로는, 박막트랜지스터의 게이트전극을 형성할 때 게이트 전극의 폭이 감광막의 패턴폭보다 작게되도록 게이트 전극물질, 즉 게이트 금속을 언더컷팅하여 형성하거나, 게이트의 측면에 측벽을 형성한 다음 소스/드레인 영역을 형성하여 오프셋구조 또는 LDD구조를 형성하고, 또한 금속게이트의 전기적산화를 이용하여 오프셋구조 또는 LDD구조를 형성하였다.
도 1a 내지 도 1j는 종래의 9매의 마스크를 이용하여 LDD구조를 갖는 표시장치의 제조공정을 설명하기위한 공정단면도이다.
종래의 LDD구조를 갖는 CMOS 박막트랜지스터가 포함되는 표시장치의 제조방법은, 도 1a에 도시된바와 같이 N형 박막트랜지스터(10a)와 제 1 P형 박막트랜지스터 영역(10b)을 포함하는 드라이버 IC영역과 제 2 P형 박막트랜지스터영역(10c)을 포함하는 화소영역을 구비한 기판(11)상에 비정질 실리콘을 증착하고, 제 1 마스크(도시되지 않음)를 기판상에 위치시켜 상기 비정질 실리콘막을 패턴한 후 결정화시켜, 폴리실리콘막 패턴(12a, 12b, 12c)을 N형 박막트랜지스터영역(10a)과 P 형 박막트랜지스터 영역(10b, 10c)에 형성한다.
이어서 도 1b를 참조하면, 상기 폴리실리콘 패턴(12a, 12b, 12c)을 포함하는 기판의 상부에 게이트절연막(13)을 증착하고, 상기 게이트절연막(13) 상에 스퍼터링(Sputtering) 방식으로 게이트전극물질을 증착한다. 그리고, 상기 게이트전극물질을 식각함으로써 상기 기판(11)의 상부에서 게이트 전극(14a, 14b, 14c)을 해당영역(10a, 10b, 10c)의 게이트 절연막(13)상에 각각 형성한다.
그리고 도 1c를 참조하면, 기판(11)상에 제 2 포토레지스트를 도포한 후, 제 2 마스크(도시되지 않음)를 이용하여 포토리소그래피(Photolithography)공정으로 제 2 포토레지스트 패턴(15)을 형성하여 후속되는 N형 저농도 불순물이온이 P형 박막트랜지스 영역(10b, 10c)의 폴리실리콘 패턴(12b, 12c)에 주입되는 것을 차단한다.
이후, 상기 N형 박막트랜지스터 영역(10a)의 폴리실리콘 패턴(12a)으로 소정의 도전형을 갖는, 예를들면, N형의 저농도 불순물을 이온주입하여 게이트전극(14a)의 양측에 저농도 소스/드레인영역(12a1)을 형성한다.
그리고 도 1d를 참조하면, 저농도 소스/드레인영역(12a1)이 형성된 기판 전면에 제 3 포토레지스트를 도포한 후, 제 3 마스크(도시되지 않음)를 이용하여 포토리소그래피공정으로 제 3 포토레지스트 패턴(16)을 형성하여 N형 박막트랜지스터영역(10a)으로의 불순물 이온주입을 방지함과 동시에 P형 박막트랜지스터(10b, 10c)의 소스/드레인 영역을 형성한다.
이어서, P형 박막트랜지스터 영역(10b, 10c)의 폴리실리콘 패턴(12b, 12c)으 로 고농도의 P형 불순물을 이온 주입하여 P형 박막트랜지스터 영역(10b, 10c)의 고농도 소스/드레인 영역(12b1, 12c1)을 형성한다.
도 1e를 참조하면, 상기와 같은 상기 P형 박막트랜지스터 영역(10b, 10c)의폴리실리콘 패턴(12b, 12c)에서 소스/드레인영역(12b1, 12c1)을 형성한 후, 상기 제 3 포토레지스트 패턴(16)을 제거하고, 제 4 포토레지스트를 상기 게이트전극(14a, 14b, 14c)을 포함하는 기판 전면에 도포하고, 제 4 마스크(도시되지 않음) 포토리소그래피 공정으로 제 4 포토레지스트 패턴(17a, 17b)을 형성하여 상기 P형 박막트랜지스터 영역(10b, 10c)으로 N형의 고농도 불순물이온이 주입됨을 방지한다.
그리고, 고농도의 N형 불순물이온을 상기 N형 박막트랜지스터 영역(10a)의 폴리실리콘 패턴(12a)에 주입함으로써 상기 게이트전극(14a)의 측면에서 고농도의 소스/드레인영역(12a1)을 형성한다.
도 1f를 참조하면, 상기 제 4 포토레지스트 패턴(17a, 17b)을 제거한 후, 기판(11) 전면에 층간절연막(19)을 형성한다. 이어서 상기 층간절연막(19)을 포함하는 상기 기판(11)상에 제 5 포토레지스트(도시되지 않음)를 도포한 후, 제 5 마스크(도시되지 않음)를 사용하여 포토리소그래피공정에 의해 형성된 제 5 포토레지스트 패턴(도시되지 않음)에 따라 식각공정을 수행하여 상기 폴리실리콘 패턴(12a, 12b, 12c)의 소스/드레인영역을 노출시키는 콘택홀(18)을 형성한다.
그리고 도 1g 및 도 1h를 참조하면, 상기 층간절연막(19)상에 소스/드레인전극(20a~20f)형성을 위한 도전성 금속물질을 증착한후, 제 6 포토레지스트(도시되지 않음)를 도포하고, 제 6 마스크(도시되지 않음)를 이용하여 제 6 포토레지스트를 패턴한 후 식각공정을 수행함으로써 상기 도전성 금속물질이 식각되어 N형 박막트랜지스터(10a)와 P형 박막트랜지스터(10b, 10c)의 소스/드레인전극(20a~20f)을 각각 형성한다.
그리고, 상기 기판(11)에 유기물로 형성되는 패시베이션층(21)이 형성되며, 상기 패시베이션층(21) 상에 제 7 포토레지스트(도시되지 않음)를 도포하고, 제 7 마스크(도시되지 않음)를 이용하여 화소영역의 제 2 P형 박막트랜지스터 영역(10c)의 소스/드레인전극(20f)이 노출되도록 비아홀(22)이 형성된다.
이어서, 도 1i를 참조하면, 화소영역에서 애노드전극(23)을 형성하기 위하여 기판(11) 전면에 도전성 금속물질을 증착한후, 제 8 포토레지스트(도시되지 않음)와 제 8 마스크(도시되지 않음)를 이용하여 상기 도전성 금속물질을 패턴하여 상기 비아홀(22)을 통해 상기 제 2 P형 박막트랜지스터(10c)에 연결되는 애노드전극(23)을 형성한다.
그리고 도 1j를 참조하면, 상술한 바와 같이 형성되는 애노드전극(23)을 포함한 기판전면에 감광성 유기막으로 형성되는 PDL층 또는 유기막으로 형성되는 PDL층(25)을 제 9 포토레지스트(도시되지 않음)와 제 9 마스크(도시되지 않음)를 이용하여 패턴함으로써 애노드전극(23)의 일부를 노출시킨다. 그리고 상기 애노드전극(23)의 상면에 EL층(24)과 캐소드전극(26)을 형성함으로써 표시장치의 제조가 완료된다.
그러나 이와 같은 종래의 표시장치는 제조공정에 있어서 9매의 마스크가 사 용됨으로써 마스크수의 증가에 따라 관련장비의 증설이 필요하며, 제조공수가 길어 제조비용이 상승되고, 이에 따라 생산성의 저하, 잠재 불량요인이 증가되는 문제점이 있다.
따라서 상기와 같은 문제점을 해결하고자 안출된 것으로써, 본 발명은 박막트랜지스터의 게이트전극 및 LDD영역, 도핑공정등을 단일공정에서 동시에 진행함으로써 마스크수의 감소 및 제조공수를 감소시킬 수 있는 표시장치의 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 제 1 마스크를 이용하여 기판의 제 1 내지 제 3 박막트랜지스터 영역상에 각각 폴리실리콘 패턴을 형성하는 제 1 단계와; 상기 폴리실리콘 패턴을 포함하는 기판상에 게이트절연막 및 제 1 도전막을 순차적으로 형성하고, 제 2 마스크를 사용하여 상기 제 1 도전막의 상부에 제 2 도전막을 패턴하여, 상기 제 1 박막트랜지스터 영역의 제 2 도전막은 상기 제 1 도전막의 영역보다 짧게 형성되어 상기 제 1 박막트랜지스터의 게이트전극을 형성하고, 제 2 및 제 3 박막트랜지스터 영역의 제 1 및 제 2 도전막은 상기 제 2 및 제 3 박막트랜지스터 영역의 폴리실리콘 패턴의 영역을 포함하도록 형성하는 제 2 단계와; 상기 제 1 박막트랜지스터 영역의 상기 폴리실리콘 패턴에 고농도의 N형 불순물을 이온주입하여 고농도의 소스/드레인영역과 저농도의 엘디디(LDD) 영역을 동시에 형성하는 제 3 단계와; 제 3 마스크를 이용하여 상기 제 2 및 제 3 박막트랜지스터 영역의 상기 제 1 및 제 2 도전막을 동시에 부분식각하여 제 2 및 제 3 박막트랜지스터의 게이트전극을 형성하여 상기 제 2 및 제 3 박막트랜지스터영역의 상기 폴리실리콘 패턴에 불순물이온을 주입하므로써 고농도 소스/드레인 영역을 형성하는 제 4 단계와; 상기 기판 상에 층간절연막을 형성하고, 제 4 마스크를 이용하여 상기 층간절연막을 식각하여 상기 제 1 내지 제 3 박막트랜지스터의 폴리실리콘 패턴을 노출시키는 콘택홀을 형성하는 제 5 단계와; 상기 콘택홀을 포함하는 상기 층간절연막상에 제 3 도전막을 형성하고, 제 5 마스크를 이용하여 상기 제 3 도전막을 식각하므로 상기 제 1 내지 제 3 박막트랜지스터의 소스/드레인 전극과 애노드전극을 동일층에 형성하는 제 6 단계와; 상기 기판상에 화소정의막을 형성하고, 제 6 마스크를 이용하여 상기 화소정의막을 식각하여 상기 애노드전극을 일부 노출시켜 개구부를 형성하고, 상기 애노드전극의 상면에 EL층 및 캐소드전극을 형성하는 제 7 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 2 단계는 상기 제 1 및 제 2 도전막은 MoW 또는 AlNd로 형성되는 것을 특징으로 한다.
그리고, 상기 제 2 및 제 3 단계에서 상기 제 2 및 제 3 박막트랜지스터 영역의 상기 제 1 및 제 2 도전막은 상기 폴리실리콘 패턴과 적어도 동일한 영역을 갖도록 식각되어 상기 제 1 박막트랜지스터의 고농도의 불순물 이온주입시에 상기 제 2 및 제 3 박막트랜지스터의 폴리실리콘 패턴의 불순물 이온주입을 차단하는 것을 특징으로 한다.
또한, 상기 제 2 단계에서 상기 제 1 박막트랜지스터의 상기 제 1 도전막은 폴리실리콘 패턴영역보다 작은 것을 특징으로 한다.
또한, 상기 제 6 및 7 단계에서, 상기 제 3 도전막은 이중구조로 형성하되, 하부막을 투명성 도전막으로 구성하여 배면발광구조를 형성하는 것을 특징으로 한다.
여기서, 상기 제 3 박막트랜지스터의 소스/드레인전극과 동일층에 형성되는 상기 애노드전극은 상기 제 6 마스크에 의해 상기 투명성 도전막이 노출되는 것을 특징으로 한다.
아울러, 상기 제 7 및 8 단계에서 상기 제 2 도전막은 투명성 도전막으로써 단일구조로 형성하여 전면발광구조를 형성하는 것을 특징으로 한다.
그리고, 상기 제 1 박막트랜지스터는 N형 박막트랜지스터 인것을 특징으로 한다.
또한, 상기 제 2 및 제 3 박막트랜지스터는 P형 박막트랜지스터인것을 특징으로 한다.
여기서, 상기 표시장치는 유기전계발광소자 또는 액정표시소자인것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 표시장치의 제조방법을 나타낸 공정단면도이다.
도 2a를 참조하면, 본 발명에 따른 표시장치의 제조방법은, 도시된 바와 같 이 N형 박막트랜지스터(100a)와 제 1 P형 박막트랜지스터 영역(100b)을 포함하는 드라이버 IC영역과 제 2 P형 박막트랜지스터영역(100c)을 포함하는 화소영역을 구비한 기판(111)상에 비정질 실리콘을 증착하고, 제 1 포토레지스트(도시되지 않음)를 도포한 후 제 1 마스크(도시되지 않음)를 기판상에 위치시켜 포토레지스트를 패턴한 후 식각공정에 의해 상기 비정질 실리콘막을 패턴한 후 결정화시켜 폴리실리콘막 패턴(12a, 12b, 12c)을 N형 박막트랜지스터영역(100a)과 P형 박막트랜지스터 영역(100b, 100c)에 각각 형성한다.
이어서 도 2b를 참조하면, 폴리실리콘 패턴(112a, 112b, 112c)이 형성된 기판(111) 전면에 상기 폴리실리콘 패턴(112a, 112b, 112c)을 포함하여 게이트절연막(113)을 증착하고, 상기 게이트절연막(113) 상에 하부 게이트전극물질(114a, 115a, 116a)을 스퍼터링 방식으로 증착한다. 즉, 본 발명에서 상기 게이트전극물질은, 예를들면, MoW, Mo, Al, Cr 또는 AlNd로 각각 형성되는 이중구조를 갖는 도전막으로 형성되며, 이중 하부 게이트전극물질(114a, 115a, 116a)이 스퍼터링 방식으로 먼저 증착된다. 이때, N형 박막트랜지스터를 구성하는 하부 게이트전극물질(114a)은 폴리실리콘 패턴(112a)의 길이보다 작게 형성하고, 나머지 하부게이트 전극물질(114b, 114c)은 하부 폴리실리콘 패턴(112b, 112c)과 동일하게 형성한다.
그리고 도 2c를 참조하면, 상기 하부 게이트전극물질(114a, 115a, 116a)을 포함하는 기판(111) 상에 상부 게이트전극물질(114b, 115b, 116b)을 증착하고, 상기 상부 게이트전극물질(114b, 115b, 116b)을 포함하는 기판(111) 상에 제 2 포토 레지스트를 도포한 후, 제 2 마스크(도시되지 않음)를 사용하여 포토리소그래피 공정에 의해 형성된 제 2 포토레지스트 패턴(117a, 117b, 117c)에 따라 상기 상부 게이트전극물질(114b, 115b, 116b)을 식각하여 상기 N형 박막트랜지스터 영역의 게이트전극(114)을 형성한다.
이때, 제 2 마스크 패터닝을 통해 상기 N형 박막트랜지스터 영역(100a)의 상부 게이트전극(114b)은 상기 하부 게이트전극(114a)보다 그 길이가 짧게 형성되도록 하고, 상기 P형 박막트랜지스터 영역(100b, 100c)의 게이트전극 물질(115, 116)은 상기 폴리실리콘 패턴(112b, 112c)의 영역을 포함하여 상기 폴리실리콘 패턴(112b, 112c)보다 동일 또는 넓은 범위를 갖고 형성된다.
이후, 상기 제 2 포토레지스트 패턴(117a, 117b, 117c)을 제거한 후, 고농도의 N형 불순물이온을 주입하여 상기 N형 박막트랜지스터 영역(100a)의 고농도 소스/드레인영역(112a1)과 LDD 영역(112a2)을 동시에 형성한다.
즉, 상술한 바와 같이 상기 N형 박막트랜지스터(100a)의 게이트전극(114)은 하부 게이트전극(114a)이 상부 게이트전극(114b) 보다 길게되는 구조로 형성되므로 상기 하부 게이트전극의 양측면에는 고농도, 예를들면, 1013 ~1015 농도의 N형 불순물 이온이 주입되어 고농도 소스/드레인 영역(112a1)을 형성하고, 또한 고농도 불순물이온이 상기 상부 게이트전극(114b)보다 연장된 하부 게이트전극(114a)의 영역을 통하여 상기 폴리실리콘 패턴(112a)에 주입되므로써 저농도의 LDD 영역(112a2)을 형성한다.
이를 다시 설명하자면, 고농도의 N형 불순물이온을 주입하면, 상기 N형 박막트랜지스터 영역(100a)의 게이트전극(114a,114b)은 각각의 길이가 다른 이중구조로 형성됨에 따라 상기 N형 박막트랜지스터(100a)의 폴리실리콘 패턴(112a)에 주입되는 이온의 농도는 상기 상부막(114a)과 하부막(114b)의 형성 범위에 따라 상기 폴리실리콘 패턴(112a)에 차등적으로 주입되므로써 고농도의 소스/드레인영역(112a1)과 저농도의 LDD영역(112a2)이 동시에 형성된다. 이에 따라, N형 박막트랜지스터 영역(100a)의 게이트는 LDD여역(112a2)과 게이트전극(114)가 중첩되는 구조를 갖는 골드구조(Gate overlapped LDD)를 형성하게 된다.
또한, 상술한 바와 같이 P형 박막트랜지스터영역에서 상기 제 2 마스크(도시되지 않음)를 통해 형성되는 게이트전극물질(115, 116)은 상기 P형 박막트랜지스터영역(100b, 100c)의 폴리실리콘 패턴(112b, 112c)과 동일하거나 또는 그이상되는 범위에서 형성되므로 상기 N형 박막트랜지스터영역(100a)에 주입되는 불순물이온이 상기 P형 박막트랜지스터 영역(100b, 100c)의 폴리실리콘 패턴(112b, 112c)에 주입되는 것을 차단한다.
그리고 도 2d를 참조하면, LDD영역(112a2)이 형성된 N형 박막트랜지스터 영역(100a)에 제 3 포토레지스트를 도포한 후, 제 3 마스크(도시되지 않음)를 이용하여 포토 리소그래피공정으로 제 3 포토레지스트 패턴(118a, 118b, 118c)을 형성한 후 식각하여 상기 P형 박막트랜지스터 영역(100b, 100c)의 게이트전극물질(115, 116)의 소정부분(a, b)이 패터닝된다.
그리고나서, P형 불순물로 이온주입을 하면 상기 N형 박막트랜지스터 영역(100a)은 제 3 포토레지스트 패턴(118a)에 의하여 P형 불순물 이온의 주입이 방지되고, P형 박막트랜지스터 영역(100b, 100c)에 형성된 게이트전극물질(115, 116)에서 상기 제 3 포토레지스트 패턴(118b, 118c)에 의해 고농도의 P형 불순물 이온이 상기 P형 박막트랜지스터 영역(100b, 100c)의 폴리실리콘 패턴(112b, 112c)에 주입되므로써 고농도의 소스/드레인 영역(112b1, 112c1)이 형성된다.
그리고 도 2e를 참조하면, 상기 제 3 포토레지스트 패턴(118a, 118b, 118c)을 제거한 후, 기판(111) 전면에 층간절연막(119)을 형성한다. 이어서 상기 기판(111)상에 제 4 포토레지스트(도시되지 않음)를 도포하고, 제 4 마스크(도시되지 않음)를 사용하여 포토리소그래피 공정에 의해 패터닝함으로써 N형 박막트랜지스터(100a) 및 P 형 박막트랜지스터 영역(100b, 100c)의 소스/드레인영역(112a1, 112b1, 112c1)이 노출되도록 층간절연막(119)을 식각하여 콘택홀(120)을 형성한다.
그리고 도 2f를 참조하면, 상기 층간절연막(119)상에 소스/드레인전극형성을 위한 도전막(122)을 증착한후, 상기 도전막(122)의 상부에 제 5 포토레지스트(도시되지 않음)를 도포하고, 제 5 마스크(도시되지 않음)를 사용하여 포토리소그래피 공정을 수행하여 패터닝한 후 식각공정을 진행함으로 N형 박막트랜지스터 영역(100a)과 P형 박막트랜지스터 영역(100b, 100c)의 소스/드레인전극(121)을 각각 형성한다. 여기서 제 2 P형 박막트랜지스터영역(100c)에 형성되는 소스/드레인전극(121)은 일측으로 연장형성되어 애노드전극물질을 형성한다.
여기서, 예를들면, 배면 발광의 경우는 상기 도전막(122)을 이중구조로 형성하여 상부막(122a)을 도전성 금속물질로 형성하고, 하부막(122b)을 투명성 도전막 으로 구성함이 바람직하다.
또는 전면발광의 경우는 상기 도전막(122)을 투명성 도전막(122b)으로써 단일막구조로 형성함이 바람직하다.
즉, 본 발명에서는 소스/드레인 전극(121)과 애노드전극(122c)을 동일 층에 형성하되, 전면발광의 경우는 상기 소스/드레인전극(121)과 애노드 전극(122c)을 형성하는 상기 도전막(122)을 단일구조의 투명성 도전막으로 형성하고, 배면발광의 경우는 상기 도전막(122)을 이중구조로 하여 하부막(122b)을 투명성 도전막으로 형성한다.
이어서, 도 2g를 참조하면, 상술한 바와 같이 형성되는 애노드전극물질(122c)을 포함한 기판(111)전면에 감광성 유기막으로 형성되는 PDL층 또는 유기막으로 형성되는 PDL층(125)을 형성하고, 제 6 포토레지스트와 제 6 마스크(도시되지 않음)를 이용하여 애노드전극(122c)의 일부를 노출시킨다. 즉, 예를들면, 배면발광구조에서 상기 이중막으로 구성되는 애노드전극물질(122c)에서 제 6 마스크(도시되지 않음)를 이용하여 제 6 포토레지스트를 패턴한 후, 상기 PDL층(125)과 상기 애노드전극물질(122c)의 상부막(122a)을 식각한다. 그러므로 투명성 도전막으로 형성되는 하부막(122b)의 일부가 노출된다.
또는 전면발광구조에서는 상기 화소영역에서 제 6 포토레지스트와 제 6 마스크(도시되지 않음)를 통해 상기 PDL층(125)만을 식각하여 상기 애노드전극(122c)을 형성하는 투명성 도전막(122b)을 일부 노출시킨다.
상기 발명의 상세한 설명은 본 발명의 특정 실시예를 예로 들어서 설명하였 으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 개념을 이탈하지 않는 범위 내에서 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의하여 여러 가지 형태로 변형 또는 변경 실시하는 것 또한 본 발명의 개념에 포함되는 것은 물론이다.
상술한 바와 같은 본 발명에 따른 표시장치의 제조방법은 N형 박막트랜지스터의 게이트전극을 골드(GoLD, Gate overlapped LDD)구조로 형성함에 따라 소스/드레인 영역과 LDD영역을 동시에 형성하고, 소스/드레인 전극과 애노드전극을 동일층에 형성함으로써 제조공수가 간략화되어 제조비용이 절감되는 효과가 있다.
Claims (10)
- 제 1 마스크를 이용하여 기판의 제 1 내지 제 3 박막트랜지스터 영역상에 각각 폴리실리콘 패턴을 형성하는 제 1 단계와;상기 폴리실리콘 패턴을 포함하는 기판상에 게이트절연막 및 제 1 도전막을 순차적으로 형성하고, 제 2 마스크를 사용하여 상기 제 1 도전막의 상부에 제 2 도전막을 패턴하며, 상기 제 1 박막트랜지스터 영역의 제 2 도전막은 상기 제 1 도전막의 영역보다 짧게 형성되어 상기 제 1 박막트랜지스터의 게이트전극을 형성하고, 제 2 및 제 3 박막트랜지스터 영역의 제 1 및 제 2 도전막은 상기 제 2 및 제 3 박막트랜지스터 영역의 폴리실리콘 패턴의 영역을 포함하도록 형성하는 제 2 단계와;상기 제 1 박막트랜지스터 영역의 상기 폴리실리콘 패턴에 고농도의 N형 불순물을 이온주입하여 고농도의 소스/드레인영역과 저농도의 엘디디(LDD) 영역을 동시에 형성하는 제 3 단계와;제 3 마스크를 이용하여 상기 제 2 및 제 3 박막트랜지스터 영역의 상기 제 1 및 제 2 도전막을 동시에 부분식각하여 제 2 및 제 3 박막트랜지스터의 게이트전극을 형성하여 상기 제 2 및 제 3 박막트랜지스터영역의 상기 폴리실리콘 패턴에 불순물이온을 주입하므로써 고농도 소스/드레인 영역을 형성하는 제 4 단계와;상기 기판 상에 층간절연막을 형성하고, 제 4 마스크를 이용하여 상기 층간절연막을 식각하여 상기 제 1 내지 제 3 박막트랜지스터의 폴리실리콘 패턴을 노출시키는 콘택홀을 형성하는 제 5 단계와;상기 콘택홀을 포함하는 상기 층간절연막상에 제 3 도전막을 형성하고, 제 5 마스크를 이용하여 상기 제 3 도전막을 식각하므로 상기 제 1 내지 제 3 박막트랜지스터의 소스/드레인 전극과 애노드전극을 동일층에 형성하는 제 6 단계와;상기 기판상에 화소정의막을 형성하고, 제 6 마스크를 이용하여 상기 화소정의막을 식각하여 상기 애노드전극을 일부 노출시켜 개구부를 형성하고, 상기 애노드전극의 상면에 EL층 및 캐소드전극을 형성하는 제 7 단계를 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 1 항에 있어서, 상기 제 2 단계는상기 제 1 및 제 2 도전막은 Mo, MoW, Al, AlNd, 및 Cr으로 이루어진 군에서 선택되는 서로 다른 물질로 형성되는 것을 특징으로 하는 표시장치의 제조방법.
- 제 1 항에 있어서, 상기 제 2 및 제 3 단계에서상기 제 2 및 제 3 박막트랜지스터 영역의 상기 제 1 및 제 2 도전막은 상기 폴리실리콘 패턴과 적어도 동일한 영역을 갖도록 식각되어 상기 제 1 박막트랜지스터의 고농도의 불순물 이온주입 시에 상기 제 2 및 제 3 박막트랜지스터의 폴리실리콘 패턴의 불순물 이온주입을 차단하는 것을 특징으로 하는 표시장치의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 제 6 및 7 단계에서,상기 제 3 도전막은 이중구조로 형성하되, 하부막을 투명성 도전막으로 구성하여 배면발광구조를 형성하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 5 항에 있어서,상기 제 3 박막트랜지스터의 소스/드레인전극과 동일층에 형성되는 상기 애노드전극은 상기 제 6 마스크에 의해 상기 투명성 도전막이 노출되는 것을 특징으로 하는 표시장치의 제조방법.
- 제 1 항에 있어서, 상기 제 6 및 7 단계에서상기 제 3 도전막은 투명성 도전막으로써 단일구조로 형성하여 전면발광구조를 형성하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 박막트랜지스터는 N형 박막트랜지스터 인것을 특징으로 하는 표시장치의 제조방법.
- 제 8 항에 있어서, 상기 제 2 및 제 3 박막트랜지스터는 P형 박막트랜지스터인것을 특징으로 하는 표시장치의 제조방법.
- 제 1 항 내지 제3항 및 제5항 내지 제 9 항 중 어느 한 항에 있어서,상기 표시장치는 유기전계발광소자 또는 액정표시소자인것을 특징으로 하는 표시장치의 제조방법.
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