KR101169407B1 - 반도체장치 및 그의 제조방법 - Google Patents

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료타 이마하야시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

불휘발성 메모리는 인가 전압이 높다는 문제점을 가진다. 이것은 절연막을 통하여 플로팅 게이트에 캐리어를 터널 효과에 의해 주입할 필요가 있기 때문이다. 또한, 이와 같은 캐리어 주입을 행함으로써, 절연막의 열화가 우려된다. 따라서 인가 전압을 낮게 하고, 절연막의 열화를 방지한 메모리를 제공하는 것을 목적으로 한다. 본 발명의 한가지 특징은, 메모리의 플로팅 게이트로서 기능하는 층으로서, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층을 사용하는 것이다. 구체예는, 절연층들 사이에 끼워진, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층을 플로팅 게이트로서 사용한 트랜지스터 구조를 가지는 소자이다.
불휘발성 메모리, 플로팅 게이트, 전하 이동 착체, 무기 화합물, 유기 화합물

Description

반도체장치 및 그의 제조방법{Semiconductor device and manufacturing method thereof}
본 발명은 메모리 기능을 가지는 반도체장치 및 그의 제조방법에 관한 것이다.
플로팅 게이트를 가지는 불휘발성 반도체 메모리는 전원을 꺼도 정보를 보유할 수 있기 때문에, 많은 전자기기에 탑재되고 있다. 이와 같은 불휘발성 반도체 메모리에서는 플로팅 게이트를 덮는 절연막의 막 두께의 제어가 중요하다. 예를 들어, 커패시터(capacitor) 절연막을 형성한 후, 연속하여 도전막을 형성하여 형성하여 불휘발성 반도체 메모리를 형성하는 방법이 있다(문헌 1 : 일본국 공개특허공고 2004-140413호 공보 참조).
또한, 메모리 소자로서, 유기 반도체를 가지는 것이 개발되어 있다(문헌 2 : 일본국 공개특허공고 2004-47791호 공보 참조). 문헌 2에는, 히스테리시스 특성을 나타내는 유기 반도체 메모리층과, 반도체 다이오드층을 가지는 스위칭 메모리 소자가 기재되어 있다.
그러나, 상기 문헌 1에서는, 메모리를 동작시키기 위한 인가 전압이 높았다. 이것은, 절연막을 통하여 플로팅 게이트에 축적 전하(캐리어)를 터널 효과에 의해 주입할 필요가 있기 때문이다. 또한, 이와 같은 캐리어의 주입을 행함으로써, 절연막의 열화(劣化)가 우려된다.
또한, 문헌 2에서는, 인가 전압의 크기에 대하여 고려되어 있지 않다.
따라서, 본 발명은, 상기 문헌 1 및 2와는 다른 구성에 의해 인가 전압이 저감된 반도체장치, 이 반도체장치를 가지는 메모리 등, 및 그들의 제조방법을 제공하는 것을 과제로 한다.
상기 과제를 감안하여, 본 발명은, 메모리의 플로팅 게이트로서 기능하는 층으로서, 전하 이동 착체를 가지는 무기 화합물과, 유기 화합물이 혼재된 층(혼재층이라고도 기재한다)을 사용하는 것을 특징으로 한다. 구체적으로는, 절연층 사이에 끼워진, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층을 플로팅 게이트로서 사용한 반도체장치이다.
이하, 본 발명의 보다 구체적인 구성을 설명한다. 또한, 본 발명에 있어서, 전하 이동 착체를 가지는 무기 화합물로서, 금속 산화물, 금속 질화물, 또는 금속 산화질화물을 사용할 수 있지만, 금속 산화물을 사용한 본 발명에 대하여 설명한다.
본 발명의 반도체장치는, 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 반도체막, 및 게이트 전극과 반도체막 사이의, 게이트 전극에 전압을 인가하면 전하 분리가 일어나는 층을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치는, 게이트 전극과, 게이트 전극 위에 게이트 절연막으로서 형성된 제1 절연층과, 제1 절연층 위에 형성된 반도체막, 및 제1 절연층 위에 금속 산화물과 유기 화합물이 혼재된 층과 제2 절연층이 순차로 적층된 구조를 가지는 층을 포함하고, 상기 금속 산화물은 바나듐 산화물, 몰리브덴 산화물, 니오브 산화물, 레늄 산화물, 텅스텐 산화물, 루테늄 산화물, 티탄 산화물, 크롬 산화물, 지르코늄 산화물, 하프늄 산화물, 및 탄탈 산화물 중 어느 하나인 것을 특징으로 한다.
또한, 본 발명의 반도체장치는, 게이트 전극과, 게이트 전극 위에 게이트 절연막으로서 형성된 제1 절연층과, 제1 절연층 위에 형성된 반도체막, 및 제1 절연층 위에 제1 유기 화합물층, 금속 산화물과 제2 유기 화합물이 혼재된 층, 제2 절연층이 순차로 적층된 구조를 가지고, 상기 금속 산화물은, 바나듐 산화물, 몰리브덴 산화물, 니오브 산화물, 레늄 산화물, 텅스텐 산화물, 루테늄 산화물, 티탄 산화물, 크롬 산화물, 지르코늄 산화물, 하프늄 산화물, 및 탄탈 산화물 중 어느 하나인 것을 특징으로 한다.
본 발명에서, 반도체막은 유기 반도체막과 무기 반도체막 중 어느 것이어도 좋다.
또한, 본 발명은, 게이트 전극을 형성하는 공정과, 게이트 전극 위에 게이트 절연막을 형성하는 공정과, 게이트 절연막 위에 반도체막을 형성하는 공정, 및 게이트 전극과 반도체막과의 사이에, 게이트 전극에 전압을 인가하면 전하 분리가 일어나는 층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제조방법을 제공한다.
전하 분리가 일어나는 층은 전하 이동 착체를 가지는 층이고, 전하 이동 착체란 전자 수용성 물질로서 기능을 가지는 것을 가리킨다. 이들의 구체적인 재료로서, 주기율표의 4족 내지 12족에 속하는 천이 금속 중 어느 하나의 산화물을 사용할 수 있다. 그 중에서, 주기율표의 4족 내지 8족에 속하는 천이 금속의 산화물은 전자 수용성이 높은 것이 많고, 특히, 바나듐 산화물, 몰리브덴 산화물, 니오브 산화물, 레늄 산화물, 텅스텐 산화물, 루테늄 산화물, 티탄 산화물, 크롬 산화물, 지르코늄 산화물, 하프늄 산화물, 탄탈 산화물이 적합하다.
또한, 본 발명에서, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층은 공증착법에 의해 형성하는 것이 바람직하다. 그 결과, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층의 상태는, 이들이 혼재된 층을 이루고 있거나, 이들이 적층된 층으로 되어 있는 상태가 있을 수 있다.
또한, 반도체장치는 박막트랜지스터, 또는 이 박막트랜지스터를 사용한 전자기기를 포함한다. 또한, 유기 반도체를 사용한 반도체장치를 유기 반도체장치라고 부르고, 이 유기 반도체장치는 유기 박막트랜지스터, 또는 이 유기 박막트랜지스터를 사용한 전자기기를 포함한다.
본 발명에 의하면, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층에서는, 전하 분리가 용이하게 일어난다. 그래서, 이 혼재된 층과, 절연체와, 도전체에 의해 커패시터를 구성할 수 있고, 이 커패시터에 축적되는 전하에 기인한 히스테리시스가 생긴다. 이 특성을 적용한 새로운 메모리 소자를 형성할 수 있다.
또한, 이와 같이 전하 분리가 용이하게 일어나는 층을 플로팅 게이트로서 적용함으로써 인가 전압을 작게 할 수 있다. 그 결과, 본 발명의 유기 반도체장치를 메모리 등으로서 이용하는 경우, 이 메모리를 실장한 전자기기의 저소비전력화를 달성할 수 있다.
또한, 본 발명에서는, 캐리어가 절연막에 주입되는 일이 없기 때문에, 절연막의 열화를 방지할 수 있다.
도 1(A)～도 1(D)는 본 발명의 유기 반도체장치의 제조공정을 나타내는 단면도이다.
도 2(A)～도 2(C)는 본 발명의 유기 반도체장치의 제조공정을 나타내는 단면도이다.
도 3(A) 및 도 3(B)는 본 발명의 절연막의 단면도이다.
도 4는 본 발명의 반도체장치의 단면도이다.
도 5는 본 발명의 유기 박막 반도체장치를 사용한 메모리를 나타내는 도면이다.
도 6(A)～도 6(D)는 본 발명의 유기 반도체장치를 사용한 전자기기를 나타내는 도면이다,
도 7(A)～도 7(D)는 본 발명의 절연막에서의 전하 분리를 나타내는 모식도이다.
도 8(A) 및 도 8(B)는 본 발명의 절연막의 단면도이다.
도 9는 본 발명의 절연막을 가지는 반도체장치의 V-I의 예상도이다.
이하에, 본 발명의 실시형태를 도면에 기초하여 설명한다. 그러나, 본 발명은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명이 본 실시형태의 기재 내용에 한정해 해석되는 것은 아니다. 또한, 실시형태를 설명하기 위한 모든 도면에 있어서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 붙이고, 그의 반복 설명은 생략한다.
[실시형태 1]
본 실시형태에서는, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층을 가지는 유기 반도체장치, 구체적으로는 유기 박막트랜지스터를 제조하는 방법에 대하여 설명한다.
도 1(A)에 나타내는 바와 같이, 절연 표면을 가진 기판(100)을 준비한다. 기판(100)에는, 예를 들어, 바륨 붕규산 유리나, 알루미노 붕규산 유리 등의 유리 기판, 석영 기판, 스테인리스 강(SUS) 기판 등을 사용할 수 있다. 또한, PET(폴리에틸렌 테레프탈레이트), PEN(폴리에틸렌나프탈레이트), PES(폴리에테르술폰)로 대표되는 플라스틱이나, 아크릴 등의 가요성 합성수지로 형성된 기판은, 본 발명의 유기 반도체장치의 제조공정에서는 고온 처리를 필요로 하지 않기 때문에 사용하는 것이 가능하다.
또한, 기판(100) 상에는 하지막을 형성하여도 좋다. 하지막은 기판(100) 중에 함유되는 Na 등의 알칼리 금속이나 알칼리토류 금속이 확산하여, 반도체 소자의 특성에 악영향을 미치는 것을 방지하기 위하여 형성된다. 예를 들어, 하지막에는, 산화규소, 질화규소, 질화산화규소 등의 절연막을 사용할 수 있다.
기판(100) 위에 게이트 전극(101)을 형성하는 공정을 설명한다. 먼저, 게이트 전극(101)이 되는 도전막을 형성한다. 이 도전막은 단층 구조이어도 좋고 적층 구조이어도 좋다. 예를 들어, 적층 구조로 하는 경우, 제1 도전막과 제2 도전막 각각은, Ta, W, Ti, Mo, Al, Cu, Cr, Mo, Ni, Au, Pd, Pt, Ag, Si로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료나 화합물 재료, 산화인듐, 산화주석, IT0(주석 인듐 산화물) 등의 화합물로 형성하면 좋다. 이와 같은 도전막은 스퍼터링법, CVD법, 액적 토출법(대표적으로는 잉크젯법) 등에 의해 형성될 수 있다.
그 후, 도전막 위에 포토레지스트(이하, 레지스트 마스크라고도 기재한다)를 스핀 코팅법 등에 의해 도포한다. 레지스트 마스크는 포지티브형과 네거티브형 중의 어느 하나를 사용할 수 있다. 이때, 흡광제가 첨가된 레지스트 마스크를 사용하여도 좋다. 또한, 유기 재료로 형성된 레지스트 마스크보다 고경도를 가지는 마스크, 예를 들어, 산화규소막 등의 무기 화합물로 형성된 마스크를 사용하여도 좋다.
그리고, 레지스트 마스크를 사용하여 도전막을 에칭하여, 게이트 전극(101) 을 형성한다. 에칭에는, CF4, Cl, 02 등의 기체를 사용한 건식 에칭, 또는 HF 등의 액체를 사용한 습식 에칭을 사용할 수 있다. 이때, 게이트 전극(101)의 엣지(edge)부가 테이퍼 형상을 가지도록, 에칭 조건을 결정하면 좋다. 게이트 전극(101)이 테이퍼 형상을 가지는 경우, 그 후에 형성되는 막의 단차 피복성을 높일 수가 있다. 또한, 동시에, 게이트 전극(101)에 신호를 입력하기 위한 주사선을 형성할 수 있다.
본 발명은 상기한 게이트 전극의 제조방법에 한정되는 것은 아니다. 예를 들어, 에칭 공정이 불필요하게 되는 액적 토출법(대표적으로는 잉크젯법)에 의해, 게이트 전극을 형성하여도 좋다. 액적 토출법을 사용하여 게이트 전극(101)을 형성하는 경우, 레지스트 마스크를 불필요하게 할 수 있다.
그 후, 도 1(B)에 나타내는 바와 같이, 게이트 전극(101)을 덮도록 제1 절연층(102a)을 형성한다. 제1 절연층(102a)은 게이트 절연막의 기능을 가진다.
제1 절연층(102a)에는, 산화규소, 질화규소, 산화질화규소와 같은 무기 화합물의 층을 사용할 수 있다. 또는, 제1 절연층(102a)으로서, 폴리이미드, 폴리파라키실렌, 폴리아크릴로니트릴, 폴리크실렌, 폴리스틸렌, 폴리비닐 페놀, 폴리비닐 알콜 등의 유기 화합물의 층을 사용할 수 있다. 또한, 인가 전압을 낮추기 위해서는, 제1 절연층(102a)에 HfSiOx와 같은 고유전율 재료를 사용하면 좋다. 제1 절연층은 플라즈마 CVD법, LPCVD법, 열 CVD법, 진공 증착법, 스퍼터링법, 스핀 코팅법, 액적 토출법(대표적으로는 잉크젯법) 또는 열산화법을 사용하여 형성될 수 있다.
다음에, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 형성한다. 본 실시형태에서는, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 플로팅 게이트로서 적용한다. 따라서, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)은, 그의 일부가 게이트 전극(101)과 겹치도록 가공(이하, 패터닝이라고 기재한다)한다.
전하 이동 착체를 가지는 무기 화합물에는, 전자 수용성 물질로서 기능하는 재료를 사용한다. 그의 구체예로서, 주기율표 4족 내지 12족에 속하는 천이 금속 중의 어느 하나의 산화물을 사용할 수 있다. 그 중에서도, 주기율표 4족 내지 8족에 속하는 천이 금속의 산화물은 전자 수용성의 높은 것이 많고, 특히, 바나듐 산화물, 몰리브덴 산화물, 니오브 산화물, 레늄 산화물, 텅스텐 산화물, 루테늄 산화물, 티탄 산화물, 크롬 산화물, 지르코늄 산화물, 하프늄 산화물, 탄탈 산화물이 적합하다.
또한, 유기 화합물에는, 정공 수송성 물질을 사용하면 좋다. 정공 수송성 물질이란, 전자 수송성보다 정공 수송성이 높은 물질이고, 예를 들어, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭 : α-NPD), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(약칭 : TPD), 4,4',4''-트리스(N,N-디페닐아미노)트리페닐아민(약칭 : TDATA), 4,4'4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약칭 : MTDATA), 4,4'-비스[N-{4-(N,N-디-m-톨릴아미노)페닐}-N-페닐아미노]비페닐(약칭 : DNTPD) 등의 방향족 아민 화합물이나, 프탈로시아닌(약칭 H2PC), 구리 프탈 로시아닌(약칭 : CuPc), 바나딜 프탈로시아닌(약칭 : VOPc) 등의 프탈로시아닌 화합물 등의 유기 화합물을 사용할 수 있다. 본 실시형태에서, 상기 트리페닐아민 화합물이 바람직하고, 예를 들어, 프탈로시아닌 화합물 등을 사용하면 좋다.
이와 같은 층은, 전압을 인가하면 전하 분리가 용이하게 일어나는 층이라면 어떠한 층이라도 좋다. 따라서, 동일한 기능을 하는 층이라면, 상기 재료의 조합에 한정되지 않는다. 예를 들어, 유기 화합물끼리의 조합이어도 좋고, 테트라플루오로테트라시아노퀴노디메탄(약칭 : F4-TCNQ) 등을 사용할 수도 있다.
이와 같은 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층을 사용함으로써, 유기 화합물의 결정화를 억제할 수 있고, 그 층은 저항의 증가를 동반하지 않고 두껍게 형성하는 것이 가능하게 된다. 또한, 무기 화합물과 유기 화합물이 혼재된 층은 도전성이 높아진다. 따라서, 이 층을 후막(厚膜)화하여도 인가 전압이 높아지지 않으므로, 바람직하다.
이와 같은 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)은 증착법에 의해 형성될 수 있고, 바람직하게는, 이들 재료를 사용한 공증착법을 사용한다. 공증착법은 저항 가열 증착에 의한 공증착법, 전자빔 증착에 의한 공증착법, 저항 가열 증착과 전자빔 증착에 의한 공증착법이 있고, 그 외에, 저항 가열 증착과 스퍼터링법에 의한 성막, 전자빔 증착과 스퍼터링에 의한 성막 등, 동종 또는 이종 방법을 조합하여 형성할 수 있다. 또한, 상기 예는 2종의 재료를 함유하는 층을 나타내고 있지만, 3종 이상의 재료를 함유하는 경우도 마찬가지로, 동종 또는 이종 방법을 조합하여 형성할 수 있다
다음에, 제2 절연층(102b)을 형성한다. 이때, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103) 위에, 제2 절연층(102b)을 형성하기 때문에, 이 층(103)에 손상(damage)을 가하지 않도록 제2 절연층(102b)을 형성한다. 예를 들어, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 충분히 두껍게 하면 좋다. 본 발명에서는, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층을 사용함으로써, 유기 화합물의 결정화를 억제할 수 있고, 저항의 증가를 동반하지 않고 층을 두껍게 형성하는 것이 가능하게 되며, 이 층을 더욱 후막화하여도 인가 전압을 높이는 일이 없기 때문에 적합하다.
이 층(103)에의 손상이 허용 범위 내가 되도록 제어되면, 제2 절연층(102b)은 제1 절연층(102a)과 같은 재료 또는 제조방법에 의해 형성될 수 있다. 예를 들어, 열 CVD법을 사용하여 제2 절연층(102b)을 형성하면, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)에 가하는 손상을 저감할 수 있어, 바람직하다. 이때, 크실렌 다이머 또는 그의 유도체를 사용하여 제2 절연층(102b)을 형성하면 좋다.
제1 절연층(102a)과 제2 절연층(102b) 사이에, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 끼우면, 게이트 전압 인가 시에, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)에서 전하 분리가 생긴다. 그러면, 이 혼재된 층(103)과, 제1 절연층(102a), 제2 절연층(102b), 게이트 전극(101), 후에 형성하는 반도체막(105)에 의해 커패시터를 구성할 수 있고, 이 커패시터에 축적되는 전하에 기인한 히스테리시스가 생긴다. 이 히스테리시스를 이용하여, 새로운 메모리 소자를 제공할 수 있다.
또한, 이와 같이 전하 분리가 용이하게 일어날 수 있는 층, 구체적으로는, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 플로팅 게이트로서 적용함으로써, 인가 전압을 작게 할 수 있다. 그 결과, 본 발명의 유기 반도체장치를 메모리 등으로서 이용하는 경우, 이 메모리를 실장한 전자기기의 저소비전력화를 달성할 수 있다.
또한, 본 실시형태의 유기 반도체장치에서는, 캐리어가 제1 절연층(102a)이나 제2 절연층(102b)에 주입되는 일이 없기 때문에, 이들 절연층의 열화(劣化)를 방지할 수 있다.
이와 같이, 본 발명은, 제1 절연층(102a)과 제2 절연층(102b) 사이에, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층을 형성하는 것을 특징으로 한다. 따라서, 제1 절연층(102a)과 제2 절연층(102b) 사이에, 유기 화합물 등을 더 형성하여도 좋다.
예를 들어, 도 3(A)에 나타내는 바와 같이, p형의 유기 반도체층을 형성하는 경우, 제1 절연층(102a)과, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)과의 사이에, 유기 화합물(103a)을 더 형성할 수 있다. 이와 같은 적층 구조를 형성하는 경우, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)과, 유기 화합물(103a)은 동시에 패터닝하면 좋다.
유기 화합물(103a)의 재료는 정공 수송성 물질을 사용하면 좋다. 정공 수송성 물질은 전자 수송성보다 정공 수송성이 높은 물질이고, 예를 들어, 4,4'-비 스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭 : α-NPD), 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(약칭 : TPD), 4,4',4＇＇-트리스(N,N-디페닐아미노)트리페닐아민(약칭 : TDATA), 4,4',4'＇-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약칭 : MTDATA), 4.4'-비스[N-{4-(N,N-디-m-톨릴아미노)페닐}-N-페닐아미노]비페닐(약칭 : DNTPD) 등의 방향족 아민 화합물이나, 프탈로시아닌(약칭 : H2PC), 구리 프탈로시아닌(약칭 : CuPc), 바나딜 프탈로시아닌(약칭 : V0Pc) 등의 프탈로시아닌 화합물 등으로부터 선택할 수 있고, 예를 들어, TPD를 사용할 수 있다.
이와 같이, 정공 수송성 물질을 가지는 유기 화합물(103a)을 제1 절연층(102a)과, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)과의 사이에 형성함으로써, 전하 분리가 일어난 후에, 신속하게 전자와 정공을 나누어, 그것들을 떼어 놓을 수가 있다. 그 결과, 전자와 정공이 서로 결합하는 것을 방지할 수 있다.
또한, 정공 수송성 물질을 가지는 유기 화합물(103a)은, 상기한 재료의 적층 구조로 형성하여도 좋다. 이때, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)으로부터 멀어질 수록, 이온화 포텐셜이 낮은 유기 화합물들을 순차로 적층함으로써, 인가 전압을 오프(off)로 하여도, 정공을 보유할 수 있다. 그 결과, 인가 전압을 오프로 했을 때, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)에서, 정공과 전자가 서로 결합하는 것을 방지할 수 있고, 정보를 보유할 수 있다.
또한, 도 3(B)에 나타내는 바와 같이, p형의 유기 반도체막을 형성하는 경우, 무기 화합물과 유기 화합물이 혼재된 층(103)과 제2 절연층(102b)과의 사이에, 유기 화합물(103b)을 더 형성할 수 있다. 이와 같은 적층 구조를 형성하는 경우, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)과, 유기 화합물(103a)과, 유기 화합물(103b)은 동시에 패터닝될 수도 있다.
이 유기 화합물(103b)의 재료는 전자 수송성 물질을 사용하면 좋다. 전자 수송성 물질은 정공 수송성보다 전자 수송성이 높은 물질이고, 예를 들어, 트리스(8-퀴놀리놀라토)알루미늄(약칭 : Alq3), 트리스(4-메틸-8-퀴놀리놀라토)알루미늄(약칭 : Almq3), 비스(10-하이드록시벤조[h]-퀴놀리나토)베릴륨(약칭 : BeBq2), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(약칭 : BAlq), 비스[2-(2-하이드록시페놀)벤조옥사졸라토]아연(약칭 : Zn(BOX)2), 비스[2-(2-하이드록시페닐)벤조티아졸라토]아연(약칭 : Zn(BTZ)2) 등의 금속 착체 외에, 2-(4-비페닐릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭 : PBD), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭 : OXD-7), 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페닐릴)-1,2,4-트리아졸(약칭 : TAZ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐릴)-1,2,4-트리아졸(약칭 : p-EtTAZ), 바소페난트롤린(약칭 :BPhen), 바소큐프로인(약칭 : BCP), 4,4'-비스(5-메틸-벤조옥사졸-2-일)스틸벤(약칭 : Bz0S) 등을 사용할 수 있다. 또는, 유기 화합물(103b)로서, n형의 반도체를 사용하거나, 알칼리 금속이 첨가된 층을 사용할 수 있다.
이와 같이, 전자 수송성 물질을 가지는 유기 화합물을, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)과, 제2 절연층(102b)과의 사이에 형성함으로써, 전하 분리가 일어난 후, 신속하게 전자와 정공을 나누어, 그것들을 떼어 놓을 수 있다. 그 결과, 전자와 정공이 서로 결합하는 것을 방지할 수 있다.
또한, 전자 수송성 물질을 가지는 유기 화합물(103b)은 상기한 재료의 적층 구조로 형성하여도 좋다. 이때, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)으로부터 멀어질 수록 전자 친화력이 큰 유기 화합물들을 순차로 적층함으로써, 인가 전압을 오프로 하여도, 분리된 전자를 보유할 수 있다. 그 결과, 인가 전압을 오프로 했을 때, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)에서, 전자와 정공이 서로 결합하는 것을 방지할 수 있고, 정보를 보유할 수 있다. 이것을 메모리에 이용할 수 있다.
또한, 도 3(A) 및 도 3(B)에서는, p형의 유기 반도체막을 형성하는 경우를 설명하였지만, n형의 유기 반도체막을 형성하는 경우에는, 무기 화합물과 유기 화합물이 혼재된 층(103)과 제2 절연층(102b)과의 사이에, 정공 수송성 물질을 가지는 유기 화합물(103a)을 형성한다. 또한, 전자 수송성 물질을 가지는 유기 화합물(103b)을 더 형성하는 경우, 제1 절연층(102a)과, 무기 화합물과 유기 화합물이 혼재된 층(103)과의 사이에, 이 유기 화합물(103b)을 형성한다. 이것은 구동을 위한 인가 전압의 극성이 다른 것에 의한 것이다.
다음에, 도 1(C)에 나타내는 바와 같이, 반도체막(105)을 형성한다. 이 반 도체막은 유기 분자 결정이나 유기 고분자 화합물을 사용한 유기 반도체막이다. 유기 분자 결정의 구체예로서는, 다환(多環) 방향족 화합물, 공역 이중 결합계 화합물, 프탈로시아닌, 전하 이동형 착체 등을 들 수 있다. 예를 들어, 안트라센, 테트라센, 펜타센, 헥사티오펜(6T), 테트라시아노퀴노디메탄(TCNQ), 페릴렌테트라카르복실릭 디안하이드라이드(페릴렌테트라카르본산 이무수화물, PTCDA), 나프탈렌테트라카르복실릭 디안하이드라이드(나프탈렌테트라카르본산 이무수화물, NTCDA) 등을 사용할 수 있다. 또한, 유기 고분자 화합물의 구체예로서, π-공역계 고분자, 카본 나노튜브, 폴리비닐 피리딘, 프탈로시아닌 금속 착체 등을 들 수 있다. 특히, 골격이 공역 이중 결합으로 구성되는 π-공역계 고분자인, 폴리아세틸렌, 폴리아닐린, 폴리피롤, 폴리에틸렌, 폴리티오펜 유도체, 폴리(3 알킬티오펜), 폴리파라페닐렌 유도체, 또는 폴리파라페닐렌비닐렌 유도체를 사용할 수 있다. 이들 유기 반도체 재료에는, n형 또는 p형의 극성을 나타내는 것이 있다.
이와 같은 유기 반도체막은 진공 증착법, 스핀 코팅법, 스프레이법, 액적 토출법(대표적으로는 잉크젯법), 스크린법, 캐스트법, 또는 인출법을 사용하여 형성될 수 있다.
이와 같은 유기 반도체막은 결정화 등의 고온 처리를 필요로 하지 않기 때문에, 플라스틱 기판 위에 형성할 수 있다. 그 결과, 유기 반도체장치의 저비용화를 도모할 수 있다. 또한, 가요성 기판 위에 유기 반도체막을 형성하는 것도 가능하여, 유연성이 좋은 유기 반도체장치를 제공할 수 있다.
그 후, 도 1(D)에 나타내는 바와 같이, 소스 전극(106a)과 드레인 전 극(106b)을 형성한다. 이들 전극은 게이트 전극(101)과 같은 재료 또는 제조방법을 사용하여 형성될 수 있다.
이상과 같이 하여, 소스 전극 및 드레인 전극이 상층으로서 형성된, 소위 탑 콘택트형의 유기 반도체장치를 완성할 수 있다.
[실시형태 2]
본 실시형태에서는, 상기 실시형태와 달리, 소위 보텀 콘택트형의 유기 반도체장치의 구성에 대하여 설명한다.
도 2(A)에 나타내는 바와 같이, 도 1(A) 및 도 1(B)와 마찬가지로, 기판(100) 위에, 게이트 전극(101)과, 게이트 절연막으로서 기능하는 제1 절연층(102a)을 형성한다. 기판, 게이트 전극, 또는 제1 절연층의 재료 또는 제조방법 등은 상기 실시형태와 마찬가지로 선택될 수 있다.
다음에, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 형성한다. 본 실시형태에서는, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 플로팅 게이트로서 적용한다. 따라서, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)은, 그의 일부가 게이트 전극(101)과 겹치도록 패터닝된다. 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)의 재료 또는 제조방법 등은 상기 실시형태와 마찬가지로 선택될 수 있다.
그리고, 제2 절연층(102b)을 형성한다. 제2 절연층(102b)의 재료 또는 제조방법 등은 상기 실시형태와 마찬가지로 선택될 수 있다.
이와 같은 제1 절연층(102a), 제2 절연층(102b), 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 가지는 적층체는, 상기 실시형태에서 설명한 바와 같이, 게이트 전압 인가 시에, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)에서 전하 분리가 생긴다. 그러면, 이 혼재된 층(103)과, 제1 절연층(102a), 제2 절연층(102b), 게이트 전극(101), 후에 형성하는 반도체막(105)에 의해 커패시터를 구성할 수가 있고, 이 커패시터에 축적되는 전하에 기인한 히스테리시스가 생긴다. 이 히스테리시스를 이용한 새로운 메모리 소자를 제공할 수 있다.
또한, 이와 같이 전하 분리가 용이하게 일어나는 층, 구체적으로는, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 플로팅 게이트로서 적용함으로써, 인가 전압을 작게 할 수 있다. 그 결과, 본 발명의 유기 반도체장치를 메모리 등에 이용할 수가 있고, 이 메모리를 구비한 전자기기의 저소비전력화를 달성할 수 있다.
또한, 본 실시형태의 유기 반도체장치에서는, 캐리어가 제1 절연층(102a)이나 제2 절연층(102b)에 주입되는 일이 없기 때문에, 이들 절연막의 열화를 방지할 수 있다.
또한, 소스 전극 및 드레인 전극보다 상층에 반도체층이 형성된, 소위 보텀 콘택트형의 유기 반도체장치에서도, 도 3(A) 및 도 3(B)에 나타낸 바와 같이 정공 수송성 물질과 전자 수송성 물질을 가지는 유기 화합물(103a, 103b)을 형성한 적층 구성을 적용할 수가 있어, 그 효과를 발휘할 수 있다.
또한, 도 3(A) 및 도 3(B)에서는, p형의 유기 반도체막을 형성하는 경우를 설명하였지만, 상기 실시형태와 마찬가지로, n형의 유기 반도체막을 형성하는 경우는, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)과, 제2 절연층(102b)과의 사이에 정공 수송성 물질을 가지는 유기 화합물(103a)을 형성한다. 또한, 전자 수송성 물질을 가지는 유기 화합물(103b)을 형성하는 경우, 제1 절연층(102a)과, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)과의 사이에, 이 유기 화합물(103b)을 형성한다. 이것은 구동을 위한 인가 전압의 극성이 다른 것에 의한 것이다.
다음에, 도 2(B)에 나타내는 바와 같이, 도 1(D)와 마찬가지로, 소스 전극(106a)과 드레인 전극(106b)을 형성한다. 그 후, 도 2(C)에 나타내는 바와 같이, 도 1(C)와 마찬가지로, 반도체막(105)을 형성한다. 소스 전극(106a), 드레인 전극(106b), 또는 반도체막(105)의 재료 또한 제조방법 등은 상기 실시형태와 마찬가지로 선택될 수 있다.
이상과 같이 하여, 보텀 콘택트형의 유기 반도체장치를 완성할 수 있고, 본 발명의 적층체의 구성을 보텀 콘택트형의 유기 반도체장치에도 적용할 수 있고, 그 효과를 발휘한다.
[실시형태 3]
전하 분리가 일어나는 층을 절연층들 사이에 형성하고, 이것을 플로팅 게이트로서 적용하는 본 발명의 구성은, 반도체막으로서 무기 재료인 규소 함유 막을 구비한 반도체장치에 사용할 수 있다. 따라서, 본 실시형태에서는, 상기 실시형태 와 달리, 반도체막에 규소를 함유한 반도체장치, 구체적으로는 박막트랜지스터에 대하여 설명한다.
도 4에 나타내는 바와 같이, 기판(100) 위에 하지막(141)을 사이에 두고 규소 함유 반도체막(145)을 형성한다. 하지막(141)에는, 상기 실시형태에서 설명한 바와 같이 산화규소, 질화규소, 질화산화규소 등의 절연막을 사용할 수 있다. 본 실시형태에서 설명하는 반도체장치에서는, 기판(100) 가까이에 반도체막(145)이 형성되기 때문에, 하지막(141)을 적극적으로 형성하면 좋다.
다음에, 반도체막(145)을 덮도록, 게이트 절연막으로서 기능하는 제1 절연층(102a), 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103), 및 제2 절연층(102b)을 형성한다. 제1 절연층(102a), 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103), 또는 제2 절연층(102b)의 재료 또는 제조 방법은 상기 실시형태와 마찬가지로 선택될 수 있다. 그리고, 제1 절연층(102a), 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103), 및 제2 절연층(102b)이 순차로 적층된 구조를 형성한다. 또한, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)은 플로팅 게이트로서 기능할 수 있다.
제1 절연층(102a), 제2 절연층(102b), 및 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 가지는 이와 같은 적층체는, 게이트 전압 인가 시에, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)에서 전하 분리가 일어난다. 그러면, 이 혼재된 층(103)과, 제1 절연층(102a), 제 2 절연층(102b), 게이트 전극(101), 및 반도체막(145)에 의해 커패시터를 구성할 수 있고, 이 커패시터에 축적되는 전하에 기인한 히스테리시스가 생긴다. 이 특성을 이용한 새로운 메모리 소자를 제공할 수 있다.
또한, 이와 같이 전하 분리가 용이하게 일어나는, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 플로팅 게이트로서 적용함으로써, 인가 전압을 작게 할 수 있다. 그 결과, 본 발명의 유기 반도체장치를 메모리 등으로서 이용하는 경우, 이 메모리를 실장한 전자기기의 저소비전력화를 달성할 수 있다.
또한, 본 실시형태의 유기 반도체장치에서는, 캐리어가 제1 절연층(102a) 및 제2 절연층(102b)에 주입되는 일이 없기 때문에, 이들 절연층의 열화를 방지할 수 있다.
또한, 규소 함유 반도체막을 사용한 반도체장치에서도, 도 3(A) 및 도 3(B)에 나타내는 바와 같이 정공 수송성 물질과 전자 수송성 물질을 가지는 유기 화합물(103a, 103b)을 형성한 적층 구조를 적용할 수 있어, 그 효과를 발휘할 수 있다.
또한, 도 3(A) 및 도 3(B)에서는, p형의 유기 반도체막을 형성하는 경우를 설명하고 있다. 본 실시형태에서, 불순물 영역에 인 등을 첨가한 p형 박막트랜지스터는, 도 3(A)에 나타내는 바와 같이, 제1 절연층(102a)과, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)과의 사이에, 정공 수송성 물질을 가지는 층이 제공된 구성을 이용할 수 있다. 또한, 도 3(B)에 나타내는 바와 같이, p형 박막트랜지스터는, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물 이 혼재된 층(103)과 제2 절연층(102b)과의 사이에, 전자 수송성 물질을 가지는 층이 제공된 구성을 이용할 수 있다.
한편, 불순물 영역에 붕소 등을 첨가한 n형 박막트랜지스터에서는, 도 3(A) 및 도 3(B)에 나타내는 것과 적층 순서가 다르다. 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)과 제2 절연층(102b)과의 사이에, 정공 수송성 물질을 가지는 유기 화합물(103a)이 제공된다. 또한, 전자 수송성 물질을 가지는 유기 화합물(103b)을 더 제공하는 경우, 제1 절연층(102a)과 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)과의 사이에, 이 유기 화합물(103b)이 제공된다. 이것은 구동을 위한 인가 전압의 극성이 다른 것에 의한 것이다.
그의 예로서, 정공 수송성 물질을 가지는 유기 화합물(103a)을 제공하는 경우, 도 8(A)에 나타내는 바와 같이, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)과 제2 절연층(102b)과의 사이에, 정공 수송성 물질을 가지는 유기 화합물(103a)이 제공된다.
또한, 전자 수송성 물질을 가지는 유기 화합물(103b)을 제공하는 경우, 도 8(B)에 나타내는 바와 같이, 제1 절연층(102a)과, 무기 화합물과 유기 화합물이 혼재된 층(103)과의 사이에, 전자 수송성 물질을 가지는 유기 화합물(103b)이 제공된다.
그 후, 도 4에 나타내는 바와 같이, 게이트 전극(101)을 형성한다. 게이트 전극의 재료나 제조방법은 상기 실시형태와 마찬가지로 할 수 있다. 게이트 전 극(101)을 사용하여 반도체막(145)에 불순물 원소를 첨가하여, 불순물 영역을 형성할 수 있다. 불순물 영역으로서는, 첨가량을 제어함으로써, 고농도 불순물 영역과 저농도 불순물 영역을 나누어 형성할 수 있다. 이 저농도 불순물 영역을 가지는 구조는 소위 LDD(Lightly doped drain) 구조이다. 또한, 게이트 전극(101)과 겹치도록 불순물 영역을 형성하여, 소위 GOLD(Gate overlapped LDD) 구조를 형성할 수 있다.
다음에, 게이트 전극(101)을 덮도록 절연막(146)을 형성한다. 이 절연막(146)은 산화규소, 질화규소 등의 규소 함유 절연막을 사용하여, 예를 들어, CVD법에 의해 형성될 수 있다. 이 상태에서, 가열 처리를 행하면, CVD법에 의해 형성된 절연막(146)은 수소를 많이 함유하고 있기 때문에, 반도체막(145) 중의 댕글링 본드(dangling bond)를 종단할 수 있어, 바람직하다.
그 후, 평탄성을 높이기 위해, 절연막(147)을 형성한다. 이 절연막(147)은 S0G법, 액적 토출법, 스퍼터링법, 또는 플라즈마 CVD법에 의해 형성될 수 있다. 절연막(147)은 단층 구조이어도 좋고, 적층 구조이어도 좋다. 또한, 절연막(147)의 재료로서, 무기 재료 또는 유기 재료를 사용할 수 있고, 절연막(147)이 적층 구조를 가지는 경우, 밑에서부터 순차로 무기 재료와 유기 재료가 적층된 구조로 하면 좋다. 유기 재료를 사용하면, 평탄성을 높일 수 있다. 이와 같은 유기 재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 벤조시클로부텐, 실록산, 또는 폴리실라잔을 사용할 수 있다. 실록산은 규소(Si)와 산소(0)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기 기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용하여도 좋다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다. 폴리실라잔은, 규소(Si)와 질소(N)의 결합을 가지는 폴리머 재료를 함유하는 액체 재료를 출발 원료로 사용하여 형성된다. 또한, 무기 재료를 사용하면, 불순물이 반도체막에 침입하는 것을 방지할 수 있다. 이와 같은 무기 재료로서는, 산화규소, 질화규소, 산화질화규소가 사용될 수 있다.
그리고, 제1 절연층(102a), 제2 절연층(102b), 및 절연막(146, 147)에 개구부를 형성하고, 불순물 영역과 접속하는 소스 전극(106a) 및 드레인 전극(106b)을 형성한다. 소스 전극(106a) 또는 드레인 전극(106b)의 재료 또는 제조 방법은 상기 실시형태에서와 마찬가지로 선택될 수 있다.
이상과 같이 하여, 규소 함유 반도체막을 사용한 반도체장치를 완성할 수 있고, 규소 함유 반도체막을 사용한 반도체장치도 본 발명의 절연막의 구성을 이용할 수가 있고, 그의 효과를 발휘할 수 있다.
[실시형태 4]
본 발명의 유기 반도체장치는 제1 절연층(102a), 제2 절연층(102b), 및 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 포함하는 적층체를 가지기 때문에, 상기 실시형태에서 설명한 바와 같이, 게이트 전압 인가 시에, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)에서 전하 분리가 일어난다. 그러면, 이 혼재된 층(103)과, 제1 절연층(102a), 제2 절연층(102b), 게이트 전극(101), 및 후에 형성되는 반도체막(105)에 의해 커패시터를 구성할 수 있고, 이 커패시터에 축적되는 전하에 기인한 히스테리시스가 생긴다. 이 특성을 이용한 새로운 유기 메모리를 제공할 수 있다. 따라서, 본 실시형태에서는, 유기 반도체장치를 적용한 유기 메모리의 구성에 대하여 설명한다.
도 5에 나타내는 바와 같이, 유기 메모리(201)는 메모리 셀 어레이(202), 디코더(203), 셀렉터(204), 및 판독/기입 회로(205)를 가진다.
유기 메모리(201)의 메모리 셀(206)은 하나의 유기 반도체장치, 즉, 유기 박막트랜지스터(207)를 가진다. 유기 박막트랜지스터(207)에서, 소스 전극과 드레인 전극 중의 어느 한쪽은 비트선(Bm)(1≤m≤x)에 접속되어 있고, 게이트 전극은 워드선(Wn)(1≤n≤y)에 접속되어 있다. 유기 박막트랜지스터(207)의 비트선에 접속되어 있지 않은 소스 전극 또는 드레인 전극은 공통 전위를 가지도록 접속되어 있다. 그리고, 유기 메모리의 동작 시(판독 또는 기입 시)에, 모든 유기 박막트랜지스터의 일단에 공통 전위를 부여한다. 이와 같은 메모리 셀(206)이 매트릭스 형상으로 배치되어, 메모리 셀 어레이(202)를 형성하고 있다.
또한, 본 발명의 일 특징인, 전하 분리가 용이하게 일어나는, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)을 플로팅 게이트로서 적용함으로써, 인가 전압을 작게 할 수 있다. 그 결과, 본 발명의 유기 반도체장치를 사용한 유기 메모리의 저소비전력화를 달성할 수 있다.
이와 같은 유기 메모리(201)는 IC 카드 등의 소형 칩(소형의 집적회로)이 실장된 장치에 적용될 수 있다. 유기 메모리에 의해, 정보를 기입할 수 있고, 이 장치의 고부가가치화를 도모할 수 있다.
본 실시형태에서는, 유기 반도체장치를 사용한 유기 메모리에 대하여 설명하였지만, 상기 실시형태에서 설명하는 무기 재료를 가지는 반도체장치를 사용한 메모리에도 마찬가지로 본 발명을 적용할 수 있다. 즉, 본 실시형태는 상기 실시형태와 자유롭게 조합될 수 있다.
[실시형태 5]
본 발명의 반도체장치, 즉, 박막트랜지스터를 구비한 메모리는 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 기재한다), 디지털 카메라, 디지털 비디오 카메라, 휴대 전화 장치(휴대 전화기 또는 휴대 전화라고도 기재한다), PDA 등의 휴대형 정보 단말기, 휴대형 게임기, 컴퓨터 모니터, 컴퓨터, 카 오디오 등의 음향 재생 장치, 가정용 게임기 등의, 기록 매체를 구비한 화상 재생 장치 등에 실장될 수 있다. 이와 같은 전자기기의 구체예에 대하여 도 6(A)～도 6(D)를 참조하여 설명한다.
도 6(A)에 나타내는 휴대 전화기는 본체(9101), 표시부(9102) 등을 포함하고 있다. 본체(9101)나 표시부(9102)에, 본 발명의 박막트랜지스터를 구비한 메모리를 실장할 수 있다. 그 결과, 저소비전력화가 달성되는 메모리를 실장한 휴대 전화기가 제공될 수 있다. 또한, 본 발명의 메모리는 표시부에 포함되는 패널과 일체로 형성하는 것이 가능하다. 따라서, 저비용으로 휴대 전화기의 고부가가치화를 도모할 수 있다.
도 6(B)에 나타내는 휴대형 컴퓨터는 본체(9401), 표시부(9402) 등을 포함하고 있다. 본체(9401)나 표시부(9402)에, 본 발명의 박막트랜지스터를 구비한 메모 리를 실장할 수 있다. 그 결과, 저소비전력화가 달성되는 메모리를 실장한 휴대형 컴퓨터가 제공될 수 있다. 또한, 본 발명의 메모리는 표시부에 포함되는 패널과 일체로 형성하는 것이 가능하다. 따라서, 저비용으로 휴대형 컴퓨터의 고부가가치화를 도모할 수 있다.
도 6(C)에 나타내는 텔레비전 장치는 본체(9501), 표시부(9502) 등을 포함하고 있다. 본체(9501)나 표시부(9502)에, 본 발명의 박막트랜지스터를 구비한 메모리를 실장할 수 있다. 그 결과, 저소비전력화가 달성되는 메모리를 실장한 텔레비전 장치가 제공될 수 있다. 또한, 본 발명의 메모리는 표시부에 포함되는 패널과 일체로 형성하는 것이 가능하다. 따라서, 저비용으로 텔레비전 장치의 고부가가치화를 도모할 수 있다.
도 6(D)에 나타내는 카드는 지지체(9541), 표시부(9542), 지지체(9541) 내에 조립된 메모리 등의 집적회로 칩(9543) 등을 포함하고 있다. 지지체(9541) 내에 조립되는 메모리로서, 본 발명의 박막트랜지스터를 구비한 메모리를 적용할 수 있다. 그 결과, 저소비전력화가 달성되는 메모리를 실장한 카드가 제공될 수 있다. 또한, 저비용으로 카드의 고부가가치화를 도모할 수 있다. 또한, 표시부(9542)에는 액정 표시 패널을 사용할 수 있고, 카드가 더욱 높은 부가가치를 가질 수 있다.
이와 같이, 본 발명의 박막트랜지스터를 포함하는 메모리를 전자기기에 적용함으로써, 전자기기의 저소비전력화 및 고부가가치화를 도모할 수 있다. 또한, 유기 박막트랜지스터를 포함하는 유기 메모리를 실장하면, 저비용화를 도모할 수 있다.
[실시예 1]
본 실시예에서는, 본 발명의 적층체로서, 정공 수송성 물질을 가지는 유기 화합물(103a)의 층을 형성한 구성에서, 전압 인가 시에 전하 분리가 일어나는 양태를 설명한다.
반도체막(105)에 p형의 유기 재료를 사용하는 경우, 먼저, 도 7(A)에 나타내는 바와 같이, 게이트 전극(101)에 부(負)의 전압을 인가한다. 그 다음, 무기 화합물과 유기 화합물이 혼재된 층(103)에 전압이 인가되면, 점선 화살표로 나타내는 바와 같이 정공과 전자가 나뉘어, 전하 분리가 일어난다. 이때, 정공 수송성 물질을 가지는 층(103a)은 정공을 수송할 수 있기 때문에, 실선 화살표로 나타내는 바와 같이, 정공은 정공 수송성 물질을 가지는 층(103a)에까지 이동할 수 있다.
이 상태에서는, 도 7(B)에 나타내는 바와 같이, 게이트 전극(101)과, 제1 절연층(102a)과, 정공 수송성 물질을 가지는 층(103a)이 제1 용량(커패시터) 소자(130a)를 형성하는 것을 상정할 수 있다. 또한, 반도체막(105)과, 제2 절연층(102b)과, 무기 화합물과 유기 화합물이 혼재된 층(103)이 제2 용량 소자(130b)를 형성하는 것을 상정할 수 있다. 그리고, 제1 용량 소자(130a)와 제2 용량 소자(130b)가 직렬로 접속되고, 무기 화합물과 유기 화합물이 혼재된 층과 정공 수송성 물질을 가지는 층(103a)이 없을 때와 비교하여, 전체적으로의 용량이 크게 될 수 있다.
다음에, 도 7(C)에 나타내는 바와 같이, 게이트 전극(101)에 정(正)의 전압을 인가한다. 그 다음, 무기 화합물과 유기 화합물이 혼재된 층(103)에서 전하 분 리가 일어나지만, 정공 수송성 물질을 가지는 층(103a)에 정공이 들어오지 않는다.
이 상태에서는, 도 7(D)에 나타내는 바와 같이, 제1 절연층(102a)과, 무기 화합물과 유기 화합물이 혼재된 층(103), 및 정공 수송성 물질을 가지는 층(103a)이 제3 용량 소자(130c)를 형성하는 것을 상정할 수 있다. 제3 용량 소자(130c)는, 제1 용량 소자(130a)와 비교하여, 용량 소자의 도전체들 사이의 거리가 커지기 때문에, 용량이 작아진다. 또한, 반도체막(105)과, 제2 절연층(102b)과, 무기 화합물과 유기 화합물이 혼재된 층(103)이 제2 용량 소자(130b)를 형성하는 것을 상정할 수 있다. 그리고, 제2 용량 소자(130b)와 제3 용량 소자(130c)가 직렬로 접속된다.
또한, 인가 전압을 오프로 하고, 무기 화합물과 유기 화합물이 혼재된 층(103) 내에서 전자와 정공이 결합할 우려가 있는 경우, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)으로부터 멀어질 수록 이온화 포텐셜이 낮아지는 유기 화합물들을 순차로 적층함으로써, 인가 전압을 오프로 하여도, 정공을 보유할 수 있다. 마찬가지로, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)으로부터 멀어질 수록 친화력이 커지는 유기 화합물들을 순차로 적층함으로써, 인가 전압을 오프로 하여도, 전자를 보유할 수 있다. 그 결과, 인가 전압을 오프로 했을 때, 전하 이동 착체를 가지는 무기 화합물과 유기 화합물이 혼재된 층(103)에서, 정공과 전자가 서로 결합하는 것을 방지할 수 있고, 정보를 보유할 수 있다.
이와 같은 상태의 I-V 특성을 도 9에 나타낸다. 먼저, 도 7(A)에 나타내는 바와 같이 게이트 전극(101)에 부의 전압을 인가하면, 화살표 1과 같은 I-V 특성이 될 수 있다. 또한, 도 7(B)에 나타내는 바와 같이 게이트 전극(101)에 정의 전압을 인가하면, 화살표 2와 같은 I-V 특성이 될 수 있다. 이와 같이, 본 발명의 적층된 절연막을 제공하면, 히스테리시스가 발생한다. 이 히스테리시스를 메모리에 이용할 수 있다.
그리고, 인가 전압(Vg)이 0 V, 즉, 오프로 하여도, 소정의 전류값이 얻어지는, 즉, 소정 양의 전하를 보유할 수 있도록, 적층 구조가 제공된다.
또한, 본 실시예에서는 유기 반도체막을 사용하는 경우를 설명하였지만, 실시형태 3에서 설명하는 바와 같이 규소 함유 반도체막을 사용하는 경우에도, 마찬가지로 히스테리시스가 발생할 수 있다.

Claims (49)

  1. 게이트 전극;
    상기 게이트 전극에 인접한 제1 절연층;
    상기 제1 절연층을 사이에 두고 상기 게이트 전극에 인접한, 금속 산화물과 유기 화합물이 혼재된 층;
    상기 금속 산화물과 상기 유기 화합물이 혼재된 상기 층에 인접한 제2 절연층; 및
    상기 제 2 절연층을 사이에 두고 상기 금속 산화물과 상기 유기 화합물이 혼재된 상기 층에 인접한 반도체층을 포함하고,
    상기 게이트 전극에 전압이 인가될 때, 상기 금속 산화물과 상기 유기 화합물이 혼재된 상기 층 내에서 전하 분리가 일어나는, 반도체장치.
  2. 삭제
  3. 게이트 전극;
    상기 게이트 전극에 인접한 제1 절연층;
    상기 제 1 절연층을 사이에 두고 상기 게이트 전극에 인접한, 금속 산화물과 유기 화합물이 혼재된 층;
    상기 금속 산화물과 상기 유기 화합물이 혼재된 상기 층에 인접한 제2 절연층; 및
    상기 제2 절연층을 사이에 두고 상기 금속 산화물과 상기 유기 화합물이 혼재된 상기 층에 인접한 반도체층을 포함하는, 반도체장치.
  4. 제 3 항에 있어서,
    상기 유기 화합물은, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐, 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐, 4,4',4''-트리스(N, N-디페닐아미노)트리페닐아민, 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민, 4,4'-비스{N-[4-(N,N-디-m-톨릴아미노)페닐]-N-페닐아미노}비페닐, 프탈로시아닌, 구리 프탈로시아닌, 및 바나딜 프탈로시아닌으로 이루어진 군에서 선택되는, 반도체장치.
  5. 게이트 전극;
    상기 게이트 전극에 인접한 제1 절연층;
    상기 제1 절연층에 인접한 제1 유기 화합물층;
    상기 제1 절연층과 상기 제1 유기 화합물층을 사이에 두고 상기 게이트 전극에 인접한, 금속 산화물과 제2 유기 화합물이 혼재된 층;
    상기 금속 산화물과 상기 제2 유기 화합물이 혼재된 상기 층에 인접한 제2 절연층: 및
    상기 제2 절연층을 사이에 두고 상기 금속 산화물과 상기 제2 유기 화합물이 혼재된 상기 층에 인접한 반도체층을 포함하는, 반도체장치.
  6. 게이트 전극;
    상기 게이트 전극에 인접한 제1 절연층;
    상기 제1 절연층에 인접한 제1 유기 화합물층;
    상기 제1 절연층과 상기 제1 유기 화합물층을 사이에 두고 상기 게이트 전극에 인접한, 금속 산화물과 제2 유기 화합물이 혼재된 층;
    상기 금속 산화물과 상기 제2 유기 화합물이 혼재된 상기 층에 인접한 제3 유기 화합물층;
    상기 제3 유기 화합물층을 사이에 두고 상기 금속 산화물과 상기 제2 유기 화합물이 혼재된 상기 층에 인접한 반도체층을 포함하는, 반도체장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제1 유기 화합물층은, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐, 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐, 4,4',4''-트리스(N,N-디페닐아미노)트리페닐아민, 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민, 4,4'-비스{N-[4-(N,N-디-m-톨릴아미노)페닐]-N-페닐아미노}비페닐, 프탈로시아닌, 구리 프탈로시아닌, 및 바나딜 프탈로시아닌으로 이루어진 군에서 선택되는, 반도체장치.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 제2 유기 화합물은, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐, 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐, 4,4',4''-트리스(N,N-디페닐아미노)트리페닐아민, 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민, 4,4'-비스{N-[4-(N,N-디-m-톨릴아미노)페닐]-N-페닐아미노}비페닐, 프탈로시아닌, 구리 프탈로시아닌, 및 바나딜 프탈로시아닌으로 이루어진 군에서 선택되는, 반도체장치.
  9. 제 3 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,
    상기 금속 산화물은, 바나듐 산화물, 몰리브덴 산화물, 니오브 산화물, 레늄 산화물, 텅스텐 산화물, 루테늄 산화물, 티탄 산화물, 크롬 산화물, 지르코늄 산화물, 하프늄 산화물, 및 탄탈 산화물로 이루어진 군에서 선택되는, 반도체장치.
  10. 제 6 항에 있어서,
    상기 제3 유기 화합물층은, 트리스(8-퀴놀리놀라토)알루미늄, 트리스(4-메틸-8-퀴놀리놀라토)알루미늄, 비스(10-하이드록시벤조[h]-퀴놀리나토)베릴륨, 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄, 비스[2-(2-하이드록시페닐)벤조옥사졸라토]아연, 비스[2-(2-하이드록시페닐)벤조티아졸라토]아연, 2-(4-비페닐릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸, 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠, 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페닐릴)-1,2,4-트리아졸, 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐릴)-1,2,4-트리아졸, 바소페난트롤린, 바소큐프로인, 및 4,4'-비스(5-메틸-벤조옥사졸-2-일)스틸벤으로 이루어진 군에서 선택되는, 반도체장치.
  11. 제 1 항, 제 3 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,
    상기 반도체장치가 상기 반도체층 위에 소스 전극과 드레인 전극을 더 포함하는, 반도체장치.
  12. 제 1 항, 제 3 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,
    상기 반도체장치가 상기 반도체층 아래에 소스 전극과 드레인 전극을 더 포함하는, 반도체장치.
  13. 제 1 항, 제 3 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,
    상기 반도체층이 유기 반도체층인, 반도체장치.
  14. 제 1 항, 제 3 항, 제 5 항, 제 6 항 중 어느 한 항에 따른 반도체장치를 포함하는 메모리를 가지는 전자기기로서,
    상기 전자기기는, 텔레비전 장치, 디지털 카메라, 디지털 비디오 카메라, 휴대 전화 장치, 휴대형 정보 단말기, 휴대형 게임기, 컴퓨터 모니터, 컴퓨터, 음향 재생 장치, 및 기록 매체를 구비한 화상 재생 장치로 이루어진 군에서 선택되는, 전자기기.
  15. 게이트 전극을 형성하는 공정;
    상기 게이트 전극에 인접한 제1 절연층을 형성하는 공정;
    상기 제1 절연층을 사이에 두고 상기 게이트 전극에 인접한, 금속 산화물과 유기 화합물이 혼재된 층을 형성하는 공정;
    상기 금속 산화물과 상기 유기 화합물이 혼재된 상기 층 위에 제2 절연층을 형성하는 공정; 및
    상기 제2 절연층에 인접한 반도체층을 형성하는 공정을 포함하고,
    상기 게이트 전극에 전압이 인가될 때, 상기 금속 산화물과 상기 유기 화합물이 혼재된 상기 층 내에서 전하 분리가 일어나는, 반도체장치 제조방법.
  16. 삭제
  17. 게이트 전극을 형성하는 공정;
    상기 게이트 전극에 인접한 제1 절연층을 형성하는 공정;
    상기 제1 절연층을 사이에 두고 상기 게이트 전극에 인접한, 금속 산화물과 유기 화합물이 혼재된 층을 형성하는 공정;
    상기 금속 산화물과 상기 유기 화합물이 혼재된 상기 층에 인접한 제2 절연층을 형성하는 공정;
    상기 제2 절연층을 사이에 두고 상기 금속 산화물과 상기 유기 화합물이 혼재된 상기 층에 인접한 반도체층을 형성하는 공정을 포함하고,
    상기 금속 산화물과 상기 유기 화합물이 혼재된 상기 층은 공증착법에 의해 형성된, 반도체장치 제조방법.
  18. 제 17 항에 있어서,
    상기 유기 화합물은, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐, 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐, 4,4',4''-트리스(N,N-디페닐아미노)트리페닐아민, 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민, 4,4'-비스{N-[4-(N,N-디-m-톨릴아미노)페닐]-N-페닐아미노}비페닐, 프탈로시아닌, 구리 프탈로시아닌, 및 바나딜 프탈로시아닌으로 이루어진 군에서 선택되는, 반도체장치 제조방법.
  19. 게이트 전극을 형성하는 공정;
    상기 게이트 전극에 인접한 제1 절연층을 형성하는 공정;
    상기 제1 절연층에 인접한 제1 유기 화합물층을 형성하는 공정;
    상기 제1 절연층과 상기 제1 유기 화합물층을 사이에 두고 상기 게이트 전극에 인접한, 금속 산화물과 제2 유기 화합물이 혼재된 층을 형성하는 공정; 및
    상기 금속 산화물과 상기 제2 유기 화합물이 혼재된 상기 층에 인접한 제2 절연층을 형성하는 공정;
    상기 제2 절연층을 사이에 두고 상기 금속 산화물과 상기 제2 유기 화합물이 혼재된 상기 층에 인접한 반도체층을 형성하는 공정을 포함하고,
    상기 금속 산화물과 상기 제2 유기 화합물이 혼재된 상기 층이 공증착법에 의해 형성되는, 반도체장치 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 유기 화합물층은, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐, 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐, 4,4',4''-트리스(N,N-디페닐아미노)트리페닐아민, 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민, 4,4'-비스{N-[4-(N,N-디-m-톨릴아미노)페닐]-N-페닐아미노}비페닐, 프탈로시아닌, 구리 프탈로시아닌, 및 바나딜 프탈로시아닌으로 이루어진 군에서 선택되는, 반도체장치 제조방법.
  21. 제 19 항에 있어서,
    상기 제2 유기 화합물은, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐, 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐, 4,4',4''-트리스(N,N-디페닐아미노)트리페닐아민, 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민, 4,4'-비스{N-[4-(N,N-디-m-톨릴아미노)페닐]-N-페닐아미노} 비페닐, 프탈로시아닌, 구리 프탈로시아닌, 및 바나딜 프탈로시아닌으로 이루어진 군에서 선택되는, 반도체장치 제조방법.
  22. 제 17 항 또는 제 19 항에 있어서,
    상기 금속 산화물은, 바나듐 산화물, 몰리브덴 산화물, 니오브 산화물, 레늄 산화물, 텅스텐 산화물, 루테늄 산화물, 티탄 산화물, 크롬 산화물, 지르코늄 산화물, 하프늄 산화물, 및 탄탈 산화물로 이루어진 군에서 선택되는, 반도체장치 제조방법.
  23. 제 15 항, 제 17 항, 제 19 항 중 어느 한 항에 있어서,
    상기 방법이, 상기 반도체층 위에 소스 전극과 드레인 전극을 형성하는 공정을 더 포함하는, 반도체장치 제조방법.
  24. 제 15 항, 제 17 항, 제 19 항 중 어느 한 항에 있어서,
    상기 방법이, 상기 반도체층 아래에 소스 전극과 드레인 전극을 형성하는 공정을 더 포함하는, 반도체장치 제조방법.
  25. 제 15 항, 제 17 항, 제 19 항 중 어느 한 항에 있어서,
    상기 반도체층이 유기 반도체층인, 반도체장치 제조방법.
  26. 제 1 항, 제 3 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 상기 반도체층 아래에 위치하는, 반도체장치.
  27. 제 1 항, 제 3 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 상기 반도체층 위에 위치하는, 반도체장치.
  28. 제 1 항, 제 3 항, 제 5 항, 제 6 항 중 어느 한 항에 있어서,
    상기 반도체층은 규소를 포함하는, 반도체장치.
  29. 제 15 항, 제 17 항, 제 19 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 상기 반도체층 아래에 위치하는, 반도체장치 제조방법.
  30. 제 15 항, 제 17 항, 제 19 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 상기 반도체층 위에 위치하는, 반도체장치 제조방법.
  31. 제 15 항, 제 17 항, 제 19 항 중 어느 한 항에 있어서,
    상기 반도체층은 규소를 포함하는, 반도체장치 제조방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006064859A1 (en) * 2004-12-14 2006-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2006101241A1 (en) 2005-03-25 2006-09-28 Semiconductor Energy Laboratory Co., Ltd. Memory element, memory device, and semiconductor device
CN101167189B (zh) 2005-04-27 2013-09-18 株式会社半导体能源研究所 半导体器件的制造方法
KR101369864B1 (ko) 2005-08-12 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조방법
CN102222765B (zh) 2006-03-10 2012-12-12 株式会社半导体能源研究所 存储元件以及半导体器件
US8283724B2 (en) 2007-02-26 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device, and method for manufacturing the same
GB2448730A (en) * 2007-04-25 2008-10-29 Innos Ltd Fabrication of Planar Electronic Circuit Devices
GB2452732A (en) * 2007-09-12 2009-03-18 Seiko Epson Corp Smart-card chip with organic conductive surface layer for detecting invasive attack
CN101881745A (zh) * 2010-07-12 2010-11-10 黑龙江大学 室温氧化物-酞菁铜杂化薄膜醇类气敏元件及其制备方法
US9202822B2 (en) 2010-12-17 2015-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2014517524A (ja) * 2011-06-01 2014-07-17 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフツング ハイブリッド両極性ｔｆｔ
KR101903747B1 (ko) * 2011-11-16 2018-10-04 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
CN103311443A (zh) * 2012-03-06 2013-09-18 海洋王照明科技股份有限公司 电致发光器件及其制备方法
CN103199116B (zh) 2013-03-29 2016-04-27 京东方科技集团股份有限公司 悬浮栅晶体管及其制作方法、应用方法、显示器驱动电路
JP2016018879A (ja) * 2014-07-08 2016-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
TWI686929B (zh) * 2016-05-20 2020-03-01 聯華電子股份有限公司 半導體元件
CN107845728B (zh) * 2017-11-20 2019-08-20 重庆大学 一种具有输出大电流的ofet管及其制备方法
KR102041048B1 (ko) * 2018-05-16 2019-11-06 한국과학기술원 유기 절연체 3중층으로 이루어진 전하 트랩 구조와 이를 이용한 비휘발성 메모리

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040002176A1 (en) 2002-06-28 2004-01-01 Xerox Corporation Organic ferroelectric memory cells

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555596A (ja) * 1991-08-22 1993-03-05 Rohm Co Ltd 半導体不揮発性記憶装置
JPH05198809A (ja) 1992-10-26 1993-08-06 Casio Comput Co Ltd 薄膜トランジスタ
JP3392540B2 (ja) 1993-10-01 2003-03-31 松下電器産業株式会社 半導体メモリ装置及びその製造方法
US5640345A (en) * 1993-10-01 1997-06-17 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and fabrication process
JP2824411B2 (ja) 1995-08-25 1998-11-11 株式会社豊田中央研究所 有機薄膜発光素子
TW326553B (en) * 1996-01-22 1998-02-11 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabricating same
JPH11307259A (ja) 1998-04-23 1999-11-05 Tdk Corp 有機ｅｌ素子
WO2000001203A1 (fr) * 1998-06-26 2000-01-06 Idemitsu Kosan Co., Ltd. Dispositif luminescent
TW518650B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
KR20010050711A (ko) * 1999-09-29 2001-06-15 준지 키도 유기전계발광소자, 유기전계발광소자그룹 및 이런소자들의 발광스펙트럼의 제어방법
US6335539B1 (en) * 1999-11-05 2002-01-01 International Business Machines Corporation Method for improving performance of organic semiconductors in bottom electrode structure
KR100387267B1 (ko) * 1999-12-22 2003-06-11 주식회사 하이닉스반도체 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법
JP4663094B2 (ja) * 2000-10-13 2011-03-30 株式会社半導体エネルギー研究所 半導体装置
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
DE10153656A1 (de) * 2001-10-31 2003-05-22 Infineon Technologies Ag Verfahren zur Verringerung des Kontaktwiderstandes in organischen Feldeffekttransistoren durch Aufbringen einer reaktiven, die organische Halbleiterschicht im Kontaktbereich regio-selektiv dotierenden Zwischenschicht
EP1367659B1 (en) * 2002-05-21 2012-09-05 Semiconductor Energy Laboratory Co., Ltd. Organic field effect transistor
JP2004047791A (ja) * 2002-07-12 2004-02-12 Pioneer Electronic Corp 有機薄膜スイッチングメモリ素子及びメモリ装置
US7158161B2 (en) * 2002-09-20 2007-01-02 Matsushita Electric Industrial Co., Ltd. Organic electroluminescence element and an exposure unit and image-forming apparatus both using the element
GB0307975D0 (en) * 2003-04-05 2003-05-14 Univ Cambridge Tech Composite structure
JP2005026121A (ja) 2003-07-03 2005-01-27 Fujitsu Ltd 有機ｅｌ素子及びその製造方法並びに有機ｅｌディスプレイ
JP4997688B2 (ja) * 2003-08-19 2012-08-08 セイコーエプソン株式会社 電極、薄膜トランジスタ、電子回路、表示装置および電子機器
EP2299482A3 (en) * 2003-10-06 2014-12-17 Massachusetts Institute Of Technology Non-volatile memory device
JP4476594B2 (ja) * 2003-10-17 2010-06-09 淳二 城戸 有機エレクトロルミネッセント素子
JP4243237B2 (ja) * 2003-11-10 2009-03-25 淳二 城戸 有機素子、有機ｅｌ素子、有機太陽電池、及び、有機ｆｅｔ構造、並びに、有機素子の製造方法
JP4415653B2 (ja) * 2003-11-19 2010-02-17 セイコーエプソン株式会社 薄膜トランジスタの製造方法
US7544966B2 (en) * 2003-12-03 2009-06-09 The Regents Of The University Of California Three-terminal electrical bistable devices
US7785718B2 (en) 2003-12-16 2010-08-31 Panasonic Corporation Organic electroluminescent device and method for manufacturing the same
US8194067B2 (en) * 2004-02-04 2012-06-05 3M Innovative Properties Company Planar guides to visually aid orthodontic appliance placement within a three-dimensional (3D) environment
JP3730649B2 (ja) 2004-02-09 2006-01-05 富士通株式会社 半導体装置の製造方法
EP1820218A4 (en) * 2004-12-06 2010-03-24 Semiconductor Energy Lab ORGANIC FIELD EFFECT TRANSISTOR AND SEMICONDUCTOR EQUIPMENT THEREWITH
WO2006064859A1 (en) * 2004-12-14 2006-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7560735B2 (en) * 2005-04-22 2009-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, organic transistor, light-emitting device, and electronic device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040002176A1 (en) 2002-06-28 2004-01-01 Xerox Corporation Organic ferroelectric memory cells

Also Published As

Publication number Publication date
US7919772B2 (en) 2011-04-05
CN101080815A (zh) 2007-11-28
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WO2006064859A1 (en) 2006-06-22
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CN101901870A (zh) 2010-12-01
US20080042128A1 (en) 2008-02-21
KR20070087024A (ko) 2007-08-27

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