KR102041048B1 - 유기 절연체 3중층으로 이루어진 전하 트랩 구조와 이를 이용한 비휘발성 메모리 - Google Patents
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Abstract
유기 절연체 3중층으로 이루어진 전하 트랩 구조와 이를 이용한 비휘발성 메모리 및 그 동작 방법이 제시된다. 본 발명에서 제안하는 유기 절연체 3중층은 절연성이 우수한 두개의 초박형 유기 절연층을 바깥쪽에 배치하고, 상대적으로 좁은 밴드갭을 갖거나 내부에 많은 트랩이 존재하는 유기 절연층이 전하저장층으로써 중간에 배치된다. 이러한 유기 절연체 3중층은 바깥쪽 두 절연층의 결함에 의한 전하 누출에 내성이 높아 향상된 데이터 유지 성능을 가지며, 동시에 유기물층으로만 구성된 전하트랩구조는 높은 유연성을 가진다. 또한 본 기술의 유기 절연체 3중층을 트랜지스터의 게이트 절연층으로 사용함으로써, 어레이 및 회로 구성이 용이하고, 데이터 유지 성능이 우수한 고유연 비휘발성 메모리를 제작할 수 있다.
Description
본 발명은 유기 절연체 3중층으로 이루어진 전하 트랩 구조와 이를 이용한 비휘발성 메모리 및 그 동작 방법에 관한 것이다.
유연한 전자소자 시장의 예를 들어, 웨어러블 디바이스 시장은 매년 20% 정도의 성장을 보이며 2017년도에는 출하량 20,000백만달러에 달했다. 현재의 웨러블 디바이스, 예를 들어 스마트워치나 피트니스밴드 등은 평평하거나 또는 휘어진 형태를 가지고 있고 사용 중 변형이 발생하지 않는 형태의 제품이주를 이루지만, 유연 전자소자 기술의 발전과 함께 사용 중 변형을 허용하는 유연 전자기기가 바통을 이어받게 될 것이다.
다른 웨어러블 디바이스 시장의 예를 들어, 스마트 라벨은 2015년도 약 1,000백만달러의 시장을 형성하였고, 스마트 물류산업의 발전과 함께 지속적인 성장을 예상하고 있다. 스마트카드에 사용되는 IC칩 역시 연평균 14% 수준의 성장을 지속하고 있다. 이들 제품에 필요한 IC칩을 위해서 현재는 실리콘 기반 기술이 사용되고 있으나, 유연 전자소자 기술의 도입으로 유연한 현태의 제품으로 대체될 것으로 기대되고 있다.
이와 같은 시장에서 유연전자제품이 적용되기 위해서는 유연 비휘발성 메모리가 필수적이며, 이러한 유연 비휘발성 메모리는 고유연성과 함께 특히 저장된 데이터 보존에 있어 기존 실리콘 기술 수준의 안정성을 확보해야 할 것이다.
실리콘 및 산화물 재료를 사용하는 기존의 비휘발성 메모리 기술은, 이미 실용화 수준의 메모리 성능이 확보되었으나, 유연성 면에서 1% 이하의 변형률에 기능을 잃어버리는 문제가 있다.
이에 따라 고유연성을 확보할 수 있는 고분자 등의 유기물 전자재료를 이용한 비휘발성 메모리가 대두되었고, 특히 유기물 전계효과 트랜지스터에 기반하여 게이트 절연층의 내부에 전하저장층을 포함한 구조의 비휘발성 메모리가 활발히 개발되어 많은 진보를 보이고 있다.
유기물 비휘발성 메모리의 전하저장층에 있어, 고분자 전하 저장층과 나노입자 플로팅게이트층의 이중층 구조(한국등록특허 10-2016-0048444호) 또는 링커에 결합된 금속 이온을 사용하는 구조(한국공개특허 10-2015-0072286호)가 제안되어 1년의 데이터 유지가 가능한 유연 비휘발성 메모리가 가능하게 되었다. 최근에는 개시제를 이용한 기상화학기상증착법을 이용하여 제작된 고성능 초박형 고분자 졀연층과 금속 전하저장층을 이용하여 10년 동안 메모리 윈도우의 50%를 유지하는 유연 유기물 비휘발성 메모리가 제안되었다 (국제논문 Nature Communications 8, 725 (2017)).
하지만, 종래의 유연 비휘발성 메모리 기술은 기존의 실리콘 기반 기술이 10년간 70% 이상의 메모리 윈도우를 유지하는 것에 비교하면, 크게 부족한 데이터 유지 안정성을 가지고 있다. 또한 위에 예시된 종래의 기술들을 감안하면, 유연 비휘발성 메모리 기술에 있어서 절연층의 성능 향상이나 전하저장층의 개발만으로는 충분한 데이터 유지 성능을 확보할 수 없으며, 크게 향상된 전하량 저장 능력을 가진 새로운 구조가 필요함을 알 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 3층의 고분자 절연층으로 구성된 전하 저장 구조 및 이를 이용해 비약적으로 향상된 데이터 유지 성능을 지닌 유연 비휘발성 메모리 기술을 제공하는데 있다.
일 측면에 있어서, 본 발명에서 제안하는 유기 절연체 3중층으로 이루어진 전하 트랩 구조와 이를 이용한 비휘발성 메모리는 우수한 절연성을 갖는 초박형 유기 절연 물질을 포함하는 제1 절연층, 상기 제1 절연층 상에 증착되고, 상기 제1 절연층의 밴드갭 보다 좁은 밴드갭을 갖거나 내부에 많은 트랩이 존재하는 유기 절연 물질을 포함하는 제2 절연층 및 상기 제2 절연층 상에 증착되고, 우수한 절연성을 갖는 초박형 유기 절연 물질을 포함하는 제3 절연층을 포함한다.
상기 제1 절연층 및 상기 제3 절연층 바깥쪽 두 면에 추가적인 외부전극 또는 반도체층을 인접하여 전압을 인가하면, 제1 절연층 및 제3 절연층의 터널링 현상에 의해 제2 절연층으로 전하가 주입되고, 이를 통해 메모리의 프로그래밍이 가능하다. 상기 전압 인가를 중지하거나 또는 임계값 이하의 전압이 인가될 경우, 상기 제1 절연층 및 상기 제3 절연층 사이에 있는 상기 제2 절연층 내부에 전하가 보존되고, 이를 통해 메모리의 데이터가 보존된다.
상기 제1 절연층 또는 상기 제3 절연층에 존재하는 결함을 통해 높은 누설전류가 흐르고, 이는 상기 제2 절연층 내부에 저장된 전하의 보존에 불리하게 작용한다. 비-전도성인 절연 물질을 제2 절연층으로 사용함으로써, 저장된 전하가 제1 절연층과 제2 절연층의 결함에 내성을 가지고, 이에 따라 데이터 유지 성능이 향상된다.
상기 제1 절연층과 상기 제3 절연층의 유전상수를 달리하면, 유전상수가 낮은 절연층으로 높은 전계가 걸리고 상대적으로 높은 터널링 전류가 흐르므로, 제2 절연층에 전하를 주입하는데 유리하다.
상기 제2 절연층에 유전상수가 높은 절연 물질을 사용하면, 제2 절연층에 걸리는 전계세기가 감소하여 데이터 유지에 유리하고, 동시에 상기 제1 절연층 및 상기 제2 절연층에 걸리는 전계세기가 증가하여 프로그래밍에 유리하다.
상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 모두 유기 절연 물질로 제작함으로써 높은 유연성 및 기계적 변형에 대한 내성을 갖는다.
화학기상증착법 또는 개시제를 이용한 화학기상증착법을 사용하면, 다양한 화학구조를 가지면서 십~수십 나노미터의 두께에서 우수한 절연성을 가진 고분자 절연층의 제작이 가능하고, 이를 통해 상기 제1 절연층, 제2 절연층 및 제3 절연층을 제작하면, 낮은 프로그램밍 동작 전압과 긴 데이터 유지 시간을 가진 고유연 비휘발성 메모리의 제작이 가능하다.
상기 유기 절연체 3중층으로 이루어진 전하 트랩 구조의 한쪽 면에 외부전극을 인접하여 제작하고, 다른 한 면에 반도체층을 인접하여 제작하고, 상기 반도체 층에 인접하고 좁은 간격을 두고 떨어져 있는 두 전극을 형성하면, 상기 유기 절연체 3중층 전하 트랩 구조를 게이트 절연층으로 하는 트랜지스터와 같이 구동하고, 제2 절연층 내의 전하량을 트랜지스터 채널의 전류의 크기로 검출 가능하다.
상기 트랜지스터의 전극 및 반도체를 유기 물질 또는 금속으로 구성함으로써 상기 유기 절연체 2중층을 게이트 절연층으로 사용한 트랜지스터 구조 메모리의 높은 유연성을 확보할 수 있다.
본 발명의 실시 예들에 따르면, 3층의 초박형 유기 절연층으로 이루어진 전하 트랩 구조와 이를 게이트 절연층으로 사용한 트래지스터 구조의 메모리를 통해서, 절연층의 결함에 내성을 가지고 그에 따라 데이터 유지 시간이 향상되고, 동시에 높은 유연성을 가진 비휘발성 메모리 기술을 제공한다.
따라서 본 발명은 유연 IC를 필요로 하는 웨어러블 디바이스, 스마트 라벨, 스마트 카드 등의 제품에 고성능, 고유연 비휘발성 메모리를 사용할 수 있게 함으로써, 새로운 유연 전자소자 제품의 실용화와 시장선점을 가능하게 할 것이다.
도 1a는 본 발명의 일 실시예에 따른 3층의 유기 절연체 전하 트랩 구조와 반도체 채널 및 3개의 전극으로 이루어진 이용한 비휘발성 메모리의 구조를 나타내는 도면이다.
도 1b는 본 발명의 일 실시예에 따른 비 휘발성 메모리의 에너지 다이어그램을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 3층의 유기 절연체로 이루어진 전하 트랩 구조와 이를 이용한 비휘발성 메모리의 동작 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 프로그래밍 동작에 관한 메모리 동작 특성을 나타내는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 정보 유지 능력에 관한 메모리 동작 특성을 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 물리적 변형 내구성에 관한 메모리 동작 특성을 나타내는 그래프이다.
도 1b는 본 발명의 일 실시예에 따른 비 휘발성 메모리의 에너지 다이어그램을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 3층의 유기 절연체로 이루어진 전하 트랩 구조와 이를 이용한 비휘발성 메모리의 동작 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 프로그래밍 동작에 관한 메모리 동작 특성을 나타내는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 정보 유지 능력에 관한 메모리 동작 특성을 나타내는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 물리적 변형 내구성에 관한 메모리 동작 특성을 나타내는 그래프이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1a는 본 발명의 일 실시예에 따른 3층의 유기 절연체로 이루어진 전하 트랩 구조를 이용한 비휘발성 메모리의 구조를 나타내는 도면이다.
3층의 유기 절연체로 이루어진 전하 트랩 구조와 이를 이용한 비휘발성 메모리의 구조는 유기 절연 물질을 포함하는 제1 절연층(110), 상기 제1 절연층 상에 증착되고, 유기 절연 물질을 포함하는 제2 절연층(120) 및 상기 제2 절연층 상에 증착되고, 유기 절연 물질을 포함하는 제3 절연층(130)을 포함한다.
본 발명의 일 실시예에 따르면, 제1 절연층(110)과 제3 절연층(130)은 우수한 절연성을 지닌 초박형 유기 절연층이고, 제2 절연층(120)은 상대적으로 좁은 밴드갭을 가지거나 내부에 많은 트랩이 존재하는 유기 절연층이다.
제안하는 3층 구조의 제1 절연층(110) 및 상기 제3 절연층(130) 바깥쪽 두 면에 추가적인 외부전극 또는 반도체층을 인접하여 전압을 인가하면, 터널링 등의 현상을 통해 제1 절연층(110) 또는 제3 절연층(130)을 지나 제2 절연층(120)으로 전하가 주입된다. 그리고, 낮은 전압 또는 단락상태에서 제1 절연층(110)과 제3 절연층(130)이 제2 절연층(120) 내부에 저장된 전하량을 보존함으로써 비휘발성 메모리로 동작한다.
도 1a를 참조하면, 기판 상에 게이트(150)가 위치하고, 게이트(150)에 인접하여 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)이 적층된다. 제3 절연층(130)에 인접하여 반도체층(180)이 위치하고, 반도체층(180) 양단에는 소스(160)와 드레인(170)이 위치한다.
게이트(150)와 소스(160) 및 드레인(170) 전극에 전압을 인가할 경우, 제1 절연층(110) 및 제3 절연층(130)의 터널링 현상에 의해 제2 절연층(120)으로 전하가 주입된다. 전압 인가에 따른 전하의 이동 경로는 게이트(150)로부터 제1 절연층(110)을 거쳐 제2 절연층(120)으로 주입되거나, 소스(160) 및 드레인(170)로부터 반도체층(180) 및 제3 절연층(130)을 거쳐 제2 절연층(120)으로 주입된다.
이때 제1 절연층(110)과 제3 절연층(130)을 거쳐 제2 절연층(120)으로 주입되는 전하량의 양이 다른 만큼 제2 절연층(120)의 내부에 전하가 쌓이고, 이를 위해 제1 절연층(110)과 제3 절연층(130)의 두께를 다르게 하거나 화학조성을 다르게 하여 유전상수를 다르게 할 수 있다. 예를 들어 제 3절연층(130)의 유전상수를 제 1절연층(110)의 유전상수보다 낮게 하면, 제3 절연층(110)을 통해 더 높은 누설전류가 흐른다.
이러한 전압 인가를 중지하거나 또는 임계값 이하의 전압이 인가될 경우, 상기 제1 절연층(110) 및 상기 제3 절연층(130) 사이에 있는 상기 제2 절연층(120) 내부에 주입된 전하가 보존된다.
본 발명의 실시예에 따르면, 상기 제1 절연층(110) 또는 상기 제3 절연층(130)에 존재하는 결함에 의해 발생하는 누설전류가 상기 제 2절연층(120) 내부에 저장된 전하량이 감소하는 주요 원인이며, 비-전도성을 지닌 제2 절연층(120)을 전하 저장층으로 사용함으로써 제 1절연층(110) 및 제 3절연층(130)의 결함에 의 한 누설전류에 대해 내성을 갖는다.
또한, 제2 절연층(120)으로 유전상수가 높은 절연층을 사용하면, 제 2절연층(120)에 걸리는 전계를 감소시켜서 전하의 보전에 유리하고, 동시에 제 1절연층(110) 및 제 3절연층(130)에 걸리는 전계를 증가시켜서 프로그래밍 동작에 유리하다.
상기 제1 절연층(110), 제2 절연층(120) 및 상기 제3 절연층(130)을 모두 유기 절연 물질을 사용하여 제작함으로써 높은 유연성 및 기계적 변형에 대한 내성을 갖는다.
이러한 삼층구조를 게이트 절연층으로 하여 트랜지스터를 만들면, EPROM(erasable programmable read only memory) 또는 플래쉬 메모리로써 동작한다. 이 때 유연성이 우수한 유기물 반도체와 같이 채널과 금속전극을 사용하여 플라스틱 기판 위에 제작하면, 본 발명의 유기물 절연체 3층 구조의 높은 유연성을 그대로 가진 고유연 비휘발성 메모리가 제작된다.
그리고 3층구조 유기절연층의 제작에 개시제를 이용한 화학기상증착법(Initiated Chemical Vapor Deposition; iCVD)을 사용하면, 십~수십 나노미터 두께의 절연성이 우수한 고분자 절연층을 제작할 수 있고, "제 1절연층, 제2 절연층, 제3 절연층"의 유전상수와 밴드갭을 조절하여 각각 "블로킹 절연층, 전하저장 절연층, 터널링 절연층"에 적합한 구조로 제작할 수 있으므로, 저전압 구동, 긴 데이터 유지, 고유연성을 모두 가진 고성능 유연 플래쉬메모리를 제작할 수 있다.
도 1b는 iCVD 공정을 통해 제작한 유전상수가 3.0이고 밴드갭이 8.0 eV 이상인 고분자를 이용한 제 1절연층(110), 유전상수가 6.0이고 밴드갭이 상대적으로 작은 고분자를 이용한 제 2절연층(120), 유전상수가 2.2이고 밴드갭이 8.0 eV 이상인 고분자를 이용한 제 3절연층(130)으로 구성된 고분자 3중층 구조의 게이트 절연층으로 가지고, 알루미늄 게이트와 p-타입 유기물 채널층 및 유기물 채널층에 전공을 주입하기 위한 금과 같은 소스와 드레인을 가진 메모리의 에너지 다이어그램을 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 3층의 유기 절연체로 이루어진 전하 트랩 구조와 이를 이용한 비휘발성 메모리의 동작 방법을 설명하기 위한 흐름도이다.
비휘발성 메모리의 초기 상태(210)에서 데이터 상태를 선택하는 단계(220), 데이터의 변경을 원하는 경우 임계값 이상의 전압을 인가하여 프로그램 상태로 변경(230)하는 단계, 전압 인가를 중지하거나 또는 임계값 이하의 전압을 인가하여 초기 상태 또는 프로그램 상태를 보존하는 단계(240)를 포함한다.
도 3은 본 발명의 일 실시 예에 따른, iCVD 공정을 통해 제작한 고분자 3층 구조 전하 트랩 구조를 사용한 메모리의 초기 상태와 프로그래밍 후의 메모리 동작 특성을 나타내는 그래프이다.
본 발명의 실시예에 따른 메모리 소자의 초기 상태의 전달곡선은 그래프에 나타낸 초기 상태(310)와 같다. 이 소자의 게이트 전극에 -27V를 1초 동안 인가하면 프로그램이되고 그래프에 나타낸 프로그램 상태(320)와 같은 전달곡선을 보인다. 프로그램과정을 통해 제2 절연층에 전하를 저장하면서 문턱전압(Vth)의 변이, 즉 메모리 윈도우를 야기하였고, 이는 약7V 수준이다.
도 4는 본 발명의 일 실시예에 따른 데이터 유지 능력에 관한 메모리 동작 특성을 나타내는 그래프이다.
프로그램 상태(420)와 초기 상태(410)의 메모리 특성을 시간에 따라 관찰한 결과, 10년이 지난 뒤에도 80% 수준의 초기 전하량을 보존할 것으로 예상되는데, 이는 기존의 상용화된 실리콘 기반 메모리의 성능과 비슷한 수준이다.
도 5는 본 발명의 일 실시예에 따른 플라스틱 기판 위에 iCVD 공정 고분자 절연층과 유기물 채널 및 금속 전극을 사용해 제작한 유연 비휘발성 메모리의 물리적 변형 내구성을 나타내는 그래프이다.
도 5a는 인장 변형률에 따른 프로그램 상태(520a)와 초기 상태(510a)의 드레인 전류를 나타낸 그래프이고, 도 5b는 반복적 구부림 횟수에 따른 드레인 전류를 나타낸 그래프이다.
도 5a를 참조하면, 일 실시 예에 따른 유연 메모리는 변형률 1.4%에 해당하는 변형에 대해서 동일한 드레인 전류를 보이고, 그 이상의 변형에서 프로그램 상태(520a)의 드레인 전류가 감소하나 변형률 2.4%에 해당하는 변형까지 메모리의 상태를 구별할 수 있다.
도 5b를 참조하면, 일 실시 예에 따른 유연 메모리는 변형률 1.25% 수준으로 2000회를 변형하더라도 프로그램 상태(520b)와 초기 상태(510b)의 드레인 전류가 거의 변하지 않는 우수한 물리적 변형 내구성을 보여주는 것을 확인 할 수 있다.
도 5에서 확인되는 본 발명의 실시 예에 따른 유연 비휘발성 메모리의 기계적 변형에 대한 내성은, 기존 무기물 절연층을 사용한 유연 비휘발성 메모리가 1% 정도의 변형률에서 데이터를 손실하는 것에 비해 크게 향상된 성능이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 공정과 순서로 수행되거나, 설명된 실시 예와는 다른 구조의 메모리 또는 다른 종류의 고분자, 반도체, 전도체 재료를 사용하거나, 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (10)
- 절연성을 갖는 초박형 유기 절연 물질을 포함하는 제1 절연층;
상기 제1 절연층 상에 증착되고, 상기 제1 절연층의 밴드갭 보다 좁은 밴드갭을 갖거나 또는 내부에 많은 트랩이 존재하는 유기 절연 물질을 포함하는 제2 절연층; 및
상기 제2 절연층 상에 증착되고, 절연성을 갖는 초박형 유기 절연 물질을 포함하는 제3 절연층
을 포함하고,
상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층의 절연성을 위해 화학기상증착법 또는 개시제를 이용한 화학기상증착법을 통한 고분자층을 사용하는
비휘발성 메모리. - 제1항에 있어서,
상기 제1 절연층 및 상기 제3 절연층 바깥쪽 두 면에 추가적인 외부전극 또는 반도체층을 인접하여 전압을 인가하면, 제1 절연층 또는 제3 절연층의 터널링 현상에 의해 제2 절연층으로 전하가 주입되어 프로그래밍이 가능한
비휘발성 메모리. - 제2항에 있어서,
상기 전압 인가를 중지하거나 또는 임계값 이하의 전압이 인가될 경우, 상기 제1 절연층 및 상기 제3 절연층 사이에 있는 상기 제2 절연층 내부에 전하가 보존되어 데이터가 유지되는
비휘발성 메모리. - 제3항에 있어서,
비-전도성인 상기 제2 절연층을 전하 저장층으로 사용함에 따라, 상기 제1 절연층 또는 상기 제3 절연층에 존재하는 결함에 의한 누설 전류에 대한 내성을 증가시키는
비휘발성 메모리. - 제2항에 있어서,
상기 제1 절연층과 상기 제3 절연층에 다른 유전상수를 가진 유기 절연 물질을 사용함으로써, 전압 인가 시 제1 절연층 및 제3 절연층 중 유전상수가 낮은 절연층에 높은 전계가 집중되고, 상기 유전상수가 낮은 절연층에 높은 전계가 집중됨에 따라 제2 절연층에 전하가 주입되는
비휘발성 메모리. - 제2항 또는 제3항에 있어서,
상기 제2 절연층에 유전상수가 높은 유기 절연 물질을 사용함으로써, 상기 제2 절연층에 걸리는 전계가 감소하고 동시에 제1 절연층 및 제3 절연층에 걸리는 전계가 증가되는
비휘발성 메모리. - 제1항에 있어서,
상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층을 모두 유기 절연 물질로 제작함으로써, 유연성 및 기계적 변형에 대한 내성을 갖는
비휘발성 메모리. - 삭제
- 제2항에 있어서,
상기 제1 절연층 및 상기 제3 절연층 바깥쪽 두 면 중, 한쪽 면에 외부전극을 인접시키고, 다른 한 면에 반도체층을 인접시키고, 상기 반도체 층에 인접하고 좁은 간격을 두고 떨어져 있는 두 전극을 형성하여,
상기 반도체층을 채널로 가지는 트랜지스터와 같이 구동하고, 상기 제2 절
연층 내의 전하량을 상기 트랜지스터의 채널 전류의 크기로 검출하는
비휘발성 메모리. - 제9항에 있어서,
상기 제1 절연층 및 상기 제3 절연층 바깥쪽 두 면에 인접한 추가적인 외부전극 또는 반도체층에 금속 또는 유기물로 구성된 전극과 유기물 반도체층을 사용하는 비휘발성 메모리.
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| KR1020180055825A KR102041048B1 (ko) | 2018-05-16 | 2018-05-16 | 유기 절연체 3중층으로 이루어진 전하 트랩 구조와 이를 이용한 비휘발성 메모리 |
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ID=68541513
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920003544A (ko) * | 1990-07-18 | 1992-02-29 | 김정배 | 복수개의 게이트 절연층을 갖는 박막트랜지스터 |
| KR20030022692A (ko) * | 2001-09-10 | 2003-03-17 | 마사시 카와사키 | 박막트랜지스터 및 매트릭스표시장치 |
| KR20070062177A (ko) * | 2005-12-12 | 2007-06-15 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이장치 |
| KR20070087024A (ko) * | 2004-12-14 | 2007-08-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제조방법 |
| JP2011142328A (ja) * | 2002-11-01 | 2011-07-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR20120093396A (ko) * | 2009-12-11 | 2012-08-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| CN103762178A (zh) * | 2013-12-25 | 2014-04-30 | 深圳市华星光电技术有限公司 | 一种低温多晶硅薄膜晶体管及其制造方法 |
-
2018
- 2018-05-16 KR KR1020180055825A patent/KR102041048B1/ko active IP Right Grant
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920003544A (ko) * | 1990-07-18 | 1992-02-29 | 김정배 | 복수개의 게이트 절연층을 갖는 박막트랜지스터 |
| KR20030022692A (ko) * | 2001-09-10 | 2003-03-17 | 마사시 카와사키 | 박막트랜지스터 및 매트릭스표시장치 |
| JP2011142328A (ja) * | 2002-11-01 | 2011-07-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR20070087024A (ko) * | 2004-12-14 | 2007-08-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제조방법 |
| KR20070062177A (ko) * | 2005-12-12 | 2007-06-15 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이장치 |
| KR20120093396A (ko) * | 2009-12-11 | 2012-08-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| CN103762178A (zh) * | 2013-12-25 | 2014-04-30 | 深圳市华星光电技术有限公司 | 一种低温多晶硅薄膜晶体管及其制造方法 |
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