JPH05198809A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH05198809A JPH05198809A JP30976692A JP30976692A JPH05198809A JP H05198809 A JPH05198809 A JP H05198809A JP 30976692 A JP30976692 A JP 30976692A JP 30976692 A JP30976692 A JP 30976692A JP H05198809 A JPH05198809 A JP H05198809A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- gate
- insulating layer
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】ヒステリシスの大きなＶG −ＩD 特性を持った
薄膜トランジスタを得ることができ、メモリ素子として
充分に使用可能な薄膜トランジスタを提供する。 【構成】ゲ―ト電極１２と、このゲ―ト電極１２を絶縁
被覆するゲ―ト絶縁層１３と、このゲ―ト絶縁層１３を
挟んで前記ゲ―ト電極１２と対向した半導体層１４と、
この半導体層１４と電気的に接続したソ―ス電極１６お
よびドレイン電極１７とを有する薄膜トランジスタにお
いて、前記ゲ―ト絶縁層１２を絶縁体と半導体とを交互
に積層した複層構造としたことを特徴とする。
薄膜トランジスタを得ることができ、メモリ素子として
充分に使用可能な薄膜トランジスタを提供する。 【構成】ゲ―ト電極１２と、このゲ―ト電極１２を絶縁
被覆するゲ―ト絶縁層１３と、このゲ―ト絶縁層１３を
挟んで前記ゲ―ト電極１２と対向した半導体層１４と、
この半導体層１４と電気的に接続したソ―ス電極１６お
よびドレイン電極１７とを有する薄膜トランジスタにお
いて、前記ゲ―ト絶縁層１２を絶縁体と半導体とを交互
に積層した複層構造としたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに係
り、特にゲ―ト電圧を正から負に変化させた時およびゲ
ート電圧を負から正に変化させた時のゲ―ト電圧対ドレ
イン電流特性にヒステリシス現象が生ずる薄膜トランジ
スタに関するものである。
り、特にゲ―ト電圧を正から負に変化させた時およびゲ
ート電圧を負から正に変化させた時のゲ―ト電圧対ドレ
イン電流特性にヒステリシス現象が生ずる薄膜トランジ
スタに関するものである。
【０００２】
【従来の技術】従来、アモルファス又は多結晶状態の半
導体層をプラズマＣＶＤ法、減圧ＣＶＤ法若しくは真空
蒸着法などによって形成した薄膜トランジスタは、例え
ば図３に示すように絶縁基板１上にゲ―ト電極２、ゲ―
ト絶縁層３、半導体層４を積層し、この半導体層４の上
にこの半導体層４のチャンネル部を除く部分にオーミッ
ク構成層７を介してソ―ス電極５およびドレイン電極６
を形成した構造となっている。
導体層をプラズマＣＶＤ法、減圧ＣＶＤ法若しくは真空
蒸着法などによって形成した薄膜トランジスタは、例え
ば図３に示すように絶縁基板１上にゲ―ト電極２、ゲ―
ト絶縁層３、半導体層４を積層し、この半導体層４の上
にこの半導体層４のチャンネル部を除く部分にオーミッ
ク構成層７を介してソ―ス電極５およびドレイン電極６
を形成した構造となっている。
【０００３】このような金属―絶縁体―半導体構造の薄
膜トランジスタは、ゲ―ト絶縁層３を形成するシリコン
窒化膜の組成比をＳｉ：Ｎ＝３：４よりもシリコンの含
有量を多くすると、図４に示すようにゲ―ト電圧を正か
ら負に変化させた時およびゲート電圧を負から正に変化
させた時のゲ―ト電圧対ドレイン電流特性（以下ＶG −
ＩD 特性と略記する。）にヒステリシス現象が生ずるこ
とが知られている。このヒステリシス現象はゲ―ト絶縁
層３と半導体層４との境界面に電荷が蓄積されることよ
って生ずるものであり、ＶG −ＩD 特性のヒステリシス
現象を利用して薄膜トランジスタをメモリ素子として使
用することが考えられている。
膜トランジスタは、ゲ―ト絶縁層３を形成するシリコン
窒化膜の組成比をＳｉ：Ｎ＝３：４よりもシリコンの含
有量を多くすると、図４に示すようにゲ―ト電圧を正か
ら負に変化させた時およびゲート電圧を負から正に変化
させた時のゲ―ト電圧対ドレイン電流特性（以下ＶG −
ＩD 特性と略記する。）にヒステリシス現象が生ずるこ
とが知られている。このヒステリシス現象はゲ―ト絶縁
層３と半導体層４との境界面に電荷が蓄積されることよ
って生ずるものであり、ＶG −ＩD 特性のヒステリシス
現象を利用して薄膜トランジスタをメモリ素子として使
用することが考えられている。
【０００４】
【発明が解決しようとする課題】ところで、薄膜トラン
ジスタをメモリ素子として使用するには、ＶG −ＩD 特
性のヒステリシスが大きいほど安定したメモリ機能が得
られる。しかしながら、従来の薄膜トランジスタは図４
に示したようにゲ―ト電圧を±４０Ｖの範囲で変化させ
てもドレイン電流に対するしきい値電圧（Ｖth）が最大
で１０Ｖ程度であり、実用上不充分であった。
ジスタをメモリ素子として使用するには、ＶG −ＩD 特
性のヒステリシスが大きいほど安定したメモリ機能が得
られる。しかしながら、従来の薄膜トランジスタは図４
に示したようにゲ―ト電圧を±４０Ｖの範囲で変化させ
てもドレイン電流に対するしきい値電圧（Ｖth）が最大
で１０Ｖ程度であり、実用上不充分であった。
【０００５】本発明はこのような事情に鑑みてなされた
ものであり、その目的はＶG −ＩD 特性のヒステリシス
を大きくすることができ、メモリ素子として充分に使用
可能な薄膜トランジスタを提供するものである。
ものであり、その目的はＶG −ＩD 特性のヒステリシス
を大きくすることができ、メモリ素子として充分に使用
可能な薄膜トランジスタを提供するものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、ゲ―ト電極と、このゲ―ト電極を絶縁被覆
するゲ―ト絶縁層と、このゲ―ト絶縁層を挟んで前記ゲ
―ト電極と対向した半導体層と、この半導体層と電気的
に接続したソ―ス電極およびドレイン電極とを有する薄
膜トランジスタにおいて、前記ゲ―ト絶縁層を絶縁体と
半導体とを交互に積層した複層構造としたものである。
に本発明は、ゲ―ト電極と、このゲ―ト電極を絶縁被覆
するゲ―ト絶縁層と、このゲ―ト絶縁層を挟んで前記ゲ
―ト電極と対向した半導体層と、この半導体層と電気的
に接続したソ―ス電極およびドレイン電極とを有する薄
膜トランジスタにおいて、前記ゲ―ト絶縁層を絶縁体と
半導体とを交互に積層した複層構造としたものである。
【０００７】
【作用】本発明ではゲ―ト絶縁層を絶縁体と半導体とを
交互に積層した複層構造とすることにより、絶縁体と半
導体との境界面にも電荷が蓄積されるので、電荷の蓄積
能力が増大し、ヒステリシスの大きなＶG −ＩD 特性を
持った薄膜トランジスタを得ることができる。
交互に積層した複層構造とすることにより、絶縁体と半
導体との境界面にも電荷が蓄積されるので、電荷の蓄積
能力が増大し、ヒステリシスの大きなＶG −ＩD 特性を
持った薄膜トランジスタを得ることができる。
【０００８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【０００９】図１は本発明に係る薄膜トランジスタの一
実施例を示す断面図である。同図において、１１はガラ
ス等の絶縁材料からなる絶縁基板であり、この絶縁基板
１１上にはクロム等の金属からなるゲ―ト電極１２がス
パッタ法等によって約１００ｍμの厚さで形成されてい
る。上記ゲ―ト電極１２上には、ゲ―ト絶縁層１３がプ
ラズマＣＶＤ法等によって約２００ｍμの厚さで形成さ
れており、ゲート電極１２を絶縁被覆している。このゲ
―ト絶縁層１３はシリコン窒化膜（絶縁体）１３ａとア
モルファス・シリコン（半導体）１３ｂとを交互に積層
した複層構造となっており、プラズマＣＶＤ法等によっ
てそれぞれ約５０ｍμの厚さで積層形成されている。
実施例を示す断面図である。同図において、１１はガラ
ス等の絶縁材料からなる絶縁基板であり、この絶縁基板
１１上にはクロム等の金属からなるゲ―ト電極１２がス
パッタ法等によって約１００ｍμの厚さで形成されてい
る。上記ゲ―ト電極１２上には、ゲ―ト絶縁層１３がプ
ラズマＣＶＤ法等によって約２００ｍμの厚さで形成さ
れており、ゲート電極１２を絶縁被覆している。このゲ
―ト絶縁層１３はシリコン窒化膜（絶縁体）１３ａとア
モルファス・シリコン（半導体）１３ｂとを交互に積層
した複層構造となっており、プラズマＣＶＤ法等によっ
てそれぞれ約５０ｍμの厚さで積層形成されている。
【００１０】また、上記ゲ―ト絶縁層１３の上にはアモ
ルファス・シリコンからなる半導体層１４がプラズマＣ
ＶＤ法等によって約１０００ｍμの厚さで形成されてい
る。この半導体層１４上には、燐をド―プしたアモルフ
ァス・シリコンからなるオ―ミック構成層１５がプラズ
マＣＶＤ法等によって約５０ｍμの厚さで形成されてお
り、さらにその上にはクロム等の金属からなるソ―ス電
極１６とドレイン電極１７がスパッタ法等によって約１
００ｍμの厚さで形成されている。これらのソ―ス電極
１６およびドレイン電極１７はオ―ミック構成層１５を
介して半導体層１４と電気的に接続しており、ソ―ス電
極１６とドレイン電極１７間に電圧を与えると半導体層
１４に電流ＩD が流れるようになっている。そして、ゲ
ート電極１２に印加される電圧ＶG を制御することによ
り、半導体層１４に流れる電流ＩD が電圧ＶG に応じて
変化するようになっている。
ルファス・シリコンからなる半導体層１４がプラズマＣ
ＶＤ法等によって約１０００ｍμの厚さで形成されてい
る。この半導体層１４上には、燐をド―プしたアモルフ
ァス・シリコンからなるオ―ミック構成層１５がプラズ
マＣＶＤ法等によって約５０ｍμの厚さで形成されてお
り、さらにその上にはクロム等の金属からなるソ―ス電
極１６とドレイン電極１７がスパッタ法等によって約１
００ｍμの厚さで形成されている。これらのソ―ス電極
１６およびドレイン電極１７はオ―ミック構成層１５を
介して半導体層１４と電気的に接続しており、ソ―ス電
極１６とドレイン電極１７間に電圧を与えると半導体層
１４に電流ＩD が流れるようになっている。そして、ゲ
ート電極１２に印加される電圧ＶG を制御することによ
り、半導体層１４に流れる電流ＩD が電圧ＶG に応じて
変化するようになっている。
【００１１】図２は上記のように構成される薄膜トラン
ジスタのＶG −ＩD 特性を示したものであり、同図に示
すようにゲ―ト電圧ＶG を±４０Ｖの範囲で変化させた
時のＶG −ＩD 特性は、図４に示した従来の薄膜トラン
ジスタのＶG −ＩD 特性よりヒステリシス（図のＶth）
が大きくなっている。これはゲ―ト絶縁層１３をシリコ
ン窒化膜１３ａとアモルファス・シリコン１３ｂとを交
互に積層した複層構造とすることにより、各シリコン窒
化膜１３ａとアモルファス・シリコン１３ｂとの境界面
にも電荷が蓄積され、電荷の蓄積機能が増大するためで
ある。
ジスタのＶG −ＩD 特性を示したものであり、同図に示
すようにゲ―ト電圧ＶG を±４０Ｖの範囲で変化させた
時のＶG −ＩD 特性は、図４に示した従来の薄膜トラン
ジスタのＶG −ＩD 特性よりヒステリシス（図のＶth）
が大きくなっている。これはゲ―ト絶縁層１３をシリコ
ン窒化膜１３ａとアモルファス・シリコン１３ｂとを交
互に積層した複層構造とすることにより、各シリコン窒
化膜１３ａとアモルファス・シリコン１３ｂとの境界面
にも電荷が蓄積され、電荷の蓄積機能が増大するためで
ある。
【００１２】したがって、本実施例ではＶG −ＩD 特性
のヒステリシスを大きくすることができ、ヒステリシス
が大きいほど安定したメモリ機能が得られることから、
薄膜トランジスタをメモリ素子として充分に使用するこ
とができる。
のヒステリシスを大きくすることができ、ヒステリシス
が大きいほど安定したメモリ機能が得られることから、
薄膜トランジスタをメモリ素子として充分に使用するこ
とができる。
【００１３】なお、上記実施例ではシリコン窒化膜１３
ａとアモルファス・シリコン１３ｂとを交互に積層して
ゲ―ト絶縁層１３を形成したが、アモルファス・シリコ
ン１３ｂの代わりに多結晶のシリコンとシリコン窒化膜
とを交互に積層してゲ―ト絶縁層１３を形成しても同様
の効果が得られる。また、上記実施例では逆スタガ―構
造の薄膜トランジスタを示したが、本発明は逆コプラナ
ー、コプラナー、スタガー構造の薄膜トランジスタにも
適用可能である。
ａとアモルファス・シリコン１３ｂとを交互に積層して
ゲ―ト絶縁層１３を形成したが、アモルファス・シリコ
ン１３ｂの代わりに多結晶のシリコンとシリコン窒化膜
とを交互に積層してゲ―ト絶縁層１３を形成しても同様
の効果が得られる。また、上記実施例では逆スタガ―構
造の薄膜トランジスタを示したが、本発明は逆コプラナ
ー、コプラナー、スタガー構造の薄膜トランジスタにも
適用可能である。
【００１４】
【発明の効果】以上説明したように本発明は、ゲ―ト電
極と、このゲ―ト電極を絶縁被覆するゲ―ト絶縁層と、
このゲ―ト絶縁層を挟んで前記ゲ―ト電極と対向した半
導体層と、この半導体層と電気的に接続したソ―ス電極
およびドレイン電極とを有する薄膜トランジスタにおい
て、前記ゲ―ト絶縁層を絶縁体と半導体とを交互に積層
した複層構造としたものである。したがって、ヒステリ
シスの大きなＶG −ＩD 特性を持った薄膜トランジスタ
を得ることができ、メモリ素子として充分に使用可能な
薄膜トランジスタを提供できる。
極と、このゲ―ト電極を絶縁被覆するゲ―ト絶縁層と、
このゲ―ト絶縁層を挟んで前記ゲ―ト電極と対向した半
導体層と、この半導体層と電気的に接続したソ―ス電極
およびドレイン電極とを有する薄膜トランジスタにおい
て、前記ゲ―ト絶縁層を絶縁体と半導体とを交互に積層
した複層構造としたものである。したがって、ヒステリ
シスの大きなＶG −ＩD 特性を持った薄膜トランジスタ
を得ることができ、メモリ素子として充分に使用可能な
薄膜トランジスタを提供できる。
【図１】本発明の一実施例に係る薄膜トランジスタの断
面図。
面図。
【図２】図１に示す薄膜トランジスタのＶG −ＩD 特性
図。
図。
【図３】従来の薄膜トランジスタの断面図。
【図４】図３に示す薄膜トランジスタのＶG −ＩD 特性
図。
図。
１１…絶縁基板、 １２…ゲート電極、 １３…ゲート絶縁層、 １３ａ…シリコン窒化膜、 １３ｂ…アモルファス・シリコン、 １４…半導体層、 １５…オーミック構成層、 １６…ソース電極、 １７…ドレイン電極。
Claims (1)
- 【請求項１】 ゲ―ト電極と、このゲ―ト電極を絶縁被
覆するゲ―ト絶縁層と、このゲ―ト絶縁層を挟んで前記
ゲ―ト電極と対向した半導体層と、この半導体層と電気
的に接続したソ―ス電極およびドレイン電極とを有する
薄膜トランジスタにおいて、前記ゲ―ト絶縁層を絶縁体
と半導体とを交互に積層した複層構造としたことを特徴
とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30976692A JPH05198809A (ja) | 1992-10-26 | 1992-10-26 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30976692A JPH05198809A (ja) | 1992-10-26 | 1992-10-26 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198809A true JPH05198809A (ja) | 1993-08-06 |
Family
ID=17997012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30976692A Pending JPH05198809A (ja) | 1992-10-26 | 1992-10-26 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198809A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006064859A1 (en) * | 2004-12-14 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2009224354A (ja) * | 2008-03-13 | 2009-10-01 | Sony Corp | 薄膜トランジスタおよび表示装置 |
-
1992
- 1992-10-26 JP JP30976692A patent/JPH05198809A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006064859A1 (en) * | 2004-12-14 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7919772B2 (en) | 2004-12-14 | 2011-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2009224354A (ja) * | 2008-03-13 | 2009-10-01 | Sony Corp | 薄膜トランジスタおよび表示装置 |
| JP4626659B2 (ja) * | 2008-03-13 | 2011-02-09 | ソニー株式会社 | 表示装置 |
| US8134154B2 (en) | 2008-03-13 | 2012-03-13 | Sony Corporation | Thin film transistor and display |
| US8618545B2 (en) | 2008-03-13 | 2013-12-31 | Sony Corporation | Thin film transistor and display |
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