JP2000353811A - 電気光学装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路機能に応じて適切な構造のＴＦＴを配置
し、高い信頼性を有する半導体装置を提供する。 【解決手段】 同一の絶縁体上に駆動回路部と画素部と
を有する半導体装置において、駆動ＴＦＴのゲート絶縁
膜１１５、１１６を画素ＴＦＴのゲート絶縁膜１１７よ
りも薄く設計する。また、画素ＴＦＴではゲート電極１
２１の下にチャネル形成領域１１２a、１１２bが形成さ
れ、その間に分離領域１１３が形成される。その際、Ｌ
ＤＤ領域１１１a、１１１dはゲート電極に重なる領域と
重ならない領域とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で形成された回路を有する半導
体装置に関する。例えば、液晶ディスプレイやＥＬディ
スプレイに代表される電気光学装置およびその様な電気
光学装置を部品として搭載した電子機器の構成に関す
る。なお、本明細書中において半導体装置とは、半導体
特性を利用することで機能しうる装置全般を指し、電気
光学装置、半導体回路および電子機器は全て半導体装置
である。

【０００２】

【従来の技術】ＴＦＴ（Thin Film Transistor）は安価
な基板上に形成することができるので、アクティブマト
リクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤとい
う）への応用開発が積極的に進められてきた。結晶質半
導体膜（代表的にはポリシリコン膜）を利用したＴＦＴ
は高移動度が得られるので、同一基板上に機能回路を集
積させて高精細な画像表示を実現することが可能とされ
ている。

【０００３】基本的にＡＭ−ＬＣＤは画像を表示する画
素部（複数の画素が配列された領域）と、画素部に配列
された各画素のＴＦＴを駆動する駆動回路部とが同一基
板上に形成されてなる。さらに、駆動回路部はゲート線
を駆動するゲート線駆動回路（ゲート駆動回路）、各Ｔ
ＦＴへ画像信号を送るソース線駆動回路（ソース駆動回
路）とに区別される。

【０００４】近年では、これら画素部と駆動回路（周辺
駆動回路ともいう）部の他に、信号分割回路やγ補正回
路などといった画素部及び駆動回路以外の論理回路部を
も同一基板上に設けたシステム・オン・パネルが提案さ
れている。

【０００５】しかしながら、画素部と駆動回路部とでは
ＴＦＴに求められる性能が異なるため、同一構造のＴＦ
Ｔで全ての仕様を満足させることは困難である。即ち、
高速動作を重視するシフトレジスタまたはラッチ等の駆
動回路を形成するＴＦＴと、高耐圧特性を重視するバッ
ファ、サンプリング回路または画素ＴＦＴとを同時に満
足させるＴＦＴ構造は確立されていないのが現状であ
る。

【０００６】

【発明が解決しようとする課題】本発明は上記問題点を
鑑みてなされたものであり、ＴＦＴ仕様（ＴＦＴが求め
られる性能）に応じて適切な構造のＴＦＴを配置し、回
路特性の優れた電気光学装置を提供することを課題とす
る。

【０００７】また、画素部では、小さい面積で大容量を
確保しうる保持容量を形成するための構造を提供する。
さらに、小さい面積で十分にオフ電流値の低い画素ＴＦ
Ｔの構造を提供する。

【０００８】そして、高性能で高い信頼性を有する電気
光学装置を実現し、そのような電気光学装置を表示部
（表示手段）として有する電子機器の性能および信頼性
を高めることを課題とする。

【０００９】

【課題を解決するための手段】本明細書では上記課題を
解決するために、半導体装置の各部位（例えば駆動回路
部や画素部）において各部位の機能に応じてＴＦＴ構造
を変え、半導体装置全体の性能を向上させる構成とす
る。

【００１０】即ち、動作速度が高速であることを重視す
る部位（シフトレジスタやラッチを含む駆動回路など）
にはゲート絶縁膜を挟んでゲート電極にＬＤＤ領域が重
なる（オーバーラップする）構造としてホットキャリア
注入による劣化に強いＴＦＴを配置する。特に、電界効
果移動度の高いＮチャネル型ＴＦＴにおいてこの構造は
効果的である。またその際、ＬＤＤ領域は完全にゲート
電極と重なるようにして抵抗成分をできるだけ減らす構
造とする。さらに抵抗成分を減らすにはドレイン領域側
のみにＬＤＤ領域を設けるといった構造が好ましい。

【００１１】一方で、オフ電流値が低いことを重視する
部位（画素ＴＦＴを含む画素部やサンプリング回路な
ど）はＬＤＤ領域がゲート絶縁膜を挟んでゲート電極に
重なる領域と重ならない領域とを有することでオフ電流
値を低減する構造となっている。オフ電流値を低減する
には、ＬＤＤ領域のうちゲート電極と重ならない領域が
非常に重要な役目を果たしている。

【００１２】また、動作速度が高速であることを重視す
る部位では、ゲート絶縁膜の膜厚を画素ＴＦＴのゲート
絶縁膜よりも薄くすることで動作速度を高めている。こ
のようにできるのは動作速度を重視する部位では画素Ｔ
ＦＴほどのゲート絶縁耐圧を必要としないからであっ
て、画素ＴＦＴ、バッファまたはサンプリング回路では
そのように薄くすることは好ましいものではない。

【００１３】しかし、本発明のように画素部に保持容量
を形成する場合、保持容量はできるだけ小さい面積で大
きな容量を保持できるようにする必要があるため、その
誘電体の膜厚は可能な限り薄いことが好ましい。

【００１４】そこで、本発明では、駆動回路などの動作
速度を重視する部位に形成するＴＦＴのゲート絶縁膜
と、画素部に形成する保持容量の誘電体とを同時に形成
することで工程数を簡略化することも特徴の一つとして
いる。

【００１５】また、本発明の画素ＴＦＴは、ゲート電極
の下にゲート絶縁膜を挟んで少なくとも二つのチャネル
形成領域及びチャネル形成領域の間に設けられた高濃度
不純物領域を有し、且つ、ソース領域及びドレイン領域
に接して一対の低濃度不純物領域を有する。そして、こ
の低濃度不純物領域はゲート絶縁膜を挟んでゲート電極
に重なる領域と重ならない領域とを有する。このような
構造とすることで、従来のダブルゲート構造のＴＦＴと
同等の性能を、さらに小さい面積のシングルゲート構造
で得ることが可能となる。

【００１６】以上のように、画素部に関しては、保持容
量及び画素ＴＦＴの占有面積を縮小化することで、画像
表示の可能な領域を大きくする（開口率を向上させる）
ことが可能となる。

【００１７】

【発明の実施の形態】本発明の実施形態について、図１
を用いて説明する。図１は同一の絶縁体上に駆動回路部
と画素部とを一体形成したＡＭ−ＬＣＤの断面図を示し
ている。なお、ここでは駆動回路部を構成する基本回路
としてＣＭＯＳ回路を示している。また、画素ＴＦＴと
しては一つのゲート配線の下に二つのチャネル形成領域
が形成される構造を示しているが、チャネル形成領域は
三つ以上設けられても良い。

【００１８】図１において、１０１は耐熱性を有する絶
縁体（基板）であり、石英基板、シリコン基板、セラミ
ックス基板または金属基板（代表的にはステンレス基
板）を用いれば良い。どの基板を用いる場合において
も、必要に応じて下地膜（好ましくは珪素を含む絶縁
膜）を設けても構わない。

【００１９】基板１０１の上には駆動回路を形成するＴ
ＦＴ（以下、駆動ＴＦＴという）の活性層、各画素に具
備されるＴＦＴ（以下、画素ＴＦＴという）の活性層お
よび保持容量の電極となる半導体層が形成される。

【００２０】図１において、駆動ＴＦＴの活性層は、ｎ
チャネル型ＴＦＴ（以下、ＮＴＦＴという）のソース領
域１０２、ドレイン領域１０３、ゲート絶縁膜を挟んで
ゲート配線に重なった低濃度不純物領域（以下、本明細
書中ではＬＤＤ領域という）１０４およびチャネル形成
領域１０５、並びにｐチャネル型ＴＦＴ（以下、ＰＴＦ
Ｔという）のソース領域１０６、ドレイン領域１０７お
よびチャネル形成領域１０８で形成される。なお、ＬＤ
ＤとはLightly Doped Drainの略である。

【００２１】また、画素ＴＦＴ（ここではＮＴＦＴ）の
活性層は、ソース領域１０９、ドレイン領域１１０、Ｌ
ＤＤ領域１１１a〜１１１dおよびチャネル形成領域１１
２a、１１２bで形成される。また、チャネル形成領域１
１２aと１１２bとの間には高濃度に周期表の１５族に属
する元素が添加された高濃度不純物領域（以下、本明細
書中では分離領域という）１１３が存在する。この領域
はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電
流値）を低くする上で非常に重要である。

【００２２】この時、駆動ＴＦＴのＬＤＤ領域１０４や
画素ＴＦＴのＬＤＤ領域１１１a〜１１１dには２×１０
¹⁶〜５×１０¹⁹atoms/cm³（好ましくは５×１０¹⁷〜５
×１０¹⁸atoms/cm³）の濃度で周期表の１５族に属する
元素（代表的にはリン又は砒素）が含まれている。ま
た、画素ＴＦＴの分離領域１１３には５×１０¹⁹〜３×
１０²¹atoms/cm³（好ましくは１×１０²⁰〜５×１０²⁰a
toms/cm³）の濃度で周期表の１５族に属する元素（代表
的にはリン又は砒素）が含まれている。

【００２３】さらに、ドレイン領域１１０から延長され
た半導体層を保持容量の電極（以下、第１容量電極とい
う）１１４として用いる。厳密に言うと、第１容量電極
１１４とは画素電極と電気的に接続された半導体層と呼
ぶことができる。即ち、ここではドレイン領域から延長
された半導体層で形成されているが、配線によってドレ
イン領域と電気的に接続された領域であっても良い。

【００２４】なお、ここでは説明の便宜上、１０９の領
域をソース領域、１１０の領域をドレイン領域と呼んで
いるが、画素ＴＦＴに流れるドレイン電流の向きによっ
て、ソース領域とドレイン領域とが入れ替わる場合もあ
る。従って、１０９をドレイン領域と呼び、１１０をソ
ース領域と呼んでも差し支えない。

【００２５】また、シングルゲート構造のゲート配線の
下に二つ以上のチャネル形成領域（１１２a、１１２b）
と、それらを分離する高濃度不純物領域（１１１b、１
１１c、１１３）とを設けることで、従来のダブルゲー
ト構造よりも小さい面積で同等の性能を有する画素ＴＦ
Ｔを実現している。

【００２６】似たような構造が特開平７−３２６７６７
号公報に記載されているが、同公報記載の構造はＬＤＤ
領域がゲート電極に重なるようには設けられていない。
本発明はホットキャリア注入によるオン電流（ＴＦＴが
オン動作時に流れるドレイン電流）の劣化を抑制するた
めにゲート電極にＬＤＤ領域が重なるように設けられて
いる点で異なる技術である。

【００２７】即ち、本発明の構造が上記公報記載の構造
と異なる点は、ソース領域１０９に接するＬＤＤ領域１
１１aと、ドレイン領域１１０に接するＬＤＤ領域１１
１dが、ゲート電極１２１にゲート絶縁膜を挟んで重な
る部分と重ならない部分とを有している点にある。本発
明の構造では、ＬＤＤ領域とゲート電極とが重なる部分
でオン電流値の劣化を抑制し、ＬＤＤ領域とゲート電極
とが重ならない部分でオフ電流値の増加を抑制してい
る。即ち、オン電流値の劣化とオフ電流値の増加とを同
時に抑制することが可能である。

【００２８】次に、活性層および第１容量電極を覆って
ゲート絶縁膜が形成されるが、図１では駆動ＴＦＴのゲ
ート絶縁膜１１５（ＮＴＦＴ側）、１１６（ＰＴＦＴ
側）が、画素ＴＦＴのゲート絶縁膜１１７よりも薄く形
成される。代表的には、ゲート絶縁膜１１５、１１６の
膜厚は５〜５０nm（好ましくは１０〜３０nm）とし、ゲ
ート絶縁膜１１７の膜厚は５０〜２００nm（好ましくは
１００〜１５０nm）とすれば良い。

【００２９】なお、駆動ＴＦＴのゲート絶縁膜は一種類
の膜厚である必要はない。即ち、駆動回路内に異なる絶
縁膜を有する駆動ＴＦＴが存在していても構わない。そ
の場合、同一の絶縁体上に異なるゲート絶縁膜を有する
ＴＦＴが少なくとも三種類以上存在することになる。ま
た、駆動ＴＦＴのゲート絶縁膜の膜厚と保持容量の誘電
体の膜厚が異なり、且つ、それらが画素ＴＦＴのゲート
絶縁膜の膜厚と異なるという場合もありうる。例えば、
駆動ＴＦＴ（特に高速動作を必要とする回路）が５〜１
０nm、画素ＴＦＴが１００〜１５０nmのゲート絶縁膜を
有し、保持容量の誘電体が３０〜５０nmという場合であ
る。

【００３０】但し、図１の構造においては、保持容量の
誘電体１１８が駆動ＴＦＴのゲート絶縁膜１１５、１１
６と同時に形成された絶縁膜で形成される。即ち、駆動
ＴＦＴのゲート絶縁膜と保持容量の誘電体は同一材料か
らなる絶縁膜であり、且つ、膜厚が同一である。

【００３１】このように保持容量の誘電体を薄くするこ
とで、容量を形成する面積を大きくすることなくキャパ
シティを稼ぐことができる。また、ＴＦＴの作製工程を
増やすこともないという利点が得られる。

【００３２】次に、ゲート絶縁膜１１５〜１１７の上に
は駆動ＴＦＴのゲート電極１１９、１２０と、画素ＴＦ
Ｔのゲート電極１２１が形成される。また、同時に保持
容量の誘電体１１８の上には保持容量の電極（以下、第
２容量電極という）１２２が形成される。ゲート電極１
１９〜１２１および第２容量電極１２２の形成材料とし
ては、７００〜１１５０℃（好ましくは９００〜１１０
０℃）の温度に耐える耐熱性を有する導電膜を用いる。

【００３３】代表的には、導電性を有する珪素膜（例え
ばリンドープシリコン膜、ボロンドープシリコン膜等）
や金属膜（例えばタングステン膜、タンタル膜、モリブ
デン膜、チタン膜等）でも良いし、前記金属膜をシリサ
イド化したシリサイド膜、窒化した窒化膜（窒化タンタ
ル膜、窒化タングステン膜、窒化チタン膜等）またはこ
れらの材料を組み合わせた合金膜でも良い。また、以上
の薄膜を自由に組み合わせて積層した積層膜でも良い。

【００３４】また、前記金属膜を用いる場合には、金属
膜の酸化を防止するために珪素膜との積層構造とするこ
とが望ましい。また、酸化防止という意味では、金属膜
を窒化珪素膜で覆った構造が有効である。図１では窒化
酸化珪素膜（酸素、窒素、珪素が所定の割合で存在する
絶縁膜）でなる保護膜１２３を設けてゲート配線の酸化
を防ぐ。窒化酸化珪素膜以外にも、酸化珪素膜、窒化珪
素膜を用いても良い。本明細書中ではこれらの絶縁膜を
まとめて、珪素を含む絶縁膜と呼ぶ。

【００３５】次に、１２４は第１層間絶縁膜であり、珪
素を含む絶縁膜（単層または積層）で形成される。そし
て、第１層間絶縁膜１２４にはコンタクトホールが設け
られ、ＣＭＯＳ回路のソース配線１２５、１２６、ドレ
イン配線１２７、および画素ＴＦＴのソース配線１２
８、ドレイン配線１２９が形成される。その上にはパッ
シベーション膜１３０、第２層間絶縁膜１３１が形成さ
れ、さらにその上には遮蔽膜（遮光膜ともいう）１３２
が形成される。さらに、遮蔽膜１３２の上には第３層間
絶縁膜１３３が形成され、コンタクトホールを設けた
後、画素電極１３４が形成される。

【００３６】第２層間絶縁膜１３１や第３層間絶縁膜１
３３としては、比誘電率の小さい樹脂膜が好ましい。樹
脂膜としては、ポリイミド膜、アクリル樹脂膜、ポリア
ミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを用いる
ことができる。また、有機系Ｓｉ０化合物やＳｉＯＦ化
合物を用いることもできる。

【００３７】また、画素電極１３４としては、透過型Ａ
Ｍ−ＬＣＤを作製するのであればＩＴＯ膜に代表される
透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであれ
ばアルミニウム膜に代表される反射率の高い金属膜を用
いれば良い。

【００３８】なお、図１では画素電極１３４がドレイン
電極１２９を介して画素ＴＦＴのドレイン領域１１０と
電気的に接続されているが、画素電極１３４とドレイン
領域１１０とが直接的に接続するような構造としても良
い。

【００３９】以上のような構造でなるＡＭ−ＬＣＤは、
駆動ＴＦＴのゲート絶縁膜が画素ＴＦＴのゲート絶縁膜
よりも薄く、高速動作を重視した構造になっている。そ
の一方で、画素ＴＦＴはゲート絶縁膜が駆動ＴＦＴより
も厚く、ゲート絶縁耐性を重視した構造となっている。

【００４０】また、画素ＴＦＴが従来のダブルゲート構
造よりも小さい面積で形成可能であり、且つ、ＬＤＤ領
域の配置を工夫することによりオン電流の劣化とオフ電
流の増加を同時に抑制している点に特徴がある。さら
に、図示していないが画素ＴＦＴの活性層の下方に遮蔽
膜を形成しておくと、光漏れによるリーク電流も低減さ
せることができる。

【００４１】さらに、保持容量の誘電体を薄くすること
で保持容量の占有面積を小さくしているので、画素ＴＦ
Ｔの小面積化との相互作用により開口率（有効表示領
域）の高い画素部が実現されている。この誘電体は、駆
動ＴＦＴのゲート絶縁膜と同時に形成することで、工程
数を増やすことなく形成することができる。

【００４２】以上のように、駆動回路部及び画素部の機
能に応じて最適なＴＦＴを配置し、画素ＴＦＴや保持容
量の縮小化を図ることで、高性能で高い信頼性を有する
半導体装置（電気光学装置も電子機器も含む）を作製す
ることが可能である。

【００４３】以上の構成でなる本発明について、以下に
示す実施例でもってさらに詳細な説明を行うこととす
る。

【００４４】

【実施例】［実施例１］本実施例では、「発明の実施の
形態」で説明した図１の構造を実現するための作製工程
について説明する。説明には図２〜４を用いる。

【００４５】まず、基板として石英基板２０２を用意
し、その上に非晶質珪素膜２０３を形成する。この時、
下地膜として珪素を含む絶縁膜を形成した上で大気解放
しないまま連続的に非晶質珪素膜を形成しても良い。こ
うすることで非晶質珪素膜の下表面に大気中に含まれる
ボロン等の不純物が吸着することを防ぐことができる。
（図２（Ａ））

【００４６】なお、本実施例では非晶質珪素（アモルフ
ァスシリコン）膜を用いるが、他の半導体膜であっても
構わない。微結晶質珪素（マイクロクリスタルシリコ
ン）膜でも良いし、非晶質シリコンゲルマニウム膜でも
良い。また、膜厚は後の熱酸化工程も考慮して、最終的
にＴＦＴが完成した状態で２５〜４０nmとなるように形
成する。本実施例では熱酸化工程で２５nmの膜減りを見
込んで、予め６５nmの膜厚とする。

【００４７】次に、非晶質珪素膜の結晶化を行う。本実
施例では結晶化手段として、特開平９−３１２２６０号
公報に記載された技術を用いる。同公報に記載された技
術は、結晶化を助長する触媒元素としてニッケル、コバ
ルト、パラジウム、ゲルマニウム、白金、鉄または銅を
用いている。

【００４８】本実施例では触媒元素としてニッケルを選
択し、非晶質珪素膜２０３上にニッケルを含んだ層（図
示せず）を形成し、５５０℃４時間の熱処理を行って結
晶化する。そして、結晶質珪素（ポリシリコン）膜２０
４を得る。（図２（Ｂ））

【００４９】なお、ここで結晶質珪素膜２０４に対して
ＴＦＴのしきい値電圧を制御するための不純物元素（リ
ンまたはボロン）を添加しても良い。リンまたはボロン
を打ち分けても良いし、どちらか片方のみを添加しても
良い。

【００５０】また、本実施例では上記公報により、ニッ
ケルを含む溶液を非晶質珪素膜上に塗布する手段を用い
るが、ニッケルを含んだ層を形成するにあたってスパッ
タ法や蒸着法を用いることもできる。

【００５１】次に、結晶質珪素膜２０４上に１００nm厚
の酸化珪素膜でなるマスク膜２０５を形成し、その上に
レジストマスク２０６a、２０６bを形成する。さらにレ
ジストマスク２０６a、２０６bをマスクとしてマスク膜
２０５をエッチングし、開口部２０７a、２０７bを形成
する。

【００５２】この状態で周期表の１５族に属する元素
（本実施例ではリン）を添加し、リンドープ領域（リン
添加領域）２０８a、２０８bを形成する。なお、添加す
るリンの濃度は５×１０¹⁸〜１×１０²⁰atoms/cm³（好
ましくは１×１０¹⁹〜５×１０^{1 9}atoms/cm³）が好まし
い。但し、添加すべきリンの濃度は、後のゲッタリング
工程の温度、時間、さらにはリンドープ領域の面積によ
って変化するため、この濃度範囲に限定されるものでは
ない。（図２（Ｃ））

【００５３】次に、レジストマスク２０６a、２０６bを
除去して４５０〜６５０℃（好ましくは５００〜６００
℃）の熱処理を２〜１６時間加え、結晶質珪素膜中に残
存するニッケルのゲッタリングを行う。ゲッタリング作
用を得るためには熱履歴の最高温度から±５０℃程度の
温度が必要であるが、結晶化のための熱処理が５５０〜
６００℃で行われるため、５００〜６５０℃の熱処理で
十分にゲッタリング作用を得ることができる。

【００５４】本実施例では６００℃、１２時間の熱処理
を加えることによってニッケルが矢印（図２（Ｄ）参
照）の方向に移動し、リンドープ領域２０８a、２０８b
にゲッタリングされる。こうして２０９a、２０９bで示
される結晶質珪素膜に残存するニッケルの濃度は２×１
０¹⁷atoms/cm³以下（好ましくは１×１０¹⁶atoms/cm³以
下）にまで低減される。但し、この濃度は質量二次イオ
ン分析（ＳＩＭＳ）による測定結果であり、測定限界の
関係で現状ではこれ以下の濃度は確認できていない。
（図２（Ｄ））

【００５５】こうしてニッケルのゲッタリング工程が終
了したら、結晶質珪素膜２０９a、２０９bをパターニン
グして、ＣＭＯＳ回路用の活性層（半導体層）２１０、
画素ＴＦＴ用及び保持容量用の活性層２１１を形成す
る。その際、ニッケルを捕獲したリンドープ領域２０８
a、２０８bは完全に除去してしまうことが望ましい。
（図３（Ａ））

【００５６】次にプラズマＣＶＤ法により１１０nm厚の
酸化珪素膜２１２を形成し、その上にレジストマスク２
１３a〜２１３dを形成する。次に、その状態で周期表の
１５族に属する元素の添加工程を行う。本実施例では、
２×１０¹⁶〜５×１０¹⁹atoms/cm³（好ましくは５×１
０¹⁷〜５×１０¹⁸atoms/cm³）の濃度でリンを含む不純
物領域（低濃度不純物領域またはｎ^-領域という）２１
４a〜２１４dを形成する。（図３（Ｂ））

【００５７】この工程では基本的にＮＴＦＴとなる領域
に対してリンを添加する。但し、ＣＭＯＳ回路のＮＴＦ
Ｔは、後にチャネル形成領域とソース領域となる領域の
上にレジストマスク２１３aを設け、ドレイン領域とな
る領域のみにｎ^-領域２１４aを形成する。また、画素Ｔ
ＦＴにおいては後のチャネル形成領域２１６a、２１６b
が画定する。

【００５８】次に、レジストマスク２１３a〜２１３dを
除去し、新たにレジストマスク２１７a、２１７bを形成
する。そしてその状態で、再び周期表の１５族に属する
元素の添加工程を行う。本実施例では、５×１０¹⁹〜３
×１０²¹atoms/cm³（好ましくは１×１０²⁰〜５×１０
²⁰atoms/cm³）の濃度でリンを含む不純物領域（高濃度
不純物領域またはｎ⁺領域という）２１８a、２１８bを
形成する。（図３（Ｃ））

【００５９】このとき形成されるｎ⁺領域（分離領域）
２１８aは、後にゲート電極下においてチャネル形成領
域を分離するための領域として機能する。また、同時に
形成されるｎ⁺領域２１８bは保持容量の電極（第１容量
電極）として機能する。本実施例は、これらの領域を同
時に形成するため、特に工程数を増やすことがないとい
う利点がある。

【００６０】さらに、この工程により画素ＴＦＴのＬＤ
Ｄ領域（但しチャネル形成領域２１６aと２１６bとの間
に設けられる分）２１９a、２１９bが画定する。

【００６１】次に、酸化珪素膜２１２を除去し、プラズ
マＣＶＤ法またはスパッタ法により珪素を含む絶縁膜を
形成し、パターニングすることによりゲート絶縁膜２２
０を形成する。このゲート絶縁膜２２０は画素ＴＦＴの
ゲート絶縁膜として機能することになる絶縁膜であり、
本実施例では６０nm厚の酸化珪素膜を用いる。但し、後
の熱酸化工程で膜厚が増加するので、それを考慮して最
終的に５０〜２００nm（好ましくは６０〜１２０nm）と
なるようにする。（図３（Ｄ））

【００６２】この時、ゲート絶縁膜２２０は画素ＴＦＴ
の上に残すように形成してＣＭＯＳ回路および保持容量
となる領域の上は除去する。なお、本実施例ではＣＭＯ
Ｓ回路のみで説明しているが、実際には駆動回路の一部
（特に高速動作を要求される回路）となる領域の上にお
いて除去する。そのため、バッファやサンプリング回路
（サンプルホールド回路ともいう）などのようにゲート
絶縁膜に高電圧が印加されるような回路の場合に限って
は、ゲート絶縁膜２２０と同じ膜厚の絶縁膜を残してお
くことが望ましい。

【００６３】こうして図３（Ｄ）の状態が得られたら、
次に、８００〜１１５０℃（好ましくは９００〜１１０
０℃）の温度で１５分〜８時間（好ましくは３０分〜２
時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化
工程）。本実施例では酸素雰囲気中で９５０℃３０分の
熱処理工程を行う。

【００６４】なお、酸化性雰囲気としては、ドライ酸素
雰囲気でもウェット酸素雰囲気でも良いが、半導体層中
の結晶欠陥の低減にはドライ酸素雰囲気が適している。
また、酸素雰囲気中にハロゲン元素を含ませた雰囲気で
も良い。このハロゲン元素を含ませた雰囲気による熱酸
化工程では、結晶化に用いたニッケルを除去する効果も
期待できるので有効である。

【００６５】こうして熱酸化工程を行うことにより駆動
ＴＦＴと保持容量となる領域において露呈した半導体層
の表面には、５〜５０nm（好ましくは１０〜３０nm）の
酸化珪素膜（熱酸化膜）２２１、２２２が形成される。
本実施例では５０nm厚の酸化珪素膜を形成し、酸化珪素
膜２２１は駆動ＴＦＴのゲート絶縁膜として、酸化珪素
膜２２２は保持容量の誘電体として用いることにする。

【００６６】また、画素ＴＦＴに残存した酸化珪素膜で
なるゲート絶縁膜２２０と、その下の半導体層との界面
においても酸化反応が進行する。そのため、最終的に画
素ＴＦＴのゲート絶縁膜２２３の膜厚は、予め形成され
ていた６０nm厚の絶縁膜と熱酸化により形成された５０
nm厚の絶縁膜とを合計して１１０nmの膜厚を有する絶縁
膜となる。また、この熱酸化工程により約２５nmの半導
体層が酸化され、活性層２１０、２１１の膜厚は４０nm
となる。この膜厚が最終的に完成したＴＦＴの活性層の
膜厚となる。

【００６７】こうして熱酸化工程を終了したら、次に駆
動ＴＦＴのゲート電極２２４（ＮＴＦＴ側）、２２５
（ＰＴＦＴ側）、画素ＴＦＴのゲート電極２２６、保持
容量の電極（第２容量電極）２２７を形成する。（図３
（Ｅ））

【００６８】本実施例ではゲート電極２２４〜２２６お
よび第２容量電極２２７として、下層から珪素膜（導電
性を持たせたもの）／窒化タングステン膜／タングステ
ン膜（または下層から珪素膜／タングステンシリサイド
膜）という積層膜を用いる。勿論、「発明の実施の形
態」で説明した他の導電膜を用いることも可能であるこ
とは言うまでもない。また、本実施例では、各ゲート配
線の膜厚は４００nmとする。

【００６９】なお、本実施例では最下層の珪素膜を、減
圧熱ＣＶＤ法を用いて形成する。駆動回路のゲート絶縁
膜は５〜５０nmと薄いため、スパッタ法やプラズマＣＶ
Ｄ法を用いた場合、条件によっては半導体層（活性層）
へダメージを与える恐れがある。従って、化学的気相反
応で成膜できる熱ＣＶＤ法が好ましい。

【００７０】次に、レジストマスク２２９a、２２９bを
形成して、再び周期表の１５族に属する元素（本実施例
ではリン）を添加する。この時添加するリンの濃度は、
図３（Ｃ）の工程で添加したリンの濃度と同様で良い。
（図４（Ａ））

【００７１】この工程は、ゲート絶縁膜の膜厚が薄い駆
動ＴＦＴと、ゲート絶縁膜の膜厚が厚い画素ＴＦＴとな
る領域とで分けて行っても良いし、同時に行っても良
い。また、リンの添加工程は質量分離を行うイオンイン
プランテーション法を用いても良いし、質量分離を行わ
ないプラズマドーピング法を用いても良い。また、加速
電圧やドーズ量の条件等は実施者が最適値を設定すれば
良い。

【００７２】この工程によりＣＭＯＳ回路のＮＴＦＴの
ソース領域２３０、ドレイン領域２３１、ＬＤＤ領域２
３２およびチャネル形成領域２３３が画定する。また、
画素ＴＦＴのソース領域２３４、ドレイン領域２３５、
ＬＤＤ領域２３６a、２３６bが画定する。

【００７３】この時、ＬＤＤ領域２３６a、２３６bは一
部がゲート絶縁膜２２３を挟んでゲート電極２２６と重
なるように形成される。こうすることでホットキャリア
注入に起因する劣化に強い構造を得ることができる。ま
た、ＬＤＤ領域２３６a、２３６bにおいてゲート電極２
２６に重ならない部分は、オフ電流の増加を防ぐために
大きな効果をもつ。

【００７４】本実施例では、ソース領域２３４またはド
レイン領域２３５に接するＬＤＤ領域２３６a、２３６b
のうち、ゲート電極２２６に重なる部分の長さ（幅）を
０．３〜２．０μm（好ましくは０．５〜１．５μm）と
し、重ならない部分の長さ（幅）を１．０〜４．０μm
（好ましくは２．０〜３．０μm）とする。

【００７５】次に、ＣＭＯＳ回路のＰＴＦＴとなる領域
以外をレジストマスク２３７、２３８で隠し、周期表の
１３族に属する元素（本実施例ではボロン）の添加工程
を行う。本実施例では３×１０²⁰〜３×１０²¹atoms/cm
³の濃度でボロンが添加されるように調節する。（図４
（Ｂ））

【００７６】勿論、この工程も質量分離を行うイオンイ
ンプランテーション法を用いても良いし、質量分離を行
わないプラズマドーピング法を用いても良い。また、加
速電圧やドーズ量の条件等は実施者が最適値を設定すれ
ば良い。

【００７７】この工程によりＣＭＯＳ回路を形成するＰ
ＴＦＴのソース領域２３９、ドレイン領域２４０および
チャネル形成領域２４１が画定する。また、ＣＭＯＳ回
路のＮＴＦＴのドレイン領域２４２が画定する。

【００７８】こうして全ての不純物領域を形成し終えた
ら、レジストマスク２３７、２３８を除去する。そし
て、ゲート電極２２４〜２２６および第２容量電極２２
７を覆って２００nm厚の窒化酸化珪素膜でなる保護膜２
４３を形成する。この保護膜２４３はゲート電極２２４
〜２２６および第２容量電極２２７の酸化を防ぐ効果を
もつ。保護膜２４３として、他の珪素を含む絶縁膜を用
いても良い。

【００７９】保護膜２４３を形成したら、６００〜１０
００℃（好ましくは６００〜８５０℃）の温度範囲で２
０分〜１２時間の熱処理工程を行う。本実施例では、８
００℃で１時間の熱処理を不活性雰囲気中において行
う。この工程により添加した不純物元素の活性化及び非
晶質化した珪素膜の再結晶化を行う。

【００８０】活性化が終えたら水素化処理を行う。水素
化処理は熱処理またはプラズマ処理により励起させた水
素を添加する処理であり、熱処理による場合は３〜１０
０％の水素を含む雰囲気中で３００〜４５０℃、２〜６
時間の熱処理工程を行えば良い。

【００８１】次に第１層間絶縁膜２４４を形成する。本
実施例では、プラズマＣＶＤ法により形成した８００nm
厚の酸化珪素膜を用いる。そして、コンタクトホールを
形成した後、ソース配線２４５〜２４７、ドレイン配線
２４８、２４９を形成する。本実施例ではこれらの配線
を、アルミニウムを主成分とする導電膜をチタン膜で挟
んだ積層膜で形成する。

【００８２】先ほどの水素化処理は、ソース配線及びド
レイン配線を形成した後で行っても良い。いずれにして
もソース配線及びドレイン配線を形成したら、次に、パ
ッシベーション膜２５０を形成する。パッシベーション
膜２５０としては、窒化珪素膜、酸化窒化珪素膜、窒化
酸化珪素膜、またはこれらの絶縁膜と酸化珪素膜との積
層膜を用いることができる。本実施例では３００nm厚の
窒化珪素膜をパッシベーション膜として用いる。

【００８３】なお、本実施例では窒化珪素膜を形成する
前処理として、アンモニアガスを用いたプラズマ処理を
行い、そのままパッシベーション膜２５０を形成する。
この前処理によりプラズマで活性化した（励起した）水
素が第１層間絶縁膜２４４によって閉じこめられるた
め、ＴＦＴの活性層（半導体層）の水素終端を促進させ
ることができる。

【００８４】そして、パッシベーション膜２５０を形成
したら３５０〜４５０℃の熱処理工程を行う。これはパ
ッシベーション膜２５０の膜質を改善するための熱処理
ではあるが、同時に先ほどの水素化で第１層間絶縁膜中
に添加された水素が熱拡散によって下層に下がるため。
効率良く活性層を水素化することができる。勿論、この
熱処理自体を、水素を含む雰囲気中で行っても構わな
い。

【００８５】次に、第２層間絶縁膜２５１として１μm
厚のアクリル膜を形成する。アクリル膜以外にも、ポリ
イミド膜、ポリアミド膜、ポリイミドアミド膜またはＢ
ＣＢ（ベンゾシクロブテン）膜等の有機系樹脂膜を用い
ることができる。これらの樹脂膜は比誘電率が低く、平
坦性が高いため有効である。

【００８６】そして、その上に金属膜を２００nmの厚さ
に形成してパターニングを行い、遮蔽膜２５２を形成す
る。本実施例では遮蔽膜２５２としてチタン膜またはア
ルミニウム膜とチタン膜との積層膜を用いる。

【００８７】次に、第２層間絶縁膜２５１と同じく有機
系樹脂材料でなる第３層間絶縁膜２５３を１μmの厚さ
に形成する。そして、第３層間絶縁膜２５３、第２層間
絶縁膜２５１およびパッシベーション膜２５０を順次エ
ッチングして、ドレイン配線２４９に達するコンタクト
ホールを形成し、画素電極２５４を形成する。画素電極
２５４は、透過型液晶表示装置とする場合には透明導電
膜を用い、反射型の液晶表示装置とする場合には金属膜
を用いれば良い。ここでは透過型の液晶表示装置とする
ために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎ
ｍの厚さにスパッタ法で形成する。

【００８８】本発明のＡＭ−ＬＣＤは、同一の絶縁体上
に形成された駆動回路部（またはその他の論理回路部）
と画素部とでゲート絶縁膜の膜厚が異なる。代表的に
は、駆動回路に用いられる駆動ＴＦＴの方が画素部に用
いられる画素ＴＦＴよりも薄いゲート絶縁膜を有する。

【００８９】さらに、駆動ＴＦＴのゲート絶縁膜と、画
素部に設けられる保持容量の誘電体を同時に形成するこ
とで工程簡略化を図る点にも特徴がある。なお、その場
合には、駆動ＴＦＴのゲート絶縁膜と保持容量の誘電体
が同一の膜厚となる。

【００９０】このように本発明は、駆動ＴＦＴのゲート
絶縁膜を薄く形成するための工程を、保持容量の誘電体
を薄くするための工程と兼ねる点に特徴がある。このよ
うな構成により面積を広げることなく保持容量のキャパ
シティを増加させることが可能となる。

【００９１】また、本実施例の作製工程に従うと、最終
的なＴＦＴの活性層（半導体層）は、結晶格子に連続性
を持つ特異な結晶構造の結晶質珪素膜で形成される。こ
こでは、本実施例の作製工程に従って結晶質珪素膜を形
成する段階まで実験的に行い、そうして形成した膜を分
析した結果について以下に説明する。

【００９２】まず第１の特徴として、本実施例の作製工
程に従って形成した結晶質珪素膜は、微視的に見れば複
数の針状又は棒状の結晶（以下、棒状結晶と略記する）
が集まって並んだ結晶構造を有する。このことはＴＥＭ
（透過型電子顕微鏡法）による観察で容易に確認でき
る。

【００９３】また、第２の特徴として、電子線回折を利
用すると本実施例の作製工程に従って形成した結晶質珪
素膜の表面（チャネルを形成する部分）に、結晶軸に多
少のずれが含まれているものの配向面として｛１１０｝
面を確認することができる。このことはスポット径約
１．３５μmの電子線回折写真を観察した際、｛１１
０｝面に特有の規則性をもった回折斑点が現れているこ
とから確認される。また、各斑点は同心円上に分布を持
っていることも確認されている。

【００９４】また、第３の特徴として、Ｘ線回折法（厳
密にはθ−２θ法を用いたＸ線回折法）を用いて配向比
率を算出してみると｛２２０｝面の配向比率が０．７以
上（典型的には０．８５以上）であることが確認されて
いる。なお、配向比率の算出方法は特開平７−３２１３
３９号公報に記載された手法を用いる。

【００９５】また、第４の特徴として、本出願人は個々
の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ
（高分解能透過型電子顕微鏡法）により観察し、結晶粒
界において結晶格子に連続性があることを確認してい
る。これは観察される格子縞が結晶粒界において連続的
に繋がっていることから容易に確認できる。

【００９６】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。

【００９７】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。

【００９８】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒
界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性
の良い粒界であることが知られている。例えば、二つの
結晶粒の間に形成された結晶粒界では、両方の結晶の面
方位が｛１１０｝である場合、｛１１１｝面に対応する
格子縞がなす角をθとするとθ＝70.5°の時にΣ３の対
応粒界となることが知られている。

【００９９】本実施例を実施して得た結晶質珪素膜にお
いて、結晶軸が〈１１０〉である二つの結晶粒の間に形
成された結晶粒界をＨＲ−ＴＥＭで観察すると、隣接す
る結晶粒の各格子縞が約70.5°の角度で連続しているも
のが多い。従って、その結晶粒界はΣ３の対応粒界、即
ち｛２１１｝双晶粒界であると推測できる。

【０１００】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は
実質的に結晶粒界が存在しない見なすことができる。

【０１０１】またさらに、７００〜１１５０℃という高
い温度での熱処理工程（本実施例における熱酸化工程に
あたる）によって結晶粒内に存在する欠陥が殆ど消滅し
ていることがＴＥＭ観察によって確認されている。これ
はこの熱処理工程の前後で欠陥数が大幅に低減されてい
ることからも明らかである。

【０１０２】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の作製工程に従
って作製された結晶質珪素膜のスピン密度は少なくとも
5×10¹⁷spins/cm³以下（好ましくは 3×10¹⁷spins/cm³
以下）であることが判明している。ただし、この測定値
は現存する測定装置の検出限界に近いので、実際のスピ
ン密度はさらに低いと予想される。

【０１０３】以上の事から、本実施例を実施することで
得られた結晶質珪素膜は結晶粒界が実質的に存在しない
ため、単結晶シリコン膜又は実質的な単結晶シリコン膜
と考えて良い。

【０１０４】〔実施例２〕本実施例では、具体的にどの
ような部位にどのような構造のＴＦＴを配置するかを図
５を用いて説明する。

【０１０５】ＡＭ−ＬＣＤは、部位によって最低限必要
な動作電圧（電源電圧）が異なる。例えば、画素部では
液晶に印加する電圧と画素ＴＦＴを駆動するための電圧
とを考慮すると、１４〜２０Ｖもの動作電圧となる。そ
のため、そのような高電圧が印加されても耐えうる程度
のＴＦＴを用いなければならない。

【０１０６】また、ソース駆動回路やゲート駆動回路に
含まれるシフトレジストは、５〜１０Ｖ程度の動作電圧
で十分である。動作電圧が低いほど外部信号との互換性
もあり、さらに消費電力を抑えられるという利点があ
る。ところが、前述の画素部に用いるようなＴＦＴは耐
圧特性が良い代わりに動作速度が犠牲なるため、シフト
レジスタのように高速動作が求められる回路には不適当
である。

【０１０７】このように、基板上に形成されるＴＦＴ
は、目的に応じて耐圧特性を要求されるものと高速動作
特性を要求されるものとに分かれる。

【０１０８】ここで具体的に本実施例の構成を図５、図
６に示す。図５に示したのは、ＡＭ−ＬＣＤのブロック
図を上面から見た図である。５０１は画素部であり、画
像表示領域として機能する。また、５０２aはシフトレ
ジスタ、５０２bはレベルシフタ、５０２cはバッファで
ある。これらの回路が全体としてゲート駆動回路を形成
している。

【０１０９】なお、図５に示したＡＭ−ＬＣＤではゲー
ト駆動回路を、画素部を挟んで設け、それぞれで同一ゲ
ート配線を共有している、即ち、どちらか片方のゲート
駆動回路に不良が発生してもゲート配線に電圧を印加す
ることができるという冗長性を持たせている。

【０１１０】また、５０３aはシフトレジスタ、５０３b
はレベルシフタ、５０３cはバッファ、５０３dはサンプ
リング回路であり、これらの回路が全体としてソース駆
動回路を形成している。画素部を挟んでソース駆動回路
と反対側にはプリチャージ回路５０４が設けられてい
る。

【０１１１】このような構成を含むＡＭ−ＬＣＤにおい
て、シフトレジスタ５０２a、５０３aは高速動作を求め
る回路であり、動作電圧が３．３〜１０Ｖ（代表的には
３．３〜５Ｖ）と低く、高耐圧特性は特に要求されな
い。従って、ゲート絶縁膜の膜厚は５〜５０nm（好まし
くは１０〜３０nm）と薄くした方が良い。

【０１１２】図６（Ａ）に示したのは主としてシフトレ
ジスタやその他の論理回路のように高速動作を求められ
る回路に用いるべきＣＭＯＳ回路の概略図である。な
お、図６（Ａ）において、５０５はＮＴＦＴおよびＰＴ
ＦＴのゲート絶縁膜であり、膜厚を５〜５０nm（好まし
くは１０〜３０nm）と薄く設計している。

【０１１３】また、５０６はゲート電極にゲート絶縁膜
を挟んで重なったＬＤＤ領域であり、ホットキャリア注
入によるオン電流値の劣化を防ぐ効果を有する。なお、
ＬＤＤ領域５０６の長さは０．３〜２μm（代表的には
０．５〜１．５μm）が好ましい。なお、ここではドレ
イン領域側のみに設けているが、少なくともドレイン領
域側に設けてあれば良い。また、動作電圧が２〜３Ｖな
どのように十分低ければＬＤＤ領域を設けないことも可
能である。

【０１１４】次に、図６（Ｂ）に示すＣＭＯＳ回路は、
主としてレベルシフタ５０２b、５０３b、バッファ５０
２c、５０３c、プリチャージ回路５０４に適している。
これらの回路は比較的大きな電流を流す必要があるた
め、動作電圧は１４〜１６Ｖと高い。特にゲート駆動側
では場合によっては１９Ｖといった動作電圧を必要とす
る場合もある。従って、非常に良い耐圧特性（高耐圧特
性）を有するＴＦＴが必要となる。

【０１１５】この時、図６（Ｂ）に示したＣＭＯＳ回路
において、ＮＴＦＴおよびＰＴＦＴのゲート絶縁膜５０
７の膜厚は、５０〜２００nm（好ましくは１００〜１５
０nm）に設計されている。このように良い耐圧特性を要
求する回路は、図６（Ａ）に示したシフトレジスタ回路
などのＴＦＴよりもゲート絶縁膜の膜厚を厚く（３〜１
０倍）しておくことが好ましい。

【０１１６】また、５０８はゲート電極にゲート絶縁膜
を挟んで重なったＬＤＤ領域であり、ホットキャリア注
入によるオン電流値の劣化を防ぐ。なお、ＬＤＤ領域５
０８の長さは０．５〜２．０μm（代表的には１．０〜
１．５μm）が好ましい。この場合も、少なくともドレ
イン領域側に設けてあれば良い。

【０１１７】次に、図６（Ｃ）に示す回路は、主として
サンプリング回路（アナログスイッチともいう）５０３
dに適している。サンプリング回路も良い耐圧特性を要
求するためＮＴＦＴおよびＰＴＦＴのゲート絶縁膜５０
９の膜厚は、５０〜２００nm（好ましくは１００〜１５
０nm）に設計されている。

【０１１８】また、サンプリング回路５０３dの場合、
ソース領域とドレイン領域の機能が反転するため、チャ
ネル形成領域の両側に挟み込むようにしてＬＤＤ領域を
設ける必要がある。さらに、ホットキャリア対策だけで
なく、オフ電流値も低くした方が好ましい。そのため、
ＬＤＤ領域５１０、５１１は画素ＴＦＴと同様にチャネ
ル形成領域の両側に配置し、ゲート配線に重なった部分
と、重ならない部分とを有するように形成すると良い。
この場合、ゲート配線と重なったＬＤＤ領域の長さは
０．３〜２μm（代表的には１．０〜１．５μm）、ゲー
ト配線と重ならないＬＤＤ領域の長さは１．０〜２．５
μm（代表的には１．５〜２．０μm）とすればよい。

【０１１９】次に、図６（Ｄ）は画素部５０１の一画素
の概略図を示している。画素ＴＦＴは液晶に印加する電
圧分も加味されるため、１４〜１６Ｖの動作電圧を必要
とする。また、液晶及び保持容量に蓄積された電荷を１
フレーム期間保持しなければならないため、極力オフ電
流は小さくなければならない。

【０１２０】そういった理由から、本実施例ではＮＴＦ
Ｔを用いてゲート絶縁膜５１２の膜厚を５０〜２００nm
（好ましくは１００〜１５０nm）としている。この膜厚
は図６（Ｂ）、図６（Ｃ）に示したＣＭＯＳ回路と同じ
膜厚であっても良いし、異なる膜厚であっても良い。

【０１２１】また、ＬＤＤ領域５１３、５１４は一部が
ゲート電極にゲート絶縁膜を挟んで重なるように形成さ
れる。この時、ＬＤＤ領域５１３、５１４のうち、ゲー
ト電極に重なる部分の長さ（幅）は０．３〜２．０μm
（好ましくは０．５〜１．０μm）、重ならない部分の
長さ（幅）は１．０〜４．０μm（好ましくは２．０〜
３．０μm）とすれば良い。また、ゲート電極の下に配
置されるｎ^-領域５１５、５１６の長さ（幅）は０〜
２．０μm（代表的には０．５〜１．５μm）とすれば良
い。

【０１２２】さらに、ゲート電極の下に配置されたｎ⁺
領域（分離領域）５１７は少数キャリアであるホール
（正孔）の移動を妨げる領域として機能する。そのた
め、オフ電流値を低減させるのに大きな効果がある。こ
の領域は存在するだけでオフ電流値を低減させる効果が
あるが、１〜５μm（好ましくは２〜３μm）あればより
効果的にオフ電流値を低減することが可能である。

【０１２３】また、同時に保持容量の誘電体５１８の膜
厚は、図６（Ａ）に示したＣＭＯＳ回路のゲート絶縁膜
と同じ膜厚であり、５〜５０nm（好ましくは１０〜３０
nm）である。勿論、活性層を酸化して形成しても良い
し、ＣＶＤ法またはスパッタ法により形成しても良い。

【０１２４】以上のように、ＡＭ−ＬＣＤを例にとって
も同一の絶縁体上には様々な回路や素子が設けられ、回
路や素子によって必要とする動作電圧（電源電圧）が異
なることがある。この場合には本発明のようにゲート絶
縁膜の膜厚を異ならせたＴＦＴを配置するなどの使い分
けが必要となる。

【０１２５】なお、本実施例の構成を実現するにあたっ
て、実施例１の作製工程を用いることは可能である。逆
に、本実施例の数値範囲などを実施例１の作製工程を実
施するにあたって適用することは有効である。

【０１２６】〔実施例３〕実施例１において、絶縁膜２
２０を選択的に除去する工程に際し、駆動ＴＦＴや保持
容量となる領域での除去は図７に示すように行うことが
望ましい。図７において、７０１は活性層、７０２は絶
縁膜２２０の端部、７０３、７０４はゲート配線であ
る。図７に示すように、ゲート配線が活性層を乗り越え
る部分７０５では、活性層７０１の端部に絶縁膜２２０
を残しておくことが望ましい。ここでは点線で囲まれた
領域の内側が絶縁膜２２０の除去された領域である。

【０１２７】活性層７０１の端部は後に熱酸化工程を行
った際にエッジシニングと呼ばれる現象が起こる。これ
は、活性層端部の下に潜り込むように酸化反応が進行
し、端部が薄くなると同時に上へ盛り上がる現象であ
る。そのため、エッジシニング現象が起こるとゲート配
線が乗り越え時に断線しやすいという問題が生じる。

【０１２８】しかしながら、図７に示したような構造と
なるように絶縁膜２２０を除去しておけば、ゲート配線
が乗り越える部分７０５においてエッジシニング現象を
防ぐことができる。そのため、ゲート配線の断線といっ
た問題を未然に防ぐことが可能である。

【０１２９】〔実施例４〕本実施例では、実施例１と異
なる工程でＡＭ−ＬＣＤを作製する場合の例について図
８、図９を用いて説明する。

【０１３０】まず、実施例１の作製工程に従って、石英
基板２０２上に非晶質珪素膜（図示せず）を形成し、非
晶質珪素膜の結晶化した後、結晶質珪素膜でなる活性層
２０３、２０４を形成する。

【０１３１】活性層まで形成したら、図８（Ａ）に示す
ように、活性層の上にレジストマスク８０１〜８０３を
形成し、周期表の１５族に属する元素（本実施例ではリ
ン）の添加工程を行う。こうしてリンが添加された領域
（以下、リンドープ領域という）８０４〜８０９が形成
される。

【０１３２】なお、レジストマスク８０１〜８０３を形
成する前に活性層表面を酸化しておくことが好ましい。
酸化珪素膜を設けておくことで、活性層とレジストマス
クとの密着性を高められる他、活性層が有機物で汚染さ
れることを防げる。

【０１３３】レジストマスク８０１、８０２は駆動ＴＦ
Ｔの活性層の上に設けられ、後にソース領域またはドレ
イン領域となる領域の一部（または全部）を露呈させる
ようにして配置される。また、レジストマスク８０３は
画素ＴＦＴのソース領域またはドレイン領域の一部（ま
たは全部）、及び後に実施例１のｎ⁺領域（分離領域）
５１７に相当する領域を露呈させるようにして配置され
る。この時、８０８が後に分離領域５１７に相当する領
域となり、８０９が後に第１容量電極となる。

【０１３４】また、添加するリンの濃度は５×１０¹⁸〜
１×１０²⁰atoms/cm³（好ましくは１×１０¹⁹〜５×１
０¹⁹atoms/cm³）が好ましい。但し、添加すべきリンの
濃度は、後のゲッタリング工程の温度、時間、さらには
リンドープ領域の面積によって変化するため、この濃度
範囲に限定されるものではない。

【０１３５】次に、レジストマスク８０１〜８０３を除
去して、５００〜６５０℃の熱処理を２〜１６時間加
え、珪素膜の結晶化に用いた触媒元素（本実施例ではニ
ッケル）のゲッタリングを行う。ゲッタリング作用を奏
するためには熱履歴の最高温度から±５０℃程度の温度
が必要であるが、結晶化のための熱処理が５５０〜６０
０℃で行われるため、５００〜６５０℃の熱処理で十分
にゲッタリング作用を奏することができる。

【０１３６】本実施例では６００℃、１２時間の熱処理
を加えることによってニッケルが矢印の方向に移動し、
リンドープ領域にゲッタリングされる。こうしてゲッタ
リング領域８１０〜８１５が形成される。このゲッタリ
ング領域は、８１０〜８１３はＴＦＴのソース領域また
はドレイン領域の一部または全部として残り、８１４は
実施例１のｎ⁺領域５１７に相当する領域として残り、
８１５は第１容量電極として残る。（図８（Ｂ））

【０１３７】こうして図８（Ｂ）のゲッタリング工程ま
で行ったらゲート絶縁膜（図示せず）を形成してパター
ニングを行い、画素ＴＦＴのゲート絶縁膜２２０を形成
する。この工程から先は実施例１の工程に従えば良いの
で説明は省略する。

【０１３８】以上のようにして、図９に示すようなＡＭ
−ＬＣＤが完成する。図９に示すＡＭ−ＬＣＤの断面構
造は、図１に示したＡＭ−ＬＣＤの断面構造と同じであ
る。本実施例で異なる点は、駆動回路のソース領域１０
２、１０６、およびドレイン領域１０３、１０７の一部
に、ニッケルを含む領域９０１〜９０３が存在する点で
ある。

【０１３９】このニッケルを含む領域９０１〜９０３に
は、１×１０¹⁹atoms/cm³以上（代表的には３×１０¹⁹
〜１×１０²¹atoms/cm³）の濃度でニッケルが存在す
る。しかしながら、ニッケルはニッケルシリサイドなど
の安定した状態で存在するため、ＴＦＴ特性の不安定材
料とはならない。

【０１４０】また、本実施例（図９）ではドレイン配線
１２７と、ＮＴＦＴのドレイン領域１０３およびＰＴＦ
Ｔのドレイン領域１０７とが接するコンタクト部がニッ
ケルを含む領域９０２となっている。このような構成で
あると、金属でなるニッケルの存在により良いオーミッ
クコンタクトを得ることができる。

【０１４１】また、図９ではソース領域１０２とソース
配線１２５（またはソース領域１０６とソース配線１２
６）とがニッケルを含む領域を介さないで接している
が、ドレイン配線と同様に、ニッケルを含む領域を介し
て接するようにすることも可能であることは言うまでも
ない。

【０１４２】以上のことは画素部のソース領域１０９、
ドレイン領域１１０に対しても同様である。これらの領
域の一部にもニッケルを含む領域９０４、９０６が存在
する。また、ｎ⁺領域（分離領域）９０５にもソース領
域またはドレイン領域と同じ濃度でリンが含まれている
が、ｎ⁺領域９０５は多数キャリアである電子にとって
は移動経路に過ぎず、ニッケルの存在は問題とならな
い。

【０１４３】また、本実施例の特徴のもう一つは、第１
容量電極１１４には５×１０¹⁸〜１×１０²⁰atoms/cm³
（好ましくは１×１０¹⁹〜５×１０¹⁹atoms/cm³）の濃
度でリンが存在し、且つ、１×１０¹⁹atoms/cm³以上
（代表的には３×１０¹⁹〜１×１０²¹atoms/cm³）の濃
度でニッケルが存在する。即ち、第２容量電極１２２に
電圧を印加しなくても、そのまま電極として用いること
が可能となっているため、ＡＭ−ＬＣＤの消費電力の低
減に有効である。

【０１４４】以上のように本実施例の作製工程の特徴と
して、ゲッタリング工程のために行われるリンの添加工
程が、保持容量の下部電極に導電性を持たせるために行
われるリンの添加工程を兼ねている点が挙げられる。こ
うすることで作製工程を増やすことなく、消費電力を低
減することが可能である。

【０１４５】なお、本実施例の構成は、実施例１〜３の
いずれの実施例とも自由に組み合わせることが可能であ
る。

【０１４６】〔実施例５〕実施例４の図８（Ａ）の作製
工程において、レジストマスク８０１〜８０３を形成す
る前に、活性層を覆って予め画素ＴＦＴ用のゲート絶縁
膜（図８（Ｃ）のゲート絶縁膜２２０のパターニング前
の状態に相当する。）を形成しておくこともできる。

【０１４７】即ち、図８（Ａ）のリンの添加工程は５０
〜２００nmの膜厚で設けられたゲート絶縁膜を貫通させ
たスルードーピングで行われることになる。そして、レ
ジストマスク８０１〜８０３を除去した後、ゲート絶縁
膜で活性層が覆われたままゲッタリング工程が行われ
る。ゲッタリング工程が終了したら、ゲート絶縁膜のパ
ターニングを行い、図８（Ｃ）と同様の構造となる。

【０１４８】本実施例の利点は、ゲッタリング工程の際
に、活性層が露呈していない点である。活性層が露呈し
ている場合、処理温度、処理雰囲気等の条件によっては
リンドープ領域８０４〜８０９に存在するリンが雰囲気
中を拡散し、後にチャネル形成領域となる領域にまで添
加されてしまう恐れがある。しかしながら、本実施例の
ようにゲート絶縁膜で覆っていればそういった問題は起
こらない。

【０１４９】なお、本実施例の構成は、実施例１〜３の
いずれの実施例とも自由に組み合わせることが可能であ
る。また、最終的に完成したＡＭ−ＬＣＤの特徴に関し
ては実施例４で説明した図９と同様であるので説明は省
略する。

【０１５０】〔実施例６〕本実施例では、実施例１に示
した作製工程で基板上にＴＦＴを形成し、実際にＡＭ−
ＬＣＤを作製した場合について説明する。

【０１５１】図４（Ｃ）の状態が得られたら、画素電極
２５４上に配向膜を８０nmの厚さに形成する。次に、対
向基板としてガラス基板上にカラーフィルタ、透明電極
（対向電極）、配向膜を形成したものを準備し、それぞ
れの配向膜に対してラビング処理を行い、シール材（封
止材）を用いてＴＦＴが形成された基板と対向基板とを
貼り合わせる。そして、その間に液晶を保持させる。こ
のセル組み工程は公知の手段を用いれば良いので詳細な
説明は省略する。

【０１５２】なお、セルギャップを維持するためのスペ
ーサは必要に応じて設ければ良い。従って、対角１イン
チ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセル
ギャップを維持できる場合は特に設けなくても良い。

【０１５３】次に、以上のようにして作製したＡＭ−Ｌ
ＣＤの外観を図１０に示す。アクティブマトリクス基板
（図４（Ｃ）のＴＦＴが形成された基板を指す）１１に
は画素部１２、駆動回路（ソース駆動回路１３、ゲート
駆動回路１４）、画素部及び駆動回路以外の論理回路
（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路ま
たは差動増幅回路）１５が形成され、ＦＰＣ（フレキシ
ブルプリントサーキット）１６が取り付けられている。
なお、１７は対向基板である。

【０１５４】これらの画素部や駆動回路を形成するＴＦ
Ｔは実施例１の作製工程に従って形成される。また、Ｔ
ＦＴ構造は実施例１を参考にして最適なものを配置すれ
ば良い。なお、本実施例は実施例１〜５のいずれの実施
例とも自由に組み合わせることが可能である。

【０１５５】〔実施例７〕本実施例では、図１に示した
アクティブマトリクス基板において、画素部における一
画素の上面図を図１１に示す。なお、図１１を１点鎖線
Ａ−Ａ’で切った断面図が図１に示した断面図に相当す
る。従って、図１と同一の符号を付してある部分は図１
の説明をそのまま参照することができる。

【０１５６】なお、２１はゲート配線であり、１２１は
ゲート配線が活性層と重なる部分である。図１では１２
１で示される部分をゲート電極と呼んでいる。また、２
２で示される点線で囲んだ領域は、第１容量電極１１４
と容量配線１２２とが誘電体（図示せず）を挟んで重な
り、保持容量を形成している領域を示している。

【０１５７】また、２３はソース領域１０９とソース配
線１２８とのコンタクト部、２４はドレイン領域１１０
とドレイン配線１２９とのコンタクト部、２５はドレイ
ン配線１２９と画素電極１３４とのコンタクト部を示し
ている。また、２６は画像表示領域を示している。

【０１５８】従来のダブルゲート構造（二つのＴＦＴが
直列に接続された構造）の画素ＴＦＴを用いるのに比
べ、本発明の画素ＴＦＴを用いると、一画素に対する画
素ＴＦＴの占有面積を低減することが可能となり、開口
率（一画素の面積に対して画像表示領域の占有する面積
の割合）を増加させることができる。

【０１５９】なお、図１１に示した本実施例の構造は、
実施例１に示した作製工程に従って作製することが可能
である。また、実施例３〜５のいずれの構成を実施例１
と組み合わせても良い。

【０１６０】〔実施例８〕本発明は従来のＭＯＳＦＥＴ
上に層間絶縁膜を形成し、その上にＴＦＴを形成する際
に用いることも可能である。即ち、半導体回路上に反射
型ＡＭ−ＬＣＤが形成された三次元構造の半導体装置を
実現することも可能である。

【０１６１】また、前記半導体回路はＳＩＭＯＸ、Ｓｍ
ａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ
（キャノン株式会社の登録商標）などのＳＯＩ基板上に
形成されたものであっても良い。

【０１６２】なお、本実施例を実施するにあたって、実
施例１〜７のいずれの構成を組み合わせても構わない。

【０１６３】〔実施例９〕本発明によって作製された液
晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリ
マー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ
（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物
（反強誘電性混合液晶）が挙げられる。

【０１６４】例えば、「H.Furue et al.;Charakteristi
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、「S.Inui et al.;Thresholdless antiferroelectr
icity in liquid crystals and its application to di
splays,671-673,J.Mater.Chem.6(4),1996」、または米
国特許第5,594,569号に開示された材料を用いることが
できる。

【０１６５】特に、電場に対して透過率が連続的に変化
する電気光学応答特性を示す無しきい値反強誘電性混合
液晶（Thresholdless Antiferroelectric LCD：ＴＬ−
ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電
気光学応答特性を示すものがあり、その駆動電圧が約±
２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出
されている。そのため、画素回路用の電源電圧が５〜８
Ｖ程度で済む場合があり、制御回路と画素回路を同じ電
源電圧で動作させる可能性が示唆されている。即ち、液
晶表示装置全体の低消費電力化を図ることができる。

【０１６６】また、強誘電性液晶や反強誘電性液晶はＴ
Ｎ液晶に比べて応答速度が速いという利点をもつ。本発
明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴ
を実現しうるため、強誘電性液晶や反強誘電性液晶の応
答速度の速さを十分に生かした画像応答速度の速い液晶
表示装置を実現することが可能である。

【０１６７】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。

【０１６８】なお、本実施例の構成は実施例２、６に示
したＡＭ−ＬＣＤに用いることが可能である。また、本
実施例の液晶表示装置をパーソナルコンピュータ等の電
子機器の表示部として用いることは有効である。

【０１６９】〔実施例１０〕本発明はアクティブマトリ
クス型ＥＬ（エレクトロルミネッセンス）ディスプレイ
（ＥＬ表示装置ともいう）に適用することも可能であ
る。その例を図１２に示す。

【０１７０】図１２は本実施例のアクティブマトリクス
型ＥＬディスプレイの回路図である。８１は表示領域を
表しており、その周辺にはＸ方向（ソース側）駆動回路
８２、Ｙ方向（ゲート側）駆動回路８３が設けられてい
る。また、表示領域８１の各画素は、スイッチング用Ｔ
ＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、Ｅ
Ｌ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向
信号線（ソース信号線）８８a（または８８b）、Ｙ方向
信号線（ゲート信号線）８９a（または８９b、８９c）
が接続される。また、電流制御用ＴＦＴ８６には、電源
線９０a、９０bが接続される。

【０１７１】本実施例のアクティブマトリクス型ＥＬデ
ィスプレイでは、Ｘ方向駆動回路８２またはＹ方向駆動
回路として図１に示したＣＭＯＳ回路を用いることがで
き、電流制御用ＴＦＴ８６として前記ＣＭＯＳ回路のｎ
チャネル型ＴＦＴと同一構造のＴＦＴを用いることがで
きる。また、スイッチング用ＴＦＴ８４として図１に示
した画素ＴＦＴを用いることができる。

【０１７２】なお、本実施例のアクティブマトリクス型
ＥＬディスプレイは図４（Ｃ）に示したアクティブマト
リクス基板を作製した後、公知の手段によりＥＬ層を形
成すれば良い。従って、実施例１の作製工程を用いるこ
とは可能であり、実施例３〜５、７または８のいずれの
構成を組み合わせても良い。

【０１７３】〔実施例１１〕本実施例では、本発明を用
いてＥＬ（エレクトロルミネセンス）表示装置を作製し
た例について説明する。なお、図１３（Ａ）は本発明の
ＥＬ表示装置の上面図であり、図１３（Ｂ）はその断面
図である。

【０１７４】図１３（Ａ）において、４００２は基板４
００１（図１３（Ｂ）参照）の上に形成された画素部、
４００３はソース側駆動回路、４００４はゲート側駆動
回路であり、それぞれの駆動回路は配線４００５を経て
ＦＰＣ（フレキシブルプリントサーキット）４００６に
至り、外部機器へと接続される。

【０１７５】このとき、画素部４００２、ソース側駆動
回路４００３及びゲート側駆動回路４００４を囲むよう
にして第１シール材４１０１、カバー材４１０２、充填
材４１０３及び第２シール材４１０４が設けられてい
る。

【０１７６】また、図１３（Ｂ）は図１３（Ａ）をＡ−
Ａ’で切断した断面図に相当し、基板４００１の上にソ
ース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、
ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図
示している。）４２０１及び画素部４００２に含まれる
電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦ
Ｔ）４２０２が形成されている。

【０１７７】本実施例では、駆動ＴＦＴ４２０１には図
１のＣＭＯＳ回路と同じ構造のＣＭＯＳ回路が用いら
れ、電流制御用ＴＦＴ４２０２には図１の画素ＴＦＴと
同じ構造のＴＦＴが用いられる。また、画素部４００２
には電流制御用ＴＦＴ４２０２のゲートに接続された保
持容量（図示せず）が図１の保持容量と同一の構造で設
けられる。

【０１７８】駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０
２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３
０１が形成され、その上に画素ＴＦＴ４２０２のドレイ
ンと電気的に接続する画素電極（陽極）４３０２が形成
される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化イン
ジウムと酸化スズとの化合物、酸化インジウムと酸化亜
鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウ
ムを用いることができる。また、前記透明導電膜にガリ
ウムを添加したものを用いても良い。

【０１７９】そして、画素電極４３０２の上には絶縁膜
４３０３が形成され、絶縁膜４３０３は画素電極４３０
２の上に開口部が形成されている。この開口部におい
て、画素電極４３０２の上にはＥＬ（エレクトロルミネ
ッセンス）層４３０４が形成される。ＥＬ層４３０４は
公知の有機ＥＬ材料または無機ＥＬ材料を用いることが
できる。また、有機ＥＬ材料には低分子系（モノマー
系）材料と高分子系（ポリマー系）材料があるがどちら
を用いても良い。

【０１８０】ＥＬ層４３０４の形成方法は公知の蒸着技
術もしくは塗布法技術を用いれば良い。また、ＥＬ層の
構造は正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層を自由に組み合わせて積層構造または単
層構造とすれば良い。

【０１８１】ＥＬ層４３０４の上には遮光性を有する導
電膜（代表的にはアルミニウム、銅もしくは銀を主成分
とする導電膜またはそれらと他の導電膜との積層膜）か
らなる陰極４３０５が形成される。また、陰極４３０５
とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連
続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲
気で形成し、酸素や水分に触れさせないまま陰極４３０
５を形成するといった工夫が必要である。本実施例では
マルチチャンバー方式（クラスターツール方式）の成膜
装置を用いることで上述のような成膜を可能とする。

【０１８２】そして陰極４３０５は４３０６で示される
領域において配線４００５に電気的に接続される。配線
４００５は陰極４３０５に所定の電圧を与えるための配
線であり、異方導電性フィルム４３０７を介してＦＰＣ
４００６に電気的に接続される。

【０１８３】以上のようにして、画素電極（陽極）４３
０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素
子が形成される。このＥＬ素子は、第１シール材４１０
１及び第１シール材４１０１によって基板４００１に貼
り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。

【０１８４】カバー材４１０２としては、ガラス材、金
属材（代表的にはステンレス材）、セラミックス材、プ
ラスチック材（プラスチックフィルムも含む）を用いる
ことができる。プラスチック材としては、ＦＲＰ（Ｆｉ
ｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリル樹脂フィルムを用いることができる。また、アル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることもできる。

【０１８５】但し、ＥＬ素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。

【０１８６】また、充填材４１０３としては紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキ
シ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラ
ル）またはＥＶＡ（エチレンビニルアセテート）を用い
ることができる。この充填材４１０３の内部に吸湿性物
質（好ましくは酸化バリウム）を設けておくとＥＬ素子
の劣化を抑制できる。

【０１８７】また、充填材４１０３の中にスペーサを含
有させてもよい。このとき、スペーサを酸化バリウムで
形成すればスペーサ自体に吸湿性をもたせることが可能
である。また、スペーサを設けた場合、スペーサからの
圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。

【０１８８】また、配線４００５は異方導電性フィルム
４３０７を介してＦＰＣ４００６に電気的に接続され
る。配線４００５は画素部４００２、ソース側駆動回路
４００３及びゲート側駆動回路４００４に送られる信号
をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機
器と電気的に接続される。

【０１８９】また、本実施例では第１シール材４１０１
の露呈部及びＦＰＣ４００６の一部を覆うように第２シ
ール材４１０４を設け、ＥＬ素子を徹底的に外気から遮
断する構造となっている。こうして図１３（Ｂ）の断面
構造を有するＥＬ表示装置となる。なお、本実施例のＥ
Ｌ表示装置は実施例１、３〜５、７または８のいずれの
構成を組み合わせて作製しても構わない。

【０１９０】ここで画素部のさらに詳細な断面構造を図
１４に、上面構造を図１５（Ａ）に、回路図を図１５
（Ｂ）に示す。図１４、図１５（Ａ）及び図１５（Ｂ）
では共通の符号を用いるので互いに参照すれば良い。

【０１９１】図１４において、基板４４０１上に設けら
れたスイッチング用ＴＦＴ４４０２は図１の画素部に設
けられた画素ＴＦＴを用いて形成される。従って、構造
の説明は図１の画素ＴＦＴの説明を参照すれば良い。ま
た、４４０３で示される配線は、スイッチング用ＴＦＴ
４４０２のゲート電極４４０４a、４４０４bを電気的に
接続するゲート配線である。

【０１９２】また、スイッチング用ＴＦＴ４４０２のド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続されている。なお、電流
制御用ＴＦＴ４４０６は図１のＣＭＯＳ回路を形成する
ｐチャネル型ＴＦＴを用いて形成される。従って、構造
の説明は図１のｐチャネル型ＴＦＴの説明を参照すれば
良い。なお、本実施例ではシングルゲート構造としてい
るが、ダブルゲート構造もしくはトリプルゲート構造で
あっても良い。

【０１９３】スイッチング用ＴＦＴ４４０２及び電流制
御用ＴＦＴ４４０６の上には第１パッシベーション膜４
４０８が設けられ、その上に樹脂からなる平坦化膜４４
０９が形成される。平坦化膜４４０９を用いてＴＦＴに
よる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在すること
によって発光不良を起こす場合がある。従って、ＥＬ層
をできるだけ平坦面に形成しうるように画素電極を形成
する前に平坦化しておくことが望ましい。

【０１９４】また、４４１０は透明導電膜からなる画素
電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４
０６のドレイン配線４４１１に電気的に接続される。画
素電極４４１０は、透明導電膜として酸化インジウムと
酸化スズとの化合物、酸化インジウムと酸化亜鉛との化
合物、酸化亜鉛、酸化スズまたは酸化インジウムを用い
て形成すれば良い。また、前記透明導電膜にガリウムを
添加したものを用いて形成しても良い。

【０１９５】画素電極４４１０の上にはＥＬ層４４１２
が形成される。なお、図１４では一画素しか図示してい
ないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の
各色に対応したＥＬ層を作り分けている。また、本実施
例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタ
ロシアニン（ＣｕＰｃ）膜を設け、その上に発光層とし
て７０ｎｍ厚のトリス−８−キノリノラトアルミニウム
錯体（Ａｌｑ₃）膜を設けた積層構造としている。Ａｌ
ｑ₃に蛍光色素を添加することで発光色を制御すること
ができる。

【０１９６】但し、以上の例はＥＬ層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ
層として用いる例を示したが、高分子系有機ＥＬ材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機ＥＬ材料や無機材料は公知の材料を用いることが
できる。

【０１９７】次に、ＥＬ層４４１２の上には遮光性の導
電膜からなる陰極４４１３が設けられる。本実施例の場
合、遮光性の導電膜としてアルミニウムとリチウムとの
合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウ
ムと銀との合金膜）を用いても良い。陰極材料として
は、周期表の１族もしくは２族に属する元素からなる導
電膜もしくはそれらの元素を添加した導電膜を用いれば
良い。

【０１９８】この陰極４４１３まで形成された時点でＥ
Ｌ素子４４１４が完成する。なお、ここでいうＥＬ素子
４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１
２及び陰極４４１３で形成されたコンデンサを指す。

【０１９９】次に、本実施例における画素の上面構造を
図１５（Ａ）を用いて説明する。スイッチング用ＴＦＴ
４４０２のソースはソース配線４４１５に接続され、ド
レインはドレイン配線４４０５に接続される。また、ド
レイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続される。また、電流制御
用ＴＦＴ４４０６のソースは電流供給線４４１６に電気
的に接続され、ドレインはドレイン配線４４１７に電気
的に接続される。また、ドレイン配線４４１７は点線で
示される画素電極（陽極）４４１８に電気的に接続され
る。

【０２００】このとき、４４１９で示される領域には保
持容量が形成される。保持容量４４１９は、電流供給線
４４１６と電気的に接続された半導体膜４４２０、ゲー
ト絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極
４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電流供
給線４４１６で形成される容量も保持容量として用いる
ことが可能である。

【０２０１】なお、本実施例の構成は、実施例１、３〜
５、７または８のいずれの構成とも自由に組み合わせて
実施することが可能である。

【０２０２】〔実施例１２〕本実施例では、実施例１１
とは異なる画素構造を有したＥＬ表示装置について説明
する。説明には図１６を用いる。なお、図１４と同一の
符号が付してある部分については実施例１１の説明を参
照すれば良い。

【０２０３】図１６では電流制御用ＴＦＴ４５０１とし
て図１のＣＭＯＳ回路を形成するｎチャネル型ＴＦＴと
同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４
５０１のゲート電極４５０２はスイッチング用ＴＦＴ４
４０２のドレイン配線４４０５に接続されている。ま
た、電流制御用ＴＦＴ４５０１のドレイン配線４５０３
は画素電極４５０４に電気的に接続されている。

【０２０４】ＥＬ素子にかかる電圧が１０Ｖ以上になる
とホットキャリア効果による劣化が顕著になるため、電
流制御用ＴＦＴ４５０１として図１のｎチャネル型ＴＦ
Ｔ３０２と同一構造のＴＦＴを用いることは有効であ
る。また、ＥＬ素子にかかる電圧が１０Ｖ以下であれば
ホットキャリア効果による劣化はさほど問題とならない
のでｎチャネル型ＴＦＴ３０２からＬＤＤ領域１１４を
省略した構造のＴＦＴを用いても良い。

【０２０５】本実施例では、画素電極４５０４がＥＬ素
子の陰極として機能し、遮光性の導電膜を用いて形成す
る。具体的には、アルミニウムとリチウムとの合金膜を
用いるが、周期表の１族もしくは２族に属する元素から
なる導電膜もしくはそれらの元素を添加した導電膜を用
いれば良い。

【０２０６】画素電極４５０４の上にはＥＬ層４５０５
が形成される。なお、図１６では一画素しか図示してい
ないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着
法及び塗布法（好ましくはスピンコーティング法）によ
り形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発
光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビ
ニレン）膜を設けた積層構造としている。

【０２０７】次に、ＥＬ層４５０５の上には透明導電膜
からなる陽極４５０６が設けられる。本実施例の場合、
透明導電膜として酸化インジウムと酸化スズとの化合
物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、
酸化スズまたは酸化インジウムからなる導電膜を用い
る。また、前記透明導電膜にガリウムを添加したものを
用いても良い。

【０２０８】この陽極４５０６まで形成された時点でＥ
Ｌ素子４５０７が完成する。なお、ここでいうＥＬ素子
４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０
５及び陽極４５０６で形成されたコンデンサを指す。

【０２０９】なお、本実施例の電流制御用ＴＦＴ４５０
１はゲート電極４５０２とＬＤＤ領域４５０９a、４５
０９bとの間にゲート容量と呼ばれる寄生容量を形成す
る。このゲート容量を調節することで図１５（Ａ）、
（Ｂ）に示した保持容量４４１８と同等の機能を持たせ
ることも可能である。特に、ＥＬ表示装置をデジタル駆
動方式で動作させる場合においては、保持容量のキャパ
シタンスがアナログ駆動方式で動作させる場合よりも小
さくて済むため、ゲート容量で保持容量を代用しうる。

【０２１０】なお、本実施例の構成は、実施例１、３〜
５、７または８のいずれの構成とも自由に組み合わせて
実施することが可能である。

【０２１１】〔実施例１３〕本実施例では、実施例１１
もしくは実施例１２に示したＥＬ表示装置の画素構造の
例を図１７（Ａ）〜（Ｃ）に示す。なお、本実施例にお
いて、４６０１はスイッチング用ＴＦＴ４６０２のソー
ス配線、４６０３はスイッチング用ＴＦＴ４６０２のゲ
ート配線、４６０４は電流制御用ＴＦＴ、４６０５はコ
ンデンサ、４６０６、４６０８は電流供給線、４６０７
はＥＬ素子とする。

【０２１２】図１７（Ａ）は、二つの画素間で電流供給
線４６０６を共通とした場合の例である。即ち、二つの
画素が電流供給線４６０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電流供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０２１３】また、図１７（Ｂ）は、電流供給線４６０
８をゲート配線４６０３と平行に設けた場合の例であ
る。なお、図１７（Ｂ）では電流供給線４６０８とゲー
ト配線４６０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電流供給線４６０８とゲート配線４６０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０２１４】また、図１７（Ｃ）は、図１７（Ｂ）の構
造と同様に電流供給線４６０８をゲート配線４６０３と
平行に設け、さらに、二つの画素を電流供給線４６０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線４６０８をゲート配線４６０３aまた
は４６０３bのいずれか一方と重なるように設けること
も有効である。この場合、電流供給線の本数を減らすこ
とができるため、画素部をさらに高精細化することがで
きる。

【０２１５】〔実施例１４〕本実施例では、実施例１１
もしくは実施例１２に示したＥＬ表示装置の画素構造の
例を図１８（Ａ）、（Ｂ）に示す。なお、本実施例にお
いて、４７０１はスイッチング用ＴＦＴ４７０２のソー
ス配線、４７０３はスイッチング用ＴＦＴ４７０２のゲ
ート配線、４７０４は電流制御用ＴＦＴ、４７０５はコ
ンデンサ（省略することも可能）、４７０６は電流供給
線、、４７０７は電源制御用ＴＦＴ、４７０８は電源制
御用ゲート配線、４７０９はＥＬ素子とする。電源制御
用ＴＦＴ４７０７の動作については特願平１１−３４１
２７２号を参照すると良い。

【０２１６】また、本実施例では電源制御用ＴＦＴ４７
０７を電流制御用ＴＦＴ４７０４とＥＬ素子４７０８と
の間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ
素子４７０８との間に電流制御用ＴＦＴ４７０４が設け
られた構造としても良い。また、電源制御用ＴＦＴ４７
０７は電流制御用ＴＦＴ４７０４と同一構造とするか、
同一の活性層で直列させて形成するのが好ましい。

【０２１７】また、図１８（Ａ）は、二つの画素間で電
流供給線４７０６を共通とした場合の例である。即ち、
二つの画素が電流供給線４７０６を中心に線対称となる
ように形成されている点に特徴がある。この場合、電流
供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。

【０２１８】また、図１８（Ｂ）は、ゲート配線４７０
３と平行に電流供給線４７１０を設け、ソース配線４７
０１と平行に電源制御用ゲート配線４７１１を設けた場
合の例である。なお、図１８（Ｂ）では電流供給線４７
１０とゲート配線４７０３とが重ならないように設けた
構造となっているが、両者が異なる層に形成される配線
であれば、絶縁膜を介して重なるように設けることもで
きる。この場合、電流供給線４７１０とゲート配線４７
０３とで専有面積を共有させることができるため、画素
部をさらに高精細化することができる。

【０２１９】〔実施例１５〕本実施例では、実施例１１
もしくは実施例１２に示したＥＬ表示装置の画素構造の
例を図１９（Ａ）、（Ｂ）に示す。なお、本実施例にお
いて、４８０１はスイッチング用ＴＦＴ４８０２のソー
ス配線、４８０３はスイッチング用ＴＦＴ４８０２のゲ
ート配線、４８０４は電流制御用ＴＦＴ、４８０５はコ
ンデンサ（省略することも可能）、４８０６は電流供給
線、、４８０７は消去用ＴＦＴ、４８０８は消去用ゲー
ト配線、４８０９はＥＬ素子とする。消去用ＴＦＴ４８
０７の動作については特願平１１−３３８７８６号を参
照すると良い。

【０２２０】消去用ＴＦＴ４８０７のドレインは電流制
御用ＴＦＴ４８０４のゲートに接続され、電流制御用Ｔ
ＦＴ４８０４のゲート電圧を強制的に変化させることが
できるようになっている。なお、消去用ＴＦＴ４８０７
はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとし
ても良いが、オフ電流を小さくできるようにスイッチン
グ用ＴＦＴ４８０２と同一構造とすることが好ましい。

【０２２１】また、図１９（Ａ）は、二つの画素間で電
流供給線４８０６を共通とした場合の例である。即ち、
二つの画素が電流供給線４８０６を中心に線対称となる
ように形成されている点に特徴がある。この場合、電流
供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。

【０２２２】また、図１９（Ｂ）は、ゲート配線４８０
３と平行に電流供給線４８１０を設け、ソース配線４８
０１と平行に消去用ゲート配線４８１１を設けた場合の
例である。なお、図１９（Ｂ）では電流供給線４８１０
とゲート配線４８０３とが重ならないように設けた構造
となっているが、両者が異なる層に形成される配線であ
れば、絶縁膜を介して重なるように設けることもでき
る。この場合、電流供給線４８１０とゲート配線４８０
３とで専有面積を共有させることができるため、画素部
をさらに高精細化することができる。

【０２２３】〔実施例１６〕本発明のＥＬ表示装置は画
素内にいくつのＴＦＴを設けた構造としても良い。実施
例１４、１５ではＴＦＴを三つ設けた例を示している
が、四つ乃至六つのＴＦＴを設けても構わない。本発明
はＥＬ表示装置の画素構造に限定されずに実施すること
が可能である。

【０２２４】〔実施例１７〕本発明の電気光学装置や半
導体回路は電気器具の表示部や信号処理回路として用い
ることができる。そのような電気器具としては、ビデオ
カメラ、デジタルカメラ、プロジェクター、プロジェク
ションＴＶ、ゴーグル型ディスプレイ（ヘッドマウント
ディスプレイ）、ナビゲーションシステム、音響再生装
置、ノート型パーソナルコンピュータ、ゲーム機器、携
帯情報端末（モバイルコンピュータ、携帯電話、携帯型
ゲーム機または電子書籍等）、記録媒体を備えた画像再
生装置などが挙げられる。それら電気器具の具体例を図
２０〜２２に示す。

【０２２５】図２０（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
部２００４、操作スイッチ２００５、アンテナ２００６
で構成される。本発明の電気光学装置は表示部２００４
に、本発明の半導体回路は音声出力部２００２、音声入
力部２００３またはＣＰＵやメモリ等に用いることがで
きる。

【０２２６】図２０（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本発明の電気光学装置は表示部２１０
２に、本発明の半導体回路は音声入力部２１０３または
ＣＰＵやメモリ等に用いることができる。

【０２２７】図２０（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本発明の電気光学装置は表
示部２２０５に、本発明の半導体回路はＣＰＵやメモリ
等に用いることができる。

【０２２８】図２０（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本発明の電気光学装置は表示部２３０
２に、本発明の半導体回路はＣＰＵやメモリ等に用いる
ことができる。

【０２２９】図２０（Ｅ）はリアプロジェクター（プロ
ジェクションＴＶ）であり、本体２４０１、光源２４０
２、液晶表示装置２４０３、偏光ビームスプリッタ２４
０４、リフレクター２４０５、２４０６、スクリーン２
４０７で構成される。本発明は液晶表示装置２４０３に
用いることができ、本発明の半導体回路はＣＰＵやメモ
リ等に用いることができる。

【０２３０】図２０（Ｆ）はフロントプロジェクターで
あり、本体２５０１、光源２５０２、液晶表示装置２５
０３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は液晶表示装置２５０２に用いることがで
き、本発明の半導体回路はＣＰＵやメモリ等に用いるこ
とができる。

【０２３１】図２１（Ａ）はパーソナルコンピュータで
あり、本体２６０１、映像入力部２６０２、表示部２６
０３、キーボード２６０４等を含む。本発明の電気光学
装置は表示部２６０３に、本発明の半導体回路はＣＰＵ
やメモリ等に用いることができる。

【０２３２】図２１（Ｂ）は電子遊戯機器（ゲーム機
器）であり、本体２７０１、記録媒体２７０２、表示部
２７０３及びコントローラー２７０４を含む。この電子
遊技機器から出力された音声や映像は筐体２７０５及び
表示部２７０６を含む表示ディスプレイにて再生され
る。コントローラー２７０４と本体２７０１との間の通
信手段または電子遊技機器と表示ディスプレイとの間の
通信手段は、有線通信、無線通信もしくは光通信が使え
る。本実施例では赤外線をセンサ部２７０７、２７０８
で検知する構成となっている。本発明の電気光学装置は
表示部２７０３、２７０６に、本発明の半導体回路はＣ
ＰＵやメモリ等に用いることができる。

【０２３３】図２１（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画
像再生装置）であり、本体２８０１、表示部２８０２、
スピーカ部２８０３、記録媒体２８０４及び操作スイッ
チ２８０５を含む。なお、この画像再生装置は記録媒体
としてＤＶＤ（Ｄｉｇｉｔａｌ ＶｅｒｓａｔｉｌｅＤ
ｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲーム
やインターネットを行うことができる。本発明の電気光
学装置は表示部２８０２やＣＰＵやメモリ等に用いるこ
とができる。

【０２３４】図２１（Ｄ）はデジタルカメラであり、本
体２９０１、表示部２９０２、接眼部２９０３、操作ス
イッチ２９０４、受像部（図示せず）を含む。本発明の
電気光学装置は表示部２９０２やＣＰＵやメモリ等に用
いることができる。

【０２３５】なお、図２０（Ｅ）のリアプロジェクター
や図２０（Ｆ）のフロントプロジェクターに用いること
のできる光学エンジンについての詳細な説明を図２２に
示す。なお、図２２（Ａ）は光学エンジンであり、図２
２（Ｂ）は光学エンジンに内蔵される光源光学系であ
る。

【０２３６】図２２（Ａ）に示す光学エンジンは、光源
光学系３００１、ミラー３００２、３００５〜３００
７、ダイクロイックミラー３００３、３００４、光学レ
ンズ３００８a〜３００８c、プリズム３０１１、液晶表
示装置３０１０、投射光学系３０１２を含む。投射光学
系３０１２は、投射レンズを備えた光学系である。本実
施例は液晶表示装置３０１０を三つ使用する三板式の例
を示したが、単板式であってもよい。また、図２２
（Ａ）中において矢印で示した光路には、光学レンズ、
偏光機能を有するフィルム、位相差を調節するためのフ
ィルムもしくはＩＲフィルム等を設けてもよい。

【０２３７】また、図２２（Ｂ）に示すように、光源光
学系３００１は、光源３０１３、３０１４、合成プリズ
ム３０１５、コリメータレンズ３０１６、３０２０、レ
ンズアレイ３０１７、３０１８、偏光変換素子３０１９
を含む。なお、図２２（Ｂ）に示した光源光学系は光源
を２つ用いたが、一つでも良いし、三つ以上としてもよ
い。また、光源光学系の光路のどこかに、光学レンズ、
偏光機能を有するフィルム、位相差を調節するフィルム
もしくはＩＲフィルム等を設けてもよい。

【０２３８】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電気器具に適用することが可能であ
る。また、本実施例の電気器具は実施例１〜１６の構成
を必要に応じて組み合わせることで実現できる。

【０２３９】

【発明の効果】本発明を用いることで同一基板上に、異
なる膜厚のゲート絶縁膜を有するＴＦＴを形成すること
ができる。そのため、ＡＭ−ＬＣＤやＥＬ表示装置に代
表される電気光学装置において、各部位が要求する仕様
に応じて適切な性能のＴＦＴを配置することが可能とな
り、電気光学装置の性能や信頼性を大幅に向上させるこ
とができる。そして、そのような電気光学装置を表示部
として有した電子機器の性能や信頼性を向上させること
ができる。

【０２４０】また、電気光学装置の画素部において、工
程数を増やすことなく保持容量の誘電体を薄くすること
ができ、小さい面積で大きなキャパシティを有する保持
容量を形成することができる。さらに、画素ＴＦＴを従
来の機能を損なうことなく縮小化することができるた
め、対角２インチ以下といった小さいサイズの電気光学
装置においても開口率を低下させることなく、十分な保
持容量を確保することが可能となる。

【図面の簡単な説明】

【図１】 アクティブマトリクス基板の断面構造を示
す図。

【図２】 アクティブマトリクス基板の作製工程を示
す図。

【図３】 アクティブマトリクス基板の作製工程を示
す図。

【図４】 アクティブマトリクス基板の作製工程を示
す図。

【図５】 アクティブマトリクス基板のブロック図を
示す図。

【図６】 アクティブマトリクス基板の各部位の断面
構造を示す図。

【図７】 駆動ＴＦＴ（ＣＭＯＳ回路）の構造を示す
図。

【図８】 アクティブマトリクス基板の作製工程を示
す図。

【図９】 アクティブマトリクス基板の断面構造を示
す図。

【図１０】 ＡＭ−ＬＣＤの外観を示す図。

【図１１】 画素の上面構造を示す図。

【図１２】 アクティブマトリクス型ＥＬ表示装置の構
成を示す図。

【図１３】 ＥＬ表示装置の上面構造及び断面構造を示
す図。

【図１４】 ＥＬ表示装置の断面構造を示す図。

【図１５】 ＥＬ表示装置の画素部の上面構造を示す
図。

【図１６】 ＥＬ表示装置の断面構造を示す図。

【図１７】 ＥＬ表示装置の画素部の回路構成を示す
図。

【図１８】 ＥＬ表示装置の画素部の回路構成を示す
図。

【図１９】 ＥＬ表示装置の回路構成を示す図。

【図２０】 電気器具の一例を示す図。

【図２１】 電気器具の一例を示す図。

【図２２】 光学エンジンの構成を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１６Ａ

Claims (9)

【特許請求の範囲】
1. 【請求項１】同一の絶縁体上に画素部と駆動回路部とを
   有する半導体装置において、 前記画素部に形成される画素ＴＦＴの活性層は、ソース
   領域とドレイン領域との間に低濃度不純物領域、チャネ
   ル形成領域及び高濃度不純物領域を有し、 前記チャネル形成領域及び高濃度不純物領域はゲート電
   極の下に設けられ、 前記低濃度不純物領域は、一部がゲート絶縁膜を挟んで
   前記ゲート電極に重なっていることを特徴とする電気光
   学装置。
2. 【請求項２】同一の絶縁体上に画素部と駆動回路部とを
   有する半導体装置において、 前記画素部に形成される画素ＴＦＴの活性層は、ソース
   領域とドレイン領域との間に低濃度不純物領域、チャネ
   ル形成領域及び高濃度不純物領域を有し、 前記チャネル形成領域及び高濃度不純物領域はゲート電
   極の下に設けられ、 前記低濃度不純物領域は、ゲート絶縁膜を挟んで前記ゲ
   ート電極に重なる領域と重ならない領域とを有すること
   を特徴とする電気光学装置。
3. 【請求項３】請求項１又は請求項２において、前記低濃
   度不純物領域には２×１０¹⁶〜５×１０¹⁹atoms/cm³の
   濃度で周期表の１５族に属する元素が含まれ、前記高濃
   度不純物領域には５×１０¹⁹〜３×１０²¹atoms/cm³の
   濃度で前記元素が含まれていることを特徴とする電気光
   学装置。
4. 【請求項４】請求項１又は請求項２において、前記駆動
   回路部を形成するＴＦＴのゲート絶縁膜の膜厚は、前記
   画素ＴＦＴのゲート絶縁膜の膜厚よりも薄いことを特徴
   とする電気光学装置。
5. 【請求項５】請求項１又は請求項２において、前記駆動
   回路部を形成するＴＦＴのゲート絶縁膜と前記画素部に
   形成される保持容量の誘電体とは同一材料からなり、且
   つ、膜厚が同一であることを特徴とする電気光学装置。
6. 【請求項６】請求項１乃至請求項５のいずれか一に記載
   の電気光学装置を表示部として備えたことを特徴とする
   電子機器。
7. 【請求項７】絶縁体上に半導体層を形成する第１工程
   と、 前記半導体層の一部に周期表の１５族に属する元素を添
   加して低濃度不純物領域を形成する第２工程と、 前記半導体層の一部に前記第２工程よりも高い濃度で周
   期表の１５族に属する元素を添加して高濃度不純物領域
   を形成する第３工程と、 前記半導体層上に絶縁膜を形成する第４工程と、 前記絶縁膜上にゲート電極及び容量電極を形成する第５
   工程と、 を有し、 前記高濃度不純物領域は前記ゲート電極の下方及び前記
   容量電極の下方に形成されることを特徴とする電気光学
   装置の作製方法。
8. 【請求項８】画素ＴＦＴ及び保持容量を備えた複数の画
   素からなる画素部を有する半導体装置の作製方法におい
   て、 絶縁体上に半導体層を形成する第１工程と、 前記半導体層の一部に周期表の１５族に属する元素を添
   加して低濃度不純物領域を形成する第２工程と、 前記半導体層の一部に前記第２工程よりも高い濃度で周
   期表の１５族に属する元素を添加して高濃度不純物領域
   を形成する第３工程と、 前記半導体層上に第１絶縁膜を形成する第４工程と、 前記保持容量となる領域において前記第１絶縁膜を除去
   する第５工程と、 前記第５工程で露呈した半導体層上に前記第１絶縁膜よ
   りも膜厚の薄い第２絶縁膜を形成する第６工程と、 前記第１絶縁膜上にゲート電極を形成すると同時に、前
   記第２絶縁膜上に容量電極を形成する第７工程と、 を有し、 前記高濃度不純物領域は前記ゲート電極の下方及び前記
   容量電極の下方に形成されることを特徴とする電気光学
   装置の作製方法。
9. 【請求項９】請求項７又は請求項８において、前記低濃
   度不純物領域には２×１０¹⁶〜５×１０¹⁹atoms/cm³の
   濃度で周期表の１５族に属する元素が添加され、前記高
   濃度不純物領域には５×１０¹⁹〜３×１０²¹atoms/cm³
   の濃度で前記元素が添加されることを特徴とする電気光
   学装置の作製方法。