KR102114376B1 - 표시 장치 및 전자 기기 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 일렉트로루미네선스 소자에 공급되는 전류를 적게 하여도 화소 면적의 확대를 억제한다.
스위치 트랜지스터와, 제 1 구동 트랜지스터와, 일렉트로루미네선스 소자와, 제 1 구동 트랜지스터와 일렉트로루미네선스 소자 사이에 형성된 제 2 구동 트랜지스터를 구비한다. 제 2 구동 트랜지스터의 게이트에는 전원 전위가 인가된다. 또한, 제 1 구동 트랜지스터 및 제 2 구동 트랜지스터에 의하여 제 2 구동 트랜지스터의 드레인 전류를 제어하여 일렉트로루미네선스 소자에 공급하는 전류 값을 제어한다.

Description

표시 장치 및 전자 기기{DISPLAY DEVICE AND ELECTRONIC DEVICE}
본 발명의 일 형태는 표시 장치 및 전자 기기에 관한 것이다.
요새, 표시 장치의 고정밀화에 관한 기술 개발이 진행되고 있다.
상술한 표시 장치로서는 예를 들어, 일렉트로루미네선스 표시 장치(EL 표시 장치라고도 함) 등을 들 수 있다(예를 들어, 특허 문헌 1). 상술한 EL 표시 장치는 일렉트로루미네선스 소자(EL 소자라고도 함)와, EL 소자에 공급하는 전류량을 제어하는 구동 트랜지스터를 구비한다.
상술한 EL 표시 장치를 고정밀화하기 위해서는 화소 수를 늘려, 해상도를 높이면 좋다. 이 때, EL 표시 장치에서는 복수의 화소 사이에서의 휘도 특성의 편차를 저감하는 것, 및 구동 회로의 동작 속도를 높이는 것이 요구된다. 그러므로 EL 표시 장치를 구성하는 전계 효과 트랜지스터로서는 전계 효과 이동도가 높고, 전기 특성의 편차가 적은 트랜지스터를 사용하는 것이 바람직하고, 예를 들어, 단결정 실리콘층을 채널 형성 영역에 사용한 전계 효과 트랜지스터를 사용하는 것이 바람직하다.
한편, 일정한 패널 사이즈에서 화소 수를 늘려 가면, 화소 하나당의 면적이 작아진다. EL 소자는 면적에 따라 필요한 전류량이 정해진다. 따라서 화소 면적의 축소에 따라 EL 소자의 면적도 작게 되므로 EL 소자에 공급하는 전류량을 줄일 필요가 있다. EL 소자에 공급하는 전류량을 줄이기 위하여는 예를 들어, 구동 트랜지스터의 소스와 드레인 사이에 흐르는 전류(드레인 전류라고도 함)를 적게 하면 좋다.
일본국 특개2006-301629호 공보
종래의 표시 장치에서는 고정밀화에 따라, EL 소자에 공급하는 전류량을 감소시킴으로써 화소 면적이 크게 된다는 문제가 있었다. 그러므로 표시 장치의 고정밀화가 저해된다. 그 이유에 대하여 이하에서 설명한다.
종래의 표시 장치에서, 제작 공정을 늘리지 않고, 다른 전계 효과 트랜지스터의 특성(전계 효과 이동도, 임계 전압, 또는 전기 특성의 편차 등)을 유지한 채 구동 트랜지스터의 드레인 전류를 적게 하기 위하여는 구동 트랜지스터의 채널 길이를 길게 하고 채널 폭을 좁게 할 필요가 있다. 채널 폭은 가공 정도의 한계로 인하여 일정한 값까지밖에 좁게 할 수 없으므로 구동 트랜지스터의 채널 길이를 길게 함으로써 구동 트랜지스터의 드레인 전류를 줄여야 한다. 구동 트랜지스터의 채널 길이가 길수록 당연히 화소 면적이 크게 되므로 고정밀화에 따라서 화소 하나당의 면적이 작게 되면서, 구동 트랜지스터의 채널 길이를 길게 하는 것은 어렵다.
상술한 문제를 감안하면 본 발명의 일 형태에서는 EL 소자에 공급되는 전류를 적게 하여도 화소 면적이 크게 되는 것을 억제하는 것을 과제 중 하나로 한다.
본 발명의 일 형태에서는 스위치 트랜지스터와, 제 1 구동 트랜지스터와, EL 소자와, 제 1 구동 트랜지스터와 EL 소자 사이에 형성된 제 2 구동 트랜지스터에 의하여 표시 장치의 화소 회로를 구성한다.
제 1 구동 트랜지스터는 게이트에 스위치 트랜지스터를 통하여 데이터 신호의 전위가 인가되고, 데이터 신호의 전위에 따라 드레인 전류의 값을 제어한다.
제 2 구동 트랜지스터는 제 1 구동 트랜지스터와 같은 공정으로 형성되고, 같은 도전형이다. 또한 제 2 구동 트랜지스터가 갖는 게이트에는 전원 전위가 인가된다. 상술한 전원 전위는 정(定)전위인 것이 바람직하다.
제 1 구동 트랜지스터 및 제 2 구동 트랜지스터는 EL 소자에 공급하는 전류 값을 제어하는 기능을 갖는다.
더구나 본 발명의 일 형태에서는 제 1 구동 트랜지스터 및 제 2 구동 트랜지스터에 의하여 제 1 구동 트랜지스터가 선형 영역인 경우, 포화 영역에서의 제 2 구동 트랜지스터의 드레인 전류의 최대 값을 Idmax로 하였을 때 Idmax가 하기 수학식 1을 만족시키도록 제 2 구동 트랜지스터의 드레인 전류를 제어한다.
Figure 112019076424210-pat00001
다만 수학식 1 중, L1은 제 1 구동 트랜지스터의 채널 길이, L2는 제 2 구동 트랜지스터의 채널 길이, W는 제 1 구동 트랜지스터의 채널 폭, μ는 제 1 구동 트랜지스터의 전계 효과 이동도, Vg는 제 1 구동 트랜지스터가 갖는 게이트와 소스 사이의 전압, Vth는 제 1 구동 트랜지스터의 임계 전압, Cox는 제 1 구동 트랜지스터의 게이트 용량과 제 2 구동 트랜지스터의 게이트 용량의 합을 각각 가리킨다.
상술한 바와 같이, 본 발명의 일 형태에서는 제 1 구동 트랜지스터 및 제 2 구동 트랜지스터에 의하여 상술한 수학식 1을 만족시키도록 포화 영역에서의 제 2 구동 트랜지스터의 드레인 전류의 값을 제어하여 EL 소자에 공급하는 전류 값을 작게 한다.
또한, 본 발명의 일 형태에서는 상술한 화소 회로를 구비한 표시 장치를 사용하여 전자 기기의 하우징에 형성되는 패널을 구성한다.
본 발명의 일 형태에서는 제 1 구동 트랜지스터 및 제 2 구동 트랜지스터에 의하여 제 2 구동 트랜지스터의 드레인 전류를 적게 하여 EL 소자에 공급되는 전류를 적게 하여도 제 1 구동 트랜지스터의 채널 길이와 제 2 구동 트랜지스터의 채널 길이의 합을 종래의 구동 트랜지스터의 채널 길이 이하로 할 수 있다. 따라서 화소 면적의 증대를 억제할 수 있다.
도 1은 표시 장치의 회로 구성을 설명하기 위한 회로도.
도 2는 비교예의 표시 장치의 회로 구성을 설명하기 위한 회로도.
도 3a 및 도 3b는 트랜지스터의 소스와 드레인의 전압을 변화시킨 경우의 드레인 전류의 변화를 계산한 결과를 도시한 도면.
도 4a 및 도 4b는 트랜지스터의 소스와 드레인의 전압을 변화시킨 경우의 드레인 전류의 변화를 계산한 결과를 도시한 도면.
도 5a는 액티브 매트릭스 기판의 구조예를 도시한 평면 모식도이고, 도 5b는 액티브 매트릭스 기판의 구조예를 도시한 단면 모식도.
도 6은 표시 장치의 구조예를 도시한 단면 모식도.
도 7은 표시 장치의 구조예를 도시한 블록도.
도 8a 내지 도 8d는 전자 기기를 설명하기 위한 도면.
본 발명의 실시형태의 예에 대하여 설명한다. 또한 본 발명의 취지 및 범위로부터 벗어나는 일이 없이, 실시형태의 내용을 변경하는 것은 당업자라면 쉬운 일이다. 따라서, 예를 들어, 본 발명은 하기 실시형태의 기재 내용에 한정되지 않는다.
또한, 각 실시형태의 내용을 서로 적절히 조합할 수 있다. 또한, 각 실시형태의 내용을 서로 적절히 치환할 수 있다.
또한 제 1, 제 2 등의 서수는 구성 요소의 혼동을 피하기 위하여 부여되어 있고, 각 구성 요소의 수(數)는 서수의 수에 한정되지 않는다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 표시 장치의 예에 대하여 도 1 내지 도 7을 사용하여 설명한다.
우선 본 실시형태의 표시 장치가 갖는 화소 회로의 회로 구성에 대하여 도 1을 사용하여 설명한다. 도 1은 화소 회로의 회로 구성을 도시한 회로도다.
도 1에 도시된 바와 같이, 본 실시형태의 표시 장치는 전계 효과 트랜지스터인 스위치 트랜지스터(110)와, 전계 효과 트랜지스터인 제 1 구동 트랜지스터(111)와, 용량 소자(130)와, EL 소자(일렉트로루미네선스 소자; electroluminescent element)(120)와, 전계 효과 트랜지스터인 제 2 구동 트랜지스터(112)를 구비한다.
스위치 트랜지스터(110)가 갖는 소스 및 드레인 중 한쪽은 데이터 신호선(DL)에 의하여 데이터 신호의 전위가 인가된다. 또한 스위치 트랜지스터(110)가 갖는 게이트에는 게이트 신호선(GL)에 의하여 게이트 신호의 전위가 인가된다. 또한 스위치 트랜지스터(110)를 더블 게이트 구조의 트랜지스터로 함으로써 트랜지스터의 오프 전류를 저감할 수 있지만 이것에 한정되지 않는다. 또한 도 1에는 스위치 트랜지스터(110)가 N채널형 트랜지스터이지만 이것에 한정되지 않고, P채널형 트랜지스터라도 좋다. 스위치 트랜지스터(110)는 화소 회로에 유지된 데이터 신호의 데이터를 재기록할지 여부를 제어하는 기능을 갖는다.
제 1 구동 트랜지스터(111)가 갖는 소스 및 드레인 중 한쪽에는 제 1 전원선(PSL1)을 통하여 제 1 전원 전위(VP1)가 인가된다. 또한 제 1 구동 트랜지스터(111)가 갖는 게이트는 스위치 트랜지스터(110)가 갖는 소스 및 드레인 중 다른 쪽에 접속된다. 또한, 제 1 구동 트랜지스터(111)가 갖는 게이트와 스위치 트랜지스터(110)가 갖는 소스 및 드레인 중 다른 쪽은 반드시 직접 접속되지 않아도 좋고, 제 1 구동 트랜지스터(111)가 갖는 게이트의 전위가 데이터 신호에 의하여 제어되는 구성이라면 좋다. 또한 제 1 구동 트랜지스터(111)는 P채널형 트랜지스터에 한정되지 않고, N채널형 트랜지스터라도 좋다. 제 1 구동 트랜지스터(111)는 EL 소자(120)에 공급하는 전류량을 제어하는 기능을 갖는다.
용량 소자(130)가 갖는 한 쌍의 전극의 한쪽에는 용량선(CsL)을 통하여 용량 전위가 인가된다. 또한, 용량 소자(130)가 갖는 한 쌍의 전극의 다른 쪽은 제 1 구동 트랜지스터(111)의 게이트와 접속된다. 또한, 용량 소자(130)가 MOS 용량이고, 용량선(CsL)과 제 1 전원선(PSL1)이 접속되어 용량 전위로서 제 1 전원 전위(VP1)를 공급하는 구성에 한정되지 않는다. 예를 들어, 용량선(CsL)과 제 1 전원선(PSL1)을 접속하지 않고, 용량 전위로서 제 1 전원 전위(VP1)와 상이한 전위를 인가해도 좋다. 또한, 반드시 용량 소자(130)를 형성하지 않아도 좋다. 용량 소자(130)는 화소 회로에 데이터 신호의 데이터가 기록되었을 때에 제 1 구동 트랜지스터(111)가 갖는 게이트에 축적되는 전하를 유지하는 유지 용량으로서의 기능을 갖는다.
EL 소자(120)가 갖는 애노드(anode) 및 캐소드(cathode)의 한쪽에는 제 2 전원선(PSL2)을 통하여 제 2 전원 전위(VP2)가 인가된다. 또한 EL 소자(120)는 순차 적층된 EL 소자에 한정되지 않고, 역 적층된 EL 소자라도 좋다. EL 소자(120)는 제 2 구동 트랜지스터(112)의 드레인 전류에 따른 휘도로 발광하는 기능을 갖는다.
제 2 구동 트랜지스터(112)는 제 1 구동 트랜지스터(111)와 같은 공정에 의하여 형성되고, 또 같은 도전형의 트랜지스터다. 제 2 구동 트랜지스터(112)가 갖는 소스 및 드레인 중 한쪽은 제 1 구동 트랜지스터(111)가 갖는 소스 및 드레인 중 다른 쪽에 접속된다. 또한 제 2 구동 트랜지스터(112)가 갖는 소스 및 드레인 중 다른 쪽은 EL 소자(120)가 갖는 애노드 및 캐소드의 다른 쪽에 접속된다. 또한, 제 2 구동 트랜지스터(112)가 갖는 게이트에는 제 3 전원선(PSL3)을 통하여 제 3 전원 전위(VP3)가 인가된다. 제 3 전원 전위(VP3)는 정전위인 것이 바람직하고, 또한 일정한 범위 내의 진폭이면 정전위라고 간주할 수 있다. 또한, 제 2 구동 트랜지스터(112)는 P채널형 트랜지스터에 한정되지 않고, N채널형 트랜지스터라도 좋다. 또한, 제 1 구동 트랜지스터(111)의 채널 길이가 제 2 구동 트랜지스터(112)의 채널 길이보다도 긴 구성에 한정되지 않고, 제 2 구동 트랜지스터(112)의 채널 길이가 제 1 구동 트랜지스터(111)의 채널 길이보다도 긴 구성이라도 좋다. 제 2 구동 트랜지스터(112)는 EL 소자(120)에 공급하는 전류량을 제어하는 기능을 갖는다.
다음에 도 1에 도시된 표시 장치의 구동 방법예에 대하여 설명한다. 이 때, 제 1 전원 전위를 고전원 전위로 하고, 제 2 전원 전위를 저전원 전위로 한다.
우선 게이트 신호의 전위에 따라 게이트 신호선(GL)의 전위를 설정하고, 스위치 트랜지스터(110)를 온 상태로 한다. 또한, 데이터 신호의 전위에 따라, 데이터 신호선(DL)의 전위를 설정한다.
이때, 제 1 구동 트랜지스터(111)의 게이트 전위가 데이터 신호의 전위와 같은 값이 된다. 이때, 제 1 구동 트랜지스터(111)의 드레인 전류를 Id111로 한다.
또한 제 1 구동 트랜지스터(111)의 드레인 전류에 따라 제 2 구동 트랜지스터(112)가 포화 영역에서 동작한다. 이때, 제 2 구동 트랜지스터(112)의 드레인 전류를 Id112로 한다.
포화 영역에서는 제 2 구동 트랜지스터(112)의 드레인 전류(Id112)는 하기 수학식 2를 사용하여 계산할 수 있다.
Figure 112019076424210-pat00002
수학식 2 중, L112는 제 2 구동 트랜지스터(112)의 채널 길이, W112는 제 2 구동 트랜지스터(112)의 채널 폭, μ112는 제 2 구동 트랜지스터(112)의 전계 효과 이동도, Vg112는 제 2 구동 트랜지스터(112)가 갖는 게이트와 소스 사이의 전압, Vth112는 제 2 구동 트랜지스터(112)의 임계 전압, Cox112는 제 2 구동 트랜지스터(112)의 게이트 용량을 각각 가리킨다.
포화 영역에서의 제 2 구동 트랜지스터(112)의 드레인 전류는 제 1 구동 트랜지스터(111)의 드레인 전류와 같다고 간주할 수 있다. 즉 EL 소자(120)의 휘도는 데이터 신호의 전위에 따른 값이 된다.
또한, EL 소자(120)가 열화된 경우에서도 제 2 구동 트랜지스터(112)가 포화 영역에서 동작함으로써, EL 소자(120)에 공급되는 전류 값의 변동을 억제할 수 있다.
더구나, 본 실시형태의 표시 장치에서는 제 1 구동 트랜지스터(111)가 선형 영역인 경우, 포화 영역에서의 제 2 구동 트랜지스터(112)의 드레인 전류의 최대 값을 Id112max로 하였을 때, Id112max가 하기 수학식 3을 만족시키도록 제 2 구동 트랜지스터(112)의 드레인 전류를 제 1 구동 트랜지스터(111) 및 제 2 구동 트랜지스터(112)에 의하여 제어한다.
Figure 112019076424210-pat00003
수학식 3 중, L111은 제 1 구동 트랜지스터(111)의 채널 길이, L112는 제 2 구동 트랜지스터(112)의 채널 길이, W111은 제 1 구동 트랜지스터(111)의 채널 폭, μ111은 제 1 구동 트랜지스터(111)의 전계 효과 이동도, Vg111은 제 1 구동 트랜지스터(111)가 갖는 게이트와 소스 사이의 전압, Vth111은 제 1 구동 트랜지스터(111)의 임계 전압, Coxz는 제 1 구동 트랜지스터(111)와 제 2 구동 트랜지스터(112)의 게이트 용량의 합을 각각 가리킨다.
상술한 수학식 3의 우변의 식은 도 1에 도시된 제 1 구동 트랜지스터(111) 및 제 2 구동 트랜지스터(112)를 합쳐서 제 3 구동 트랜지스터로 간주하여, 제 3 구동 트랜지스터가 갖는 소스 및 드레인 중 한쪽이 제 1 전원선(PSL1)에 접속되고, 다른 쪽이 EL 소자(120)가 갖는 애노드 및 캐소드의 다른 쪽에 접속되고, 제 3 구동 트랜지스터의 채널 길이가 도 1에 도시된 제 1 구동 트랜지스터(111)의 채널 길이와 제 2 구동 트랜지스터(112)의 채널 길이의 합인 경우의 포화 영역에서의 제 3 구동 트랜지스터의 드레인 전류를 구하는 식과 같다.
본 실시형태의 표시 장치에서, 제 1 구동 트랜지스터(111) 및 제 2 구동 트랜지스터(112)는 같은 공정에 의하여 형성되고, 또한 같은 도전형이다. 따라서, 제 1 구동 트랜지스터(111) 및 제 2 구동 트랜지스터(112)의 전계 효과 이동도 및 임계 전압이 같다고 가정하면 제 1 구동 트랜지스터(111)의 채널 길이, 제 2 구동 트랜지스터(112)의 채널 길이, 데이터 신호의 진폭, 제 1 전원 전위(VP1) 내지 제 3 전원 전위(VP3)의 값 등을 적절히 설정함으로써, 수학식 3을 만족시키도록 제 2 구동 트랜지스터(112)의 드레인 전류를 제어할 수 있다. 예를 들어, 제 1 구동 트랜지스터(111)의 채널 길이, 제 2 구동 트랜지스터(112)의 채널 길이, 데이터 신호의 진폭, 제 1 전원 전위(VP1) 및 제 2 전원 전위(VP2)의 값에 따라 제 3 전원 전위(VP3)의 값을 설정함으로써 수학식 3을 만족시키도록 제 2 구동 트랜지스터(112)의 드레인 전류를 제어하는 것이 바람직하다. 또한, 수학식 3을 만족시킨다면 제 1 구동 트랜지스터(111)를 포화 영역에서 동작시켜도 좋다.
또한, EL 소자(120)는 제 2 구동 트랜지스터(112)의 드레인 전류에 따른 휘도로 발광한다. 이로써, 화소 회로는 발광 상태(표시 상태)가 된다. 그 후, 스위치 트랜지스터(110)를 오프 상태로 함으로써 제 1 구동 트랜지스터(111)의 게이트 전위를 유지할 수 있으므로, 발광 상태를 유지할 수 있다.
여기서 수학식 3을 만족시키는 경우의 제 1 구동 트랜지스터(111) 및 제 2 구동 트랜지스터(112)의 채널 길이에 대하여 비교예의 표시 장치와 비교하면서 설명한다.
우선 비교예의 표시 장치가 구비한 화소 회로의 회로 구성에 대하여 도 2를 사용하여 설명한다. 도 2는 화소 회로의 회로 구성을 도시한 회로도다.도 2에 도시된 바와 같이, 비교예의 표시 장치는 도 1에 도시된 제 1 구동 트랜지스터(111) 및 제 2 구동 트랜지스터(112)를 대신하여 구동 트랜지스터(211)를 구비한 구성이다. 이때, 구동 트랜지스터(211)가 갖는 소스 및 드레인 중 한쪽에는 제 1 전원 전위(VP1)가 인가되고, 구동 트랜지스터(211)가 갖는 소스 및 드레인 중 다른 쪽은 EL 소자(120)의 애노드 및 캐소드의 다른 쪽에 접속된다. 또한, 구동 트랜지스터(211)가 갖는 게이트는 스위치 트랜지스터(110)가 갖는 소스 및 드레인 중 다른 쪽에 접속된다.
다음에 도 1에 도시된 제 2 구동 트랜지스터(112)에서, 소스와 드레인의 전압(드레인 전압이라고도 함)을 변화시킨 경우의 드레인 전류의 변화와, 도 2에 도시된 구동 트랜지스터(211)에서, 드레인 전압을 변화시킨 경우의 드레인 전류의 변화를 도 3a 내지 도 4b를 사용하여 설명한다. 도 3a 내지 도 4b는 도 1에 도시된 제 2 구동 트랜지스터(112)에서, 드레인 전압을 변화시킨 경우의 드레인 전류의 변화를 계산한 결과와, 도 2에 도시된 구동 트랜지스터(211)에서 드레인 전압을 변화시킨 경우의 드레인 전류의 변화를 계산한 결과를 도시한 도면이다. 도 3a 내지 도 4b에서 가로축이 드레인 전압이고, 세로축이 드레인 전류다. 또한 상술한 계산은 SMARTSPICE(Silvaco사제)의 Ver3.16.12.R을 사용한 경우의 계산이고, 계산 모델은 LEVEL=36의 RPI 모델로 한다. 또한 구동 트랜지스터(211), 제 1 구동 트랜지스터(111), 및 제 2 구동 트랜지스터(112)의 각각에서 포화 영역에서 전류를 산출하는 수학식에서의 μ, Vth, 및 Cox는 계산 소프트의 파러미터 조건에 따라, 각각 설정된 같은 값으로 한다. 또한, 구동 트랜지스터(211), 제 1 구동 트랜지스터(111), 및 제 2 구동 트랜지스터(112)의 각각의 채널 폭은 1μm로 한다. 또한, 도 3a 내지 도 4b에서는 드레인 전압이 -10V 내지 2V의 범위이고, 데이터 신호의 전위가 -0.6V 내지 2V의 범위에서 0.2V마다 상이한 구동 트랜지스터(211) 및 제 2 구동 트랜지스터(112)의 드레인 전류 값을 도시하였다.
도 3a는 구동 트랜지스터(211)의 채널 길이가 46.9μm일 때의 구동 트랜지스터(211)의 드레인 전류를 도시한 도면이고, 도 3b는 제 1 구동 트랜지스터(111)의 채널 길이가 30.9μm이고, 제 2 구동 트랜지스터(112)의 채널 길이가 16μm일 때의 제 2 구동 트랜지스터(112)의 드레인 전류, 구동 트랜지스터(211)의 채널 길이와, 제 1 구동 트랜지스터(111)의 채널 길이(L1)와 제 2 구동 트랜지스터(112)의 채널 길이(L2)의 합이 같게 될 때의 제 2 구동 트랜지스터(112)의 드레인 전류를 도시한 도면이다. 또한 그 외의 부분에서는 구동 트랜지스터(211)의 구성은 제 1 구동 트랜지스터(111)의 구성과 같다고 한다. 또한 도 3a 및 도 3b를 사용하여 설명하는 계산에서는 제 1 전원 전위(VP1)의 값을 2.1V로 하고, 제 3 전원 전위(VP3)의 값을 0.6V로 한다. 또한, 각 계산에서의 제 2 전원 전위(VP2)의 값은 같다. 이때, 예를 들어, 도 3b의 가장 위의 곡선에서, 드레인 전압이 0.1Ｖ 이하일 때가 포화 영역이다.
도 3a 및 도 3b에 도시된 바와 같이, 구동 트랜지스터(211)의 채널 길이와, 제 1 구동 트랜지스터(111)의 채널 길이와 제 2 구동 트랜지스터(112)의 채널 길이의 합이 같게 되는 경우에, 포화 영역에서 구동 트랜지스터(211)의 드레인 전류의 최대 값(Id211max)보다도 제 2 구동 트랜지스터(112)의 드레인 전류의 최대 값(Id112max)이 낮다. 이것은 제 1 구동 트랜지스터(111)가 선형 영역으로 동작하고, 제 2 구동 트랜지스터(112)에 의하여 제 1 구동 트랜지스터(111)의 드레인 전류의 값이 낮게 되기 때문이다. 따라서 제 2 구동 트랜지스터(112)의 드레인 전류를 적게 하는 경우에서도, 채널 길이의 확대가 억제되어 있다.
또한, 도 4a는 도 3b를 사용하여 설명한 계산과 비교하여, 제 3 전원 전위(VP3)의 값만을 변화시킨 경우의 제 2 구동 트랜지스터(112)의 드레인 전류를 도시한 도면이다. 이때, 제 3전원 전위(VP3)의 값을 0.4V로 한다.
도 4a에 도시된 바와 같이, 제 3 전원 전위를 변화시킨 경우에서도, 구동 트랜지스터(211)의 드레인 전류의 최대 값(Id211max)보다도 제 2 구동 트랜지스터(112)의 드레인 전류의 최대 값(Id112max)이 낮다.
또한, 도 4b는 도 3b를 사용하여 설명한 계산과 비교하여 제 1 구동 트랜지스터(111)의 채널 길이보다도 제 2 구동 트랜지스터(112)의 채널 길이를 길게 한 부분만이 상이한 경우의 제 2 구동 트랜지스터(112)의 드레인 전류를 도시한 도면이다. 이 때, 제 1 구동 트랜지스터(111)의 채널 길이를 16μm로 하고, 제 2 구동 트랜지스터(112)의 채널 길이를 30.9μm로 한다. 따라서 구동 트랜지스터(211)의 채널 길이와, 제 1 구동 트랜지스터(111)의 채널 길이와 제 2 구동 트랜지스터(112)의 채널 길이의 합이 같게 된다.
도 4b에 도시된 바와 같이, 제 1 구동 트랜지스터(111)의 채널 길이보다도 제 2 구동 트랜지스터(112)의 채널 길이를 길게 하여, 구동 트랜지스터(211)의 채널 길이와, 제 1 구동 트랜지스터(111)의 채널 길이와 제 2 구동 트랜지스터(112)의 채널 길이의 합이 같게 될 경우에서도, 도 2에 도시된 구동 트랜지스터(211)의 드레인 전류의 최대 값(Id211max)보다도 도 1에 도시된 제 2 구동 트랜지스터(112)의 드레인 전류의 최대 값(Id112max)이 낮다. 따라서 제 2 구동 트랜지스터(112)의 드레인 전류를 적게 한 경우에서도 채널 길이의 확대가 억제되어 있다.
도 3a 내지 도 4b에 의하여, 포화 영역에서의 제 2 구동 트랜지스터(112)의 드레인 전류의 최대 값이 수학식 3을 만족시키는 경우에 채널 길이의 확대를 억제할 수 있는 것을 알 수 있다.
도 3a 내지 도 4b를 사용하여 설명한 바와 같이, 제 1 구동 트랜지스터(111) 및 제 2 구동 트랜지스터(112)에 의하여 포화 영역에서의 제 2 구동 트랜지스터(112)의 드레인 전류의 최대 값이 수학식 3을 만족시키도록 제 2 구동 트랜지스터(112)의 드레인 전류를 제어함으로써 제 2 구동 트랜지스터(112)의 드레인 전류를 적게 하여도 제 1 구동 트랜지스터(111) 및 제 2 구동 트랜지스터(112)의 채널 길이의 확대를 억제할 수 있다.
다음에 본 실시형태의 표시 장치의 구조예에 대하여 설명한다.
본 실시형태에서의 표시 장치는 스위치 트랜지스터(110), 제 1 구동 트랜지스터(111), 용량 소자(130), 및 제 2 구동 트랜지스터(112) 등의 반도체 소자가 형성된 제 1 기판(액티브 매트릭스 기판이라고도 함)과, 제 2 기판과, 제 1 기판과 제 2 기판 사이에 형성된 일렉트로루미네선스 소자를 포함한다.
우선, 본 실시형태의 표시 장치에서의 액티브 매트릭스 기판의 구조예에 대하여 도 5a 및 도 5b를 사용하여 설명한다. 도 5a는 액티브 매트릭스 기판의 구조예를 도시한 평면 모식도이고, 도 5b는 액티브 매트릭스 기판의 구조예를 도시한 단면 모식도다. 또한 도 5b는 도 5a에서의 선분A-B의 단면 모식도다. 또한, 도 5a 및 도 5b는 실제의 치수와 상이한 구성 요소를 포함한다. 또한, 편의를 도모하기 위하여 도 5b에서는 도 5a에 도시된 액티브 매트릭스 기판의 일부를 생략하고 있다. 또한, 이중 파선은 생략 기호를 가리킨다.
도 5a에 도시된 액티브 매트릭스 기판은 기판(510)과, 절연층(511)과, 반도체층(513a) 및 반도체층(513b)과, 절연층(517)과, 도전층(518a 내지 518d)과, 절연층(519)과, 도전층(520a 내지 520d)을 포함한다.
절연층(511)은 기판(510)의 일 평면에 형성된다.
절연층(511)은 예를 들어, 하지층으로서의 기능을 갖는다.
반도체층(513a) 및 반도체층(513b)의 각각은 절연층(511)의 위에 부분적으로 형성된다.
반도체층(513a)은 불순물 영역(514a 내지 514d), 불순물 영역(515)을 갖는다. 또한, 불순물 영역(514a)과 불순물 영역(514b) 사이에 스위치 트랜지스터(110)의 채널 형성 영역(516a)이 형성되고, 불순물 영역(514b)과 불순물 영역(514c) 사이에 스위치 트랜지스터(110)의 채널 형성 영역(516b)이 형성된다. 또한, 불순물 영역(515)은 불순물 영역(514c)과 불순물 영역(514d) 사이에 형성된다.
또한, 반도체층(513b)은 불순물 영역(514e 내지 514g)을 갖는다. 또한, 불순물 영역(514e)과 불순물 영역(514f) 사이에 제 1 구동 트랜지스터(111)의 채널 형성 영역(516c)이 형성되고, 불순물 영역(514f)과 불순물 영역(514g) 사이에 제 2 구동 트랜지스터(112)의 채널 형성 영역(516d)이 형성된다. 또한, 채널 형성 영역(516c)의 채널 길이는 채널 형성 영역(516d)의 채널 길이보다도 길다.
불순물 영역(514a 내지 514g), 및 불순물 영역(515)은 P형의 도전형을 부여하는 불순물 원소가 첨가된 영역이고, 불순물 영역(515)의 불순물 농도는 불순물 영역(514a 내지 514g)의 불순물 농도보다도 높다. 또한, 용량선(CsL)과 제 1 전원선(PSL1)을 접속하지 않고, 용량 전위로서 제 1 전원 전위(VP1)와 상이한 전위를 줄 경우에는 반도체층(513a)으로의 불순물 원소의 도핑을 생략하고, 불순물 영역(515)을 형성하지 않고, 용량 소자(130)를 형성할 수 있다. 반도체층(513a)은 스위치 트랜지스터(110)의 채널 형성층, 및 용량 소자(130)가 갖는 한 쌍의 전극의 한쪽으로서의 기능을 갖는다. 또한 반도체층(513b)은 제 1 구동 트랜지스터(111)의 채널 형성층, 및 제 2 구동 트랜지스터(112)의 채널 형성 층으로서의 기능을 갖는다.
절연층(517)은 반도체층(513a) 및 반도체층(513b) 위에 형성된다. 절연층(517)은 스위치 트랜지스터(110)의 게이트 절연층, 제 1 구동 트랜지스터(111)의 게이트 절연층, 제 2 구동 트랜지스터(112)의 게이트 절연층, 및 용량 소자(130)의 유전체층으로서의 기능을 갖는다.
도전층(518a 내지 518d)의 각각은 절연층(517)의 위에 부분적으로 형성된다.
도전층(518a)은 절연층(517)을 개재(介在)하여, 채널 형성 영역(516a 및 516b)에 중첩된다. 도전층(518a)은 스위치 트랜지스터(110)가 갖는 게이트로서의 기능을 갖는다.
도전층(518b)은 절연층(517)을 개재하여 불순물 영역(515)에 중첩된다. 도전층(518b)은 용량 소자(130)가 갖는 한 쌍의 전극의 다른 쪽으로서의 기능을 갖는다.
도전층(518c)은 절연층(517)을 개재하여 채널 형성 영역(516c)에 중첩된다. 도전층(518c)은 제 1 구동 트랜지스터(111)가 갖는 게이트로서의 기능을 갖는다.
도전층(518d)은 절연층(517)을 개재하여 채널 형성 영역(516d)에 중첩된다. 도전층(518d)은 제 2 구동 트랜지스터(112)가 갖는 게이트로서의 기능을 갖는다.
절연층(519)은 일부 도전층(518a 내지 518d)을 개재하여 절연층(517) 위에 형성된다. 절연층(519)은 평탄화층으로서의 기능을 갖는다.
도전층(520a 내지 520d)의 각각은 절연층(519)의 위에 부분적으로 형성된다.
도전층(520a)은 절연층(517) 및 절연층(519)을 관통하는 제 1 개구부에서 불순물 영역(514a)에 접한다.
도전층(520b)은 절연층(519)을 관통하는 제 2 개구부에서 도전층(518b)에 접한다. 또한 도전층(520b)은 절연층(517) 및 절연층(519)을 관통하는 제 3 개구부에서 불순물 영역(514e)에 접한다.
도전층(520c)은 절연층(517) 및 절연층(519)을 관통하는 제 4 개구부에서 불순물 영역(514d)에 접한다. 또한, 도전층(520c)은 절연층(519)을 관통하는 제 5 개구부에서 도전층(518c)에 접한다.
도전층(520d)은 절연층(517) 및 절연층(519)을 관통하는 제 6 개구부에서 불순물 영역(514g)에 접한다.
더구나, 본 실시형태의 표시 장치의 구조예에 대하여 도 6을 사용하여 설명한다. 도 6은 본 실시형태에서의 표시 장치의 구조예를 도시한 단면 모식도다. 또한, EL 소자(120)는 상면 방향에 빛을 사출하는 구조에 한정되지 않고, 하면 방향에 빛을 사출하는 구조로 하여도 좋다.
도 6에 도시된 표시 장치는 도 5a 및 도 5b에 도시된 액티브 매트릭스 기판에 추가하여, 절연층(521)과, 도전층(522)과, 절연층(523)과, 발광층(524)과, 도전층(525)과, 기판(530)과, 착색층(531)과, 절연층(532)과, 절연층(540)을 포함한다.
절연층(521)은 절연층(519), 도전층(520a 내지 520d) 위에 형성된다.
도전층(522)은 절연층(521) 위에 형성된다. 또한, 도전층(522)은 절연층(521)을 관통하는 제 7 개구부에서 도전층(520d)에 접한다. 도전층(522)은 EL 소자(120)가 갖는 애노드로서의 기능을 갖는다. 또한, 도 6에 도시된 표시 장치에서는 도전층(522), 절연층(521), 및 도전층(520a 내지 520d)의 각각에 의하여 용량을 형성하여도 좋다. 이로써 예를 들어, 제 1 전원 전위(VP1)의 변동을 억제할 수 있다.
절연층(523)은 도전층(522) 위에 형성된다.
발광층(524)은 절연층(523)에 형성된 제 8 개구부에서 도전층(522)에 접한다. 발광층(524)은 EL 소자(120)의 발광층으로서의 기능을 갖는다.
도전층(525)은 발광층(524) 위에 형성된다. 도전층(525)은 EL 소자(120)가 갖는 캐소드로서의 기능을 갖는다.
착색층(531)은 기판(530)의 일 평면에 형성된다. 착색층(531)은 발광층(524)으로부터의 빛 중, 특정한 파장의 빛을 투과하는 컬러 필터로서의 기능을 갖는다.
절연층(532)은 착색층(531)을 개재하여 기판(530)의 일 평면에 형성된다.
절연층(540)은 절연층(532)과 도전층(525) 사이에 형성된다.
더구나, 각 구성 요소에 대하여 이하에 설명한다.
기판(510) 및 기판(530)으로서는 예를 들어, 유리 기판, 실리콘 기판, 플라스틱 기판을 사용할 수 있다.
절연층(511)으로서는 예를 들어, 산화 절연 재료를 포함한 층을 사용할 수 있고, 예를 들어, 산화 실리콘, 산화 질화 실리콘, 또는 질화 산화 실리콘 등의 재료를 포함한 층을 사용할 수 있다. 또한, 절연층(511)에 사용할 수 있는 재료의 층의 적층에 의하여 절연층(511)을 형성할 수도 있다.
반도체층(513a) 및 반도체층(513b)으로서는 예를 들어, 단결정 반도체층을 사용할 수 있고, 예를 들어, 단결정 실리콘층을 사용할 수 있다.
여기서 반도체층(513a) 및 반도체층(513b)의 형성예에 대하여 이하에 설명한다.
예를 들어, 제 1 반도체 기판과, 상면에 절연층을 형성한 제 2 반도체 기판을 준비한다. 또한, 제 1 반도체 기판에 미리 N형 또는 P형의 도전형을 부여하는 불순물 원소를 첨가하여도 좋다. 또한, 미리 제 1 반도체 기판 위에 산화 절연층 또는 질화 절연층을 형성하여도 좋다.
예를 들어, 열 산화 법, CVD 법, 또는 스퍼터링 법 등에 의하여 산화물 절연막을 형성함으로써 제 2 반도체 기판 위에 절연층을 형성할 수 있다.
더구나, 제 2 반도체 기판에 전계에 의하여 가속된 이온으로 이루어진 이온 빔을 주입하여, 제 2 반도체 기판 표면으로부터 일정한 깊이의 영역에 취화(脆化) 영역을 형성한다. 또한 이온의 운동 에너지, 이온의 질량과 전하, 이온의 입사각 등을 조절함으로써 상술한 취화 영역의 깊이를 조절한다.
예를 들어, 이온 도핑 장치 또는 이온 주입 장치를 사용하여 상술한 반도체 기판에 이온을 주입할 수 있다.
또한, 조사하는 이온으로서는 예를 들어, 수소 또는 헬륨 중 하나 또는 복수를 사용할 수 있다. 예를 들어, 이온 도핑 장치를 사용하여, 수소 이온을 조사하는 경우, 조사하는 이온에서, H3 +의 비율을 높게 함으로써 이온 조사의 효율을 높게 할 수 있다. 구체적으로는 H+, H2 +, H3 +의 총량에 대하여 H3 +의 비율이 50% 이상(더 바람직하게는 80% 이상)이 되도록 하는 것이 바람직하다.
더구나, 제 2 반도체 기판에 형성된 절연층을 개재하여 제 1 반도체 기판과, 제 2 반도체 기판을 붙인다. 또한, 제 1 반도체 기판에도 절연층을 형성한 경우에는 제 2 반도체 기판에 형성된 절연층 및 제 1 반도체 기판에 형성된 절연층을 개재하여 제 1 반도체 기판 및 제 2 반도체 기판을 붙인다. 이때, 제 1 반도체 기판과 제 2 반도체 기판 사이에 형성된 절연층이 절연층(511)이 된다.
더구나, 가열 처리를 하여, 취화 영역을 벽개면으로서 제 2 반도체 기판을 분리한다. 이로써 절연층(511) 위에 반도체층을 형성할 수 있다. 또한, 상술한 반도체층의 표면에 레이저 광을 조사함으로써 상기 반도체층의 표면의 평탄성을 향상시킬 수 있다. 더구나, 반도체층의 일부를 에칭함으로써 반도체층(513a) 및 반도체층(513b)을 형성할 수 있다.
또한 이것에 한정되지 않고, 예를 들어, 스마트 컷 법이나, SIMOX 법 등을 사용하여 반도체층(513a) 및 반도체층(513b)을 형성할 수도 있다. 또한, 단결정 반도체 기판에 절연 분리 영역을 형성함으로써 형성된 반도체 영역을 반도체층(513a) 및 반도체층(513b)으로서 사용하여도 좋다.
불순물 영역(514a 내지 514g), 및 불순물 영역(515)은 예를 들어, 반도체층(513a) 및 반도체층(513b)에 도전형을 부여하는 불순물 원소를 첨가하여 형성된다. 예를 들어, N채널형 트랜지스터인 경우, N형의 도전형을 부여하는 불순물 원소(예를 들어, 인 등)를 첨가하고, P채널형 트랜지스터인 경우, P형의 도전형을 부여하는 불순물 원소(예를 들어, 붕소 등)를 첨가한다.
절연층(517)으로서는 예를 들어, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 산화 하프늄 등의 재료를 포함한 층을 사용할 수 있다. 또한 절연층(517)에 사용할 수 있는 층을 적층함으로써 절연층(517)을 형성할 수도 있다.
도전층(518a 내지 518d)으로서는 예를 들어, 몰리브데넘, 티타늄, 크로뮴, 탄탈럼, 마그네슘, 은, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료를 포함한 재료의 층을 사용할 수 있다. 또한, 도전층(518a 내지 518d)으로서는 도전성의 금속 산화물을 포함한 층을 사용할 수도 있다. 도전성의 금속 산화물로서는 예를 들어, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐-주석 산화물(In2O3-SnO2, ITO라고도 약기하는 경우가 있음), 인듐-아연 산화물(In2O3-ZnO) 등의 금속 산화물, 또는 실리콘, 산화 실리콘, 질소를 포함한 상기 금속 산화물을 사용할 수 있다. 또한, 도전층(518a 내지 518d)에 사용할 수 있는 재료의 층을 적층함으로써 도전층(518a 내지 518d)을 형성할 수도 있다.
절연층(519)으로서는 예를 들어, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 산화 하프늄 등의 재료를 포함한 층을 사용할 수 있다. 또한 절연층(519)에 사용할 수 있는 층을 적층함으로써 절연층(519)을 형성할 수도 있다.
도전층(520a 내지 520d)으로서는 예를 들어, 몰리브데넘, 티타늄, 크로뮴, 탄탈럼, 마그네슘, 은, 텅스텐, 알루미늄, 구리, 네오디뮴, 루테늄, 또는 스칸듐 등의 금속 재료를 포함한 재료의 층을 사용할 수 있다. 또한, 도전층(520a 내지 520d)으로서는 도전성의 금속 산화물을 포함한 층을 사용할 수도 있다. 도전성의 금속 산화물로서는 예를 들어, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐-주석 산화물(In2O3-SnO2, ITO라고도 약기하는 경우가 있음), 인듐-아연 산화물(In2O3-ZnO) 등의 금속 산화물, 또는 실리콘, 산화 실리콘, 질소를 포함한 상기 금속 산화물을 사용할 수 있다. 또한, 도전층(520a 내지 520d)에 사용할 수 있는 재료의 층을 적층함으로써 도전층(520a 내지 520d)을 형성할 수도 있다.
절연층(521)으로서는 예를 들어, 유기 절연층 또는 무기 절연층을 사용할 수 있다.
도전층(522)으로서는 예를 들어, 몰리브데넘, 티타늄, 크로뮴, 탄탈럼, 마그네슘, 은, 텅스텐, 알루미늄, 구리, 네오디뮴, 루테늄, 또는 스칸듐 등의 금속 재료를 포함한 재료의 층을 사용할 수 있다. 또한, 도전층(522)에 사용할 수 있는 재료의 층을 적층함으로써 도전층(522)을 형성할 수도 있다.
절연층(523)으로서는 예를 들어, 유기 절연층 또는 무기 절연층을 사용할 수 있다.
발광층(524)으로서는 예를 들어, 특정의 색깔을 나타내는 빛을 사출하는 발광 재료를 사용한 발광층을 사용할 수 있다. 또한, 서로 상이한 특성의 색깔을 나타내는 빛을 사출하는 발광층을 적층함으로써 발광층(524)을 형성하여도 좋다. 발광 재료로서는, 형광 재료 또는 인광 재료 등의 일렉트로루미네선스 재료를 사용할 수 있다. 또한, 복수의 일렉트로루미네선스 재료를 포함한 재료를 사용하여 발광 재료를 구성하여도 좋다. 예를 들어, 청색을 나타내는 빛을 사출하는 형광 재료의 층, 주황색을 나타내는 빛을 사출하는 제 1 인광 재료의 층, 및 주황색을 나타내는 빛을 사출하는 제 2 인광 재료의 층을 적층함으로써 백색을 나타내는 빛을 사출하는 발광층을 형성하여도 좋다. 또한, 일렉트로루미네선스 재료로서는, 유기 일렉트로루미네선스 재료 또는 무기 일렉트로루미네선스 재료를 사용할 수 있다. 또한, 상술한 발광층에 가하여 예를 들어, 홀 주입층, 홀 수송층, 전자 주입층, 및 전자 수송층 중 하나 또는 복수를 형성하여 전계 발광층을 형성하여도 좋다.
도전층(525)으로서는 예를 들어, 빛을 투과시키는 금속 산화물의 층을 사용할 수 있다. 상술한 금속 산화물로서는 예를 들어, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐-주석 산화물(In2O3-SnO2, ITO라고도 약기하는 경우가 있음), 인듐-아연 산화물(In2O3-ZnO) 등의 금속 산화물, 또는 실리콘, 산화 실리콘, 질소를 포함한 상기 금속 산화물을 사용할 수 있다. 또한, 도전층(525)에 사용할 수 있는 재료의 층을 적층함으로써 도전층(525)을 형성할 수도 있다.
착색층(531)으로서는 예를 들어, 적색을 나타내는 파장을 갖는 빛, 녹색을 나타내는 파장을 갖는 빛, 또는 청색을 나타내는 파장을 갖는 빛을 투과하며, 염료 또는 안료를 포함한 층을 사용할 수 있다. 또한, 착색층(531)으로서, 시안, 마젠타, 또는 옐로의 색깔을 나타내는 빛을 투과하며, 염료 또는 안료를 포함한 층을 사용하여도 좋다. 예를 들어, 염료를 포함한 경우 착색층(531)은 예를 들어, 포토리소그래피법, 인쇄법, 또는 잉크젯법을 사용하여 형성되고, 안료를 포함한 경우 착색층(531)은, 포토리소그래피법, 인쇄법, 전착법, 또는 전자 사진법 등을 사용하여 형성된다. 예를 들어, 잉크젯법을 사용함으로써, 실온에서 제작, 저진공도로 제작, 또는 대형 기판 위에 제작할 수 있다. 또한, 레지스트 마스크를 사용하지 않아도 제작할 수 있으므로, 제작 비용 및 제작 공정수를 저감시킬 수 있다.
절연층(532)으로서는 예를 들어, 절연층(517)에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 절연층(532)에 사용할 수 있는 재료의 층을 적층함으로써 절연층(532)을 형성하여도 좋다. 또한, 절연층(532)은 반드시 형성되지 않아도 좋지만, 절연층(532)을 형성함으로써 착색층(531)으로부터 EL 소자(120)로 불순물이 침입하는 것을 억제할 수 있다.
절연층(540)으로서는 예를 들어, 수지 재료의 층을 사용할 수 있다. 또한, 절연층(540)에 사용할 수 있는 재료의 층을 적층함으로써 절연층(540)을 형성하여도 좋다.
도 5a 내지 도 6에 도시된 바와 같이, 본 실시형태의 표시 장치에서는 EL 소자(120)로서 특정의 색깔의 빛을 나타내는 단색의 빛을 사출하는 EL 소자(120)와, EL 소자(120)가 사출하는 빛 중 특정의 파장을 갖는 빛을 투과하는 착색층을 포함한 구조다. 상술한 구조로 함으로써, 서로 상이한 색을 나타내는 빛을 사출하는 복수의 EL 소자(120)를 형성하지 않아도 풀 컬러 화상을 표시할 수 있으므로, 제작 공정을 쉽게 하며, 수율을 향상시킬 수 있다. 예를 들어, 메탈 마스크를 사용하지 않아도 EL 소자(120)를 제작할 수 있으므로, 제작 공정이 쉽게 된다. 또한, 화상의 콘트라스트를 향상시킬 수 있다. 또한, EL 소자(120)의 품질을 향상시키고, EL 소자(120)의 신뢰성을 향상시킬 수 있다.
또한, 본 실시형태에서의 표시 장치에서는 EL 소자(120)의 구조를 트랜지스터 등의 소자가 형성되지 않은 기판을 통하여, 빛이 추출되는 구조로 함으로써 상기 소자가 형성된 영역 위도 발광 영역으로서 사용할 수 있으므로, 개구율을 향상시킬 수 있다.
더구나 본 실시형태의 표시 장치의 구성예에 대하여 도 7을 사용하여 설명한다. 도 7은 본 실시형태의 표시 장치의 구성예를 도시한 블록도다.
도 7에 도시된 표시 장치는 X행 Y열(X 및 Y는 2이상의 자연수)에 배열하는 복수의 화소 회로(910)와, 제 1 데이터 신호선(DL_1) 내지 제 Y 데이터 신호선(DL_Y)과, 제 1 게이트 신호선(GL_1) 내지 제 X 게이트 신호선(GL_X)과, 제 1 전원선(PSL1)과, 제 2 전원선(PSL2)과, 제 3 전원선(PSL3)을 구비한다.
복수의 화소 회로(910) 각각으로서는 예를 들어, 도 1에 도시된 회로 구성을 사용할 수 있다. 예를 들어, 적색(R) 표시용, 녹색(G) 표시용, 청색(B) 표시용의 3종류의 화소 회로(910)에 의하여 하나의 화소를 구성할 수 있다. 또한, 본 실시형태의 표시 장치의 수평 해상도는 800ppi 이상인 것이 바람직하고, 예를 들어, 800ppi 이상, 1000ppi 이하인 것이 바람직하다.
이때, 복수의 화소 회로(910) 각각에서, 스위치 트랜지스터(110)가 갖는 소스 및 드레인 중 한쪽은 제 1 데이터 신호선(DL_1) 내지 제 Y 데이터 신호선(DL_Y)의 한쪽에 접속된다. 또한 스위치 트랜지스터(110)가 갖는 게이트는 제 1 게이트 신호선(GL_1) 내지 제 X 게이트 신호선(GL_X)의 어느 쪽에 접속된다.
또한, 제 1 구동 트랜지스터(111)가 갖는 소스 및 드레인 중 한쪽은 제 1 전원선(PSL1)에 접속된다.
또한, 용량 소자(130)가 갖는 한 쌍의 전극의 다른 쪽은 용량선(CsL)을 개재하여 제 1 전원선(PSL1)에 접속된다.
또한, EL 소자(120)가 갖는 애노드 및 캐소드 중 한쪽은 제 2 전원선(PSL2)에 접속된다.
또한, 제 2 구동 트랜지스터(112)가 갖는 게이트는 제 3 전원선(PSL3)에 접속된다.
제 1 데이터 신호선(DL_1) 내지 제 Y 데이터 신호선(DL_Y)의 전위는 구동 회로(901)에 의하여 제어된다. 구동 회로(901)는 예를 들어, 아날로그 스위치, 래치 회로, 및 오피 앰프(차동 증폭기)를 사용하여 형성할 수 있다.
제 1 게이트 신호선(GL_1) 내지 제 X 게이트 신호선(GL_X)의 전위는 구동 회로(902)에 의하여 제어된다. 또한 구동 회로(902)는 화소 회로(910)와 같은 공정에 의하여 화소 회로(910)와 같은 기판 위에 형성되어도 좋다. 구동 회로(902)는 예를 들어, 시프트 레지스터를 사용하여 구성할 수 있다.
또한, 제 1 전원선(PSL1)에 인가되는 제 1 전원 전위(VP1), 제 2 전원선(PSL2)에 인가되는 제 2 전원 전위(VP2), 및 제 3 전원선(PSL3)에 인가되는 제 3 전원 전위(VP3)는 전원 회로(903)로 생성할 수 있다. 또한, 전원 회로(903)에 의하여 구동 회로(901) 및 구동 회로(902)에 전원 전압을 공급한다. 또한, 전원 회로(903)는 화소 회로(910)와 다른 기판에 형성되어 배선 등으로 접속시켜도 좋다.
복수의 화소 회로(910) 각각을 공통의 제 3 전원선(PSL3)에 전기적으로 접속시키는 것으로 별도 구동 회로 등을 형성할 필요가 없기 때문에 회로 구성을 단순하게 할 수 있다.
도 7을 사용하여 설명한 바와 같이, 본 실시형태의 표시 장치에서는 복수의 화소 회로(910)를 공통의 제 3 전원선에 전기적으로 접속시킴으로써 공통의 제 3 전원 전위를 공급한다. 이로써 별도 구동 회로 등을 사용하지 않아도, 각 화소 회로(910)에서 제 2 구동 트랜지스터(112)에 의하여 EL 소자(120)에 공급하는 전류 값을 제어할 수 있다.
(실시형태 2)
본 실시형태에서는 상술한 실시형태 1에 기재된 표시 장치를 사용하여 구성되는 패널을 하우징에 구비하는 전자 기기의 예에 대하여 도 8a 내지 도 8d를 사용하여 설명한다.
도 8a에 도시된 전자 기기는 휴대형 정보 단말의 예다.
도 8a에 도시된 전자 기기는 하우징(1011)과, 하우징(1011)에 형성된 패널(1012)과, 버튼(1013)과, 스피커(1014)를 구비한다.
또한, 도 8a에 도시된 전자 기기를 외부 기기에 접속하기 위한 접속 단자, 도 8a에 도시된 전자 기기를 조작하기 위한 버튼 중 하나 또는 복수를 하우징(1011)에 형성하여도 좋다.
패널(1012)은 표시 패널 및 터치 패널로서의 기능을 갖는다. 패널(1012)로서는 실시형태 1에 기재된 표시 장치에 터치 패널을 중첩시켜 구성되는 패널을 사용할 수 있다.
버튼(1013)은 하우징(1011)에 형성된다. 예를 들어, 전원 버튼인 버튼(1013)을 형성함으로써 버튼(1013)을 누르면 전자 기기를 온 상태로 할지 여부를 제어할 수 있다.
스피커(1014)는 하우징(1011)에 형성된다. 스피커(1014)는 음성을 출력하는 기능을 갖는다.
또한 하우징(1011)에 마이크를 형성하여도 좋다. 마이크를 형성함으로써 예를 들어, 도 8a에 도시된 전자 기기를 전화기로서 기능시킬 수 있다.
도 8a에 도시된 전자 기기는 예를 들어, 전화기, 전자 북, 퍼스널 컴퓨터, 및 게임기 중 하나 또는 복수로서의 기능을 갖는다.
도 8b에 도시된 전자 기기는 반으로 접을 수 있는 형상의 정보 단말의 예다.
도 8b에 도시된 전자 기기는 하우징(1021a)과, 하우징(1021b)과, 하우징(1021a)에 형성된 패널(1022a)과, 하우징(1021b)에 형성된 패널(1022b)과, 축부(1023)와, 버튼(1024)과, 접속 단자(1025)와, 기록 매체 삽입부(1026)와, 스피커(1027)를 구비한다.
하우징(1021a)과 하우징(1021b)은 축부(1023)로 접속된다.
패널(1022a) 및 패널(1022b)은 표시 패널 및 터치 패널로서의 기능을 갖는다. 패널(1022a) 및 패널(1022b)로서는 실시형태 1에 기재된 표시 장치에 터치 패널을 중첩시켜 구성되는 패널을 사용할 수 있다.
도 8b에 도시된 전자 기기에서는 축부(1023)가 있기 때문에 예를 들어, 하우징(1021a) 또는 하우징(1021b)을 움직여서 하우징(1021a)을 하우징(1021b)에 중첩시켜 전자 기기를 접을 수 있다.
버튼(1024)은 하우징(1021b)에 형성된다. 또한, 하우징(1021a)에 버튼(1024)을 형성하여도 좋다. 예를 들어, 전원 버튼으로서의 기능을 갖는 버튼(1024)을 형성함으로써 버튼(1024)을 누르면 전자 기기 내의 회로에 전력을 공급 할지 여부를 제어할 수 있다.
접속 단자(1025)는 하우징(1021a)에 형성된다. 또한 하우징(1021b)에 접속 단자(1025)를 형성하여도 좋다. 또한, 복수의 접속 단자(1025)를 하우징(1021a) 및 하우징(1021b)의 한쪽 또는 양쪽에 형성하여도 좋다. 접속 단자(1025)는 도 8b에 도시된 전자 기기와 다른 기기를 접속하기 위한 단자다.
기록 매체 삽입부(1026)는 하우징(1021a)에 형성된다. 또한, 하우징(1021b)에 기록 매체 삽입부(1026)를 형성하여도 좋다. 또한, 복수의 기록 매체 삽입부(1026)를 하우징(1021a) 및 하우징(1021b)의 한쪽 또는 양쪽에 형성하여도 좋다. 예를 들어, 기록 매체 삽입부에 카드 형상 기록 매체를 삽입함으로써, 카드 형상 기록 매체로부터 전자 기기로의 데이터의 판독, 또는 전자 기기 내 데이터를 카드 형상 기록 매체로의 기록을 할 수 있다.
스피커(1027)는 하우징(1021b)에 형성된다. 스피커(1027)는 음성을 출력하는 기능을 갖는다. 또한, 스피커(1027)를 하우징(1021b)을 대신하여 하우징(1021a)에 형성하여도 좋다.
또한 하우징(1021a) 또는 하우징(1021b)에 마이크를 형성하여도 좋다. 마이크를 형성함으로써 예를 들어, 도 8b에 도시된 전자 기기를 전화기로서 기능시킬 수 있다.
도 8b에 도시된 전자 기기는 예를 들어, 전화기, 전자 북, 퍼스널 컴퓨터, 및 게임기 중 하나 또는 복수로서의 기능을 갖는다.
도 8c에 도시된 전자 기기는 설치형 정보 단말의 예다. 도 8c에 도시된 설치형 정보 단말은 하우징(1031)과, 하우징(1031)에 형성된 패널(1032)과, 버튼(1033)과, 스피커(1034)를 구비한다.
패널(1032)은 표시 패널 및 터치 패널로서의 기능을 갖는다. 패널(1032)로서는 실시형태 1에 기재된 표시 장치에 터치 패널을 중첩시켜 구성되는 패널을 사용할 수 있다.
또한, 패널(1032)을 하우징(1031)에서의 갑판부(1035)에 형성할 수도 있다.
더구나, 하우징(1031)에 티켓 등을 출력하는 티켓 출력부, 코인 투입부, 및 지폐 삽입부의 하나 또는 복수를 형성하여도 좋다.
버튼(1033)은 하우징(1031)에 형성된다. 예를 들어, 전원 버튼으로서의 기능을 갖는 버튼(1033)을 형성함으로써 버튼(1033)을 누름으로써 전자 기기 내의 회로에 전력을 공급할지 여부를 제어할 수 있다.
스피커(1034)는 하우징(1031)에 형성된다. 스피커(1034)는 음성을 출력하는 기능을 갖는다.
도 8c에 도시된 전자 기기는 예를 들어, 현금 자동 예입 지불기, 티켓 등의 주문을 하기 위한 정보 통신 단말(멀티 미디어 스테이션이라고도 함) 또는 게임기로서의 기능을 갖는다.
도 8d는 설치형 정보 단말의 예다. 도 8d에 도시된 전자 기기는 하우징(1041)과, 하우징(1041)에 형성된 패널(1042)과, 하우징(1041)을 지지하는 지지대(1043)와, 버튼(1044)과, 접속 단자(1045)와, 스피커(1046)를 구비한다.
또한, 외부 기기에 접속시키기 위한 접속 단자, 도 8d에 도시된 전자 기기를 조작하기 위한 버튼 중 하나 또는 복수를 하우징(1041)에 형성하여도 좋다.
패널(1042)은 표시 패널로서의 기능을 갖는다. 패널(1042)로서는 실시형태 1에 기재된 표시 장치를 사용할 수 있다. 또한, 실시형태 1에 기재된 표시 장치에 터치 패널을 중첩시켜 패널(1042)에 터치 패널로서의 기능을 가하여도 좋다.
버튼(1044)은 하우징(1041)에 형성된다. 예를 들어, 전원 버튼으로서의 기능을 갖는 버튼(1044)을 형성함으로써 버튼(1044)을 누르면 전자 기기 내의 회로에 전력을 공급할지 여부를 제어할 수 있다.
접속 단자(1045)는 하우징(1041)에 형성된다. 접속 단자(1045)는 도 8d에 도시된 전자 기기와 다른 기기를 접속하기 위한 단자다. 예를 들어, 접속 단자(1045)에 의하여, 도 8d에 도시된 전자 기기와 퍼스널 컴퓨터를 접속함으로써, 퍼스널 컴퓨터로부터 입력되는 데이터 신호에 따른 화상을 패널(1042)에 표시시킬 수 있다. 예를 들어, 도 8d에 도시된 전자 기기의 패널(1042)이 접속하는 전자 기기의 패널보다 크면 다른 전자 기기의 표시 화상을 확대할 수 있고, 복수의 사람들이 동시에 시인하기 쉬워진다.
스피커(1046)는 하우징(1041)에 형성된다. 스피커(1046)는 음성을 출력하는 기능을 갖는다.
도 8d에 도시된 전자 기기는 예를 들어, 출력 모니터, 퍼스널 컴퓨터, 또는 텔레비전 장치로서의 기능을 갖는다.
도 8a 내지 도 8d를 사용하여 설명한 바와 같이 실시형태 1의 표시 장치를 패널로서 사용함으로써 전자 기기의 패널을 고정밀화할 수 있다.
110: 스위치 트랜지스터
111: 제 1 구동 트랜지스터
112: 제 2 구동 트랜지스터
120: EL 소자
130: 용량 소자
211: 구동 트랜지스터
510: 기판
511: 절연층
513a: 반도체층
513b: 반도체층
514a: 불순물 영역
514b: 불순물 영역
514c: 불순물 영역
514d: 불순물 영역
514e: 불순물 영역
514f: 불순물 영역
514g: 불순물 영역
515: 불순물 영역
516a: 채널 형성 영역
516b: 채널 형성 영역
516c: 채널 형성 영역
516d: 채널 형성 영역
517: 절연층
518a: 도전층
518b: 도전층
518c: 도전층
518d: 도전층
519: 절연층
520a: 도전층
520b: 도전층
520c: 도전층
520d: 도전층
521: 절연층
522: 도전층
523: 절연층
524: 발광층
525: 도전층
530: 기판
531: 착색층
532: 절연층
540: 절연층
901: 구동 회로
902: 구동 회로
903: 전원 회로
910: 화소 회로
1011: 하우징
1012: 패널
1013: 버튼
1014: 스피커
1021a: 하우징
1021b: 하우징
1022a: 패널
1022b: 패널
1023: 축부
1024: 버튼
1025: 접속 단자
1026: 기록 매체 삽입부
1027: 스피커
1031: 하우징
1032: 패널
1033: 버튼
1034: 스피커
1035: 갑판부
1041: 하우징
1042: 패널
1043: 지지대
1044: 버튼
1045: 접속 단자
1046: 스피커

Claims (4)

  1. 표시 장치로서,
    제 1 트랜지스터 내지 제 3 트랜지스터, 제 1 배선 내지 제 5 배선, EL 소자, 및 용량 소자를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 제 2 트랜지스터와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는, 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제 3 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 제 3 트랜지스터와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 EL 소자와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는, 제 5 배선과 전기적으로 접속되고,
    상기 용량 소자의 한쪽의 전극은, 상기 제 2 트랜지스터의 게이트 전극으로서 기능하는 영역을 포함하고,
    상기 제 4 배선은, 상기 용량 소자의 다른 쪽의 전극으로서 기능하는 영역을 포함하고,
    상기 제 1 배선은, 데이터 신호를 공급하는 기능을 갖고,
    상기 제 2 배선은, 상기 제 1 트랜지스터의 게이트로서 기능하는 영역을 포함하고,
    상기 제 3 배선은, 상기 제 4 배선과 전기적으로 접속되고,
    상기 제 3 배선은, 전원 전위를 공급하는 기능을 갖고,
    상기 제 5 배선은, 상기 제 3 트랜지스터의 게이트로서 기능하는 영역을 포함하고,
    상기 제 2 트랜지스터의 채널 길이는, 상기 제 3 트랜지스터의 채널 길이보다 길고,
    상기 제 2 트랜지스터는, 상기 제 3 배선과 중첩되는 영역을 포함하고,
    상기 제 2 트랜지스터는, 상기 제 1 배선과 중첩되는 영역을 포함하는, 표시 장치.
  2. 표시 장치로서,
    제 1 트랜지스터 내지 제 3 트랜지스터, 제 1 배선 내지 제 5 배선, EL 소자, 및 용량 소자를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 제 2 트랜지스터와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는, 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제 3 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 제 3 트랜지스터와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 EL 소자와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는, 제 5 배선과 전기적으로 접속되고,
    상기 용량 소자의 한쪽의 전극은, 상기 제 2 트랜지스터의 게이트 전극으로서 기능하는 영역을 포함하고,
    상기 제 4 배선은, 상기 용량 소자의 다른 쪽의 전극으로서 기능하는 영역을 포함하고,
    상기 제 1 배선은, 데이터 신호를 공급하는 기능을 갖고,
    상기 제 2 배선은, 상기 제 1 트랜지스터의 게이트로서 기능하는 영역을 포함하고,
    상기 제 3 배선은, 상기 제 4 배선과 전기적으로 접속되고,
    상기 제 3 배선은, 전원 전위를 공급하는 기능을 갖고,
    상기 제 5 배선은, 상기 제 3 트랜지스터의 게이트로서 기능하는 영역을 포함하고,
    상기 제 2 트랜지스터는, 포화 영역에서 동작하고,
    상기 제 2 트랜지스터의 채널 길이는, 상기 제 3 트랜지스터의 채널 길이보다 길고,
    상기 제 2 트랜지스터는, 상기 제 3 배선과 중첩되는 영역을 포함하고,
    상기 제 2 트랜지스터는, 상기 제 1 배선과 중첩되는 영역을 포함하는, 표시 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 트랜지스터는, 포화 영역에서 동작하는, 표시 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 트랜지스터의 게이트는, 상기 제 3 배선과 중첩되는 영역을 포함하는, 표시 장치.
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