JP2012078845A - 発光装置 - Google Patents

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Abstract

【課題】対向電極と接続されている大電力外部スイッチに起因する周波数特性の低下を防ぎ、階調数の減少を防ぐことが可能となる電気光学装置を提供する。
【解決手段】複数のソース信号線と、複数のゲート信号線と、複数の電源供給線と、複数の電源制御線と、複数の画素とを有する電気光学装置であって、複数の画素はスイッチング用ＴＦＴと、ＥＬ駆動用ＴＦＴと、電源制御用ＴＦＴと、ＥＬ素子とをそれぞれ有しており、電源制御用ＴＦＴは、ＥＬ素子が有する陰極と陽極との間の電位差を制御することを特徴とする発光装置。
【選択図】図２

Description

本発明は、基板上に形成されたＯＬＥＤ（ＯＬＥＤ：Organic Light Emitting Device）を、該基板とカバー材の間に封入したＯＬＥＤパネルに関する。また、該ＯＬＥＤパネルにコントローラを含むＩＣ等を実装した、ＯＬＥＤモジュールに関する。なお本明細書において、ＯＬＥＤパネル及びＯＬＥＤモジュールを共に発光装置と総称する。本発明はさらに、該発光装置を用いた電子機器に関する。
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られる。
そしてさらに、自発光型素子としてＯＬＥＤを有したアクティブマトリクス型発光装置（以下、単に発光装置と呼ぶ）の研究が活発化している。発光装置は有機ＥＬディスプレイ（ＯＥＬＤ：Organic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ：Organic Light Emitting Diode）とも呼ばれている。
ＯＬＥＤは自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年ＯＬＥＤを用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極層と、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に設けられた全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
発光装置の画素部１７０１は、図２１に示す構造を有しているのが一般的である。画素部１７０１は、複数のゲート信号線１７０６と、複数のソース信号線１７０５と、複数の電源供給線１７０７とが設けられている。
ゲート信号線１７０６の１つと、ソース信号線１７０５の１つと、電源供給線１７０７の１つとを有する領域が画素１７０２に相当する。画素部１７０１には、マトリクス状に複数の画素１７０２が配列されている。各画素１７０２にはＯＬＥＤ１７０３が設けられている。ＯＬＥＤ１７０３は陽極と陰極を有しており、本明細書では、陽極を画素電極（第１の電極）として用いる場合は陰極を対向電極（第２の電極）と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。
ＯＬＥＤ１７０３が有する全ての対向電極は、ＯＬＥＤパネルの外部に設けられた電源１７０４によって、所定の電圧が与えられている。なお、本明細書において、対向電極と画素電極の間の電圧を、ＯＬＥＤ駆動電圧と呼ぶ。
画素１７０２の拡大図を図２２に示す。画素１７０２は、ＯＬＥＤ１７０３と、スイッチング素子として機能する第１のＴＦＴ１７０８と、ＯＬＥＤ１７０３の画素電極と対向電極の間を流れる電流の大きさを制御する第２のＴＦＴ１７０９と、コンデンサ（保持容量）１７１０とを有している。
第１のＴＦＴ１７０８のゲート電極は、ゲート信号線１７０６に接続されている。第１のＴＦＴ１７０８のソース領域とドレイン領域は、一方が、デジタル信号が入力されるソース信号線１７０５に、もう一方が第２のＴＦＴ１７０９のゲート電極に接続されている。
また、第２のＴＦＴ１７０９のソース領域とドレイン領域は、一方は電源供給線１７０７に、もう一方はＯＬＥＤ１７０３の画素電極に接続されている。またコンデンサ１７１０が有する２つの電極は、一方は電源供給線１７０７と電気的に接続されており、もう一方は、第２のＴＦＴ１７０９のゲート電極に電気的に接続されている。
次に、図２１及び図２２に示した発光装置の駆動方法について説明する。ここではｎビットのデジタル信号を用いて、階調を表示する例について説明する。
ｎビットのデジタル信号を用いて表示を行う場合、１フレーム期間を少なくともｎ個のサブフレーム期間に分割する。各サブフレーム期間は各画素にデジタル信号を入力する期間（書き込み期間）と、書き込まれたデジタル信号の各ビットに応じて各画素が表示を行う期間（表示期間）とに分けることができる。
まず書き込み期間では、全てのＯＬＥＤ１７０３の対向電極は、電源１７０４によって、電源供給線１７０７の電圧と同じ高さに保たれている。そして、複数のゲート信号線１７０５が順に選択され、各ゲート信号線にゲート電極が接続された第１のＴＦＴ１７０８が順にオンになる。なお本明細書において、信号線が選択されるとは、該信号線にゲート電極が接続された全てのＴＦＴが、オンになることを意味する。
そして、複数の各ソース信号線１７０６にデジタル信号が入力されると、オンである第１のＴＦＴを介して、該デジタル信号が第２のＴＦＴのゲート電極に入力される。また、コンデンサ１７１０においてデジタル信号の電圧が保持される。
デジタル信号は「０」または「１」の情報を有している。「０」と「１」のデジタル信号はそれぞれＨｉまたはＬｏのいずれかの電圧を有する信号を意味する。
そして、全てのゲート信号線１７０６を順に選択し、全ての画素にデジタル信号を入力する。なお、画素にデジタル信号を入力するとは、第２のＴＦＴ１７０９のゲート電極にデジタル信号を入力することを意味する。画素部１７０１の全ての画素にデジタル信号が入力されるまでの期間を書き込み期間と呼ぶ。
全ての画素にデジタル信号が入力されると、書き込み期間が終了し、表示期間が開始される。表示期間が開始されると、電源１７０４によって、全てのＯＬＥＤ１７０３の対向電極の電圧が変化し、対向電極と電源供給線１７０７との間に電圧が生じる。
なお、書き込み期間において画素に入力されたデジタル信号が、「０」の情報を有していた場合、第２のＴＦＴ１７０９はオフとなり、ＯＬＥＤ１７０３は発光しない。逆に、「１」の情報を有していた場合、第２のＴＦＴ１７０９はオンとなる。その結果、ＯＬＥＤ１７０３の画素電極に電源供給線１７０７の電圧が与えられる。よって、対向電極と電源供給線１７０７との間に生じた電圧が、ＯＬＥＤ１７０３の画素電極と対向電極の間に印加され、ＯＬＥＤ１７０３は発光する。
なお、表示期間における対向電極の電圧は、電源供給線１７０７の電圧が画素電極に与えられたとき、ＯＬＥＤ１７０３に順バイアスの電圧がかかるような高さである。
このように、デジタル信号が有する情報によって、ＯＬＥＤが発光するかしないかが選択され、全ての画素が一斉に表示を行う。
ｎ個の各サブフレーム期間が有する表示期間において、画素が発光したりしなかったりすることで、所望の階調を表示することができる。
上述したような、デジタル信号を用いて表示を行う発光装置では、発光装置を大型化した場合、画素数が増加し、画素部全体に大きな電流が流れる。この電流はＯＬＥＤ駆動電圧を制御する電源を通じて流れるため、電源が有する、対向電極の電圧を制御するスイッチは、高い電流能力が必要とされる。
発光装置において、２００ｃｄ／ｍ2の発光量を得る場合、数ｍＡ／ｃｍ2の電流が必要である。例えば、５ｍＡ／ｃｍ2の有機発光材料を用いて４０インチの表示装置を作る場合、表示に必要な電流値は約２５Ａとなり、多大なものとなってしまう。
一般に、電源のスイッチには所定の電流能力の規格が定められており、この電流能力の上限は、発光装置の大型化の妨げとなってきた。
また、上述した発光装置では、階調数が多くなるにつれて１フレーム期間の分割数も増え、駆動回路を高い周波数で駆動しなければならない。一方、電源のスイッチ周波数特性は、電流能力が高くなるにつれて低下する傾向にある。その結果、発光装置の大型化に伴い、その周波数特性は低下し、可能な階調数が減少してしまうという問題があった。
本発明は発光装置の大型化に伴う以上のような問題点を解決するための手段を提供することを課題とする。すなわち、ＯＬＥＤ駆動電圧を制御する電源のスイッチによる電流値の制限を取り除くこと、及び、ＯＬＥＤ駆動電圧を制御する電源のスイッチに起因する駆動回路の周波数特性の低下を防ぎ、階調数の減少を防ぐことを課題とする。
本発明では、電源供給線とＯＬＥＤの画素電極との間に、新たにもう１つＴＦＴを設ける。具体的には、デジタル信号によってスイッチングが制御されているＴＦＴのドレイン電流が、ＯＬＥＤに流れるのを制御する、第３のＴＦＴを新たに設ける。
そして前記第３のＴＦＴのスイッチングを、各ライン毎に制御する。
上記構成によって、ＯＬＥＤの対向電極に常に一定の電圧を与えていても、ＯＬＥＤ駆動電圧を制御することができる。従って、本発明の発光装置では、対向電極の電圧を制御する電源のスイッチを取り除くことが可能であり、スイッチを有していても高い電流能力は必要とされない。
そして、第３のＴＦＴのスイッチングは、第３のＴＦＴのゲート電極に印加する電圧で制御することができ、第３のＴＦＴのゲート電極にはほとんど電流は流れない。
従って、対向電極の電源が有するスイッチの電流能力の上限によって、発光装置の大型化が妨げられることがない。また、対向電極の電源が有するスイッチに流れる電流値を抑えることができるので、スイッチに起因する駆動回路の周波数特性の低下を防ぎ、階調数の減少を防ぐことができる。
なお、本発明の発光装置において、ＴＦＴの代わりに単結晶シリコンを用いて形成されたトランジスタを使っても良い。またＴＦＴは、多結晶シリコンやアモルファスシリコンを用いていても良い。また、有機半導体を用いたトランジスタであっても良い。
本発明は上記構成によって、ＯＬＥＤの対向電極に常に一定の電圧を与えていても、ＯＬＥＤ駆動電圧を制御することができる。従って、本発明の発光装置では、対向電極の電圧を制御する電源のスイッチを取り除くことが可能であり、スイッチを有していても高い電流能力は必要とされない。
また、対向電極の電源が有するスイッチの電流能力の上限によって、発光装置の大型化が妨げられることがない。また、対向電極の電源が有するスイッチに流れる電流値を抑えることができるので、スイッチに起因する駆動回路の周波数特性の低下を防ぎ、階調数の減少を防ぐことができる。
本発明の発光装置の回路構成を示す図。 本発明の発光装置の画素部の回路図。 本発明の発光装置の画素の回路図。 本発明の発光装置の駆動方法を示すタイミングチャート。 本発明の発光装置の画素上面図。 本発明の発光装置の画素の回路図。 本発明の発光装置の画素の回路図。 本発明の発光装置の画素の回路図。 本発明の発光装置が有する駆動回路の構成を示すブロック図。 本発明の発光装置の作製工程を示す図。 本発明の発光装置の作製工程を示す図。 本発明の発光装置の作製工程を示す図。 本発明の発光装置の上面図及び断面図。 本発明で用いられるソース信号側駆動回路の回路図。 本発明で用いられるラッチ回路の上面図。 本発明の発光装置の駆動方法を示すタイミングチャート。 本発明の発光装置の駆動方法を示すタイミングチャート。 本発明の発光装置の画素上面図。 本発明の発光装置の画素断面図。 本発明の発光装置を用いた電子機器。 従来の発光装置の画素部の回路図。 従来の発光装置の画素の回路図。
図１に、本発明の発光装置のブロック図を示す。図１の発光装置は、画素部１０１、ソース信号側駆動回路１０２、第１ゲート信号側駆動回路１０３ａ及び第２ゲート信号側駆動回路１０３ｂを有している。なお、ソース信号側駆動回路と、第１ゲート信号側駆動回路と、第２ゲート信号側駆動回路の数は、設計者が適宜設定することができる。また、駆動回路であるソース信号側駆動回路と、第１ゲート信号側駆動回路と、第２ゲート信号側駆動回路とは、画素部が設けられたＯＬＥＤパネル上に形成されていても良いし、別途形成してＯＬＥＤパネルに実装するようにしても良い。
図２に画素部１０１の構造を示す。画素部１０１には、第１ゲート信号線（Ｇ１〜Ｇｙ）と、第２ゲート信号線（Ｃ１〜Ｃｙ）と、ソース信号線（Ｓ１〜Ｓｙ）と、電源供給線（Ｖ１〜Ｖｘ）とが設けられている。なお、ソース信号線と、電源供給線の数は、必ずしも同じであるとは限らない。
画素部１０１にはマトリクス状に複数の画素１０４が配列される。各画素１０４は、第１ゲート信号線の１つと、第２ゲート信号線の１つと、ソース信号線の１つと、電源供給線の１つとを有している。
第１ゲート信号線Ｇｊ（ｊ＝１〜ｙ）と、第２ゲート信号線Ｃｊ（ｊ＝１〜ｙ）と、ソース信号線Ｓｉ（ｉ＝１〜ｘ）と、電源供給線Ｖｉ（ｉ＝１〜ｘ）とを有している画素１０４の拡大図を図３に示す。
図３において、画素１０４は、第１のＴＦＴ１０５、第２のＴＦＴ１０６、第３のＴＦＴ１０７と、ＯＬＥＤ１０８と、コンデンサ１０９とを有している。
第１のＴＦＴ１０５のゲート電極は、第１ゲート信号線Ｇｊに接続されている。また、第１のＴＦＴ１０５のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第２のＴＦＴ１０６のゲート電極に接続されている。
第２のＴＦＴ１０６のソース領域とドレイン領域は、一方は電源供給線Ｖｉに、もう一方は第３のＴＦＴ１０７のソース領域またはドレイン領域に接続されている。
第３のＴＦＴのゲート電極は、第２ゲート信号線Ｃｊに接続されている。第３のＴＦＴのソース領域とドレイン領域のうち、第２のＴＦＴ１０６のソース領域またはドレイン領域と接続していない方が、ＯＬＥＤ１０８が有する画素電極に接続されている。
コンデンサ１０９は、第２のＴＦＴ１０６のゲート電極と、電源供給線Ｖｉとの間に形成されている。なお、コンデンサ１０９は必ずしも設ける必要はない。
ＯＬＥＤ１０８は陽極と陰極と、陽極と陰極との間に設けられた有機発光層とを有している。
なお、第１のＴＦＴ１０５、第２のＴＦＴ１０６、第３のＴＦＴ１０７は、ｎチャネル型ＴＦＴであっても、ｐチャネル型ＴＦＴであってもどちらでも良い。ただし、第２のＴＦＴ１０６と第３のＴＦＴ１０７の極性が同じであることが望ましい。また、陽極を画素電極として用いる場合、第３のＴＦＴはｐチャネル型ＴＦＴであることが望ましい。逆に、陰極を画素電極として用いる場合、第３のＴＦＴはｎチャネル型ＴＦＴであることが望ましい。
次に、図１乃至図３に示した本発明の発光装置の駆動方法について説明する。ここではｎビットのデジタル信号を用いて２n階調を表示する場合について説明する。
図４において、横軸はタイムスケールを示しており、縦軸は第１ゲート信号線の位置を示している。
はじめに、第１ゲート信号側駆動回路１０３ａによって第１ゲート信号線Ｇ１が選択され、第１ゲート信号線Ｇ１にゲート電極が接続されている、１ライン目の画素の第１のＴＦＴ１０５がオンになる。また、第２ゲート信号側 駆動回路１０３ｂによって第２ゲート信号線Ｃ１が選択され、第２ゲート信号線Ｃ１にゲート電極が接続されている、１ライン目の画素の第３のＴＦＴ１０７がオンになる。
そして、ソース信号側駆動回路１０２からソース信号線Ｓ１〜Ｓｘに入力される１ビット目のデジタル信号が、第１のＴＦＴ１０５を介して第２のＴＦＴ１０６のゲート電極に入力される。なお本明細書において、デジタル信号が第１のＴＦＴ１０５を介して第２のＴＦＴ１０６のゲート電極に入力されることを、画素にデジタル信号が入力されるとする。
デジタル信号は「０」または「１」の情報を有しており、「０」と「１」のデジタル信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。第２のＴＦＴ１０６は、デジタル信号が有する「０」または「１」の情報によって、オンまたはオフになる。
第２のＴＦＴ１０６がオフのとき、電源供給線Ｖｉの電圧は、ＯＬＥＤ１０８の画素電極に与えられない。その結果、ＯＬＥＤ１０８は発光しない。
第２のＴＦＴ１０６がオンのとき、第３のＴＦＴ１０７はオンになっているので、ＯＬＥＤ１０８の画素電極に電源供給線Ｖｉの電圧が与えられる。その結果、ＯＬＥＤ１０８は発光する。
なお、本発明の発光装置は、電源供給線と、ＯＬＥＤの対向電極との間の電圧が常に一定の値に保たれている。そして、電源供給線と、ＯＬＥＤの対向電極との間の電圧は、画素電極に電源供給線の電圧が与えられると、ＯＬＥＤに順バイアスの電圧が印加される高さである。
このように、１ライン目の画素にデジタル信号が入力されると、ＯＬＥＤ１０８が発光するかしないかが選択され、１ライン目の画素は表示を行う。画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。特に１ビット目のデジタル信号が画素に入力されたことで開始する表示期間をＴｒ１と呼ぶ。
次に第１ゲート信号線Ｇ１の選択が終了すると、第２ゲート信号線Ｃ１が選択された状態のまま、第１ゲート信号線Ｇ２が選択され、第１ゲート信号線 Ｇ２にゲート電極が接続されている２ライン目の画素の第１のＴＦＴ１０５がオンになり、２ライン目の画素にソース信号線Ｓ１〜Ｓｘから１ビット目 のデジタル信号が入力される。そして、第２ゲート信号線Ｃ２が選択され、２ライン目の画素において表示期間Ｔｒ１が開始される。
そして同様に、残り全ての第１ゲート信号線Ｇ３〜Ｇｙ及び第２ゲート信号線Ｃ３〜Ｃｙが順に選択され、全てのラインの画素において、順に表示期間Ｔｒ１が開始される。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。全ての画素に１ビット目のデジタル信号が入力されるまでの期間が、書き込み期間Ｔａ１である。
一方、１ビット目のデジタル信号が全ての画素に入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタル信号の入力と並行して、第２ゲート信号側駆動回路１０３ｂによって、第２ゲート信号線Ｃ１の選択が終了する。そして、第２ゲート信号線Ｃ１にゲート電極が接続されている１ライン目の画素の第３のＴＦＴ１０７が、オフになる。よって、電源供給線の電圧がＯＬＥＤ１０８の画素電極に与えられなくなり、１ライン目の画素が有するＯＬＥＤ１０８は、全て発光せず、表示を行 わなくなる。
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素において、第２ゲート信号線Ｃ１の選択が終了すると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。
そして第２ゲート信号線Ｃ１の選択が終了したままの状態で、次に第２ゲート信号線Ｃ２の選択が終了され、第２ゲート信号線Ｃ２に接続されている２ライン目の画素の第３のＴＦＴ１０７が、オフになる。そして、２ライン目の画素の第３のＴＦＴ１０７がオフになる。よって、電源供給線の電圧がＯＬＥＤ１０８の画素電極に与えられなくなり、２ライン目の画素が有するＯＬＥＤ１０８は、全て発光せず、表示を行わなくなる。
そして同様に、残り全ての第２ゲート信号線に消去用ゲート信号Ｃ３〜Ｃｙの選択が順に終了されていく。表示期間と同様に、各ラインの非表示期間が開始されるタイミングはそれぞれ時間差を有している。全ての第２ゲート信号線Ｃ１〜Ｃｙの選択が終了されるまでの期間が消去期間Ｔｅ１である。
一方、全てのラインの画素において消去期間Ｔｄ１が開始される前または開始された後に、言い換えると消去期間Ｔｅ１が終了する前または終了した後に、再び第１ゲート信号線Ｇ１及び第２ゲート信号線Ｃ１の選択が開始される。そして１ライン目の画素に、２ビット目のデジタル信号が入力される。その結果、１ライン目の画素は再び表示を行うので、非表示期間Ｔｄ１が終了して表示期間Ｔｒ２となる。
そして同様に、順に残り全ての第１ゲート信号線Ｇ２〜Ｇｙ及び第２ゲート信号線Ｃ２〜Ｃｙが順に選択され、２ビット目のデジタル信号が全ての画素に入力される。全ての画素に２ビット目のデジタル信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
そして一方、全ての画素に２ビット目のデジタル信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタル信号の入力と並行して、第２ゲート信号線Ｃ２の選択が終了する。よって１ライン目の画素が有するＯＬＥＤは全て発光しなくなり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
そして順に、全ての第２ゲート信号線Ｃ１〜Ｃｙが選択され、全ての画素において非表示期間Ｔｄ２が開始される。全ての画素において、第２ゲート信号線Ｃ２の選択が終了するまでの期間が、消去期間Ｔｅ２である。
上述した動作はｍビット目のデジタル信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する。表示期間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去期間Ｔｅ１が開始されるまでの期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから次に出現する書き込み期間（この場合書き込み期間Ｔａ２）が開始されるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、…、Ｔｒ（ｍ−１）と非表示期間Ｔｄ２、Ｔｄ３、…、Ｔｄ（ｍ−１）も、表示期間Ｔｒ１と非 表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とによって、その期間が 定められる。
説明を分かり易くするために、図４ではｍ＝ｎ−２の場合を例にとって示すが、本発明はこれに限定されないのは言うまでもない。本発明においてｍは、１からｎまでの値を任意に選択することが可能である。
ｍ〔ｎ−２（以下、〔〕内はｍ＝ｎ−２の場合を示す）〕ビット目のデジタ ル信号が１ライン目の画素に入力されると、１ライン目の画素は表示期間Ｔｒｍ〔ｎ−２〕となり表示を行う。そして次のビットのデジタル信号が入力 されるまで、ｍ〔ｎ−２〕ビット目のデジタル信号は画素に保持される。なおこのとき、第２ゲート信号線は選択されたままである。
そして次に（ｍ＋１）〔ｎ−１〕ビット目のデジタル信号が１ライン目の画 素に入力されると、画素に保持されていたｍ〔ｎ−２〕ビット目のデジタル信号は、（ｍ＋１）〔ｎ−１〕ビット目のデジタル信号に書き換えられる。なおこのとき、第２ゲート信号線は選択されたままである。そして１ライン目の画素は表示期間Ｔｒ（ｍ＋１）〔ｎ−１〕となり、表示を行う。（ｍ＋１）〔ｎ−１〕ビット目のデジタル信号は、次のビットのデジタル信号が入力されるまで画素に保持される。
上述した動作は、ｎビット目のデジタル信号が画素に入力されるまで繰り返し行われる。表示期間Ｔｒｍ〔ｎ−２〕、…、Ｔｒｎは、書き込み期間Ｔａｍ〔ｎ−２〕、…、Ｔａｎが開始されてから、その次に出現する書き込み期間が開始されるまでの期間である。
全ての表示期間Ｔｒ１〜Ｔｒｎが終了すると、１つの画像を表示することができる。本発明において、１つの画像が表示される期間を１フレーム期間（Ｆ）と呼ぶ。
そして１フレーム期間終了後は、再び第１ゲート信号線Ｇ１及び第２ゲート信号線Ｃ１が選択される。そして、１ビット目のデジタル信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
発光装置は１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。
また本発明では、全ての書き込み期間の長さの和が１フレーム期間よりも短いことが重要である。なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)とすることが必要である。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。
１フレーム期間中にＯＬＥＤが発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
ｍビット目のデジタル信号が画素に書き込まれる書き込み期間Ｔａｍは、表示期間Ｔｒｍの長さよりも短いことが肝要である。よってビット数ｍの値は、１〜ｎのうち、書き込み期間Ｔａｍが表示期間Ｔｒｍの長さよりも短くなるような値であることが必要である。
また表示期間Ｔｒ１〜Ｔｒｎは、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、表示期間Ｔｒ１〜Ｔｒｎが互いに重ならない順序の方がより好ましい。また消去期間Ｔｅ１〜Ｔｅｎも、互いに重ならない順序の方がより好ましい。
本発明は上記構成によって、対向電極の電源が有するスイッチの電流能力の上限によって、発光装置の大型化が妨げられることがない。また、対向電極の電源が有するスイッチに流れる電流値を抑えることができるので、スイッチに起因する駆動回路の周波数特性の低下を防ぎ、階調数の減少を防ぐことができる。
なお本発明においては、表示期間と書き込み期間とが一部重なっている。言い換えると書き込み期間においても画素を表示させることが可能である。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティー比）が、書き込み期間の長さによってのみ決定されない。
なお本実施の形態では、第２のＴＦＴのゲート電極にかかる電圧を保持するためにコンデンサを設けているが、コンデンサを省略することも可能である。第２のＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成される。このゲート容量を第２のＴＦＴのゲート電極にかかる電圧を保持するためのコンデンサとして積極的に用いても良い。
なお、ゲート電極が互いに電気的に接続された複数のＴＦＴを直列に接続することで、１つのＴＦＴとし、第１のＴＦＴ、第２のＴＦＴまたは第３のＴＦＴに用いることも可能である。第１のＴＦＴを上記構成にすることによって、第１のＴＦＴのオフ電流を下げることができる。また第２のＴＦＴ及び第３のＴＦＴを上記構成にすることによって、熱による第２のＴＦＴまたは第３のＴＦＴの劣化を抑えることができる。
このゲート容量の容量値は、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
以下に、本発明の実施例を示す。
本実施例では、図３に示した画素の上面図について説明する。
図５に本実施例の画素の上面図を示す。ソース信号線Ｓｉと、電源供給線Ｖｉと、第１ゲート信号線Ｇｊと、第２ゲート信号線Ｃｊとを有する領域が画素１０４に相当する。
第１のＴＦＴ１０５が有するゲート電極２０１は、第１ゲート信号線Ｇｊに電気的に接続されている。また、第１のＴＦＴ１０５が有する半導体膜２０２に含まれているソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は配線２０３を介してゲート配線２０４に接続されている。
ゲート配線２０４の一部は、第２のＴＦＴ１０６のゲート電極２０５として機能している。第２のＴＦＴ１０６が有する半導体膜２０６に含まれているソース領域とドレイン領域は、一方は電源供給線Ｖｉに、もう一方は配線２０７に接続されている。
第３のＴＦＴ１０７のゲート電極２０８は、第２ゲート信号線Ｃｊに電気的に接続されている。また、第３のＴＦＴ１０７が有する半導体膜２０９に含まれているソース領域とドレイン領域は、一方は配線２０７に、もう一方は配線２５０を介して画素電極２１０に接続されている。
２１１は半導体膜２０２、２０６と同時に形成された容量用の半導体膜であり、絶縁膜（図示せず）を間に挟んでゲート配線２０４と重なることでコンデンサを形成している。また、ゲート配線２０４は絶縁膜（図示せず）を間に挟んで電源供給線Ｖｉと重なっている。
なお、図３に示した画素の構造は、図５に示したものに限定されない。
本実施例では、本発明における発光装置の、画素の配置について説明する。
図６、図７に、本実施例の画素の回路図を示す。
図６（Ａ）において、画素１２００と画素１２１０とが隣接して設けられている。画素１２００は、第１のＴＦＴ１２０１と、第２のＴＦＴ１２０４と、第３のＴＦＴ１２０９と、ＯＬＥＤ１２０５と、コンデンサ１２０８とを有している。画素１２１０は、第１のＴＦＴ１２１１と、第２のＴＦＴ１２１４と、第３のＴＦＴ１２１９と、ＯＬＥＤ１２１５と、コンデンサ１２１８とを有している。
また画素１２００はソース信号線１２０３を有し、画素１２１０はソース信号線１２１３を有している。そして、画素１２００と、画素１２１０は、第１ゲート信号線１２０２と、第２ゲート信号線１２０７と、電源供給線１２２０とを共有している。
１つの電源供給線を隣り合う画素で共有していることにより、図３に示した構成に比べて、電源供給線の数を減らすことができる。配線の数が少ないと歩留まりを高くすることができる。また、配線の画素部全体に占める面積の割合が小さくなるので、有機発光層の発光する方向に配線が設けられている場合において、配線による光の遮蔽が抑えられる。
次に本発明の画素の配置の、異なる一例を図６（Ｂ）に示す。図６（Ｂ）において、画素１３００と画素１３１０とが隣接して設けられている。
画素１３００は、第１のＴＦＴ１３０１と、第２のＴＦＴ１３０４と、第３のＴＦＴ１３０９と、ＯＬＥＤ１３０５と、コンデンサ１３０８とを有している。画素１３１０は、第１のＴＦＴ１３１１と、第２のＴＦＴ１３１４と、第３のＴＦＴ１３１９と、ＯＬＥＤ１３１５と、コンデンサ１３１８とを有している。
また画素１３００は第１ゲート信号線１３０２を有し、画素１３１０は第１ゲート信号線１３１２を有している。そして、画素１３００と、画素１３１０は、ソース信号線１３０３と、第２ゲート信号線１３０７と、電源供給線１３２０とを共有している。
１つの第１ゲート信号線を隣り合う画素で共有していることにより、図３に示した構成に比べて、第１ゲート信号線の数を減らすことができる。配線の数が少ないと歩留まりを高くすることができる。また、配線の画素部全体に占める面積の割合が小さくなるので、有機発光層の発光する方向に配線が設けられている場合において、配線による光の遮蔽が抑えられる。
次に本発明の画素の配置の、異なる一例を図７（Ａ）に示す。図７（Ａ）において、画素１４００と画素１４１０とが隣接して設けられている。
画素１４００は、第１のＴＦＴ１４０１と、第２のＴＦＴ１４０４と、第３のＴＦＴ１４０９と、ＯＬＥＤ１４０５と、コンデンサ１４０８とを有している。画素１４１０は、第１のＴＦＴ１４１１と、第２のＴＦＴ１４１４と、第３のＴＦＴ１４１９と、ＯＬＥＤ１４１５と、コンデンサ１４１８とを有している。
また画素１４００はソース信号線１４０３を有し、画素１４１０はソース信号線１４１３を有している。そして、画素１４００と、画素１４１０は、第１ゲート信号線１４０２と、第２ゲート信号線１４０７と、電源供給線１４２０とを共有している。
１つの第２ゲート信号線を隣り合う画素で共有していることにより、図３に示した構成に比べて、第２ゲート信号線の数を減らすことができる。配線の数が少ないと歩留まりを高くすることができる。また、配線の画素部全体に占める面積の割合が小さくなるので、有機発光層の発光する方向に配線が設けられている場合において、配線による光の遮蔽が抑えられる。
次に本発明の画素の配置の、異なる一例を図７（Ｂ）に示す。図７（Ｂ）において、画素１５００と画素１５１０とが隣接して設けられている。
画素１５００は、第１のＴＦＴ１５０１と、第２のＴＦＴ１５０４と、第３のＴＦＴ１５０９と、ＯＬＥＤ１５０５と、コンデンサ１５０８とを有している。画素１５１０は、第１のＴＦＴ１５１１と、第２のＴＦＴ１５１４と、第３のＴＦＴ１５１９と、ＯＬＥＤ１５１５と、コンデンサ１５１８とを有している。
また画素１５００は第１ゲート信号線１５０２を有し、画素１５１０は第１ゲート信号線１５１２を有している。そして、画素１５００と、画素１５１０は、ソース信号線１５０３と、第２ゲート信号線１５２０と、電源供給線１５０７とを共有している。
１つの第２ゲート信号線を隣り合う画素で共有していることにより、図３に示した構成に比べて、第２ゲート信号線の数を減らすことができる。配線の数が少ないと歩留まりを高くすることができる。また、配線の画素部全体に占める面積の割合が小さくなるので、有機発光層の発光する方向に配線が設けられている場合において、配線による光の遮蔽が抑えられる。
なお。、本実施例は、実施例１と自由に組み合わせて実施することができる。
本実施例では、図３とは異なる、本発明の画素の構成について説明する。
図８において、画素３０４は、第１のＴＦＴ３０５、第２のＴＦＴ３０６、第３のＴＦＴ３０７と、ＯＬＥＤ３０８と、コンデンサ３０９とを有している。
第１のＴＦＴ３０５のゲート電極は、第１ゲート信号線Ｇｊに接続されている。また、第１のＴＦＴ３０５のソース領域とドレイン領域は、一方はソース信号線Ｓｉに、もう一方は第２のＴＦＴ３０６のゲート電極に接続されている。
第２のＴＦＴ３０６のソース領域とドレイン領域は、一方はＯＬＥＤ３０８の画素電極に、もう一方は第３のＴＦＴ３０７のソース領域またはドレイン領域に接続されている。
第３のＴＦＴのゲート電極は、第２ゲート信号線Ｃｊに接続されている。第３のＴＦＴのソース領域とドレイン領域のうち、第２のＴＦＴ３０６のソース領域またはドレイン領域と接続していない方が、電源供給線Ｖｉに接続されている。
コンデンサ３０９は、第２のＴＦＴ３０６のゲート電極と、電源供給線Ｖｉとの間に形成されている。なお、コンデンサ３０９は必ずしも設ける必要はない。
ＯＬＥＤ３０８は陽極と陰極と、陽極と陰極との間に設けられた有機発光層とを有している。
なお、第１のＴＦＴ３０５、第２のＴＦＴ３０６、第３のＴＦＴ３０７は、ｎチャネル型ＴＦＴであっても、ｐチャネル型ＴＦＴであってもどちらでも良い。ただし、第２のＴＦＴ３０６と第３のＴＦＴ３０７の極性が同じであることが望ましい。また、陽極を画素電極として用いる場合、第３のＴＦＴはｐチャネル型ＴＦＴであることが望ましい。逆に、陰極を画素電極として用いる場合、第３のＴＦＴはｎチャネル型ＴＦＴであることが望ましい。
なお。、本実施例は、実施例１または２と自由に組み合わせて実施することができる。
本実施例では、本発明の発光装置の画素部を駆動させるために用いる、ソース信号側駆動回路、第１ゲート信号側駆動回路の詳しい構成について説明する。なお、第２ゲート信号側駆動回路は、第１ゲート信号側駆動回路と同じ構成を用いることができるので、ここでは代表的に第１ゲート信号側駆動回路の構成についてのみ説明する。
図９に本実施例の発光装置の駆動回路のブロック図を示す。図９（Ａ）はソース信号側駆動回路６０１であり、シフトレジスタ６０２、ラッチ（Ａ）６０３、ラッチ（Ｂ）６０４を有している。
ソース信号側駆動回路６０１において、シフトレジスタ６０２にクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ６０２は、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次入力する。
シフトレジスタ６０２からのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が入力される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。なおバッファは必ずしも設ける必要はない。
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）６０３に入力される。ラッチ（Ａ）６０３は、ｎビットデジタル信号を処理する複数のステージのラッチを有している。ラッチ（Ａ）６０３は、前記タイミング信号が入力されると、ソース信号側駆動回路６０１の外部から入力されるｎビットのデジタル信号を順次取り込み、保持する。
なお、ラッチ（Ａ）６０３にデジタル信号を取り込む際に、ラッチ（Ａ）６０３が有する複数のステージのラッチに、順にデジタル信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）６０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタル信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
ラッチ（Ａ）６０３の全てのステージのラッチにデジタル信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
１ライン期間が終了すると、ラッチ（Ｂ）６０４にラッチシグナル（Latch Signal）が入力される。この瞬間、ラッチ（Ａ）６０３に書き込まれ保持されているデジタル信号は、ラッチ（Ｂ）６０４に一斉に送出され、ラッチ（Ｂ）６０４の全ステージのラッチに書き込まれ、保持される。
デジタル信号をラッチ（Ｂ）６０４に送出し終えたラッチ（Ａ）６０３には、シフトレジスタ６０２からのタイミング信号に基づき、デジタル信号の書き込みが順次行われる。
この２順目の１ライン期間中には、ラッチ（Ｂ）６０３に書き込まれ、保持されているデジタル信号がソース信号線に入力される。
図９（Ｂ）は第１ゲート信号側駆動回路の構成を示すブロック図である。
第１ゲート信号側駆動回路６０５は、それぞれシフトレジスタ６０６、バッファ６０７を有している。また場合によってはレベルシフトを有していても良い。
第１ゲート信号側駆動回路６０５において、シフトレジスタ６０６からのタイミング信号がバッファ６０７に入力され、対応するアドレス用ゲート信号線に入力される。アドレス用ゲート信号線には、１ライン分の画素のアドレス用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素のアドレス用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
本実施例は実施例１〜３と自由に組み合わせて実施することが可能である。
本発明の発光装置において、ＯＬＥＤが有する有機発光層に用いられる材料は、有機発光材料に限定されず、無機発光材料を用いても実施できる。但し、現在の無機発光材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなければならない。
または、将来的にさらに駆動電圧の低い無機発光材料が開発されれば、本発明に適用することは可能である。
また、本実施例の構成は、実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。
本実施例では、本発明の発光装置の画素部とその周辺に設けられる駆動回路部（ソース信号側駆動回路、第１ゲート信号側駆動回路、第２ゲート信号側駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。また、本実施例では、画素部の第１のＴＦＴと第２のＴＦＴについてのみ示したが、第３のＴＦＴも第１のＴＦＴ及び第２のＴＦＴと同時に作製することができる。
まず、図１０（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
半導体膜５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この半導体膜５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行う。
次いで、半導体膜５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]または９９．９９ [％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
（図１０（Ａ））
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。（図１０（Ｂ））
次に、図１０（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａと第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
そして、図１１（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図１０（Ｂ）で半導体膜に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２６ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３２〜５０３６が形成される。この第３の不純物領域５０３２〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２６ａ〜５０３０ａのテーパー部と重なる半導体膜において、第１の導電層５０２６ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
図１１（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２６ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体膜と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３７〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第２の導電層５０３７ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３７〜５０４２で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
第３のエッチング処理によって、第３の不純物領域５０３２〜５０３６においては、第１の導電層５０３７ａ〜５０４１ａと重なる第３の不純物領域５０３２ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３２ｂ〜５０３６ｂとが形成される。
そして、図１１（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する半導体膜５００４、５００６に第1の導電型とは逆の導電型の第４の不純物領域５０４３〜５０５４を形成する。第３の形状の導電層５０３８ｂ、５０４１ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する半導体膜５００３、５００５および配線部５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４３〜５０５４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
以上までの工程でそれぞれの半導体膜に不純物領域が形成される。半導体膜と重なる第３の形状の導電層５０３７〜５０４１がゲート電極として機能する。また、５０４２は島状のソース信号線として機能する。
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの半導体膜に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、半導体膜を水素化する工程を行う。この工程は熱的に励起された水素により半導体膜のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
次いで、図１２（Ａ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４をパターニング形成した後、接続配線５０６２に接する画素電極５０６３をパターニング形成する。
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域５０１７、５０１８、５０２１、５０２３またはｐ型の不純物領域５０４３〜５０５４に達するコンタクトホール、配線５０４２に達するコンタクトホール、電源供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
また、配線（接続配線、信号線を含む）５０５７〜５０６２、５０６４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
また、本実施例では、画素電極５０６３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０６３を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０６３がＯＬＥＤの陽極となる。（図１２（Ａ））
次に、図１２（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０６３に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまうため、注意が必要である。
次に、有機発光層５０６６および陰極（ＭｇＡｇ電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機発光層５０６６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０６７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機発光層および陰極を形成する。但し、有機発光層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機発光層および陰極を形成するのが好ましい。
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機発光層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機発光層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機発光層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
ここではＲＧＢに対応した３種類のＯＬＥＤを形成する方式を用いたが、白色発光のＯＬＥＤとカラーフィルタを組み合わせた方式、青色または青緑発光のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＯＬＥＤを重ねる方式などを用いても良い。
なお、有機発光層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造を有機発光層とすれば良い。
次に、陰極５０６７を形成する。なお本実施例では陰極５０６７としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５０６７として他の公知の材料を用いても良い。
最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００[nm]の厚さに形成する。パッシベーション膜５０６８を形成しておくことで、有機発光層５０６６を水分等から保護することができ、ＯＬＥＤの信頼性をさらに高めることが出来る。
こうして図１２（Ｂ）に示すような構造の発光装置が完成する。なお、本実施例における発光装置の作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによって第１ゲート信号線を形成しているが、異なる材料を用いても良い。
ところで、本実施例の発光装置は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号側駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（ＬOV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（ＬOFF領域）およびチャネル形成領域を含む。
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、ＬOV領域を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
なお、実際には図１２（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＯＬＥＤの信頼性が向上する。
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
また、本実施例の構成は、実施例１〜５のいずれの構成とも自由に組み合わせることが可能である。
本実施例では、本発明を用いて発光装置を作製した例について、図１３を用いて説明する。
図１３（Ａ）は、画素部が形成されたＴＦＴ基板をシーリング材によって封止することによって形成されたＯＬＥＤパネルの上面図であり、図１３（Ｂ）は、図１３（Ａ）のＡ−Ａ’における断面図、図１３（Ｃ）は図１３（Ａ）のＢ−Ｂ’における断面図である。
基板４００１上に設けられた画素部４００２と、ソース信号側駆動回路４００３と、第１及び第２ゲート信号側駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号側駆動回路４００３と、第１及び第２ゲート信号側駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号側駆動回路４００３と、第１及び第２ゲート信号側駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
また基板４００１上に設けられた画素部４００２と、ソース信号側駆動回路４００３と、第１及び第２ゲート信号側駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１３（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号側駆動回路４００３に含まれる駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる第２のＴＦＴ（ＯＬＥＤへの電流を制御するＴＦＴ）４２０２を図示した。
本実施例では、駆動回路用ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、第２のＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には第２のＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
駆動回路用ＴＦＴ４２０１及び第２のＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に第２のＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
有機発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
以上のようにして、画素電極（陽極）４２０３、有機発光層４２０４及び陰極４２０５からなるＯＬＥＤ４３０３が形成される。そしてＯＬＥＤ４３０３を覆うように、絶縁膜４３０２上に保護膜４３０３が形成されている。保護膜４３０３は、ＯＬＥＤ４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
４００５ａは電源供給線に接続された引き回し配線であり、第２のＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
但し、ＯＬＥＤからの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
また、充填材４１０３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
また充填材４１０３を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、ＯＬＥＤ４３０３の劣化を抑制できる。
図１３（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
また、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせることが可能である。
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＯＬＥＤの低消費電力化、長寿命化、および軽量化が可能になる。
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
上記の論文により報告された有機発光材料（クマリン色素）の分子式を以下に示す。
Figure 2012078845
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
上記の論文により報告された有機発光材料（Ｐｔ錯体）の分子式を以下に示す。
Figure 2012078845
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
上記の論文により報告された有機発光材料（Ｉｒ錯体）の分子式を以下に示す。
Figure 2012078845
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
なお、本実施例の構成は、実施例１〜実施例７のいずれの構成とも自由に組み合わせて実施することが可能である。
本実施例では、図９で示したソース信号側駆動回路６０１の回路図を一例で示す。
図１４に示したソース信号側駆動回路６０１は、シフトレジスタ６０２、ラッチ（Ａ）（６０３）、ラッチ（Ｂ）（６０４）、が図に示すように配置されている。なお本実施例では、１組のラッチ（Ａ）（６０３）、ラッチ（Ｂ）（６０４）が、４本のソース信号線Ｓｉ＋１〜Ｓｉ＋３に対応している。また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフト回路を設けなかったが、設計者が適宜設けるようにしても良い。
クロック信号ＣＫ、ＣＫの極性が反転したクロック信号ＣＫｂ、スタートパルス信号ＳＰ、駆動方向切り替え信号ＳＬ／Ｒはそれぞれ図に示した配線からシフトレジスタ６０２に入力される。また外部から入力されるデジタル信号ＶＤは図に示した配線からラッチ（Ａ）（６０３）に入力される。ラッチ信号Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配線からラッチ（Ｂ）（６０４）に入力される。
ラッチ（Ａ）（６０３）の詳しい構成について、ソース信号線Ｓｉに対応するデジタル信号を保持するラッチ（Ａ）（６０３）の一部６０８を例にとって説明する。ラッチ（Ａ）（６０３）の一部６０８は２つのクロックドインバータと２つのインバータを有している。
ラッチ（Ａ）（６０３）の一部６０８の上面図を図１５に示す。８３１ａ、８３１ｂはそれぞれ、ラッチ（Ａ）（６０３）の一部６０８が有するインバータの１つを形成するＴＦＴの活性層であり、８３６はインバータの１つを形成するＴＦＴの共通のゲート電極である。また８３２ａ、８３２ｂはそれぞれ、ラッチ（Ａ）（６０３）の一部６０８が有するもう１つのインバータを形成するＴＦＴの活性層であり、８３７ａ、８３７ｂは活性層８３２ａ、８３２ｂ上にそれぞれ設けられたゲート電極である。なおゲート電極８３７ａ、８３７ｂは電気的に接続されている。
８３３ａ、８３３ｂはそれぞれ、ラッチ（Ａ）（６０３）の一部６０８が有するクロックドインバータの１つを形成するＴＦＴの活性層である。活性層８３３ａ上にはゲート電極８３８ａ、８３８ｂが設けられており、ダブルゲート構造となっている。また活性層８３３ｂ上にはゲート電極８３８ｂ、８３９が設けられており、ダブルゲート構造となっている。
８３４ａ、８３４ｂはそれぞれ、ラッチ（Ａ）（６０３）の一部６０８が有するもう１つのクロックドインバータを形成するＴＦＴの活性層である。活性層８３４ａ上にはゲート電極８３９、８４０が設けられており、ダブルゲート構造となっている。また活性層８３４ｂ上にはゲート電極８４０、８４１が設けられており、ダブルゲート構造となっている。
なお、本実施例の構成は、実施例１〜実施例８のいずれの構成とも自由に組み合わせて実施することが可能である。
本実施例では、６ビットのデジタル信号を用いた駆動方法において、表示期間Ｔｒ１〜Ｔｒ６の出現する順序について説明する。
図１６に本実施例の駆動方法を示すタイミングチャートを示す。図１６において、横軸は時間を示しており、縦軸は選択されている第１ゲート信号線の位置を示している。画素の詳しい駆動の仕方については実施の形態を参照すれば良いので、ここでは省略する。本実施例の駆動方法では、１フレーム期間中で１番長い非表示期間（本実施例ではＴｄ１）を１フレーム期間の最後に設ける。上記構成によって、非表示期間Ｔｄ１と、次のフレーム期間の最初の表示期間（本実施例ではＴｒ４）との間にフレーム期間の区切れがあるように人間の目に映る。これによって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。
なお本実施例では、６ビットのデジタル信号の場合について説明したが、本発明はこれに限定されない。本実施例はデジタル信号のビット数に限定されることなく実施することが可能である。
なお、本実施例の構成は、実施例１〜実施例９のいずれの構成とも自由に組み合わせて実施することが可能である。
次に、擬似輪郭を防ぐのに有効な、ｎビットのデジタル信号を用いた駆動方法について、図１７を用いて説明する。
図１７において、横軸は時間を示しており、縦軸は選択されている第１ゲート信号線の位置を示している。画素の詳しい駆動の仕方については実施の形態を参照すれば良いので、ここでは省略する。
本実施例では、ｎビットのデジタル信号に対応する２つの表示期間Ｔｒｎ、Ｔｒ（ｎ＋１）を設ける。そして該２つの表示期間が連続して出現しないように、間に他のビットのデジタル信号に対応する表示期間を設ける。
そして、表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：（Ｔｒｎ＋Ｔｒ（ｎ＋１））＝２0：２1：２2：…：２(n-2)：２(n-1) とする。この表示期間の組み合わせで１〜２n階調のうち所望の階調表示を行うことができる。
本実施例の駆動方法では、中間階調を表示するとき、１フレーム期間中に発光する表示期間と発光しない表示期間とが交互に出現する確率が高まる。よって、人間の視点が左右上下に微妙に動いていたとしても、人間の視点が発光していない画素のみを連続して凝視したり、逆に発光している画素のみを連続して凝視する確率を低くすることができる。よって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
なお本実施例では、ｎビット目のデジタル信号を２つの表示期間に対応させているが、本実施例はこの構成に限定されない。ｎビット目のデジタル信号に対応する表示期間は３つ以上であっても良い。また、他のビットのデジタル信号に対応する表示期間を複数設けても良い。ただし、上位ビットに対応する表示期間から順に、複数の表示期間に対応させることが好ましい。また、表示期間の分割数は設計者が適宜選択可能であるが、どこまで分割するかは、表示装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
また同じビットのデジタル信号に対応した表示期間の長さは同じであることが望ましいが、本発明はこれに限定されない。
なお、本実施例の構成は、実施例１〜実施例１０のいずれの構成とも自由に組み合わせて実施することが可能である。
本実施例では、本発明の発光装置が有する画素の、実施の形態とは異なる構成について説明する。
図１８に本実施例の発光装置の画素の上面図を示す。なお、画素の構成をよりわかりやすくするため、画素電極よりも後の工程において作製される有機発光層や、陰極は図示しなかった。図１８のＡ−Ａ’における断面図を図１９（Ａ）に、Ｂ−Ｂ’における断面図を図１９（Ｂ）に、Ｃ−Ｃ’における断面図を図１９（Ｃ）に示す。
第１のＴＦＴ５０１はｎチャネル型ＴＦＴであり、第２のＴＦＴ５０２はｐチャネル型ＴＦＴであり、第３のＴＦＴ５５１はｐチャネル型ＴＦＴである。
第１のＴＦＴ５０１は、半導体膜５０３と、第１の絶縁膜５２０と、第１の電極５０４、５０５と、第２の絶縁膜５２１と、第２の電極５０６、５０７とを有している。そして、半導体膜５０３は、第１濃度の一導電型不純物領域５０８と、第２濃度の一導電型不純物領域５０９と、チャネル形成領域５１０、５１１を有している。
第１の電極５０４、５０５とチャネル形成領域５１０、５１１とは、それぞれ第１の絶縁膜５２０を間に挟んで重なっている。また、第２の電極５０６、５０７と、チャネル形成領域５１０、５１１とは、それぞれ第２の絶縁膜５２１を間に挟んで重なっている。
２つの第１濃度の一導電型不純物領域５０８は、一方はソース信号線Ｓｉに、もう一方は配線５４０に接続されている。
第１の電極５０４、５０５は第１ゲート信号線Ｇｊの一部であり、第２の電極５０６、５０７は第１下層配線Ｇｄｊの一部である。
第２のＴＦＴ５５１は、半導体膜５３０と、第１の絶縁膜５２０と、第１の電極５３１と、第２の絶縁膜５２１と、第２の電極５３２とを有している。そして、半導体膜５３０は、第３濃度の一導電型不純物領域５３３と、チャネル形成領域５３４を有している。
第１の電極５３１とチャネル形成領域５３４とは、それぞれ第１の絶縁膜５２０を間に挟んで重なっている。第２の電極５３２とチャネル形成領域５３４とは、それぞれ第２の絶縁膜５２１を間に挟んで重なっている。
２つの第３濃度の一導電型不純物領域５３３は、一方は電源供給線Ｖｉに、もう一方は配線５７０に接続されている。
そして、第１の電極５３１と第２の電極５３２とは、配線５４０を介して電気的に接続されている。
第３のＴＦＴ５０２は、半導体膜５６０と、第１の絶縁膜５２０と、第１の電極５６１と、第２の絶縁膜５２１と、第２の電極５６２とを有している。そして、半導体膜５６０は、第３濃度の一導電型不純物領域５６３と、チャネル形成領域５６４を有している。
第１の電極５６１とチャネル形成領域５６４とは、それぞれ第１の絶縁膜５２０を間に挟んで重なっている。第２の電極５６２とチャネル形成領域５６４とは、それぞれ第２の絶縁膜５２１を間に挟んで重なっている。
２つの第３濃度の一導電型不純物領域５６３は、一方は配線５９１を間に介してＯＬＥＤの画素電極５８０に、もう一方は配線５７０に接続されている。
第１の電極５６１は第２ゲート信号線Ｃｊの一部であり、第２の電極５６２は第２下層配線Ｃｄｊの一部である。
５８２は、第２のＴＦＴ５５１が有する第１電極５３１と電気的に接続された容量用の第１配線であり、５８３は第２のＴＦＴ５５１が有する第２電極５３２と電気的に接続された容量用の第２配線である。第１配線５８２と第２配線５８３は、間に第１の絶縁膜５２０及び第２の絶縁膜５２１を挟んで重なり合っている。そして、電源供給線Ｖｉと、第１配線５８２とは、第２配線５８３と同時に形成される配線５９０に接続されており、電気的に等価である。第１配線５８２と第２配線５８３と、第１の絶縁膜５２０と、第２の絶縁膜５２１とが重なり合っている部分が、コンデンサ５８１に相当する。
この様に、第１の電極と第２の電極の間の絶縁膜を用いて、より大きな容量を形成することができる。この構成は、画素に限らず、他の回路でも使用することが可能である。
本実施例では、スイッチング素子として用いる第１のＴＦＴ５０１及び第３のＴＦＴ５０２は、それぞれ第１の電極に閾値電圧に近い一定の電圧を印加している。第１の電極に閾値電圧に近い一定の電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
また、スイッチング素子として用いるＴＦＴよりも、大きな電流を流すことが要求される第２のＴＦＴ５５１は、第１の電極と第２の電極とを電気的に接続している。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
なお、本実施例の第２のＴＦＴ５５１のように、第１の電極と第２の電極を電気的に接続したＴＦＴは、比較的高いオン電流が得られるため、駆動回路、特にソース信号線、第１及び第２のゲート信号線に印加される電圧を制御するのに適している。
なお、本実施例の構成は、実施例１〜実施例１１のいずれの構成とも自由に組み合わせて実施することが可能である。
発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図２０に示す。
図２０（Ａ）はＥＬ表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、ＥＬ表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図２０（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置は表示部２１０２に用いることができる。
図２０（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置は表示部２２０３に用いることができる。
図２０（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。
図２０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
図２０（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置は表示部２５０２に用いることができる。
図２０（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の発光装置は表示部２６０２に用いることができる。
ここで図２０（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１２に示したいずれの構成の発光装置を用いても良い。

Claims (6)

  1. 第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、ＯＬＥＤと、をそれぞれ有する画素を複数有し、
    前記第１のＴＦＴは、ソース及びドレインの一方が、前記第２のＴＦＴのゲートに電気的に接続され、ソース及びドレインの他方が、ソース信号線に電気的に接続され、
    前記第２のＴＦＴは、ソース及びドレインの一方が、電源供給線に電気的に接続され、ソース及びドレインの他方が、前記第３のＴＦＴのソース及びドレインの一方に電気的に接続され、
    前記第３のＴＦＴは、ソース及びドレインの他方が、前記ＯＬＥＤに電気的に接続され、
    複数の前記画素のうち、１ラインを構成する画素において、前記第１のＴＦＴのゲートは、複数の第１のゲート信号線の一つに電気的に接続され、且つ、前記第３のＴＦＴのゲートは、複数の第２のゲート信号線の一つに電気的に接続され、
    １フレーム期間は、ｎ（ｎは３以上）個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎと、（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）（ｍは２からｎまでの任意の数）と、を有し、
    前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎにおいて、前記複数の第１のゲート信号線が順次選択されることにより、前記ソース信号線から前記画素にデジタルデータ信号が入力され、
    前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）において、前記複数の第２のゲート信号線の選択が順次終了することにより、前記画素において前記第３のＴＦＴがオフになり、
    前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ（ｍ−１）のそれぞれが開始されてから、前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒ（ｍ−１）であり、
    前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されてから、前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ２、Ｔａ３、…、Ｔａｍのそれぞれが開始されるまでの期間が、非表示期間Ｔｄ１、Ｔｄ２、…、Ｔｄ（ｍ−１）であり、
    前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａ（ｎ−１）のそれぞれが開始されてから、前記書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａ（ｎ−１）の次の書き込み期間のそれぞれが開始されるまでの期間が、表示期間Ｔｒｍ、Ｔｒ（ｍ＋１）、…、Ｔｒ（ｎ−１）であることを特徴とする発光装置。
  2. 第１のＴＦＴと、第２のＴＦＴと、第３のＴＦＴと、ＯＬＥＤと、をそれぞれ有する画素を複数有し、
    前記第１のＴＦＴは、ソース及びドレインの一方が、前記第２のＴＦＴのゲートに電気的に接続され、ソース及びドレインの他方が、ソース信号線に電気的に接続され、
    前記第２のＴＦＴは、ソース及びドレインの一方が、前記ＯＬＥＤに電気的に接続され、ソース及びドレインの他方が、前記第３のＴＦＴのソース及びドレインの一方に電気的に接続され、
    前記第３のＴＦＴは、ソース及びドレインの他方が、電源供給線に電気的に接続され、 複数の前記画素のうち、１ラインを構成する画素において、前記第１のＴＦＴのゲートは、複数の第１のゲート信号線の一つに電気的に接続され、且つ、前記第３のＴＦＴのゲートは、複数の第２のゲート信号線の一つに電気的に接続され、
    １フレーム期間は、ｎ（ｎは３以上）個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎと、（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）（ｍは２からｎまでの任意の数）と、を有し、
    前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎにおいて、前記複数の第１のゲート信号線が順次選択されることにより、前記ソース信号線から前記画素にデジタルデータ信号が入力され、
    前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）において、前記複数の第２のゲート信号線の選択が順次終了することにより、前記画素において前記第３のＴＦＴがオフになり、
    前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ（ｍ−１）のそれぞれが開始されてから、前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒ（ｍ−１）であり、
    前記（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されてから、前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａ２、Ｔａ３、…、Ｔａｍのそれぞれが開始されるまでの期間が、非表示期間Ｔｄ１、Ｔｄ２、…、Ｔｄ（ｍ−１）であり、
    前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのうちの書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａ（ｎ−１）のそれぞれが開始されてから、前記書き込み期間Ｔａｍ、Ｔａ（ｍ＋１）、…、Ｔａ（ｎ−１）の次の書き込み期間のそれぞれが開始されるまでの期間が、表示期間Ｔｒｍ、Ｔｒ（ｍ＋１）、…、Ｔｒ（ｎ−１）であることを特徴とする発光装置。
  3. 請求項１または２において、
    前記複数の第１のゲート信号線は第１のゲート信号側駆動回路に電気的に接続され、
    前記複数の第２のゲート信号線は第２のゲート信号側駆動回路に電気的に接続されることを特徴とする発光装置。
  4. 請求項１乃至３のいずれか１項において、
    前記第２のＴＦＴと前記第３のＴＦＴは極性が同じであることを特徴とする発光装置。
  5. 請求項１乃至４のいずれか１項において、
    前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒ（ｍ−１）及び前記表示期間Ｔｒｍ、Ｔｒ（ｍ＋１）、…、Ｔｒｎの長さの比は、２０：２１：…：２（ｎ−１）で表されることを特徴とする発光装置。
  6. 請求項５において、
    前記１フレーム期間とは１／６０ｓ以下であることを特徴とする発光装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015046239A (ja) * 2013-08-27 2015-03-12 セイコーエプソン株式会社 発光装置、発光装置の製造方法、電子機器

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05127614A (ja) * 1991-11-05 1993-05-25 Nippon Hoso Kyokai <Nhk> 中間調画像表示方法
JPH05127636A (ja) * 1991-11-05 1993-05-25 Nippon Hoso Kyokai <Nhk> 中間調画像表示方法
JPH07191626A (ja) * 1993-12-27 1995-07-28 Nec Corp プラズマディスプレイパネルの駆動方法
JPH09146491A (ja) * 1995-11-17 1997-06-06 Oki Electric Ind Co Ltd 直流型気体放電パネルの駆動方法
JPH1055151A (ja) * 1996-05-13 1998-02-24 Hitachi Ltd ディスプレイ装置
JPH1063221A (ja) * 1996-08-22 1998-03-06 Oki Electric Ind Co Ltd ガス放電型表示装置の駆動方法、その駆動方法を用いた表示方法、及びその装置
JPH113048A (ja) * 1997-06-10 1999-01-06 Canon Inc エレクトロ・ルミネセンス素子及び装置、並びにその製造法
JP2000112426A (ja) * 1998-10-06 2000-04-21 Sharp Corp 表示装置の動作方法
JP2000353811A (ja) * 1999-04-07 2000-12-19 Semiconductor Energy Lab Co Ltd 電気光学装置およびその作製方法
JP2001036408A (ja) * 1999-05-17 2001-02-09 Semiconductor Energy Lab Co Ltd Ｄ／ａ変換回路および半導体装置
JP2001042822A (ja) * 1999-08-03 2001-02-16 Pioneer Electronic Corp アクティブマトリクス型表示装置
JP2001060076A (ja) * 1999-06-17 2001-03-06 Sony Corp 画像表示装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05127614A (ja) * 1991-11-05 1993-05-25 Nippon Hoso Kyokai <Nhk> 中間調画像表示方法
JPH05127636A (ja) * 1991-11-05 1993-05-25 Nippon Hoso Kyokai <Nhk> 中間調画像表示方法
JPH07191626A (ja) * 1993-12-27 1995-07-28 Nec Corp プラズマディスプレイパネルの駆動方法
JPH09146491A (ja) * 1995-11-17 1997-06-06 Oki Electric Ind Co Ltd 直流型気体放電パネルの駆動方法
JPH1055151A (ja) * 1996-05-13 1998-02-24 Hitachi Ltd ディスプレイ装置
JPH1063221A (ja) * 1996-08-22 1998-03-06 Oki Electric Ind Co Ltd ガス放電型表示装置の駆動方法、その駆動方法を用いた表示方法、及びその装置
JPH113048A (ja) * 1997-06-10 1999-01-06 Canon Inc エレクトロ・ルミネセンス素子及び装置、並びにその製造法
JP2000112426A (ja) * 1998-10-06 2000-04-21 Sharp Corp 表示装置の動作方法
JP2000353811A (ja) * 1999-04-07 2000-12-19 Semiconductor Energy Lab Co Ltd 電気光学装置およびその作製方法
JP2001036408A (ja) * 1999-05-17 2001-02-09 Semiconductor Energy Lab Co Ltd Ｄ／ａ変換回路および半導体装置
JP2001060076A (ja) * 1999-06-17 2001-03-06 Sony Corp 画像表示装置
JP2001042822A (ja) * 1999-08-03 2001-02-16 Pioneer Electronic Corp アクティブマトリクス型表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015046239A (ja) * 2013-08-27 2015-03-12 セイコーエプソン株式会社 発光装置、発光装置の製造方法、電子機器

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