TWI538221B - 半導體裝置、顯示裝置及半導體裝置之製造方法 - Google Patents

半導體裝置、顯示裝置及半導體裝置之製造方法 Download PDF

Info

Publication number
TWI538221B
TWI538221B TW102101192A TW102101192A TWI538221B TW I538221 B TWI538221 B TW I538221B TW 102101192 A TW102101192 A TW 102101192A TW 102101192 A TW102101192 A TW 102101192A TW I538221 B TWI538221 B TW I538221B
Authority
TW
Taiwan
Prior art keywords
outer edge
layer
oxide semiconductor
semiconductor device
source electrode
Prior art date
Application number
TW102101192A
Other languages
English (en)
Other versions
TW201334194A (zh
Inventor
織田明博
Original Assignee
夏普股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 夏普股份有限公司 filed Critical 夏普股份有限公司
Publication of TW201334194A publication Critical patent/TW201334194A/zh
Application granted granted Critical
Publication of TWI538221B publication Critical patent/TWI538221B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Description

半導體裝置、顯示裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置，特別是關於具備氧化物半導體TFT之半導體裝置。或者，本發明也關於具備此類半導體裝置之顯示裝置或此類半導體裝置之製造方法。
液晶顯示裝置等中使用之主動矩陣式基板係對每一個像素設有薄膜電晶體(Thin Film Transistor：薄膜場效應電晶體；以下稱為「TFT」)等之轉換元件。作為此類之轉換元件，先前以來廣泛使用以非結晶矽膜為活性層之TFT(以下為「非結晶矽TFT」)或以多結晶矽膜為活性層之TFT(以下為「多結晶矽TFT」)。
多結晶矽膜之電子及電洞之移動率比非結晶矽膜之移動率更高，故多結晶系TFT中，相比非結晶矽TFT而言導通電流更高，可高速動作。因此，若使用多結晶矽TFT形成主動矩陣式基板，則不僅僅作為轉換元件，且可在驅動器等之周邊電路中使用多結晶矽TFT。因此，可獲得驅動器等之周邊電路之一部分或整體與顯示部一體形成於相同基板上的優勢。進而，可獲得以更短之轉換時間對液晶顯示裝置等之像素電容充電的優勢。
然而，若要製作多結晶矽TFT，則除了需要進行用於使非結晶矽膜結晶化之利用雷射或熱量的結晶化步驟以外，還需要進行熱退火步 驟等複雜步驟，且存在基板之單位面積之製造成本變高之問題。因此多結晶矽TFT係主要用於中型及小型液晶顯示裝置中。
另一方面，相比多結晶矽膜，非結晶矽膜更易形成，故向大面積化發展。因此，非結晶矽TFT係適用於需大面積設置之裝置之主動矩陣式基板。儘管具有比多結晶矽TFT低的導通電流，但液晶電視之主動矩陣式基板多使用非結晶矽。
然而，若使用非結晶矽TFT，則因非結晶矽膜之移動率較低(具體而言為0.5cm2/Vs以下)故其高性能化存在界限。就液晶電視等液晶顯示裝置而言，除需要大型化以外，還需要高畫質化及低耗電力化，而非結晶矽TFT難以充分滿足此類要求。又，近年來，液晶顯示裝置中強烈需要窄邊框化或用於低成本化之單片驅動程序、或內置觸控面板功能等之高性能化，而非結晶矽TFT難以充分滿足此類要求。
此處，為了抑制製造步驟數或製造成本，並且實現更高性能之TFT，而嘗試使用非結晶矽或多結晶矽以外之材料來作為TFT活性層之材料。
例如專利文獻1及2中提出使用氧化鋅等氧化物半導體膜來形成TFT活性膜。如此之TFT係稱為「氧化物半導體TFT」。氧化物半導體係具有比非結晶矽更高之移動率(例如10cm2/Vs左右)。因此，氧化物半導體TFT係可比非結晶矽TFT更高速地動作。又，相比多結晶矽膜，氧化物半導體膜能以更簡便之工藝形成，故也可適用於需大面積之裝置。
然而，根據氧化物半導體TFT之構造，在製造工藝中有氧化物半導體膜易受損傷而使電晶體特性劣化之虞。例如，於具有底閘極．頂部觸點構造之氧化物半導體TFT中，藉由圖案化而形成源極．汲極電極時，普遍進行使用氟氣或氯氣等鹵素氣體之乾蝕刻。然而，此時氧化物半導體膜暴露於鹵素之電漿中，故從氧化物半導體膜發生脫氧，且 因此而產生特性之劣化(例如因通道之低電阻化造成的斷開特性之惡化)。
對於此類問題，專利文獻1及2提出於由氧化物半導體形成之活性層之通道區域上，形成發揮停止蝕刻功能之絕緣膜(通道保護膜)。
圖13中表示具有通道保護膜之先前氧化物半導體TFT10A之剖面構造。氧化物半導體TFT10A包括：基板1；閘極電極11，其係設置於基板1上；閘極絕緣膜12，其係覆蓋閘極電極11；氧化物半導體層13，其係形成於閘極絕緣膜12上；通道保護膜16，其係形成於氧化物半導體層13之通道區域上；源極電極14及汲極電極15，其係設置於氧化物半導體層13上。源極電極14及汲極電極15係各自電性連接於氧化物半導體層13。
於製造如圖13所示之氧化物半導體TFT10A之工藝中，當藉由使金屬膜圖案化來形成源極電極14及汲極電極15時，氧化物半導體層13之通道區域係藉由通道保護膜16來保護。因此，可防止氧化物半導體層13之通道區域受到損傷。
然而，根據以下說明之理由，僅藉由設置如專利文獻1及2中揭示之通道保護膜，無法充分提高氧化物半導體TFT之可靠性。
氧化物半導體膜係具有藉由水分之吸附來令膜中之載子濃度產生較大變化的特性。因此，若將氧化物半導體TFT放置於高溫高濕之環境下，則會因水分擴散至通道區域而導致電晶體特性產生較大劣化。
關於抑制水分對氧化物半導體TFT之氧化物半導體層之吸附的技術，係於專利文獻3中提出。圖14(a)及(b)中表示專利文獻3中所揭示之氧化物半導體TFT10B。圖14(a)係模式性表示氧化物半導體TFT10B之俯視圖，圖14(b)係沿圖14(a)中之14B-14B'線之剖面圖。
氧化物半導體TFT10B中，閘極絕緣膜12係具有包含矽氮化物層 12c、形成於矽氮化物層12c上之矽氧化物層12d的積層構造。但是，矽氧化物層12d係僅選擇性地形成於與氧化物半導體層13對應之區域。即，閘極絕緣膜12係僅於與氧化物半導體層13對應之區域中為複層，而於其他區域中為單層。
於閘極絕緣膜12之矽氮化物層12c上，氧化物半導體層13之上表面及側面、與閘極絕緣膜12之矽氧化物層12d之側面由源極電極14、汲極電極15及通道保護膜16所覆蓋。
通道保護膜16係具有依序積層有第1層16c、第2層16d及第3層16e之3層構造。第1層16c、第2層16d及第3層16e係分別為氧化鋁層、矽氮化物層或矽氮氧化物層，且第2層16d及第3層16e之中至少1層為氧化鋁層或矽氮化物層。
氧化物半導體TFT10B中，於矽氮化物層12c上，氧化物半導體層13之上表面及側面與矽氧化物層12d之側面藉由源極電極14、汲極電極15及通道保護膜16所覆蓋，以此抑制水分對氧化物半導體層13之吸附。又，氧化物半導體TFT10B中，藉由在對應於氧化物半導體層13之區域中形成矽氧化物層12d，在矽氧化物層12d與氧化物半導體層13之間形成良好的設備界面，且可抑制氧化物半導體層13之晶格缺陷之形成。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2008-166716號公報
[專利文獻2]日本特開2007-258675號公報
[專利文獻3]日本特開2010-182818號公報
然而，根據本申請案發明者之研究可知，如揭示於專利文獻3中 之技術所述，僅藉由利用源極電極14、汲極電極15及通道保護膜16來單純地覆蓋氧化物半導體層13之上表面及側面，無法充分抑制水分對氧化物半導體層13之吸附。
又，專利文獻3之技術中，通道保護膜16需包含氧化鋁層或矽氮化物層。氧化鋁難以加工，又，矽氮化物層自身易成為固定電荷(電晶體特性劣化之要因之一)。
再者，專利文獻3之技術中，為了使閘極絕緣膜12僅在對應於氧化物半導體層13之區域中為複層(其他區域中為單層)，需進行多餘之步驟，即蝕刻矽氧化物層12d，從而增大製造成本。
本發明係鑒於上述問題而完成，其目的係以相對簡易之構成來提高具備氧化物半導體TFT的半導體裝置之可靠性。
本發明之較佳實施形態之半導體裝置包括：基板；閘極電極，其係設置於上述基板上；閘極絕緣膜，其係形成於上述閘極電極上；島狀氧化物半導體層，其係形成於上述閘極絕緣膜上，且具有通道區域、以及各自位於上述通道區域之兩側的第1接觸區域及第2接觸區域；源極電極，其係與上述第1接觸區域電性連接；汲極電極，其係與上述第2接觸區域電性連接；保護膜，其係接觸設置於上述氧化物半導體層上，且形成於上述氧化物半導體層與上述源極電極及上述汲極電極之間；且，上述氧化物半導體層之上表面及側面係由上述源極電極、上述汲極電極及上述保護膜而覆蓋；從基板面法線方向觀察時，從上述第1接觸區域之外緣至上述源極電極之外緣的最短距離、及從上述第2接觸區域之外緣至上述汲極電極之外緣的最短距離各為1.5 μm以上4.5 μm以下。
某較佳之實施形態中，從基板面法線方向觀察時係，從上述第1接觸區域之外緣至上述源極電極之外緣的距離及從上述第2接觸區域 之外緣至上述汲極電極之外緣的距離、且為沿通道長度方向所規定之距離各為1.5 μm以上4.5 μm以下。
某較佳之實施形態中，從基板面法線方向觀察時係，從上述第1接觸區域之外緣至上述源極電極之外緣的距離及從上述第2接觸區域之外緣至上述汲極電極之外緣的距離、且為沿通道寬度方向所規定之距離各為1.5 μm以上4.5 μm以下。
某較佳之實施形態中，從基板面法線方向觀察時，從上述第1接觸區域之外緣至上述源極電極之外緣的最短距離及從上述第2接觸區域之外緣至上述汲極電極之外緣的最短距離各為2.0 μm以上3.5 μm以下
某較佳之實施形態中，上述保護膜包含氧化物層。
某較佳之實施形態中，上述保護膜包含矽氧化物層。
某較佳之實施形態中，上述保護膜不含氧化鋁層及矽氮化物層。
某較佳之實施形態中，上述閘極絕緣膜係單層或遍及大致整體而為複層。
某較佳之實施形態中，上述之半導體裝置係進而具備以覆蓋上述源極電極及上述汲極電極之方式形成之鈍化膜，且上述鈍化膜係包含矽氧化物層、及形成於上述矽氧化物層上之矽氮化物層。
某較佳之實施形態中，上述之半導體裝置係主動矩陣式基板。
本發明之較佳實施形態之顯示裝置具備上述之半導體裝置。
本發明之較佳實施形態之半導體裝置之製造方法包括如下步驟：(A)在基板上形成閘極電極、(B)以覆蓋上述閘極電極之方式形成閘極絕緣膜、(C)於上述閘極絕緣膜上形成島狀之氧化物半導體層、(D)於上述氧化物半導體層上形成具有第1及第2開口部之保護膜、及(E)形成經由上述第1開口部而與上述氧化物半導體層電性連接之源極 電極、及經由上述第2開口部而與上述氧化物半導體層電性連接之汲極電極，且上述步驟(D)及上述步驟(E)係以使上述氧化物半導體層之上表面及側面由上述源極電極、上述汲極電極及上述保護膜而覆蓋之方式執行，再者，上述步驟(E)係以從基板面法線方向觀察時、使從上述第1開口部之外緣至上述源極電極之外緣的最短距離及從上述第2開口部之外緣至上述汲極電極之外緣的最短距離各為1.5 μm以上4.5 μm以下之方式執行。
根據本發明之實施形態，能以相對簡易之構成提高具備氧化物半導體TFT的半導體裝置之可靠性。
1‧‧‧基板
2A‧‧‧線
2A'‧‧‧線
2B‧‧‧線
2B'‧‧‧線
7A‧‧‧線
7A'‧‧‧線
7B‧‧‧線
7B'‧‧‧線
10‧‧‧薄膜電晶體(氧化物半導體TFT)
10A‧‧‧氧化物半導體TFT
10B‧‧‧氧化物半導體TFT
10C‧‧‧薄膜電晶體
11‧‧‧閘極電極
12‧‧‧閘極絕緣膜
12a‧‧‧第1絕緣層
12b‧‧‧第2絕緣層
13‧‧‧氧化物半導體層
13c‧‧‧通道區域
13d‧‧‧第2接觸區域
13s‧‧‧第1接觸區域
14‧‧‧源極電極
14B‧‧‧線
14B'‧‧‧線
15‧‧‧汲極電極
16‧‧‧保護膜
16a‧‧‧第1開口部
16b‧‧‧第2開口部
16c‧‧‧第1層
16d‧‧‧第2層
16e‧‧‧第3層
17‧‧‧鈍化膜
17a‧‧‧矽氧化物層
17b‧‧‧矽氮氧化物層
DL‧‧‧通道長度方向
DW‧‧‧通道寬度方向
OVL1‧‧‧重疊長
OVL2‧‧‧重疊長
OVW1‧‧‧距離
OVW2‧‧‧距離
圖1係模式性表示本發明之較佳實施形態之半導體裝置(TFT基板)所具備之薄膜電晶體10之俯視圖。
圖2(a)及(b)係模式性表示薄膜電晶體10之圖，且各自係沿圖1中之2A-2A'線及2B-2B'線之剖面圖。
圖3(a)至(c)係用於說明薄膜電晶體10之製造方法之步驟剖面圖。
圖4(a)至(c)係用於說明薄膜電晶體10之製造方法之步驟剖面圖。
圖5(a)至(c)係與圖3及圖4中所示之步驟中一部分步驟對應的俯視圖。
圖6係模式性表示比較例之薄膜電晶體10C之俯視圖。
圖7(a)及(b)係模式性表示薄膜電晶體10C之圖，且各自係沿圖6中之7A-7A'線及7B-7B'線之剖面圖。
圖8係表示關於比較例之薄膜電晶體10C的耐濕性評價試驗之結果(試驗前後之Vg-Id特性)之圖表。
圖9係表示關於實施例之薄膜電晶體10的耐濕性評價試驗之結果(試驗前後之Vg-Id特性)之圖表。
圖10係表示關於源極電極14及汲極電極15之重疊長、與試驗前後之閥值變化量△Vth之關係的圖表。
圖11(a)及(b)係模式性表示薄膜電晶體10之其他構成之圖，且各自係沿圖1中之2A-2A'線及2B-2B'線之剖面圖。
圖12(a)及(b)係進而模式性表示薄膜電晶體10之其他構成之圖，且各自係沿圖1中之2A-2A'線及2B-2B'線之剖面圖。
圖13係模式性表示具有通道保護膜之先前之氧化物半導體TFT10A之剖面圖。
圖14(a)係模式性表示專利文獻3中揭示之氧化物半導體TFT10B之俯視圖，且(b)係沿(a)中之14B-14B'線之剖面圖。
以下，一面參照圖式一面說明本發明之實施形態。本發明之半導體裝置係具備薄膜電晶體(氧化物半導體TFT)，該薄膜電晶體具有由氧化物半導體形成之活性層。本發明之半導體裝置只要具備至少1個氧化物半導體TFT既可，可為具備此類TFT之各種基板、各種顯示裝置、各種電子機器。以下，將顯示裝置(例如液晶顯示裝置)用之主動矩陣式基板(TFT基板)作為示例進行說明。
一面參照圖1及圖2一面說明本發明之較佳實施形態之半導體裝置(TFT基板)所具備的薄膜電晶體10之構造。圖1係模式性表示薄膜電晶體10之俯視圖。圖2(a)及(b)各自係沿圖1中之2A-2A'線及2B-2B'線之剖面圖。另，圖1中省略了一部分之構成要素。
薄膜電晶體10係設置於半導體裝置之基板(典型的是透明基板)1上。基板1具有絕緣性，例如為玻璃基板。
薄膜電晶體10係包含：閘極電極11，其係設置於基板1上；閘極絕緣膜12，其係形成於閘極電極11上；島狀氧化物半導體層13，其係形成於閘極絕緣膜12上；源極電極14及汲極電極15，其係電性連接於 氧化物半導體層13。又，薄膜電晶體10具有保護膜16(通道保護膜)，該保護膜16係接觸地設置於氧化物半導體層13上、且形成於氧化物半導體層13與源極電極14及汲極電極15之間。以覆蓋薄膜電晶體10之方式形成有鈍化膜17。
閘極絕緣膜12係於例示圖2(a)及(b)之構成中具有積層構造，該積層構造包含由相互不同之絕緣材料所形成之第1絕緣層12a及第2絕緣層12b。
源極電極14及汲極電極15係各自與氧化物半導體13之上表面接觸。氧化物半導體層13中之與源極電極14接觸之區域13s係稱為「第1接觸區域」或「源極區域」，與汲極電極15接觸之區域13d係稱為「第2汲極區域」或「汲極區域」。又，氧化物半導體層13中之與閘極電極11重疊、且位於源極區域13s與汲極區域13d之間的區域13c係稱為「通道區域」。即，氧化物半導體層13係包含通道區域13c、及各自位於通道區域13c之兩側之第1接觸區域13s及第2接觸區域13d，且源極電極14及汲極電極15係各自電性連接於氧化物半導體層13之源極區域13s及汲極區域13d。本申請說明書中，在平行於基板1之面內，將與電流於通道區域13c內流動之方向平行的方向DL稱為「通道長度方向」，且將正交於通道長度方向之方向DW稱為「通道寬度方向」。
本實施形態之薄膜電晶體10中，如圖1、圖2(a)及(b)所示，氧化物半導體13之上表面及側面係由源極電極14、汲極電極15及保護膜16所覆蓋。另，雖圖1中省略保護膜16，然而氧化物半導體層13之上表面及側面中未由源極電極14及汲極電極15所覆蓋之部分係藉由保護膜16來覆蓋。
又，本實施形態之薄膜電晶體10係，從基板面法線方向觀察時從第1接觸區域13s之外緣至源極電極14之外緣的最短距離、及從第2接觸區域13d之外緣至汲極電極15之外緣的最短距離設定在特定之範 圍內。具體而言，其最短距離各為1.5 μm以上4.5 μm以下。
因此，從第1接觸區域13s之外緣至源極電極14之外緣的距離、且為沿通道長度方向DL所規定之距離(以下，稱為關於源極電極14之「通道長度方向DL之重疊長」)OVL1為1.5 μm以上4.5 μm以下。又，從第2接觸區域13d之外緣至汲極電極15之外緣的距離、且為沿通道長度方向DL所規定之距離(以下稱為關於汲極電極15之「通道長度方向DL之重疊長」)OVL2亦為1.5 μm以上4.5 μm以下。
同樣，從第1接觸區域13s之外緣至源極電極14之外緣的距離、且為沿通道寬度方向DW所規定之距離(以下稱為關於源極電極14之「通道長度方向DW之重疊長」)OVW1為1.5 μm以上4.5 μm以下。又，從第2接觸區域13d之外緣至汲極電極15之外緣的距離、且為沿通道寬度方向DW所規定之距離(以下稱為關於汲極電極15之「通道寬度方向DW之重疊長」)OVW2為1.5 μm以上4.5 μm以下。
如上所述，本實施形態之薄膜電晶體10中，氧化物半導體層13之上表面及側面藉由源極電極14、汲極電極15及保護膜16覆蓋，不僅如此，源極電極14及汲極電極15亦以重疊長OV1、OVL2、OVW1、OVW2為1.5 μm以上4.5 μm以下之方式進行佈局。藉此，如下文表示之研究結果般，充分提高薄膜電晶體10之耐濕性，且可提昇半導體裝置之可靠性。從進一步提高半導體裝置之可靠性的觀點來看，重疊長OV1、OV2、OVW1、OVW2較佳為2.0 μm以上3.5 μm以下。即，從基板面法線方向觀察時，從第1接觸區域13s之外緣至源極電極14之外緣的最短距離及從第2接觸區域13d之外緣至汲極電極15之外緣的最短距離分別較佳為2.0 μm以上3.5 μm以下。
此處，一面參照圖3至圖5一面說明薄膜電晶體10之製造方法。圖3(a)至(c)及圖4(a)至(c)係用於說明薄膜電晶體10之製造方法之步驟剖面圖。圖5(a)至(c)係與圖3及圖4所示之步驟中的一部分步驟對應之 俯視圖。
首先，如圖3(a)所示，於透明基板1上形成閘極電極11。閘極電極11可藉由濺鍍法等將金屬膜(導電膜)堆疊於基板1上後，利用光微影法將該金屬膜圖案化而形成。作為成為閘極電極11之導電膜，此處，形成依序積層有厚度10 nm~100 nm之Ti層、厚度50 nm~500 nm之Al層及厚度50 nm~300 nm之Ti層的積層膜。
接著，如圖3(b)所示，以覆蓋閘極電極11之方式形成閘極絕緣膜12。閘極絕緣膜12例如可使用CVD法形成。此處，形成厚度100 nm~500 nm之SiNx層作為閘極絕緣膜12之第1絕緣層12a，且於其上形成厚度10 nm~100 nm之SiOx層作為第2絕緣層12b。
接著，如圖3(c)及圖5(a)所示，於閘極絕緣膜12上形成島狀氧化物半導體層13。作為氧化物半導體層13之材料，可使用例如In-Ga-Zn-O系半導體(以下簡稱為「IGZO系半導體」)。又，也可使用Zn-O系半導體(ZnO)、In-Zn-O系半導體(IZO)及Zn-Ti-O系半導體(ZTO)。此處，使用濺鍍法以20 nm~200 nm之厚度將由IGZO系半導體構成之氧化物半導體膜成膜後，藉由圖案化而形成氧化物半導體層13。此處，IGZO系半導體係In(銦)、Ga(鎵)、Zn(鋅)之三元系氧化物，且In、Ga及Zn之比例(組合比)並無特別限定，例如包含In：Ga：Zn=2：2：1、In：Ga：Zn=1：1：1、In：Ga：Zn=1：1：2等。IGZO系半導體既可為非晶質，亦可為結晶體。作為結晶體IGZO系半導體，較佳為C軸大致垂直於層面而配向之結晶體IGZO系半導體。此類IGZO系半導體之結晶構造係例如於日本專利特開2012-134475號公報中揭示。為作參考，將日本專利特開2012-134475號公報之所有揭示內容引用於本說明書中。
接著，如圖4(a)所示，於氧化物半導體層13上形成發揮停止蝕刻之功能之保護膜16。此處，首先使用CVD法來形成厚度30 nm~200 nm之氧化物層(具體而言係SiOx層)。接著，藉由光微影法來形成覆蓋SiOx層之特定區域的抗蝕遮罩。接著，藉由蝕刻而將SiOx層中之未由抗蝕遮罩覆蓋之部分去除，之後剝離抗蝕遮罩，藉此獲得保護膜16。
獲得之保護膜16係如圖4(a)所示具有令氧化物半導體層13中的位於成為通道區域13c之區域兩側的區域露出的第1開口部16a及第2開口部16b。另，圖5(b)中也表示有第1開口部16a及第2開口部16b之位置(圖5(b)中未表示保護膜16自身)。第1開口部16a與第2開口部16b之距離(為通道長度)L係設定為期望值(典型的是6.0 μm~2.0 μm)。
接著，如圖4(b)及圖5(c)所示形成有源極電極14及汲極電極15，該源極電極14係經由第1開口部16a而與氧化物半導體層13電性連接，該汲極電極15係經由第2開口部16b而與氧化物半導體層13電性連接。氧化物半導體層13中之於第1開口部16a內與源極電極14接觸之區域成為第1接觸區域13s，第2開口部16b中與汲極電極15接觸之區域成為第2接觸區域13d。源極電極14及汲極電極15係藉由例如利用濺鍍法堆疊金屬膜(導電膜)且使該金屬膜圖案化而形成。此處，作為成為源極電極14及汲極電極15之導電膜，形成依序積層有厚度10 nm~100 nm之Ti層、厚度50 nm~400 nm之Al層及厚度50 nm~300 nm之Ti層的積層膜。
形成上述之保護膜16之步驟、與形成源極電極14及汲極電極15之步驟係以氧化物半導體層13之上表面及側面藉由源極電極14、汲極電極15及保護膜16覆蓋之方式執行。
又，形成源極電極14及汲極電極15之步驟係以如下方式執行：從基板面法線方向觀察時，從第1開口部16a之外緣至源極電極14之外緣的最短距離及從第2開口部16b之外緣至汲極電極15之外緣的最短距離各為1.5 μm以上4.5 μm以下。即，此步驟係以如下方式執行：已說明之重疊長OV1、OVL2、OVW1、OVW2為1.5 μm以上4.5 μm以下。
接著，如圖4(c)所示，形成鈍化膜17之後進行退火。此處，作為 鈍化膜17，例如利用CVD法形成厚度100 nm~500 nm之SiOx層之後，在大氣環境中進行350°、0.5~2小時之退火。如此可獲得薄膜電晶體10。
此處，實際製作本實施形態之薄膜電晶體10(實施例)，且說明對其進行耐濕性評價試驗之結果。說明時亦一併表示對比較例之薄膜電晶體(當然為氧化物半導體TFT)進行耐濕性評價試驗之結果。
作為比較例，已製作圖6及圖7所示之薄膜電晶體10C。圖6係模式性表示比較例之薄膜電晶體10C之俯視圖，且圖7(a)及(b)分別係沿圖6中之7A-7A'及7B-7B'線之剖面圖。
比較例之薄膜電晶體10C中，源極電極14及汲極電極15之佈局與實施例之薄膜電晶體10不同。實施例之薄膜電晶體10中，如圖1等所示，係以如下之方式設置：源極電極14及汲極電極15之沿通道寬度方向DW之寬度比氧化物半導體層13之沿通道寬度方向DW之寬度大，且通道寬度方向DW上，源極電極14及汲極電極15從氧化物半導體層13之形成區域突出。對此，比較例之薄膜電晶體10C中係以如下之方式設置：源極電極14及汲極電極15之沿通道寬度方向DW之寬度比氧化物半導體層13之沿通道寬度方向DW之寬度小，且通道寬度方向DW上，源極電極14及汲極電極15未從氧化物半導體層13之形成區域突出。
又，比較例之薄膜電晶體10C中，從基板面法線方向觀察時，從第1接觸區域13s之外緣至源極電極14之外緣的最短距離及從第2接觸區域13d之外緣至汲極電極15之外緣的最短距離係0.3 μm。即，重疊長OVL1、OVL2、OVW1、OVW2為0.3 μm。
另，實施例之薄膜電晶體10與比較例之薄膜電晶體10C中，源極電極14及汲極電極15之尺寸．佈局以外之構成(各層之材料、厚度、尺寸等)均相同。
耐濕性評價試驗係對於實施例之薄膜電晶體10及比較例之薄膜電晶體10C之各者在134°、3atm、RH100%中放置18小時後在60°、-30V中施加1小時應力後，藉由測量閘極電壓-汲極電流(Vg-Id)特性來進行(當然也進行初始狀態之Vg-Id特性之測量)。關於比較例之薄膜電晶體10C之評價結果示於圖8中。又，關於實施例之薄膜電晶體10之評價結果示於圖9中。
如圖8所示，比較例之薄膜電晶體10C中，與初始之Vg-Id特性相比，試驗後之Vg-Id特性較大地偏移至負方向。其原因認為係因薄膜電晶體10C放置於高溫高濕環境中，而使得水分吸附於氧化物半導體層13。對此，如圖9所示，實施例之薄膜電晶體10中試驗前後之Vg-Id特性幾乎未偏移。
又，圖10中表示關於源極電極14及汲極電極15之重疊長(圖1等中所示之距離OVL1、OVL2、OVW1、OVW2)、與試驗前後閥值之變化量△Vth的關係。
從圖10可知，重疊長與閥值變化量△Vth之間存在相關關係，且藉由將重疊長設為1.5 μm以上4.5 μm以下，可使閥值變化量△Vth之絕對值充分小為3.0以下(即，能充分提高可靠性)。又，可知，藉由將重疊長設為2.0 μm以上3.5 μm以下，可進而縮小閥值變化量△Vth之絕對值(大致為零(0.3以下))。另，圖9所示之評價結果係關於重疊長為3.5 μm之情形者。
如此，就重疊長而言，存在能充分實現較高之可靠性的較佳範圍。其理由如下所述。
關於如圖8中所示之可靠性之降低的原因，認為擴散且吸附於氧化物半導體層13之水分成為雜質位準或固定電荷之原因。若擴大源極電極14及汲極電極15，即，擴大重疊長，則因氧化物半導體層13之被源極電極14及汲極電極15所覆蓋之部分增加，而可妨礙水分擴散至氧 化物半導體層13從而可減少水分之吸附量。又，因給予已擴大之源極電極14及汲極電極15的電位而使固定電荷之產生量減少。該等效果可藉由將重疊長設為1.5 μm而充分發揮，且藉由設置為2.0 μm以上可更顯著地發揮該等效果。
然而，若過度擴大重疊長，則水分吸附量雖減少，但源極電極14及汲極電極15與閘極電極11重疊之面積變得過大，且因水分以外之因素使得固定電荷增加，故可靠性降低。為了抑制此類可靠性之下降，重疊長較佳為4.5 μm以下，更佳為3.5 μm以下。
另，若擴大重疊長，則TFT之寄生電容擴大。因此，一般的氧化物半導體TFT中，重疊長係在確保源極電極與汲極電極與保護膜之圖案重疊容限的基礎上設定得儘量小。具體而言，重疊長係設定為在0.5 μm以上之範圍內儘量小(即，比1.5 μm更小)。如此，本發明中係於與先前之技術常識不同之構想下設定重疊長，且藉此可獲得可靠性提高之效果。
如上所述，氧化物半導體層13之上表面及側面藉由源極電極14、汲極電極15及保護膜16覆蓋，不僅如此，源極電極14及汲極電極15係以重疊長OVL1、OVL2、OVW1、OVW2為1.5 μm以上4.5 μm以下之方式佈局，藉此，可充分提高薄膜電晶體10之耐濕性，且可提高半導體裝置之可靠性。
又，本實施形態之薄膜電晶體10係在未使用特別之材料或特別之工藝的情況下，僅藉由變更源極電極14及汲極電極15之佈局便可獲得耐濕性之提高效果，故根據本發明，能以良好的成品率而獲得具有穩定之電晶體特性且可靠性較高的氧化物半導體TFT。又，無需追加準備對應於特別之材料或特別之工藝的新裝置即可製造，故，製造成本之方面也具有優勢。
又，保護膜16較佳為包含矽氧化物(SiOx)層等氧化物層。因保護 膜16包含氧化物層，故當氧化物半導體層13中產生氧缺陷之情形時，藉由氧化物層中所含之氧可恢復氧缺陷，故可減少氧化物半導體層13之氧缺陷。
又，保護膜16較佳為未包含氧化鋁層或矽氮化物層。氧化鋁難以加工，且，矽氮化物層自身易成為固定電荷之原因。
保護膜16之厚度較佳為50 nm以上200 nm以下。藉由為50 nm以上，於源極電極14及汲極電極15之圖案化步驟中，可進而切實地保護氧化物半導體層13之表面。又，若超過200 nm則會產生比源極電極14或汲極電極15更大之階差，故有引起斷線等之虞。
又，如圖2等中例示之構造中，閘極絕緣膜12具有積層構造，然而如圖11(a)及(b)所示，閘極絕緣膜12亦可為單層。當閘極絕緣膜12為單層之情形時，閘極絕緣膜12較佳為如SiOx層之氧化物層。藉由將氧化物層用作閘極絕緣膜12，可獲得減少氧化物半導體層13之氧缺陷的優勢。又，當閘極絕緣膜12如圖2等所示具有積層構造之情形時，藉由使接觸於氧化物半導體層13之絕緣層(於圖2等中例示之構造中為第2絕緣層12b)為氧化物層，可獲得相同之優勢。
又，閘極絕緣膜12較佳為如圖11所示為單層，或如圖2等所示遍及大致整體為複層。圖14中所示之氧化物半導體10C中，閘極絕緣膜12僅於與氧化物半導體層13對應之區域中為複層，而於其他區域中為單層。此構造係藉由對上層之矽氧化物層12d進行蝕刻而形成。因此，需蝕刻矽氧化物層12d之多餘步驟，故導致製造成本增大。又，當蝕刻矽氧化物層12d時，矽氮化物層12c也受到蝕刻，故導致階差變大。因此，成為源極電極及汲極電極之金屬膜之包覆性降低而易發生斷線。閘極絕緣膜12為單層或遍及大致整體為複層，藉此可抑制此類問題之發生。
另，圖2等中，作為覆蓋源極電極14及汲極電極15等之鈍化膜17 而例示出單層者，但如圖12(a)及(b)所示，亦可設置複層之鈍化膜17。圖12(a)及(b)中所示之鈍化膜17係包含矽氧化物層17a、及形成於矽氧化物層17a上之矽氮化物層17b。藉由設置包含有阻擋水分之效果的矽氮化物層17b之複層鈍化膜17，可謀求耐濕性之進一步提高。
[產業上可利用性]
本發明之實施形態係廣泛適用於主動矩陣式基板等電路基板、液晶顯示裝置、有機電致發光(EL)顯示裝置及無機電致發光顯示裝置等顯示裝置、影像感測器裝置等攝像裝置、圖像輸入裝置或指紋讀取裝置等電子裝置等具有薄膜電晶體之裝置中。特別是適用於大型液晶顯示裝置等中。
10‧‧‧薄膜電晶體
11‧‧‧閘極電極
13‧‧‧氧化物半導體層
13c‧‧‧通道區域
13d‧‧‧第2接觸區域
13s‧‧‧第1接觸區域
14‧‧‧源極電極
15‧‧‧汲極電極
DL‧‧‧通道長度方向
DW‧‧‧通道寬度方向
OVL1‧‧‧重疊長
OVL2‧‧‧重疊長
OVW1‧‧‧距離
OVW2‧‧‧距離

Claims (14)

  1. 一種半導體裝置，其包括：基板；閘極電極，其係設置於上述基板上；閘極絕緣膜，其係形成於上述閘極電極上；島狀氧化物半導體層，其形成於上述閘極絕緣膜上，且具有通道區域、以及各自位於上述通道區域之兩側的第1接觸區域及第2接觸區域；源極電極，其係與上述第1接觸區域電性連接；汲極電極，其係與上述第2接觸區域電性連接；及保護膜，其係接觸設置於上述氧化物半導體層上，且形成於上述氧化物半導體層與上述源極電極及上述汲極電極之間；且上述氧化物半導體層之上表面及側面係由上述源極電極、上述汲極電極及上述保護膜而覆蓋；從基板面法線方向觀察時，從上述第1接觸區域之外緣至上述源極電極之外緣的最短距離、及從上述第2接觸區域之外緣至上述汲極電極之外緣的最短距離各為1.5μm以上4.5μm以下。
  2. 如請求項1之半導體裝置，其中從基板面法線方向觀察時，從上述第1接觸區域之外緣至上述源極電極之外緣的距離及從上述第2接觸區域之外緣至上述汲極電極之外緣的距離、且為沿通道長度方向所規定之距離各為1.5μm以上4.5μm以下。
  3. 如請求項1之半導體裝置，其中從基板面法線方向觀察時，從上述第1接觸區域之外緣至上述源極電極之外緣的距離及從上述第2接觸區域之外緣至上述汲極電極之外緣的距離、且為沿通道寬度方向所規定之距離各為1.5μm以上4.5μm以下。
  4. 如請求項1中任一項之半導體裝置，其中從基板面法線方向觀察時，從上述第1接觸區域之外緣至上述源極電極之外緣的最短距離及從上述第2接觸區域之外緣至上述汲極電極之外緣的最短距離各為2.0μm以上3.5μm以下。
  5. 如請求項1中任一項之半導體裝置，其中上述保護膜包含氧化物層。
  6. 如請求項5之半導體裝置，其中上述保護膜包含矽氧化物層。
  7. 如請求項5之半導體裝置，其中上述保護膜不含氧化鋁層及矽氮化物層。
  8. 如請求項1中任一項之半導體裝置，其中上述閘極絕緣膜係單層或遍及大致整體為複層。
  9. 如請求項1中任一項之半導體裝置，其中進而包括：鈍化膜，其係以覆蓋上述源極電極及上述汲極電極之方式形成；且上述鈍化膜包含矽氧化物層、及形成於上述矽氧化物層上之矽氮化物層。
  10. 如請求項1中任一項之半導體裝置，其中上述氧化物半導體層係包含In-Ga-Zn-O系半導體。
  11. 如請求項1至10中任一項之半導體裝置，其係主動矩陣式基板。
  12. 一種顯示裝置，其包含如請求項11之半導體裝置。
  13. 一種半導體裝置之製造方法，其包括如下步驟：(A)在基板上形成閘極電極；(B)以覆蓋上述閘極電極之方式形成閘極絕緣膜；(C)在上述閘極絕緣膜上形成島狀之氧化物半導體層；(D)在上述氧化物半導體層上形成具有第1及第2開口部之保護膜；及 (E)形成經由上述第1開口部而與上述氧化物半導體層電性連接之源極電極、及經由上述第2開口部而與上述氧化物半導體層電性連接之汲極電極；且上述步驟(D)及上述步驟(E)係以如下之方式執行：使上述氧化物半導體層之上表面及側面由上述源極電極、上述汲極電極及上述保護膜而覆蓋；再者，上述步驟(E)係以如下之方式執行：從基板面法線方向觀察時，使從上述第1開口部之外緣至上述源極電極之外緣的最短距離、及從上述第2開口部之外緣至上述汲極電極之外緣的最短距離各為1.5μm以上4.5μm以下。
  14. 如請求項13之半導體裝置之製造方法，其中上述氧化物半導體層係包含In-Ga-Zn-O系半導體。
TW102101192A 2012-01-11 2013-01-11 半導體裝置、顯示裝置及半導體裝置之製造方法 TWI538221B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012002779 2012-01-11

Publications (2)

Publication Number Publication Date
TW201334194A TW201334194A (zh) 2013-08-16
TWI538221B true TWI538221B (zh) 2016-06-11

Family

ID=48781428

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102101192A TWI538221B (zh) 2012-01-11 2013-01-11 半導體裝置、顯示裝置及半導體裝置之製造方法

Country Status (6)

Country Link
US (1) US9012910B2 (zh)
JP (1) JP5828911B2 (zh)
CN (1) CN104040724B (zh)
SG (1) SG11201403994XA (zh)
TW (1) TWI538221B (zh)
WO (1) WO2013105473A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI621270B (zh) * 2013-02-07 2018-04-11 群創光電股份有限公司 薄膜電晶體元件與薄膜電晶體顯示裝置
JP6111443B2 (ja) * 2013-07-05 2017-04-12 株式会社Ｊｏｌｅｄ 薄膜トランジスタ素子とその製造方法及び表示装置
WO2015068319A1 (ja) * 2013-11-06 2015-05-14 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法
CN103715270B (zh) * 2013-12-31 2016-03-09 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示器件
KR102576214B1 (ko) * 2018-06-28 2023-09-07 삼성디스플레이 주식회사 배선 기판 및 이를 포함하는 표시 장치
US11444025B2 (en) * 2020-06-18 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor and fabrication method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101032027B (zh) * 2004-09-02 2010-10-13 卡西欧计算机株式会社 薄膜晶体管及其制造方法
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP2007258675A (ja) 2006-02-21 2007-10-04 Idemitsu Kosan Co Ltd Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法
KR20080108223A (ko) 2006-01-31 2008-12-12 이데미쓰 고산 가부시키가이샤 Ｔｆｔ 기판, 반사형 ｔｆｔ 기판 및 이들의 제조 방법
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP4752925B2 (ja) 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
CN101840936B (zh) * 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
JP5479188B2 (ja) * 2010-03-31 2014-04-23 富士フイルム株式会社 電子装置
JP2012038891A (ja) * 2010-08-06 2012-02-23 Canon Inc ボトムゲート型薄膜トランジスタ
KR102637010B1 (ko) 2010-12-03 2024-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치

Also Published As

Publication number Publication date
JPWO2013105473A1 (ja) 2015-05-11
TW201334194A (zh) 2013-08-16
SG11201403994XA (en) 2014-10-30
US9012910B2 (en) 2015-04-21
WO2013105473A1 (ja) 2013-07-18
CN104040724B (zh) 2016-11-09
JP5828911B2 (ja) 2015-12-09
CN104040724A (zh) 2014-09-10
US20150028332A1 (en) 2015-01-29

Similar Documents

Publication Publication Date Title
TWI623101B (zh) 半導體裝置及其製造方法
US10297694B2 (en) Semiconductor device and method for manufacturing same
JP5855752B2 (ja) 半導体装置およびその製造方法
TWI538221B (zh) 半導體裝置、顯示裝置及半導體裝置之製造方法
US20150295092A1 (en) Semiconductor device
TWI550877B (zh) 半導體裝置之製造方法
WO2011043300A1 (ja) 半導体装置およびその製造方法
US9224869B2 (en) Semiconductor device and method for manufacturing same
TW201310646A (zh) 半導體裝置及其製造方法
US11637132B2 (en) Active matrix substrate and method for manufacturing same
WO2011027649A1 (en) Semiconductor device including a transistor, and manufacturing method of semiconductor device
CN110246900B (zh) 半导体装置及其制造方法
US9276126B2 (en) Semiconductor device and method for producing same
US10283645B2 (en) Semiconductor device and method for manufacturing same
CN104335332A (zh) 半导体装置及其制造方法
US20140110700A1 (en) Thin film transistor structure and method for manufacturing the same
JP2014195074A (ja) 薄膜トランジスタ表示板およびその製造方法
TWI559554B (zh) 半導體裝置及其製造方法
TW201349507A (zh) 半導體裝置及其製造方法
TW201624731A (zh) 半導體裝置及其製造方法
US11791345B2 (en) Active matrix substrate and method for manufacturing same
TWI532188B (zh) 半導體裝置及其製造方法
JP2022191755A (ja) 半導体装置
CN104752515A (zh) 一种薄膜晶体管及其制造方法
JP2014157907A (ja) 薄膜トランジスタ及びその製造方法