JP2020025031A - 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 Download PDF

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Abstract

【課題】酸化物半導体を活性層とするトランジスタにおける経時的な低ドレイン電圧時の電流低下を抑制すること。【解決手段】少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層と、前記活性層上に形成されたチタン層を有する電極層を有し、前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン濃度において、インジウム濃度が酸素濃度の１．３倍以下である、薄膜トランジスタ。【選択図】図４

Description

本発明は、薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法に関する。
特許文献１には、酸化物半導体膜上にチャネル保護膜として機能する絶縁層が設けられたボトムゲート構造のトランジスタを有する半導体装置において、酸化物半導体膜上に接して設けられる絶縁層、及び／または、ソース電極層及びドレイン電極層の形成後に不純物除去処理を行うことで、エッチングガスに含まれる元素が、酸化物半導体膜表面に不純物として残存することを防止することが開示されている。同開示において、酸化物半導体膜の表面における不純物濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とされている。
また、特許文献２には、電気特性が良好な、酸化物半導体を用いた薄膜トランジスタとして、基板上に設けられたゲート電極と、ゲート電極上に設けられたゲート絶縁膜と、ゲート電極およびゲート絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられた金属酸化物膜と、金属酸化物膜上に設けられた金属膜と、を有し、酸化物半導体膜は、金属酸化物膜と接し、且つ、酸化物半導体膜の他の領域よりも金属濃度が高い領域（金属高濃度領域）を有するものが開示されている。
特開２０１７−４６００２号公報 特開２０１１−１２９８９７号公報
インジウム、ガリウム、亜鉛等の第１３族元素等を含んだＩＧＯ、ＩＧＺＯ等の酸化物半導体を活性層とするＴＡＯＳ−ＴＦＴ（Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）において、出願人は、ゲート電極に、ゲート・ソース間電圧が負となるような電圧（負のゲート電圧）を印可すると、経時的に、低ドレイン電圧時の電流低下が生じる場合があることを見出した。このことは、ＴＡＯＳ−ＴＦＴの長期間の使用又は高ストレス下での使用により、経時劣化様の低電圧時の抵抗増加として観察され、当該ＴＡＯＳ−ＴＦＴが例えば、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）やＯＬＥＤ（Ｏｒｇａｎｉｃ ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ）の画素電圧制御に用いられた場合には、低輝度時における演色性の低下をきたす恐れがある。
本発明は、上述したような酸化物半導体を活性層とするトランジスタにおける経時的な低ドレイン電圧時の電流低下を抑制することを目的とする。
上記課題を解決すべく本出願において開示される発明は種々の側面を有しており、それ
ら側面の代表的なものの概要は以下の通りである。
（１）少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層と、前記活性層上に形成されたチタン層を有する電極層を有し、前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン濃度において、インジウム濃度が酸素濃度の１．３倍以下である、薄膜トランジスタ。
（２）（１）において、前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン濃度において、インジウム濃度が酸素濃度以下である、薄膜トランジスタ。
（３）少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層と、前記活性層上に形成されたチタンを含む金属層を有する電極層を有し、前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン分布において、インジウム量が酸素量以下である、薄膜トランジスタ。
（４）（１）〜（３）のいずれかにおいて、前記活性層表面における残留塩素量が１．０×１０１９[atoms/cm3]以下である、薄膜トランジスタ。
（５）（１）〜（４）のいずれかに記載の薄膜トランジスタを備えた表示装置。
（６）基板上に、少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層を形成し、前記活性層上にチタンを含む金属層を有する電極層を形成し、前記電極層にレジスト層を形成し、前記金属層をエッチングによりパターニングし、前記レジスト層を剥離し、前記レジスト層の剥離後の前記活性層表面の残留塩素量を、１．０×１０１９[atoms/cm3]以下とする、薄膜トランジスタの製造方法。
本発明の実施形態に係るトランジスタの断面を説明する図である。 トランジスタの酸化物半導体層近辺の拡大断面図である。 残留塩素量の削減を行わなかった場合の、ドレイン電極から酸化物半導体層に向かう方向における、元素のイオン濃度を組成比で示したグラフである。 残留塩素量を１．０×１０１９[atoms/cm3]以下まで削減した場合の、ドレイン電極１５から酸化物半導体層１３に向かう方向における、元素のイオン濃度を組成比で示したグラフである。 本発明の実施形態に係るトランジスタと、当該トランジスタを使用したＯＬＥＤである表示装置及びその製造方法を説明する図である。 本発明の実施形態に係るトランジスタと、当該トランジスタを使用したＬＣＤである表示装置及びその製造方法を説明する図である。
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表わされる場合があるが、かかる表現はあくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略することがある。
図１は本発明の実施形態に係るトランジスタ１０の断面を説明する図である。
トランジスタ１０は、基板１上に形成されたアンダーコート層２上にフォトリソグラフィの手法を用いて形成されたいわゆる薄膜トランジスタである。基板１は、ガラス基板、石英基板、樹脂基板等の無機又は有機基板であり、剛性を持つものであっても、可撓性を持つものであってもよい。また、アンダーコート層２は、基板１に含まれる不純物の薄膜トランジスタ側への拡散を防ぐバリア層として機能する膜である。
アンダーコート層２上には、ゲート電極層１１が形成される。ゲート電極層１１は金属若しくは合金層、又は導電性金属酸化物やその他の導電性材料からなってよく、好ましくは低抵抗性の材料を選択する。ゲート電極層１１は、図１では単層であるかの様に表現されているが、単層であっても複数の材料の積層であっても良い。ゲート電極層１１上に、ゲート絶縁層１２が形成され、さらに、ゲート絶縁層１２上であって、ゲート電極層１１に重畳する領域に、酸化物半導体層１３が形成される。酸化物半導体層１３は、トランジスタ１０の活性層であり、第１３族元素の内、少なくともインジウム及びガリウムを含む金属酸化物である。本実施形態では、酸化物半導体層１３は、いわゆるＩＧＺＯとして知られるインジウム、ガリウム及び亜鉛の酸化物からなる透明半導体である。
酸化物半導体層１３及びゲート絶縁層１２上に、酸化物半導体層１３に一部分が接するように、ソース電極１４及びドレイン電極１５が形成される。ソース電極１４及びドレイン電極１５は互いに接することなく、所定の距離を離して配置されるため、酸化物半導体層１３上には、ソース電極１４及びドレイン電極１５に覆われない部分が存在する。また、ソース電極及びドレイン電極１５は単層であっても、複層であってもよいが、少なくとも酸化物半導体層１３と接する層にはチタンが含まれる。
酸化物半導体層１３、ソース電極１４及びドレイン電極１５上には、層間絶縁層１６および平坦化層１８が形成される。このようにしてトランジスタ１０が基板１上に形成される。そして、トランジスタ１０の用途に応じ、さらに、平坦化層１８及び層間絶縁層１６を貫通するスルーホールを適宜形成し、ソース電極１４及びドレイン電極１５と、平坦化層１８上に形成した適宜の電気回路とを接続することにより、トランジスタ１０を有する任意の装置が形成される。そのような装置として、ＬＣＤやＯＬＥＤのような表示装置が例示される。
図２は、トランジスタ１０の酸化物半導体層１３近辺の拡大断面図である。酸化物半導体層１３の上面には、ソース電極１４とドレイン電極１５が形成され、ソース電極１４とドレイン電極１５間には、酸化物半導体層１３が上方に露出し、層間絶縁層１６と直接接する領域Ａが存在する。
そして、本実施形態は、この領域Ａにおいて、酸化物半導体層１３の表面における残留塩素量が１．０×１０１９[atoms/cm3]以下であることを特徴としている。この点について、以下説明する。
トランジスタ１０の製造工程において、ソース電極１４とドレイン電極１５は、酸化物半導体層１３上に形成された金属層をエッチングすることにより形成される。エッチング方法に特に限定はないが、ここでは、ドライエッチングにより、領域Ａにおける酸化物半導体層１３の表面が露出するまで金属層が除去される。ソース電極１４及びドレイン電極１５となるべき部分は、レジスト膜により保護され、金属層が除去されることなく残留する。
このとき、酸化物半導体層１３の領域Ａの表面には、エッチングガスその他の不純物が付着しているが、特に重要なのは、エッチングガスに由来する塩素が付着している点である。このような不純物は、ソース電極１４及びドレイン電極１５を保護するレジスト膜の剥離洗浄の際に相当部分が洗浄され、一部が残留塩素として残存する。
この残留塩素は、トランジスタ１０を使用する上で、直ちに問題となるわけではないが、間接的に、低ドレイン電圧時の電流低下を引き起こす原因となることを出願人は見出した。すなわち、トランジスタ１０に負のゲート電圧を印可すると、経時的に、低ドレイン電圧時の電流低下が生じる場合がある。負電圧としては、過大な負電圧（例えば、−３０Ｖなど）を累計で数時間から数日程度印可したり、過大でない負電圧（例えば、−５Ｖなど）を数月から数年など長期間にわたり繰り返し印可したりする場合が考えられる。
このような低ドレイン電圧時の電流低下は、ソース電極１４又はドレイン電極１５と酸化物半導体層１３の界面に高抵抗の薄膜層が形成されたために、低電圧時にのみ界面抵抗の増大が生じたものと考えられ、高抵抗の薄膜層は、酸化チタンによるものと推定される。
そして、経時劣化後のトランジスタ１０においては、分析により、ソース電極１４及び又はドレイン電極１５と酸化物半導体層１３の界面に本来存在しないはずの塩素が検出された。詳細なメカニズムは不明であるが、出願人は、レジスト膜の剥離後に、酸化物半導体層１３の表面に塩化インジウムとして残留した塩素が、トランジスタ１０の完成後に酸化物半導体層１０とソース電極１４又はドレイン電極１５との界面に移動し、負のゲート電圧が印可されることによって、徐々に酸化チタンを析出させる作用をもたらしているものと推測している。
よって、出願人は、レジスト剥離洗浄時に塩素の除去を行うことにより、酸化物半導体層１３の表面に残留する塩素量を削減させることを試みた。この結果、残留塩素量を１．０×１０１９[atoms/cm3]以下まで削減すると、負のゲート電圧を継続的に印可した場合においても、低ドレイン電圧時の電流低下を有効に防止しうることを見出した。この塩素の除去は、レジスト剥離洗浄時の剥離液の選択や、洗浄条件を適宜変更することによりなされる。
図３は、残留塩素量の削減を行わなかった場合の、ドレイン電極１５から酸化物半導体層１３に向かう方向における、元素のイオン濃度を組成比で示したグラフである。同グラフは、図２におけるＢ−Ｂ線に沿ったイオン濃度の変化を酸素、チタン、亜鉛、ガリウム及びインジウムについて構成比で示したものとなっており、比較例１として示したグラフと、比較例２として示したグラフとは測定したサンプルが異なっている。
グラフの縦軸はイオン濃度の組成比、横軸は距離であり、グラフ中左方向がドレイン電極１５側、右方向が酸化物半導体層１３側に対応する。また、グラフ中「界面」として示した位置が、ドレイン電極１５と酸化物半導体１３との界面である。
図３に示したグラフより明らかなように、界面の位置は、それ自体必ずしも明らかではないので、合理的にこれを定める必要がある。本明細書では、ドレイン電極１５の酸化物半導体層１３と接する層には電極材料としてチタンが含まれており、このチタンの構成比が１０％となる点を界面として定義している。これ以外の定義、例えば、チタンの構成比が、酸化物半導体層１３を構成する主要な元素、例えば、第１３族元素であるガリウム及びインジウムの構成比のいずれをも上回る点を界面として定義することもできる。これ以外の合理的な定義を用いてもよい。
比較例１及び比較例２で使用した酸化物半導体層１３は、いわゆるＩＧＺＯであり、亜鉛、ガリウム及びインジウムの組成比は、本来１：１：１となることを意図して製膜される。しかしながら、図３より明らかなように、界面から酸化物半導体層１３方向（グラフ中右方向）に向かい、およそ１５ｎｍの範囲内において、インジウム濃度のみが顕著に増加し、それに伴い、酸素濃度が低下する現象がみられる。
すなわち、これら比較例１及び比較例２では、界面から活性層である酸化物半導体層１３に向かって１５ｎｍの区間におけるイオン濃度において、インジウム濃度が酸素濃度を顕著に上回り、具体的には、インジウム濃度が酸素濃度の１．３倍を超える点が存在する。
また、これら比較例１及び比較例２では、界面から活性層である酸化物半導体層１３に向かって１５ｎｍの区間におけるイオン量において、インジウム量が酸素量を上回っている。特定の区間における特定の元素のイオン量は、同区間におけるイオン濃度の積分値であるから、図３のグラフにおいては、特定区間内における、イオン濃度曲線の下側の面積に相当する。比較例１、比較例２ともに、界面から１５ｎｍの区間内において、インジウム量が酸素量を上回っている。
一方、界面から酸化物半導体層１３に向かって１５ｎｍを超える区間では、酸化物半導体層１３の元素組成比がほぼ意図された通りとなるため、この部分に関しては特段考慮の必要はないものと考えられる。
比較例１、比較例２のサンプルについて、ゲート電圧に負電圧として、−３０Ｖを１時間にわたり印可した結果、低ドレイン電圧時のドレイン電流が低下する（すなわち、ドレイン抵抗が増大する）現象がみられ、経時的にトランジスタ１０が劣化していることが確認された。
この発生機序は上述した通り判然としないものの、酸化物半導体層１３上に残留した塩素がドレイン電極１５と酸化物半導体層１３との界面に移動する際又は移動した後に、界面から酸化物半導体層１３側に向かって１５ｎｍの区間内におけるインジウム濃度を増大させ、酸素濃度を減少させる働きをしており、その後、増大したインジウム又は、かかるインジウムと結合した塩素の作用により、逆ゲート電圧の存在下で酸化チタンを生成するものと考えられる。
したがって、界面から酸化物半導体層１３側に向かって１５ｎｍの区間内におけるインジウム濃度の増加を抑え、一定程度以下にすることにより、経時的な低ドレイン電圧時のドレイン電流の低下を抑制することが期待される。
図４は、残留塩素量を１．０×１０１９[atoms/cm3]以下まで削減した場合の、ドレイン電極１５から酸化物半導体層１３に向かう方向における、元素のイオン濃度を組成比で示したグラフである。同グラフは、図３で示したものと同様に、図２におけるＢ−Ｂ線に沿ったイオン濃度の変化を酸素、チタン、亜鉛、ガリウム及びインジウムについて構成比で示したものとなっており、実施例１として示したグラフと、実施例２として示したグラフとは測定したサンプルが異なっている。またグラフの縦軸、横軸等の表示についても図３に示したものと同様である。
図４に示されるように、実施例１及び実施例２に示したサンプルでは、界面から活性層である酸化物半導体層１３に向かって１５ｎｍの区間におけるイオン濃度において、インジウム濃度が総じて酸素濃度を下回り、実施例１にみられるように部分的にインジウム濃度が酸素濃度を上回る部分があるとしても、インジウム濃度が酸素濃度の１．３倍を超えることはなく、それ以下となっている。
また、これら実施例１及び実施例２では、界面から活性層である酸化物半導体層１３に向かって１５ｎｍの区間におけるイオン量において、インジウム量が酸素量を上回ることはなく、それ以下となっている。
そして、これら実施例１及び実施例２のサンプルでは、ゲート電圧に負電圧として、−３０Ｖを１時間にわたり印可した場合にも、低ドレイン電圧時の電流低下は見られなかった。すなわち、界面から酸化物半導体層１３側に向かって１５ｎｍの区間内におけるインジウム濃度の増大を抑制することにより、トランジスタ１０の経時的な劣化に対する耐性を高めることができた。
以上より、ドレイン電極１５と酸化物半導体層１３との界面から、活性層である酸化物半導体層１３に向かって１５ｎｍの区間におけるインジウム濃度の増大がない又は少ないことが望ましく、インジウム濃度が酸素濃度の１．３倍以下、より好ましくはインジウム濃度が酸素濃度以下であることがよりよいと考えられる。
次に、本発明の実施形態に係るトランジスタと、当該トランジスタを使用した表示装置の製造方法を、図５及び図６を参照して説明する。
＜トランジスタ１１０の作製＞（図５及び図６）
基板１０１を用意する。基板１０１としては、ガラス基板、石英基板、樹脂基板等が用いられる。樹脂基板を用いることで、基板１０１に可撓性を付与することができる。
基板１０１上に、アンダーコート層１０２を形成する。アンダーコート層１０２は、基板１０１に含まれる不純物、又は基板１０１の裏面側から侵入する不純物の、トランジスタ側への拡散を防ぐバリア膜とすることを目的の一として設けられる。この場合、バリア性に優れた窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、又はそれらを含む積層膜として形成することができる。
アンダーコート上にゲート電極層１１１が形成される。ゲート電極層１１１としては、例えばアルミニウム、チタン、クロム、モリブデン、タンタル、タングステン等の金属、又はそれらを含む合金を使用することができる。トランジスタのゲート電極としては、前述の金属材料のみならず、ＩＴＯ、ＩＺＯ等の透明導電材料等を使用することもできる。当該層をトランジスタのゲート電極のみならず、周辺の配線を形成するための導電層として使用する場合は、低抵抗性が求められることから前述の金属材料を用いることがより好ましい。ゲート電極層１１１の膜厚は、５０ｎｍ乃至７００ｎｍ、好ましくは１００ｎｍ乃至５００ｎｍ程度で形成されると良い。ゲート電極層１１１は、図５では単層様に表現されているが、単層であっても複数の材料の積層であっても良い。
ゲート電極層１１１上に、ゲート絶縁層１１２が形成される。ゲート絶縁層１１２としては、窒化シリコン、窒化酸化シリコン、酸化シリコン、又はそれらを含む積層膜として形成することができる。ゲート絶縁層１１２の膜厚は、５０ｎｍ乃至７００ｎｍ、好ましくは１００ｎｍ乃至５００ｎｍ程度で形成されると良い。
ゲート絶縁層１１２上であって、先に形成したゲート電極層１１１に重畳する領域に、酸化物半導体層１１３が形成される。酸化物半導体層１１３としては、インジウムやガリウム等の第１３族元素等を含んだ金属酸化物、具体的にはＩＧＯ、ＩＧＺＯ等が代表的である。また、酸化物半導体層１１３として、その他の元素、例えば第１４族元素に属するスズ、第４族元素に属するチタン、ジルコニウム等を含んでいても良い。酸化物半導体層１１３の膜厚は、５ｎｍ乃至１００ｎｍ、好ましくは５ｎｍ乃至６０ｎｍ程度で形成されると良い。
酸化物半導体層１１３は、特にその結晶性についての限定は無く、単結晶、多結晶、微結晶のいずれの態様であっても良い。または、非晶質であっても良い。酸化物半導体層１１３の特性としては、酸素欠損等の結晶欠陥が少なく、水素含有濃度は低いことが好ましい。酸化物半導体層１１３に含まれる水素がドナーとして機能し、トランジスタの電流リークを誘発するためである。
酸化物半導体層１１３に接するように、配線層が形成される。図中示されるソース電極１１４及びドレイン電極１１５は、配線層の一部として形成される。配線層は、ゲート電極層１１１と同様、例えばアルミニウム、チタン、クロム、モリブデン、タンタル、タングステン等の金属、又はそれらを含む合金を使用することができる。また、配線層１１４は酸化物半導体層１１３に接して形成されるため、酸化物半導体層１１３に接する面は、両者の接合部においてオーミックな抵抗特性が取れるような材料を選択することが好ましく、本実施形態では、少なくともチタンが含まれる。配線層１１４の膜厚は、５０ｎｍ乃至１μｍ、好ましくは３００ｎｍ乃至７００ｎｍ程度で形成されると良い。
配線層は、エッチングによるパターニングがなされる。エッチングの具体的な手法は各種条件に応じて適当なものを選択してよいが、本実施形態では、配線層上に感光性レジスト膜を形成後、フォトリソグラフィによりマスクパターンを形成し、その後エッチングガスを用いたドライエッチングにより配線層の余分な金属膜を除去する。このとき、酸化物半導体層１１３の表面の一部がわずかにエッチングされるとともに、エッチングガスに含まれる塩素が酸化物半導体層１１３表面に付着する。その後、剥離液を用いた剥離洗浄を行い、配線層上のレジスト膜を除去する。この時、酸化物半導体層１３上に付着した塩素を、その残留量が１．０×１０１９[atoms/cm3]以下となるようにする。
かかるパターニングにより、配線層は、ソース電極１１４及びドレイン電極１１５として形成される。以上の工程で、トランジスタ１１０、及び周囲の配線層（図示せず）が形成される。
＜表示装置２００の作製＞（図５）
トランジスタ１１０の形成後、トランジスタ１１０を覆う層間絶縁層１１６、及び平坦化層３１８が形成される。層間絶縁層１１６は、一部が酸化物半導体層１１３と接するため、アンダーコート層１０２や、ゲート絶縁層１１２と同様、窒化シリコン、窒化酸化シリコン、酸化シリコン、又はそれらを含む積層膜として形成することができる。層間絶縁層１１６の膜厚は、５０ｎｍ乃至７００ｎｍ、好ましくは１００ｎｍ乃至５００ｎｍ程度で形成されると良い。平坦化層３１８は、トランジスタ１１０等による凹凸の緩和を目的の一として設けられる。平坦化層３１８としては、熱硬化型あるいは光硬化型の有機樹脂を用いることができる。平坦化層３１８の膜厚は、３００ｎｍ乃至２μｍ、好ましくは５００ｎｍ乃至１μｍ程度で形成されると良い。
層間絶縁層１１６、及び平坦化層３１８に、ソース電極１１４又はドレイン電極１１５に達するコンタクトホールが形成される。その後、当該コンタクトホールを介してドレイン電極１１５と電気的に接続される画素電極３２３が形成される。図に示すように、コンタクトホール形成後、コンタクトホールを覆うように導電層３１９が形成され、同時に導電層３２１が形成されても良い。導電層３１９は、ソース電極１１４又はドレイン電極１１５と画素電極３２３との接続を良好にすることを目的の一として設けられる。導電層３２１は、容量絶縁層３２２を介して画素電極３２３と重畳するように設けられ、当該重畳箇所で容量を形成することを目的の一として設けられる。
画素電極３２３は、ここでは有機ＥＬ素子３３０の陽極（アノード）として機能する。また、表示装置２００をトップエミッション型として構成する場合は、画素電極３２３は反射電極として形成される。このとき、画素電極３２３には、良好な表面反射性と、有機ＥＬ素子３３０の陽極として機能するための仕事関数が求められる。これらを満たす構成として、画素電極３２３は、最表面をＩＴＯ，ＩＺＯ等のインジウム系酸化物導電層とし、反射性の高いアルミニウムや銀との積層膜として形成されると良い。画素電極の膜厚は、アルミニウムや銀等でなる反射層を５０ｎｍ乃至３００ｎｍ、好ましくは１００ｎｍ乃至２００ｎｍ程度、その上にＩＴＯ、ＩＺＯ等でなる表層を５ｎｍ乃至１００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍ程度で形成されると良い。
その後、画素電極３２３の端部を覆うと共に、画素電極３２３の上面を露出する開口を有する絶縁層３２４が設けられる。絶縁層３２４から露出する画素電極３２３の上面に相当する領域が、後に有機ＥＬ素子の発光領域となる。絶縁層３２４は、隣接する画素電極３２３を隔離する部材として機能することから、一般的に「隔壁」「バンク」「リブ」等と称される。絶縁層３２４としては、上面の平坦性と共に、開口部分の側壁がなだらかなテーパー形状となるように形成されることが好ましく、平坦化層３１８と同様、熱硬化性あるいは光硬化性の有機樹脂を用いることができる。絶縁層３２４の膜厚は、３００ｎｍ乃至２μｍ、好ましくは５００ｎｍ乃至１μｍ程度で形成されると良い。
露出した画素電極３２３を覆うように、有機層３２５が形成される。有機層３２５は、少なくとも発光層を有し、有機ＥＬ素子３３０の発光部として機能する。有機層３２５は、発光層以外に、正孔注入層、正孔輸送層、電子注入層、電子輸送層といった各種の電荷輸送層が含まれても良く、さらには正孔ブロック層、電子ブロック層等といった各種の電荷ブロック層が含まれても良い。有機層３２５の膜厚は、含まれる層やその光学的特性によって異なるが、５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至１５０ｎｍ程度で形成されると良い。また、図では有機層３２５は、１つの画素電極３２３上に設けられているが、複数の画素電極３２５と、絶縁層３２４上に連続的に形成されても良い。
有機層３２５の形成後、対向電極３２６が形成される。対向電極３２６は、ここでは有機ＥＬ素子３３０の陰極（カソード）として機能する。また、表示装置２００をトップエミッション型として構成する場合は、対向電極３２６は透明電極として形成される。このとき、対向電極３２６には、有機層３２５から得られる発光を阻害しない高い透過率と、有機ＥＬ素子３３０も陰極として機能するための仕事関数が求められる。これらを満たす構成として、対向電極３２６は、ＩＴＯ、ＩＺＯ等のインジウム系酸化物透明導電層、又はマグネシウム、銀、もしくはそれらの合金、化合物であって、透過率を確保できる程度の薄膜として形成されると良い。対向電極３２６の膜厚は、インジウム系酸化物透明導電層を用いる場合は５０ｎｍ乃至５００ｎｍ、好ましくは１００ｎｍ乃至３００ｎｍ程度、マグネシウム、銀、もしくはそれらの合金、化合物を用いる場合は５ｎｍ乃至５０ｎｍ、好ましくは１０ｎｍ乃至３０ｎｍ程度で形成されると良い。また、対向電極３２６は、複数の有機ＥＬ素子３３０に対して共通の電極であり、複数の画素電極３２５上と、絶縁層３２４上に連続的に形成される。
有機ＥＬ素子３３０は、水分侵入等によって容易に機能劣化を生ずるため、封止層が形成される。図では、一例として無機絶縁層３３１、有機絶縁層３３２、無機絶縁層３３３を含む封止層が形成される。無機絶縁層３３１、３３３としては、バリア性に優れた窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、又はそれらを含む積層膜として形成することができる。有機絶縁層３３２としては、熱硬化型あるいは光硬化型の有機樹脂を用いることができる。封止層を無機絶縁層３３１、３３３と有機絶縁層３３２の積層構造とすることで、工程中に混入したパーティクル等による封止不良を抑制することができる。封止層の膜厚は、無機絶縁層３３１、３３３においてはそれぞれ３００ｎｍ乃至２μｍ、好ましくは５００ｎｍ乃至１μｍ程度、有機絶縁層３３２においては１μｍ乃至２０μｍ、好ましくは２μｍ乃至１０μｍ程度で形成されると良い。
以上の工程によって、ＯＬＥＤである表示装置２００が完成する。なお、図に示すように、無機絶縁層３３３上に、粘着材３３４を介して対向基板３３５が設けられても良い。対向基板３３５は、カバーグラスやタッチセンサ等の機能を有していても良い。
＜表示装置４００の作製＞（図６）
トランジスタ１１０の形成後、トランジスタ１１０を覆う層間絶縁層１１６、及び平坦化層４１８が形成される。層間絶縁層１１６は、一部が酸化物半導体層１１３と接するため、アンダーコート層１０２や、ゲート絶縁層１１２と同様、窒化シリコン、窒化酸化シリコン、酸化シリコン、又はそれらを含む積層膜として形成することができる。層間絶縁層１１６の膜厚は、５０ｎｍ乃至７００ｎｍ、好ましくは１００ｎｍ乃至５００ｎｍ程度で形成されると良い。平坦化層４１８は、トランジスタ１１０等による凹凸の緩和を目的の一として設けられる。平坦化層４１８としては、熱硬化型あるいは光硬化型の有機樹脂を用いることができる。平坦化層４１８の膜厚は、３００ｎｍ乃至２μｍ、好ましくは５００ｎｍ乃至１μｍ程度で形成されると良い。
層間絶縁層１１６、及び平坦化層４１８に、ドレイン電極１１５に達するコンタクトホールが形成される。その後、当該コンタクトホールを介してドレイン電極１１５と電気的に接続される画素電極４２１が形成される。画素電極４２１としては、ＩＴＯ、ＩＺＯ等のインジウム系酸化物透明導電層を用いることができる。画素電極４２１の膜厚は、５０ｎｍ乃至５００ｎｍ、好ましくは１００ｎｍ乃至３００ｎｍ程度で形成されると良い。
画素電極４２１上には、絶縁層４２２を介して共通電極４２３が形成される。共通電極４２３としては、画素電極４２１と同様、ＩＴＯ、ＩＺＯ等のインジウム系酸化物透明導電層を用いることができる。図では共通電極４２３は離散的に表されているが、平面視したとき、これらは互いに接続されて、櫛歯状あるいはスリットを有する板状に形成される。画素電極４２１と共通電極４２３の形状についてはこの限りではなく、板状に形成された共通電極上に、絶縁層４２２を介して櫛歯状あるいはスリットを有する板状の画素電極が形成されても良い。
一方、対向基板４２７上にはカラーフィルタ４２６、及びオーバーコート層４２５が形成され、基板１０１に対向するように配置されると共に、両者の間隙に液晶層４２４が設けられる。液晶層４２４は、前述した画素電極４２１および共通電極４２３とによって、矢印で示すように印加される横電界によって液晶の配向方向が制御され、光線の透過率が制御される。
以上の工程によって、ＬＣＤである表示装置４００が完成する。
以上説明した表示装置２００及び４００においては、画素電極３２３、４２１とドレイン電極１１５が接続されるトランジスタ１１０が、負のゲート電圧を繰り返し印可された場合であっても、低ドレイン電圧時のドレイン電流の低下を生じないため、長期にわたって良好な諧調表現性能を維持することができる。
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成または同一の目的を達成することができる構成で置き換えることができる。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
１ 基板、２ アンダーコート層、１０ トランジスタ、１１ ゲート電極層、１２ ゲート絶縁層、１３ 酸化物半導体層、１４ ソース電極、１５ ドレイン電極、１６ 層間絶縁層、１８ 平坦化層、１０１ 基板、１０２ アンダーコート層、１１０ トランジスタ、１１１ ゲート電極層、１１２ ゲート絶縁層、１１３ 酸化物半導体層、１１４ ソース電極、１１５ ドレイン電極、１１６ 層間絶縁層、２００ 表示装置、３１８ 平坦化層、３１９ 導電層、３２１ 導電層、３２２ 容量絶縁層、３２３ 画素電極、３２４ 絶縁層、３２５ 有機層、３２６ 対向電極、３３０ 有機ＥＬ素子、３３１ 無機絶縁層、３３２ 有機絶縁層、３３３ 無機絶縁層、３３４ 粘着剤、３３５ 対向基板、４００ 表示装置、４１８ 平坦化層、４２１ 画素電極、４２２ 絶縁層、４２３ 共通電極、４２４ 液晶層、４２５ オーバーコート層、４２６ カラーフィルタ、４２７ 対向基板。

Claims (6)

  1. 少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層と、
    前記活性層上に形成されたチタン層を有する電極層を有し、
    前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン濃度において、インジウム濃度が酸素濃度の１．３倍以下である、
    薄膜トランジスタ。
  2. 前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン濃度において、インジウム濃度が酸素濃度以下である、
    請求項１に記載の薄膜トランジスタ。
  3. 少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層と、
    前記活性層上に形成されたチタンを含む金属層を有する電極層を有し、
    前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン分布において、インジウム量が酸素量以下である、
    薄膜トランジスタ。
  4. 前記活性層表面における残留塩素量が１．０×１０１９[atoms/cm3]以下である、請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
  5. 請求項１〜４のいずれか１項に記載の薄膜トランジスタを備えた表示装置。
  6. 基板上に、少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層を形成し、
    前記活性層上にチタンを含む金属層を有する電極層を形成し、
    前記電極層にレジスト層を形成し、
    前記金属層をエッチングによりパターニングし、
    前記レジスト層を剥離し、
    前記レジスト層の剥離後の前記活性層表面の残留塩素量を、１．０×１０１９[atoms/cm3]以下とする、
    薄膜トランジスタの製造方法。

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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008219008A (ja) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法
JP2009141001A (ja) * 2007-12-04 2009-06-25 Canon Inc 酸化物半導体薄膜トランジスタ
JP2011129897A (ja) * 2009-11-20 2011-06-30 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ
WO2011132769A1 (ja) * 2010-04-23 2011-10-27 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
WO2012002574A1 (ja) * 2010-07-02 2012-01-05 合同会社先端配線材料研究所 薄膜トランジスタ
WO2012173035A1 (ja) * 2011-06-13 2012-12-20 シャープ株式会社 半導体装置およびその製造方法
WO2013042608A1 (ja) * 2011-09-20 2013-03-28 シャープ株式会社 半導体装置およびその製造方法
US20130137213A1 (en) * 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20180158843A1 (en) * 2016-12-02 2018-06-07 Innolux Corporation Display device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101597312B1 (ko) * 2009-11-16 2016-02-25 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5558222B2 (ja) * 2010-06-18 2014-07-23 シャープ株式会社 薄膜トランジスタ基板の製造方法
JP6004308B2 (ja) * 2011-08-12 2016-10-05 Ｎｌｔテクノロジー株式会社 薄膜デバイス
KR101976212B1 (ko) * 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008219008A (ja) * 2007-02-28 2008-09-18 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法
JP2009141001A (ja) * 2007-12-04 2009-06-25 Canon Inc 酸化物半導体薄膜トランジスタ
JP2011129897A (ja) * 2009-11-20 2011-06-30 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ
WO2011132769A1 (ja) * 2010-04-23 2011-10-27 株式会社日立製作所 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置
WO2012002574A1 (ja) * 2010-07-02 2012-01-05 合同会社先端配線材料研究所 薄膜トランジスタ
WO2012173035A1 (ja) * 2011-06-13 2012-12-20 シャープ株式会社 半導体装置およびその製造方法
WO2013042608A1 (ja) * 2011-09-20 2013-03-28 シャープ株式会社 半導体装置およびその製造方法
US20130137213A1 (en) * 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2013138184A (ja) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US20180158843A1 (en) * 2016-12-02 2018-06-07 Innolux Corporation Display device

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