WO2020031491A1 - 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 - Google Patents

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thin film
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武志 境
達也 戸田
将志 津吹
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株式会社ジャパンディスプレイ
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Definitions

  • the present invention relates to a thin film transistor, a display device, and a method for manufacturing a thin film transistor.
  • Patent Document 1 describes a semiconductor device including a bottom-gate transistor in which an insulating layer functioning as a channel protective film is provided over an oxide semiconductor film; an insulating layer provided in contact with the oxide semiconductor film; Alternatively, it is disclosed that by performing impurity removal treatment after formation of a source electrode layer and a drain electrode layer, an element contained in an etching gas is prevented from remaining on a surface of the oxide semiconductor film as an impurity.
  • the impurity concentration at the surface of the oxide semiconductor film is set to 5 ⁇ 10 18 atoms / cm 3 or less, preferably 1 ⁇ 10 18 atoms / cm 3 or less.
  • Patent Document 2 discloses a thin film transistor using an oxide semiconductor with favorable electric characteristics, a gate electrode provided over a substrate, a gate insulating film provided over the gate electrode, a gate electrode, and a gate insulating film.
  • An oxide semiconductor film provided over the film, a metal oxide film provided over the oxide semiconductor film, and a metal film provided over the metal oxide film There is disclosed an oxide semiconductor film having a region which is in contact with a metal oxide film and has a higher metal concentration than other regions of the oxide semiconductor film (a high-metal concentration region).
  • TAOS-TFT Transparent Amorphous having an active layer of an oxide semiconductor such as IGO or IGZO containing a group 13 element such as indium, gallium, zinc or the like.
  • Oxide Semiconductor-Thin Film Transistor when the applicant applies a voltage (negative gate voltage) such that the gate-source voltage becomes negative to the gate electrode, the current decreases at a low drain voltage with time. Has been found to occur. This is observed as a long-term use of the TAOS-TFT or an increase in resistance at a low voltage due to the use under a high stress, and the TAOS-TFT is, for example, an LCD (Liquid Crystal Display) or an OLED. (Organic Electro Luminescence Display), when used for the pixel voltage control, there is a possibility that the color rendering property at the time of low luminance is lowered.
  • the object of the present invention is to suppress a temporal decrease in current at a low drain voltage in a transistor including an oxide semiconductor as an active layer as described above.
  • An active layer made of an oxide semiconductor containing at least indium and gallium, and an electrode layer having a titanium layer formed on the active layer, wherein an active layer is formed from an interface between the active layer and the electrode layer.
  • a thin film transistor in which the amount of indium is equal to or less than the amount of oxygen in the ion distribution in a range of 15 nm toward the active layer.
  • a display device comprising the thin film transistor according to any one of (1) to (4).
  • An active layer made of an oxide semiconductor containing at least indium and gallium is formed on a substrate, an electrode layer having a metal layer containing titanium is formed on the active layer, and a resist layer is formed on the electrode layer. Then, the metal layer is patterned by etching, the resist layer is stripped, and the residual chlorine amount on the surface of the active layer after stripping the resist layer is 1.0 ⁇ 10 19 [atoms / cm 3 ] or less.
  • a method of manufacturing a thin film transistor is fabricated.
  • FIG. 3 is a diagram illustrating a cross section of a transistor according to an embodiment of the present invention.
  • FIG. 4 is an enlarged cross-sectional view in the vicinity of an oxide semiconductor layer of a transistor. 4 is a graph showing the ion concentration of an element in the direction from the drain electrode to the oxide semiconductor layer as a composition ratio when the amount of residual chlorine is not reduced.
  • FIG. 4 is a graph showing the ion concentration of an element in the direction from the drain electrode 15 to the oxide semiconductor layer 13 in terms of composition ratio when the residual chlorine amount is reduced to 1.0 ⁇ 10 19 [atoms / cm 3 ] or less. .
  • BRIEF DESCRIPTION OF DRAWINGS FIG.
  • FIG. 1 illustrates a transistor according to an embodiment of the present invention, a display device that is an OLED using the transistor, and a method for manufacturing the same.
  • FIG. 1 is a diagram illustrating a transistor according to an embodiment of the present invention, a display device which is an LCD using the transistor, and a method for manufacturing the same.
  • FIG. 1 is a diagram illustrating a cross section of a transistor 10 according to an embodiment of the present invention.
  • the transistor 10 is a so-called thin film transistor formed on the undercoat layer 2 formed on the substrate 1 by using a photolithography technique.
  • the substrate 1 is an inorganic or organic substrate such as a glass substrate, a quartz substrate, and a resin substrate, and may be rigid or flexible.
  • the undercoat layer 2 is a film that functions as a barrier layer for preventing impurities contained in the substrate 1 from diffusing to the thin film transistor side.
  • the gate electrode layer 11 is formed.
  • the gate electrode layer 11 may be made of a metal or alloy layer, or a conductive metal oxide or another conductive material. Preferably, a material having low resistance is selected.
  • the gate electrode layer 11 is expressed as a single layer in FIG. 1, it may be a single layer or a stacked layer of a plurality of materials.
  • a gate insulating layer 12 is formed over the gate electrode layer 11, and an oxide semiconductor layer 13 is formed over the gate insulating layer 12 in a region overlapping with the gate electrode layer 11.
  • the oxide semiconductor layer 13 is an active layer of the transistor 10 and is a metal oxide containing at least indium and gallium among Group 13 elements.
  • the oxide semiconductor layer 13 is a transparent semiconductor made of an oxide of indium, gallium, and zinc known as so-called IGZO.
  • a source electrode 14 and a drain electrode 15 are formed over the oxide semiconductor layer 13 and the gate insulating layer 12 so as to be partially in contact with the oxide semiconductor layer 13. Since the source electrode 14 and the drain electrode 15 are arranged at a predetermined distance from each other without being in contact with each other, a portion of the oxide semiconductor layer 13 which is not covered by the source electrode 14 and the drain electrode 15 exists. Further, the source electrode and the drain electrode 15 may be a single layer or a multilayer, but at least a layer in contact with the oxide semiconductor layer 13 contains titanium.
  • An interlayer insulating layer 16 and a planarization layer 18 are formed over the oxide semiconductor layer 13, the source electrode 14, and the drain electrode 15.
  • the transistor 10 is formed on the substrate 1.
  • a through-hole penetrating the planarization layer 18 and the interlayer insulating layer 16 is further formed appropriately, and the source electrode 14, the drain electrode 15, and the appropriate electric current formed on the planarization layer 18 are formed.
  • an arbitrary device having the transistor 10 is formed.
  • a display device such as an LCD or an OLED is exemplified.
  • FIG. 2 is an enlarged cross-sectional view of the vicinity of the oxide semiconductor layer 13 of the transistor 10.
  • a source electrode 14 and a drain electrode 15 are formed on an upper surface of the oxide semiconductor layer 13, and the oxide semiconductor layer 13 is exposed between the source electrode 14 and the drain electrode 15 to be in direct contact with the interlayer insulating layer 16.
  • An area A exists.
  • the amount of residual chlorine on the surface of the oxide semiconductor layer 13 in the region A is 1.0 ⁇ 10 19 [atoms / cm 3 ] or less. This will be described below.
  • the source electrode 14 and the drain electrode 15 are formed by etching a metal layer formed over the oxide semiconductor layer 13.
  • the metal layer is removed by dry etching until the surface of the oxide semiconductor layer 13 in the region A is exposed.
  • the portions to be the source electrode 14 and the drain electrode 15 are protected by the resist film, and remain without removing the metal layer.
  • an etching gas and other impurities are attached to the surface of the region A of the oxide semiconductor layer 13, and what is particularly important is that chlorine derived from the etching gas is attached.
  • Such impurities are considerably washed away during the peeling and cleaning of the resist film for protecting the source electrode 14 and the drain electrode 15, and a part thereof remains as residual chlorine.
  • this residual chlorine does not immediately cause a problem in using the transistor 10, but indirectly causes a decrease in current at a low drain voltage. That is, when a negative gate voltage is applied to the transistor 10, the current may decrease with a low drain voltage over time.
  • a negative voltage an excessively large negative voltage (for example, -30 V) is applied for a total of several hours to several days, or a non-excessive negative voltage (for example, -5 V) is applied for a long period of time, such as several months to several years. Repeated application is conceivable.
  • Such a decrease in the current at the time of the low drain voltage is caused by an increase in the interface resistance only at a low voltage because a high-resistance thin film layer is formed at the interface between the source electrode 14 or the drain electrode 15 and the oxide semiconductor layer 13. It is considered that the high resistance thin film layer is made of titanium oxide.
  • the applicant tried to reduce the amount of chlorine remaining on the surface of the oxide semiconductor layer 13 by removing chlorine at the time of removing and cleaning the resist.
  • the residual chlorine amount is reduced to 1.0 ⁇ 10 19 [atoms / cm 3 ] or less, even when the negative gate voltage is continuously applied, the current drop at the low drain voltage is effectively prevented.
  • the removal of chlorine is performed by selecting a stripping solution at the time of resist stripping cleaning and changing cleaning conditions as appropriate.
  • FIG. 3 is a graph showing the ion concentration of an element in the direction from the drain electrode 15 to the oxide semiconductor layer 13 in the case where the amount of residual chlorine is not reduced by the composition ratio.
  • This graph shows the change in the ion concentration along the line BB in FIG. 2 in terms of the composition ratio of oxygen, titanium, zinc, gallium, and indium. The measured sample is different from the graph shown as Example 2.
  • the vertical axis of the graph represents the composition ratio of the ion concentration, and the horizontal axis represents the distance.
  • the left direction in the graph corresponds to the drain electrode 15 side, and the right direction corresponds to the oxide semiconductor layer 13 side. Further, a position shown as “interface” in the graph is an interface between the drain electrode 15 and the oxide semiconductor 13.
  • a layer of the drain electrode 15 which is in contact with the oxide semiconductor layer 13 contains titanium as an electrode material, and a point where the composition ratio of titanium is 10% is defined as an interface.
  • the interface is defined as an interface at a point where the composition ratio of titanium exceeds any of the main elements constituting the oxide semiconductor layer 13, for example, the composition ratio of gallium and indium, which are Group 13 elements. You can also. Other rational definitions may be used.
  • the oxide semiconductor layer 13 used in Comparative Examples 1 and 2 is so-called IGZO, and is formed with the intention that the composition ratio of zinc, gallium, and indium is originally 1: 1: 1.
  • IGZO the composition ratio of zinc, gallium, and indium
  • FIG. 3 from the interface toward the oxide semiconductor layer 13 (to the right in the graph), only the indium concentration significantly increases within a range of about 15 nm, and the oxygen concentration decreases accordingly. Phenomenon is seen.
  • the amount of indium exceeds the amount of oxygen in the amount of ions in a section of 15 nm from the interface toward the oxide semiconductor layer 13 as the active layer. Since the ion amount of a specific element in a specific section is an integral value of the ion concentration in the same section, in the graph of FIG. 3, it corresponds to the area under the ion concentration curve in the specific section. In both Comparative Examples 1 and 2, the amount of indium exceeds the amount of oxygen in a section 15 nm from the interface.
  • the oxide semiconductor acts to increase the indium concentration in the section of 15 nm toward the layer 13 side and decrease the oxygen concentration, and thereafter, due to the action of the increased indium or chlorine combined with such indium, the presence of the reverse gate voltage is reduced. It is believed that it produces titanium oxide below.
  • FIG. 4 shows the ion concentration of an element in the direction from the drain electrode 15 to the oxide semiconductor layer 13 as a composition ratio when the residual chlorine amount is reduced to 1.0 ⁇ 10 19 [atoms / cm 3 ] or less.
  • FIG. This graph shows the change in ion concentration along the line BB in FIG. 2 in terms of the composition ratio of oxygen, titanium, zinc, gallium, and indium, similarly to the graph shown in FIG.
  • the measured sample is different from the graph shown as Example 1 and the graph shown as Example 2.
  • the display of the vertical axis, the horizontal axis, etc. of the graph is the same as that shown in FIG.
  • the indium concentration As shown in FIG. 4, in the samples shown in Example 1 and Example 2, in the ion concentration in the section of 15 nm from the interface toward the oxide semiconductor layer 13 as the active layer, the indium concentration generally decreased the oxygen concentration. Even if there is a portion where the indium concentration exceeds the oxygen concentration partially as seen in Example 1, the indium concentration does not exceed 1.3 times the oxygen concentration and is lower than that.
  • the indium amount does not exceed the oxygen amount in the section of 15 nm from the interface toward the oxide semiconductor layer 13 which is the active layer, and becomes smaller than that. I have.
  • Example 1 Even when -30 V was applied as a negative voltage to the gate voltage for 1 hour, no current decrease was observed at the time of low drain voltage. That is, by suppressing an increase in the indium concentration in a section of 15 nm from the interface toward the oxide semiconductor layer 13, the resistance of the transistor 10 to deterioration over time can be increased.
  • the indium concentration does not increase or is small in the section of 15 nm from the interface between the drain electrode 15 and the oxide semiconductor layer 13 toward the oxide semiconductor layer 13 as the active layer. It is considered better that the indium concentration is 1.3 times or less, more preferably the indium concentration is not more than the oxygen concentration.
  • a substrate 101 is prepared.
  • a glass substrate, a quartz substrate, a resin substrate, or the like is used.
  • the substrate 101 can be given flexibility.
  • the undercoat layer 102 is formed on the substrate 101.
  • the undercoat layer 102 is provided for the purpose of forming a barrier film that prevents diffusion of impurities contained in the substrate 101 or impurities entering from the back surface side of the substrate 101 to the transistor side.
  • the insulating film can be formed as silicon nitride, silicon nitride oxide, aluminum nitride, aluminum nitride oxide, aluminum oxide, or a stacked film containing any of them, which has excellent barrier properties.
  • the gate electrode layer 111 is formed on the undercoat.
  • a metal such as aluminum, titanium, chromium, molybdenum, tantalum, or tungsten, or an alloy containing any of these can be used.
  • the gate electrode of the transistor not only the above-described metal material but also a transparent conductive material such as ITO and IZO can be used. In the case where the layer is used not only as a gate electrode of a transistor but also as a conductive layer for forming a peripheral wiring, the above-described metal material is more preferably used because low resistance is required.
  • the gate electrode layer 111 is formed to have a thickness of about 50 nm to 700 nm, preferably about 100 nm to 500 nm. Although the gate electrode layer 111 is expressed as a single layer in FIG. 5, it may be a single layer or a stacked layer of a plurality of materials.
  • a gate insulating layer 112 is formed over the gate electrode layer 111.
  • the gate insulating layer 112 can be formed as silicon nitride, silicon nitride oxide, silicon oxide, or a stacked film including these.
  • the thickness of the gate insulating layer 112 is preferably 50 nm to 700 nm, more preferably, about 100 nm to 500 nm.
  • the oxide semiconductor layer 113 is formed over the gate insulating layer 112 in a region overlapping with the gate electrode layer 111 formed earlier.
  • a typical example of the oxide semiconductor layer 113 is a metal oxide containing a Group 13 element such as indium or gallium, specifically, IGO, IGZO, or the like.
  • the oxide semiconductor layer 113 may include another element, for example, tin belonging to Group 14 elements, titanium, zirconium belonging to Group 4 elements, or the like.
  • the thickness of the oxide semiconductor layer 113 is preferably 5 nm to 100 nm, more preferably, about 5 nm to 60 nm.
  • the crystallinity of the oxide semiconductor layer 113 there is no particular limitation on the crystallinity of the oxide semiconductor layer 113, and any of single crystal, polycrystal, and microcrystal may be used. Alternatively, it may be amorphous. As the characteristics of the oxide semiconductor layer 113, it is preferable that crystal defects such as oxygen vacancies be small and the concentration of hydrogen be low. This is because hydrogen contained in the oxide semiconductor layer 113 functions as a donor and induces current leakage of the transistor.
  • a wiring layer is formed so as to be in contact with the oxide semiconductor layer 113.
  • the source electrode 114 and the drain electrode 115 shown in the drawing are formed as part of a wiring layer.
  • a metal such as aluminum, titanium, chromium, molybdenum, tantalum, or tungsten, or an alloy containing them can be used.
  • a surface in contact with the oxide semiconductor layer 113 it is preferable that a surface in contact with the oxide semiconductor layer 113 be formed using a material which can obtain ohmic resistance characteristics at a joint portion between the two. In the present embodiment, at least titanium is included.
  • the thickness of the wiring layer 114 is preferably 50 nm to 1 ⁇ m, more preferably, about 300 nm to 700 nm.
  • the wiring layer is patterned by etching. Although a specific method of etching may be selected appropriately according to various conditions, in this embodiment, after forming a photosensitive resist film on the wiring layer, a mask pattern is formed by photolithography, and then etching is performed. Excess metal film of the wiring layer is removed by dry etching using gas. At this time, part of the surface of the oxide semiconductor layer 113 is slightly etched, and chlorine contained in the etching gas adheres to the surface of the oxide semiconductor layer 113. After that, stripping cleaning using a stripping solution is performed to remove the resist film on the wiring layer. At this time, chlorine remaining on the oxide semiconductor layer 13 is set to have a residual amount of 1.0 ⁇ 10 19 [atoms / cm 3 ] or less.
  • the wiring layer is formed as the source electrode 114 and the drain electrode 115.
  • the transistor 110 and a surrounding wiring layer are formed.
  • an interlayer insulating layer 116 covering the transistor 110 and a planarization layer 318 are formed. Since part of the interlayer insulating layer 116 is in contact with the oxide semiconductor layer 113, like the undercoat layer 102 and the gate insulating layer 112, the interlayer insulating layer 116 is formed as silicon nitride, silicon nitride oxide, silicon oxide, or a stacked film including these. be able to.
  • the thickness of the interlayer insulating layer 116 is preferably 50 nm to 700 nm, more preferably, about 100 nm to 500 nm.
  • the planarization layer 318 is provided for the purpose of reducing unevenness due to the transistor 110 and the like.
  • a thermosetting or photocurable organic resin can be used as the planarization layer 318.
  • the thickness of the planarization layer 318 is preferably from 300 nm to 2 ⁇ m, more preferably, from about 500 nm to 1 ⁇ m.
  • a contact hole reaching the source electrode 114 or the drain electrode 115 is formed in the interlayer insulating layer 116 and the planarization layer 318. After that, a pixel electrode 323 electrically connected to the drain electrode 115 through the contact hole is formed.
  • the conductive layer 319 may be formed so as to cover the contact hole, and the conductive layer 321 may be formed at the same time.
  • the conductive layer 319 is provided for the purpose of improving the connection between the source electrode 114 or the drain electrode 115 and the pixel electrode 323.
  • the conductive layer 321 is provided so as to overlap with the pixel electrode 323 with the capacitor insulating layer 322 interposed therebetween, and is provided for the purpose of forming a capacitor at the overlapping portion.
  • the pixel electrode 323 functions as an anode (anode) of the organic EL element 330 here.
  • the pixel electrode 323 is formed as a reflective electrode.
  • the pixel electrode 323 is required to have good surface reflectivity and a work function for functioning as an anode of the organic EL element 330.
  • the thickness of the pixel electrode is such that a reflective layer made of aluminum, silver, or the like is formed in a thickness of 50 nm to 300 nm, preferably about 100 nm to 200 nm, and a surface layer made of ITO, IZO, or the like is formed in a thickness of 5 nm to 100 nm, preferably about 10 nm to 50 nm. Good to be.
  • an insulating layer 324 that covers an end of the pixel electrode 323 and has an opening exposing the upper surface of the pixel electrode 323 is provided.
  • a region corresponding to the upper surface of the pixel electrode 323 exposed from the insulating layer 324 will be a light emitting region of the organic EL element later.
  • the insulating layer 324 functions as a member that separates the adjacent pixel electrodes 323, it is generally called a “partition wall”, a “bank”, a “rib”, or the like. It is preferable that the insulating layer 324 be formed so that the side wall of the opening has a gentle taper shape as well as the flatness of the upper surface.
  • a thermosetting or photocurable organic resin is used. Can be used.
  • the thickness of the insulating layer 324 is preferably 300 nm to 2 ⁇ m, more preferably, 500 nm to 1 ⁇ m.
  • the organic layer 325 is formed so as to cover the exposed pixel electrode 323.
  • the organic layer 325 has at least a light emitting layer and functions as a light emitting part of the organic EL element 330.
  • the organic layer 325 may include various charge transport layers such as a hole injection layer, a hole transport layer, an electron injection layer, and an electron transport layer in addition to the light emitting layer.
  • Various charge blocking layers such as, for example, may be included.
  • the thickness of the organic layer 325 varies depending on the layers to be included and the optical characteristics thereof, but is preferably 5 nm to 500 nm, preferably about 10 nm to 150 nm.
  • the organic layer 325 is provided on one pixel electrode 323 in the drawing, the organic layer 325 may be formed continuously on the plurality of pixel electrodes 323 and the insulating layer 324.
  • the counter electrode 326 is formed.
  • the counter electrode 326 functions as a cathode (cathode) of the organic EL element 330 here.
  • the counter electrode 326 is formed as a transparent electrode.
  • the opposing electrode 326 is required to have a high transmittance that does not hinder light emission obtained from the organic layer 325 and a work function for the organic EL element 330 to also function as a cathode.
  • the counter electrode 326 is formed of a transparent conductive layer of an indium-based oxide such as ITO or IZO, or magnesium, silver, or an alloy or compound thereof, and is formed as a thin film having a sufficient transmittance. Good to be.
  • the film thickness of the counter electrode 326 is 50 nm to 500 nm when using an indium-based oxide transparent conductive layer, preferably about 100 nm to 300 nm, and 5 nm to 50 nm when using magnesium, silver, or an alloy or compound thereof. The thickness is preferably about 10 nm to 30 nm.
  • the counter electrode 326 is a common electrode for the plurality of organic EL elements 330 and is formed continuously on the plurality of pixel electrodes 323 and on the insulating layer 324.
  • a sealing layer including an inorganic insulating layer 331, an organic insulating layer 332, and an inorganic insulating layer 333 is formed as an example.
  • the inorganic insulating layers 331 and 333 can be formed as silicon nitride, silicon nitride oxide, aluminum nitride, aluminum nitride oxide, aluminum oxide, or a stacked film including them with excellent barrier properties.
  • a thermosetting or photocurable organic resin can be used as the organic insulating layer 332, a thermosetting or photocurable organic resin can be used.
  • the thickness of the sealing layer is preferably 300 nm to 2 ⁇ m, preferably about 500 nm to 1 ⁇ m for the inorganic insulating layers 331 and 333, and about 1 ⁇ m to 20 ⁇ m, preferably about 2 ⁇ m to 10 ⁇ m for the organic insulating layer 332. .
  • a counter substrate 335 may be provided over the inorganic insulating layer 333 with an adhesive 334 interposed therebetween.
  • the counter substrate 335 may have a function such as a cover glass or a touch sensor.
  • an interlayer insulating layer 116 covering the transistor 110 and a planarization layer 418 are formed. Since part of the interlayer insulating layer 116 is in contact with the oxide semiconductor layer 113, like the undercoat layer 102 and the gate insulating layer 112, the interlayer insulating layer 116 is formed as silicon nitride, silicon nitride oxide, silicon oxide, or a stacked film including these. be able to.
  • the thickness of the interlayer insulating layer 116 is preferably 50 nm to 700 nm, more preferably, about 100 nm to 500 nm.
  • the planarization layer 418 is provided for the purpose of reducing unevenness due to the transistor 110 and the like.
  • a thermosetting or photocurable organic resin can be used as the planarization layer 418.
  • the thickness of the planarization layer 418 is preferably 300 nm to 2 ⁇ m, and more preferably, 500 nm to 1 ⁇ m.
  • a contact hole reaching the drain electrode 115 is formed in the interlayer insulating layer 116 and the planarization layer 418. After that, a pixel electrode 421 electrically connected to the drain electrode 115 through the contact hole is formed.
  • the pixel electrode 421 an indium-based oxide transparent conductive layer such as ITO and IZO can be used.
  • the pixel electrode 421 is formed to have a thickness of about 50 nm to 500 nm, preferably about 100 nm to 300 nm.
  • the common electrode 423 is formed over the pixel electrode 421 with the insulating layer 422 interposed therebetween.
  • an indium-based oxide transparent conductive layer such as ITO and IZO can be used.
  • the common electrodes 423 are discretely shown in the drawing, they are connected to each other when viewed in a plan view, and are formed in a comb shape or a plate shape having slits.
  • the shapes of the pixel electrode 421 and the common electrode 423 are not limited to this, and a plate-shaped pixel electrode having a comb-like shape or a slit may be formed on the plate-shaped common electrode via the insulating layer 422. good.
  • a color filter 426 and an overcoat layer 425 are formed on the counter substrate 427, are arranged so as to face the substrate 101, and a liquid crystal layer 424 is provided in a gap between the two.
  • the orientation direction of the liquid crystal is controlled by the above-described pixel electrode 421 and common electrode 423 by a horizontal electric field applied as indicated by an arrow, and the transmittance of light is controlled.
  • the transistor 110 connected to the pixel electrodes 323 and 421 and the drain electrode 115 has a low drain current even when a negative gate voltage is repeatedly applied. Does not occur, and good gradation expression performance can be maintained over a long period of time.
  • the present invention is not limited to the above embodiment, and various modifications are possible.
  • it can be replaced with a configuration substantially the same as the configuration shown in the above embodiment, a configuration having the same operation and effect, or a configuration that can achieve the same object.

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Abstract

酸化物半導体を活性層とするトランジスタにおける経時的な低ドレイン電圧時の電流低下を抑制すること。　少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層と、前記活性層上に形成されたチタン層を有する電極層を有し、前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン濃度において、インジウム濃度が酸素濃度の１．３倍以下である、薄膜トランジスタ。

Description

薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
　本発明は、薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法に関する。
　特許文献１には、酸化物半導体膜上にチャネル保護膜として機能する絶縁層が設けられたボトムゲート構造のトランジスタを有する半導体装置において、酸化物半導体膜上に接して設けられる絶縁層、及び／または、ソース電極層及びドレイン電極層の形成後に不純物除去処理を行うことで、エッチングガスに含まれる元素が、酸化物半導体膜表面に不純物として残存することを防止することが開示されている。同開示において、酸化物半導体膜の表面における不純物濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とされている。
　また、特許文献２には、電気特性が良好な、酸化物半導体を用いた薄膜トランジスタとして、基板上に設けられたゲート電極と、ゲート電極上に設けられたゲート絶縁膜と、ゲート電極およびゲート絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられた金属酸化物膜と、金属酸化物膜上に設けられた金属膜と、を有し、酸化物半導体膜は、金属酸化物膜と接し、且つ、酸化物半導体膜の他の領域よりも金属濃度が高い領域（金属高濃度領域）を有するものが開示されている。
特開２０１７－４６００２号公報 特開２０１１－１２９８９７号公報
　インジウム、ガリウム、亜鉛等の第１３族元素等を含んだＩＧＯ、ＩＧＺＯ等の酸化物半導体を活性層とするＴＡＯＳ－ＴＦＴ（Ｔｒａｎｓｐａｒｅｎｔ　Ａｍｏｒｐｈｏｕｓ
　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）において、出願人は、ゲート電極に、ゲート・ソース間電圧が負となるような電圧（負のゲート電圧）を印可すると、経時的に、低ドレイン電圧時の電流低下が生じる場合があることを見出した。このことは、ＴＡＯＳ－ＴＦＴの長期間の使用又は高ストレス下での使用により、経時劣化様の低電圧時の抵抗増加として観察され、当該ＴＡＯＳ－ＴＦＴが例えば、ＬＣＤ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）やＯＬＥＤ（Ｏｒｇａｎｉｃ　ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ　Ｄｉｓｐｌａｙ）の画素電圧制御に用いられた場合には、低輝度時における演色性の低下をきたす恐れがある。
　本発明は、上述したような酸化物半導体を活性層とするトランジスタにおける経時的な低ドレイン電圧時の電流低下を抑制することを目的とする。
　上記課題を解決すべく本出願において開示される発明は種々の側面を有しており、それら側面の代表的なものの概要は以下の通りである。
　（１）少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層と、前記活性層上に形成されたチタン層を有する電極層を有し、前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン濃度において、インジウム濃度が酸素濃度の１．３倍以下である、薄膜トランジスタ。
　（２）（１）において、前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン濃度において、インジウム濃度が酸素濃度以下である、薄膜トランジスタ。
　（３）少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層と、前記活性層上に形成されたチタンを含む金属層を有する電極層を有し、前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン分布において、インジウム量が酸素量以下である、薄膜トランジスタ。
　（４）（１）～（３）のいずれかにおいて、前記活性層表面における残留塩素量が１．０×１０１９[atoms/cm3]以下である、薄膜トランジスタ。
　（５）（１）～（４）のいずれかに記載の薄膜トランジスタを備えた表示装置。
　（６）基板上に、少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層を形成し、前記活性層上にチタンを含む金属層を有する電極層を形成し、前記電極層にレジスト層を形成し、前記金属層をエッチングによりパターニングし、前記レジスト層を剥離し、前記レジスト層の剥離後の前記活性層表面の残留塩素量を、１．０×１０１９[atoms/cm3]以下とする、薄膜トランジスタの製造方法。
本発明の実施形態に係るトランジスタの断面を説明する図である。 トランジスタの酸化物半導体層近辺の拡大断面図である。 残留塩素量の削減を行わなかった場合の、ドレイン電極から酸化物半導体層に向かう方向における、元素のイオン濃度を組成比で示したグラフである。 残留塩素量を１．０×１０１９[atoms/cm3]以下まで削減した場合の、ドレイン電極１５から酸化物半導体層１３に向かう方向における、元素のイオン濃度を組成比で示したグラフである。 本発明の実施形態に係るトランジスタと、当該トランジスタを使用したＯＬＥＤである表示装置及びその製造方法を説明する図である。 本発明の実施形態に係るトランジスタと、当該トランジスタを使用したＬＣＤである表示装置及びその製造方法を説明する図である。
　以下、本発明の実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表わされる場合があるが、かかる表現はあくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略することがある。
　図１は本発明の実施形態に係るトランジスタ１０の断面を説明する図である。
　トランジスタ１０は、基板１上に形成されたアンダーコート層２上にフォトリソグラフィの手法を用いて形成されたいわゆる薄膜トランジスタである。基板１は、ガラス基板、石英基板、樹脂基板等の無機又は有機基板であり、剛性を持つものであっても、可撓性を持つものであってもよい。また、アンダーコート層２は、基板１に含まれる不純物の薄膜トランジスタ側への拡散を防ぐバリア層として機能する膜である。
　アンダーコート層２上には、ゲート電極層１１が形成される。ゲート電極層１１は金属若しくは合金層、又は導電性金属酸化物やその他の導電性材料からなってよく、好ましくは低抵抗性の材料を選択する。ゲート電極層１１は、図１では単層であるかの様に表現されているが、単層であっても複数の材料の積層であっても良い。ゲート電極層１１上に、ゲート絶縁層１２が形成され、さらに、ゲート絶縁層１２上であって、ゲート電極層１１に重畳する領域に、酸化物半導体層１３が形成される。酸化物半導体層１３は、トランジスタ１０の活性層であり、第１３族元素の内、少なくともインジウム及びガリウムを含む金属酸化物である。本実施形態では、酸化物半導体層１３は、いわゆるＩＧＺＯとして知られるインジウム、ガリウム及び亜鉛の酸化物からなる透明半導体である。
　酸化物半導体層１３及びゲート絶縁層１２上に、酸化物半導体層１３に一部分が接するように、ソース電極１４及びドレイン電極１５が形成される。ソース電極１４及びドレイン電極１５は互いに接することなく、所定の距離を離して配置されるため、酸化物半導体層１３上には、ソース電極１４及びドレイン電極１５に覆われない部分が存在する。また、ソース電極及びドレイン電極１５は単層であっても、複層であってもよいが、少なくとも酸化物半導体層１３と接する層にはチタンが含まれる。
　酸化物半導体層１３、ソース電極１４及びドレイン電極１５上には、層間絶縁層１６および平坦化層１８が形成される。このようにしてトランジスタ１０が基板１上に形成される。そして、トランジスタ１０の用途に応じ、さらに、平坦化層１８及び層間絶縁層１６を貫通するスルーホールを適宜形成し、ソース電極１４及びドレイン電極１５と、平坦化層１８上に形成した適宜の電気回路とを接続することにより、トランジスタ１０を有する任意の装置が形成される。そのような装置として、ＬＣＤやＯＬＥＤのような表示装置が例示される。
　図２は、トランジスタ１０の酸化物半導体層１３近辺の拡大断面図である。酸化物半導体層１３の上面には、ソース電極１４とドレイン電極１５が形成され、ソース電極１４とドレイン電極１５間には、酸化物半導体層１３が上方に露出し、層間絶縁層１６と直接接する領域Ａが存在する。
　そして、本実施形態は、この領域Ａにおいて、酸化物半導体層１３の表面における残留塩素量が１．０×１０１９[atoms/cm3]以下であることを特徴としている。この点について、以下説明する。
　トランジスタ１０の製造工程において、ソース電極１４とドレイン電極１５は、酸化物半導体層１３上に形成された金属層をエッチングすることにより形成される。エッチング方法に特に限定はないが、ここでは、ドライエッチングにより、領域Ａにおける酸化物半導体層１３の表面が露出するまで金属層が除去される。ソース電極１４及びドレイン電極１５となるべき部分は、レジスト膜により保護され、金属層が除去されることなく残留する。
　このとき、酸化物半導体層１３の領域Ａの表面には、エッチングガスその他の不純物が付着しているが、特に重要なのは、エッチングガスに由来する塩素が付着している点である。このような不純物は、ソース電極１４及びドレイン電極１５を保護するレジスト膜の剥離洗浄の際に相当部分が洗浄され、一部が残留塩素として残存する。
　この残留塩素は、トランジスタ１０を使用する上で、直ちに問題となるわけではないが、間接的に、低ドレイン電圧時の電流低下を引き起こす原因となることを出願人は見出した。すなわち、トランジスタ１０に負のゲート電圧を印可すると、経時的に、低ドレイン電圧時の電流低下が生じる場合がある。負電圧としては、過大な負電圧（例えば、－３０Ｖなど）を累計で数時間から数日程度印可したり、過大でない負電圧（例えば、－５Ｖなど）を数月から数年など長期間にわたり繰り返し印可したりする場合が考えられる。
　このような低ドレイン電圧時の電流低下は、ソース電極１４又はドレイン電極１５と酸化物半導体層１３の界面に高抵抗の薄膜層が形成されたために、低電圧時にのみ界面抵抗の増大が生じたものと考えられ、高抵抗の薄膜層は、酸化チタンによるものと推定される。
　そして、経時劣化後のトランジスタ１０においては、分析により、ソース電極１４及び又はドレイン電極１５と酸化物半導体層１３の界面に本来存在しないはずの塩素が検出された。詳細なメカニズムは不明であるが、出願人は、レジスト膜の剥離後に、酸化物半導体層１３の表面に塩化インジウムとして残留した塩素が、トランジスタ１０の完成後に酸化物半導体層１０とソース電極１４又はドレイン電極１５との界面に移動し、負のゲート電圧が印可されることによって、徐々に酸化チタンを析出させる作用をもたらしているものと推測している。
　よって、出願人は、レジスト剥離洗浄時に塩素の除去を行うことにより、酸化物半導体層１３の表面に残留する塩素量を削減させることを試みた。この結果、残留塩素量を１．０×１０１９[atoms/cm3]以下まで削減すると、負のゲート電圧を継続的に印可した場合においても、低ドレイン電圧時の電流低下を有効に防止しうることを見出した。この塩素の除去は、レジスト剥離洗浄時の剥離液の選択や、洗浄条件を適宜変更することによりなされる。
　図３は、残留塩素量の削減を行わなかった場合の、ドレイン電極１５から酸化物半導体層１３に向かう方向における、元素のイオン濃度を組成比で示したグラフである。同グラフは、図２におけるＢ－Ｂ線に沿ったイオン濃度の変化を酸素、チタン、亜鉛、ガリウム及びインジウムについて構成比で示したものとなっており、比較例１として示したグラフと、比較例２として示したグラフとは測定したサンプルが異なっている。
　グラフの縦軸はイオン濃度の組成比、横軸は距離であり、グラフ中左方向がドレイン電極１５側、右方向が酸化物半導体層１３側に対応する。また、グラフ中「界面」として示した位置が、ドレイン電極１５と酸化物半導体１３との界面である。
　図３に示したグラフより明らかなように、界面の位置は、それ自体必ずしも明らかではないので、合理的にこれを定める必要がある。本明細書では、ドレイン電極１５の酸化物半導体層１３と接する層には電極材料としてチタンが含まれており、このチタンの構成比が１０％となる点を界面として定義している。これ以外の定義、例えば、チタンの構成比が、酸化物半導体層１３を構成する主要な元素、例えば、第１３族元素であるガリウム及びインジウムの構成比のいずれをも上回る点を界面として定義することもできる。これ以外の合理的な定義を用いてもよい。
　比較例１及び比較例２で使用した酸化物半導体層１３は、いわゆるＩＧＺＯであり、亜鉛、ガリウム及びインジウムの組成比は、本来１：１：１となることを意図して製膜される。しかしながら、図３より明らかなように、界面から酸化物半導体層１３方向（グラフ中右方向）に向かい、およそ１５ｎｍの範囲内において、インジウム濃度のみが顕著に増加し、それに伴い、酸素濃度が低下する現象がみられる。
　すなわち、これら比較例１及び比較例２では、界面から活性層である酸化物半導体層１３に向かって１５ｎｍの区間におけるイオン濃度において、インジウム濃度が酸素濃度を顕著に上回り、具体的には、インジウム濃度が酸素濃度の１．３倍を超える点が存在する。
　また、これら比較例１及び比較例２では、界面から活性層である酸化物半導体層１３に向かって１５ｎｍの区間におけるイオン量において、インジウム量が酸素量を上回っている。特定の区間における特定の元素のイオン量は、同区間におけるイオン濃度の積分値であるから、図３のグラフにおいては、特定区間内における、イオン濃度曲線の下側の面積に相当する。比較例１、比較例２ともに、界面から１５ｎｍの区間内において、インジウム量が酸素量を上回っている。
　一方、界面から酸化物半導体層１３に向かって１５ｎｍを超える区間では、酸化物半導体層１３の元素組成比がほぼ意図された通りとなるため、この部分に関しては特段考慮の必要はないものと考えられる。
　比較例１、比較例２のサンプルについて、ゲート電圧に負電圧として、－３０Ｖを１時間にわたり印可した結果、低ドレイン電圧時のドレイン電流が低下する（すなわち、ドレイン抵抗が増大する）現象がみられ、経時的にトランジスタ１０が劣化していることが確認された。
　この発生機序は上述した通り判然としないものの、酸化物半導体層１３上に残留した塩素がドレイン電極１５と酸化物半導体層１３との界面に移動する際又は移動した後に、界面から酸化物半導体層１３側に向かって１５ｎｍの区間内におけるインジウム濃度を増大させ、酸素濃度を減少させる働きをしており、その後、増大したインジウム又は、かかるインジウムと結合した塩素の作用により、逆ゲート電圧の存在下で酸化チタンを生成するものと考えられる。
　したがって、界面から酸化物半導体層１３側に向かって１５ｎｍの区間内におけるインジウム濃度の増加を抑え、一定程度以下にすることにより、経時的な低ドレイン電圧時のドレイン電流の低下を抑制することが期待される。
　図４は、残留塩素量を１．０×１０１９[atoms/cm3]以下まで削減した場合の、ドレイン電極１５から酸化物半導体層１３に向かう方向における、元素のイオン濃度を組成比で示したグラフである。同グラフは、図３で示したものと同様に、図２におけるＢ－Ｂ線に沿ったイオン濃度の変化を酸素、チタン、亜鉛、ガリウム及びインジウムについて構成比で示したものとなっており、実施例１として示したグラフと、実施例２として示したグラフとは測定したサンプルが異なっている。またグラフの縦軸、横軸等の表示についても図３に示したものと同様である。
　図４に示されるように、実施例１及び実施例２に示したサンプルでは、界面から活性層である酸化物半導体層１３に向かって１５ｎｍの区間におけるイオン濃度において、インジウム濃度が総じて酸素濃度を下回り、実施例１にみられるように部分的にインジウム濃度が酸素濃度を上回る部分があるとしても、インジウム濃度が酸素濃度の１．３倍を超えることはなく、それ以下となっている。
　また、これら実施例１及び実施例２では、界面から活性層である酸化物半導体層１３に向かって１５ｎｍの区間におけるイオン量において、インジウム量が酸素量を上回ることはなく、それ以下となっている。
　そして、これら実施例１及び実施例２のサンプルでは、ゲート電圧に負電圧として、－３０Ｖを１時間にわたり印可した場合にも、低ドレイン電圧時の電流低下は見られなかった。すなわち、界面から酸化物半導体層１３側に向かって１５ｎｍの区間内におけるインジウム濃度の増大を抑制することにより、トランジスタ１０の経時的な劣化に対する耐性を高めることができた。
　以上より、ドレイン電極１５と酸化物半導体層１３との界面から、活性層である酸化物半導体層１３に向かって１５ｎｍの区間におけるインジウム濃度の増大がない又は少ないことが望ましく、インジウム濃度が酸素濃度の１．３倍以下、より好ましくはインジウム濃度が酸素濃度以下であることがよりよいと考えられる。
　次に、本発明の実施形態に係るトランジスタと、当該トランジスタを使用した表示装置の製造方法を、図５及び図６を参照して説明する。
＜トランジスタ１１０の作製＞（図５及び図６）
　基板１０１を用意する。基板１０１としては、ガラス基板、石英基板、樹脂基板等が用いられる。樹脂基板を用いることで、基板１０１に可撓性を付与することができる。
　基板１０１上に、アンダーコート層１０２を形成する。アンダーコート層１０２は、基板１０１に含まれる不純物、又は基板１０１の裏面側から侵入する不純物の、トランジスタ側への拡散を防ぐバリア膜とすることを目的の一として設けられる。この場合、バリア性に優れた窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、又はそれらを含む積層膜として形成することができる。
　アンダーコート上にゲート電極層１１１が形成される。ゲート電極層１１１としては、例えばアルミニウム、チタン、クロム、モリブデン、タンタル、タングステン等の金属、又はそれらを含む合金を使用することができる。トランジスタのゲート電極としては、前述の金属材料のみならず、ＩＴＯ、ＩＺＯ等の透明導電材料等を使用することもできる。当該層をトランジスタのゲート電極のみならず、周辺の配線を形成するための導電層として使用する場合は、低抵抗性が求められることから前述の金属材料を用いることがより好ましい。ゲート電極層１１１の膜厚は、５０ｎｍ乃至７００ｎｍ、好ましくは１００ｎｍ乃至５００ｎｍ程度で形成されると良い。ゲート電極層１１１は、図５では単層様に表現されているが、単層であっても複数の材料の積層であっても良い。
　ゲート電極層１１１上に、ゲート絶縁層１１２が形成される。ゲート絶縁層１１２としては、窒化シリコン、窒化酸化シリコン、酸化シリコン、又はそれらを含む積層膜として形成することができる。ゲート絶縁層１１２の膜厚は、５０ｎｍ乃至７００ｎｍ、好ましくは１００ｎｍ乃至５００ｎｍ程度で形成されると良い。
　ゲート絶縁層１１２上であって、先に形成したゲート電極層１１１に重畳する領域に、酸化物半導体層１１３が形成される。酸化物半導体層１１３としては、インジウムやガリウム等の第１３族元素等を含んだ金属酸化物、具体的にはＩＧＯ、ＩＧＺＯ等が代表的である。また、酸化物半導体層１１３として、その他の元素、例えば第１４族元素に属するスズ、第４族元素に属するチタン、ジルコニウム等を含んでいても良い。酸化物半導体層１１３の膜厚は、５ｎｍ乃至１００ｎｍ、好ましくは５ｎｍ乃至６０ｎｍ程度で形成されると良い。
　酸化物半導体層１１３は、特にその結晶性についての限定は無く、単結晶、多結晶、微結晶のいずれの態様であっても良い。または、非晶質であっても良い。酸化物半導体層１１３の特性としては、酸素欠損等の結晶欠陥が少なく、水素含有濃度は低いことが好ましい。酸化物半導体層１１３に含まれる水素がドナーとして機能し、トランジスタの電流リークを誘発するためである。
　酸化物半導体層１１３に接するように、配線層が形成される。図中示されるソース電極１１４及びドレイン電極１１５は、配線層の一部として形成される。配線層は、ゲート電極層１１１と同様、例えばアルミニウム、チタン、クロム、モリブデン、タンタル、タングステン等の金属、又はそれらを含む合金を使用することができる。また、配線層１１４は酸化物半導体層１１３に接して形成されるため、酸化物半導体層１１３に接する面は、両者の接合部においてオーミックな抵抗特性が取れるような材料を選択することが好ましく、本実施形態では、少なくともチタンが含まれる。配線層１１４の膜厚は、５０ｎｍ乃至１μｍ、好ましくは３００ｎｍ乃至７００ｎｍ程度で形成されると良い。
　配線層は、エッチングによるパターニングがなされる。エッチングの具体的な手法は各種条件に応じて適当なものを選択してよいが、本実施形態では、配線層上に感光性レジスト膜を形成後、フォトリソグラフィによりマスクパターンを形成し、その後エッチングガスを用いたドライエッチングにより配線層の余分な金属膜を除去する。このとき、酸化物半導体層１１３の表面の一部がわずかにエッチングされるとともに、エッチングガスに含まれる塩素が酸化物半導体層１１３表面に付着する。その後、剥離液を用いた剥離洗浄を行い、配線層上のレジスト膜を除去する。この時、酸化物半導体層１３上に付着した塩素を、その残留量が１．０×１０１９[atoms/cm3]以下となるようにする。
　かかるパターニングにより、配線層は、ソース電極１１４及びドレイン電極１１５として形成される。以上の工程で、トランジスタ１１０、及び周囲の配線層（図示せず）が形成される。
＜表示装置２００の作製＞（図５）
　トランジスタ１１０の形成後、トランジスタ１１０を覆う層間絶縁層１１６、及び平坦化層３１８が形成される。層間絶縁層１１６は、一部が酸化物半導体層１１３と接するため、アンダーコート層１０２や、ゲート絶縁層１１２と同様、窒化シリコン、窒化酸化シリコン、酸化シリコン、又はそれらを含む積層膜として形成することができる。層間絶縁層１１６の膜厚は、５０ｎｍ乃至７００ｎｍ、好ましくは１００ｎｍ乃至５００ｎｍ程度で形成されると良い。平坦化層３１８は、トランジスタ１１０等による凹凸の緩和を目的の一として設けられる。平坦化層３１８としては、熱硬化型あるいは光硬化型の有機樹脂を用いることができる。平坦化層３１８の膜厚は、３００ｎｍ乃至２μｍ、好ましくは５００ｎｍ乃至１μｍ程度で形成されると良い。
　層間絶縁層１１６、及び平坦化層３１８に、ソース電極１１４又はドレイン電極１１５に達するコンタクトホールが形成される。その後、当該コンタクトホールを介してドレイン電極１１５と電気的に接続される画素電極３２３が形成される。図に示すように、コンタクトホール形成後、コンタクトホールを覆うように導電層３１９が形成され、同時に導電層３２１が形成されても良い。導電層３１９は、ソース電極１１４又はドレイン電極１１５と画素電極３２３との接続を良好にすることを目的の一として設けられる。導電層３２１は、容量絶縁層３２２を介して画素電極３２３と重畳するように設けられ、当該重畳箇所で容量を形成することを目的の一として設けられる。
　画素電極３２３は、ここでは有機ＥＬ素子３３０の陽極（アノード）として機能する。また、表示装置２００をトップエミッション型として構成する場合は、画素電極３２３は反射電極として形成される。このとき、画素電極３２３には、良好な表面反射性と、有機ＥＬ素子３３０の陽極として機能するための仕事関数が求められる。これらを満たす構成として、画素電極３２３は、最表面をＩＴＯ，ＩＺＯ等のインジウム系酸化物導電層とし、反射性の高いアルミニウムや銀との積層膜として形成されると良い。画素電極の膜厚は、アルミニウムや銀等でなる反射層を５０ｎｍ乃至３００ｎｍ、好ましくは１００ｎｍ乃至２００ｎｍ程度、その上にＩＴＯ、ＩＺＯ等でなる表層を５ｎｍ乃至１００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍ程度で形成されると良い。
　その後、画素電極３２３の端部を覆うと共に、画素電極３２３の上面を露出する開口を有する絶縁層３２４が設けられる。絶縁層３２４から露出する画素電極３２３の上面に相当する領域が、後に有機ＥＬ素子の発光領域となる。絶縁層３２４は、隣接する画素電極３２３を隔離する部材として機能することから、一般的に「隔壁」「バンク」「リブ」等と称される。絶縁層３２４としては、上面の平坦性と共に、開口部分の側壁がなだらかなテーパー形状となるように形成されることが好ましく、平坦化層３１８と同様、熱硬化性あるいは光硬化性の有機樹脂を用いることができる。絶縁層３２４の膜厚は、３００ｎｍ乃至２μｍ、好ましくは５００ｎｍ乃至１μｍ程度で形成されると良い。
　露出した画素電極３２３を覆うように、有機層３２５が形成される。有機層３２５は、少なくとも発光層を有し、有機ＥＬ素子３３０の発光部として機能する。有機層３２５は、発光層以外に、正孔注入層、正孔輸送層、電子注入層、電子輸送層といった各種の電荷輸送層が含まれても良く、さらには正孔ブロック層、電子ブロック層等といった各種の電荷ブロック層が含まれても良い。有機層３２５の膜厚は、含まれる層やその光学的特性によって異なるが、５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至１５０ｎｍ程度で形成されると良い。また、図では有機層３２５は、１つの画素電極３２３上に設けられているが、複数の画素電極３２３と、絶縁層３２４上に連続的に形成されても良い。
　有機層３２５の形成後、対向電極３２６が形成される。対向電極３２６は、ここでは有機ＥＬ素子３３０の陰極（カソード）として機能する。また、表示装置２００をトップエミッション型として構成する場合は、対向電極３２６は透明電極として形成される。このとき、対向電極３２６には、有機層３２５から得られる発光を阻害しない高い透過率と、有機ＥＬ素子３３０も陰極として機能するための仕事関数が求められる。これらを満たす構成として、対向電極３２６は、ＩＴＯ、ＩＺＯ等のインジウム系酸化物透明導電層、又はマグネシウム、銀、もしくはそれらの合金、化合物であって、透過率を確保できる程度の薄膜として形成されると良い。対向電極３２６の膜厚は、インジウム系酸化物透明導電層を用いる場合は５０ｎｍ乃至５００ｎｍ、好ましくは１００ｎｍ乃至３００ｎｍ程度、マグネシウム、銀、もしくはそれらの合金、化合物を用いる場合は５ｎｍ乃至５０ｎｍ、好ましくは１０ｎｍ乃至３０ｎｍ程度で形成されると良い。また、対向電極３２６は、複数の有機ＥＬ素子３３０に対して共通の電極であり、複数の画素電極３２３上と、絶縁層３２４上に連続的に形成される。
　有機ＥＬ素子３３０は、水分侵入等によって容易に機能劣化を生ずるため、封止層が形成される。図では、一例として無機絶縁層３３１、有機絶縁層３３２、無機絶縁層３３３を含む封止層が形成される。無機絶縁層３３１、３３３としては、バリア性に優れた窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、又はそれらを含む積層膜として形成することができる。有機絶縁層３３２としては、熱硬化型あるいは光硬化型の有機樹脂を用いることができる。封止層を無機絶縁層３３１、３３３と有機絶縁層３３２の積層構造とすることで、工程中に混入したパーティクル等による封止不良を抑制することができる。封止層の膜厚は、無機絶縁層３３１、３３３においてはそれぞれ３００ｎｍ乃至２μｍ、好ましくは５００ｎｍ乃至１μｍ程度、有機絶縁層３３２においては１μｍ乃至２０μｍ、好ましくは２μｍ乃至１０μｍ程度で形成されると良い。
　以上の工程によって、ＯＬＥＤである表示装置２００が完成する。なお、図に示すように、無機絶縁層３３３上に、粘着材３３４を介して対向基板３３５が設けられても良い。対向基板３３５は、カバーグラスやタッチセンサ等の機能を有していても良い。
＜表示装置４００の作製＞（図６）
　トランジスタ１１０の形成後、トランジスタ１１０を覆う層間絶縁層１１６、及び平坦化層４１８が形成される。層間絶縁層１１６は、一部が酸化物半導体層１１３と接するため、アンダーコート層１０２や、ゲート絶縁層１１２と同様、窒化シリコン、窒化酸化シリコン、酸化シリコン、又はそれらを含む積層膜として形成することができる。層間絶縁層１１６の膜厚は、５０ｎｍ乃至７００ｎｍ、好ましくは１００ｎｍ乃至５００ｎｍ程度で形成されると良い。平坦化層４１８は、トランジスタ１１０等による凹凸の緩和を目的の一として設けられる。平坦化層４１８としては、熱硬化型あるいは光硬化型の有機樹脂を用いることができる。平坦化層４１８の膜厚は、３００ｎｍ乃至２μｍ、好ましくは５００ｎｍ乃至１μｍ程度で形成されると良い。
　層間絶縁層１１６、及び平坦化層４１８に、ドレイン電極１１５に達するコンタクトホールが形成される。その後、当該コンタクトホールを介してドレイン電極１１５と電気的に接続される画素電極４２１が形成される。画素電極４２１としては、ＩＴＯ、ＩＺＯ等のインジウム系酸化物透明導電層を用いることができる。画素電極４２１の膜厚は、５０ｎｍ乃至５００ｎｍ、好ましくは１００ｎｍ乃至３００ｎｍ程度で形成されると良い。
　画素電極４２１上には、絶縁層４２２を介して共通電極４２３が形成される。共通電極４２３としては、画素電極４２１と同様、ＩＴＯ、ＩＺＯ等のインジウム系酸化物透明導電層を用いることができる。図では共通電極４２３は離散的に表されているが、平面視したとき、これらは互いに接続されて、櫛歯状あるいはスリットを有する板状に形成される。画素電極４２１と共通電極４２３の形状についてはこの限りではなく、板状に形成された共通電極上に、絶縁層４２２を介して櫛歯状あるいはスリットを有する板状の画素電極が形成されても良い。
　一方、対向基板４２７上にはカラーフィルタ４２６、及びオーバーコート層４２５が形成され、基板１０１に対向するように配置されると共に、両者の間隙に液晶層４２４が設けられる。液晶層４２４は、前述した画素電極４２１および共通電極４２３によって、矢印で示すように印加される横電界によって液晶の配向方向が制御され、光線の透過率が制御される。
　以上の工程によって、ＬＣＤである表示装置４００が完成する。
　以上説明した表示装置２００及び４００においては、画素電極３２３、４２１とドレイン電極１１５が接続されるトランジスタ１１０が、負のゲート電圧を繰り返し印可された場合であっても、低ドレイン電圧時のドレイン電流の低下を生じないため、長期にわたって良好な諧調表現性能を維持することができる。
　本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成または同一の目的を達成することができる構成で置き換えることができる。
　本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

 

Claims (6)

  1. 　少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層と、
    　前記活性層上に形成されたチタン層を有する電極層を有し、
    　前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン濃度において、インジウム濃度が酸素濃度の１．３倍以下である、
    　薄膜トランジスタ。
  2. 　前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン濃度において、インジウム濃度が酸素濃度以下である、
    　請求項１に記載の薄膜トランジスタ。
  3. 　少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層と、
    　前記活性層上に形成されたチタンを含む金属層を有する電極層を有し、
    　前記活性層と前記電極層の界面から前記活性層に向かって１５ｎｍの範囲におけるイオン分布において、インジウム量が酸素量以下である、
    　薄膜トランジスタ。
  4. 　前記活性層表面における残留塩素量が１．０×１０１９[atoms/cm3]以下である、請求項１～３のいずれか１項に記載の薄膜トランジスタ。
  5. 　請求項１～４のいずれか１項に記載の薄膜トランジスタを備えた表示装置。
  6. 　基板上に、少なくともインジウム及びガリウムを含む酸化物半導体からなる活性層を形成し、
    　前記活性層上にチタンを含む金属層を有する電極層を形成し、
    　前記電極層にレジスト層を形成し、
    　前記金属層をエッチングによりパターニングし、
    　前記レジスト層を剥離し、
    　前記レジスト層の剥離後の前記活性層表面の残留塩素量を、１．０×１０１９[atoms/cm3]以下とする、
    　薄膜トランジスタの製造方法。

     
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