CN104681491B - Cmos电路结构、其制作方法、显示基板及显示装置 - Google Patents

Abstract

本发明公开了一种CMOS电路结构、其制作方法、显示基板及显示装置，该方法中形成PMOS半导体层和NMOS半导体层的图形包括：在衬底基板上形成位于PMOS区域的非晶硅半导体层的图形和位于NMOS区域的金属氧化物半导体层的图形；对非晶硅半导体层的图形和金属氧化物半导体层的图形进行第一退火处理；对多晶硅半导体层的图形进行P型离子掺杂；这样，在对非晶硅半导体层进行退火处理使非晶硅半导体层转化为多晶硅半导体层时，借助该退火处理同时对金属氧化物半导体层进行加热使金属氧化物半导体层经历一次再生长过程，可以减少金属氧化物半导体层内部的缺陷，从而可以改善NMOS区域的阈值电压漂移的问题，提升NMOS区域的性能。

Description

CMOS电路结构、其制作方法、显示基板及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种CMOS电路结构、其制作方法、显示基板及显示装置。

背景技术

互补金属氧化物半导体(CMOS,Complementary Metal Oxide Semiconductor)由P型沟道金属氧化物半导体(PMOS，Positive Channel Metal Oxide Semiconductor)和N型沟道金属氧化物半导体(NMOS，Negative Channel Metal Oxide Semiconductor)共同构成。

目前，一般都是采用低温多晶硅(LTPS，Low Temperature Poly-silicon)技术分别制作CMOS电路中PMOS区域和NMOS区域的半导体层。由于利用LTPS工艺制作CMOS电路的制作流程较为复杂，生产成本较高，因此，出现了采用LTPS技术制作CMOS电路中PMOS区域的半导体层以及采用金属氧化物材料制作CMOS电路中NMOS区域的半导体层的制作工艺，然而，采用该制作工艺制作的CMOS电路中NMOS区域的阈值电压存在严重的漂移现象(如图1所示)，该CMOS电路中NMOS区域的性能不稳定。

因此，如何在简化CMOS电路的制作工艺的前提下改善NMOS区域的性能，是本领域技术人员亟需解决的技术问题。

发明内容

有鉴于此，本发明实施例提供了一种CMOS电路结构、其制作方法、显示基板及显示装置，用以在简化CMOS电路的制作工艺的前提下改善NMOS区域的性能。

因此，本发明实施例提供了一种CMOS电路结构的制作方法，包括：在衬底基板上形成包括PMOS半导体层和NMOS半导体层、栅绝缘层、PMOS栅极和NMOS栅极、以及CMOS源漏极的图形；

所述形成PMOS半导体层和NMOS半导体层的图形，包括：

分别形成位于PMOS区域的非晶硅半导体层的图形和位于NMOS区域的金属氧化物半导体层的图形；

对所述非晶硅半导体层的图形和所述金属氧化物半导体层的图形进行第一退火处理，所述非晶硅半导体层的图形转化为多晶硅半导体层的图形；

对所述多晶硅半导体层的图形进行P型离子掺杂。

在一种可能的实现方式中，在本发明实施例提供的上述方法中，在形成PMOS半导体层和NMOS半导体层的图形之后，还包括：

对所述PMOS半导体层和所述NMOS半导体层进行第二退火处理。

在一种可能的实现方式中，在本发明实施例提供的上述方法中，形成包括PMOS半导体层和NMOS半导体层、栅绝缘层、PMOS栅极和NMOS栅极、以及CMOS源漏极的图形，包括：

在衬底基板上依次形成包括PMOS半导体层和NMOS半导体层、栅绝缘层、PMOS栅极和NMOS栅极、以及CMOS源漏极的图形。

在一种可能的实现方式中，在本发明实施例提供的上述方法中，在形成PMOS半导体层和NMOS半导体层的图形之前，还包括：

在衬底基板上形成缓冲层。

在一种可能的实现方式中，在本发明实施例提供的上述方法中，所述形成缓冲层，包括：

在衬底基板上形成氮化硅膜层或氮氧化硅膜层；

在所述氮化硅膜层或所述氮氧化硅膜层上形成氧化硅膜层。

在一种可能的实现方式中，在本发明实施例提供的上述方法中，在形成缓冲层之后，在形成PMOS半导体层和NMOS半导体层的图形之前，还包括：

对所述缓冲层进行第三退火处理。

在一种可能的实现方式中，在本发明实施例提供的上述方法中，所述形成栅绝缘层，包括：

形成氧化硅膜层；

在所述氧化硅膜层上形成氮化硅膜层或氮氧化硅膜层。

在一种可能的实现方式中，在本发明实施例提供的上述方法中，对所述多晶硅半导体层的图形进行P型离子掺杂，包括：

在所述NMOS半导体层上形成覆盖NMOS区域的掺杂阻挡层的图形；

对形成有掺杂阻挡层的图形的衬底基板注入P型离子；

剥离所述掺杂阻挡层。

在一种可能的实现方式中，在本发明实施例提供的上述方法中，所述形成CMOS源漏极的图形，包括：

形成包括CMOS源极、CMOS漏极和CMOS链接电极的图形。

本发明实施例还提供了一种CMOS电路结构，采用本发明实施例提供的上述方法制作。

本发明实施例还提供了一种显示基板，包括：衬底基板和位于所述衬底基板上的本发明实施例提供的上述CMOS电路结构。

在一种可能的实现方式中，在本发明实施例提供的上述显示基板中，所述显示基板包括显示区域和包围所述显示区域的边界闭合的非显示区域；其中，

所述CMOS电路结构中PMOS区域位于所述非显示区域内，NMOS区域位于所述显示区域内。

本发明实施例还提供了一种显示装置，包括：本发明实施例提供的上述显示基板。

本发明实施例提供的上述CMOS电路结构、其制作方法、显示基板及显示装置，该方法中形成PMOS半导体层和NMOS半导体层的图形包括：在衬底基板上形成位于PMOS区域的非晶硅半导体层的图形和位于NMOS区域的金属氧化物半导体层的图形；对非晶硅半导体层的图形和金属氧化物半导体层的图形进行第一退火处理；对多晶硅半导体层的图形进行P型离子掺杂；这样，在对非晶硅半导体层进行退火处理使非晶硅半导体层转化为多晶硅半导体层时，借助该退火处理同时对金属氧化物半导体层进行加热使金属氧化物半导体层经历一次再生长的过程，可以减少金属氧化物半导体层内部的缺陷，从而可以改善NMOS区域的阈值电压漂移的问题，提升NMOS区域的性能。

附图说明

图1为现有的CMOS电路中NMOS区域在不同时刻的I-V曲线图；

图2为本发明实施例提供的CMOS电路结构的制作方法的流程图；

图3为本发明实施例提供的CMOS电路结构的制作方法中未经历第二退火处理制作的CMOS电路结构中NMOS区域在不同时刻的I-V曲线图；

图4为本发明实施例提供的CMOS电路结构的制作方法中经历第二退火处理制作的CMOS电路结构中NMOS区域在不同时刻的I-V曲线图；

图5为本发明实施例提供的CMOS电路结构的制作方法中形成单层结构的栅绝缘层制作的CMOS电路结构中NMOS区域在不同时刻的I-V曲线图；

图6为本发明实施例提供的CMOS电路结构的制作方法中形成双层结构的栅绝缘层制作的CMOS电路结构中NMOS区域在不同时刻的I-V曲线图；

图7a-图7j分别为本发明实施例提供的CMOS电路结构的制作方法在执行各步骤后的结构示意图。

具体实施方式

下面结合附图，对本发明实施例提供的CMOS电路结构、其制作方法、显示基板及显示装置的具体实施方式进行详细地说明。

附图中各膜层的形状和厚度不反映其真实比例，目的只是示意说明本发明内容。

本发明实施例提供的一种CMOS电路结构的制作方法，包括：在衬底基板上形成包括PMOS半导体层和NMOS半导体层、栅绝缘层、PMOS栅极和NMOS栅极、以及CMOS源漏极的图形；其中，

形成PMOS半导体层和NMOS半导体层的图形，如图2所示，可以包括如下步骤：

S201、分别形成位于PMOS区域的非晶硅半导体层的图形和位于NMOS区域的金属氧化物半导体层的图形；

S202、对非晶硅半导体层的图形和金属氧化物半导体层的图形进行第一退火处理，非晶硅半导体层的图形转化为多晶硅半导体层的图形；

S203、对多晶硅半导体层的图形进行P型离子掺杂。

本发明实施例提供的上述CMOS电路结构的制作方法，在形成PMOS半导体层和NMOS半导体层的图形的过程中，由于在对非晶硅半导体层进行退火处理使非晶硅半导体层转化为多晶硅半导体层时，借助该退火处理同时对金属氧化物半导体层进行加热使金属氧化物半导体层经历一次再生长的过程，可以减少金属氧化物半导体层内部的缺陷，从而可以改善NMOS区域的阈值电压漂移的问题，提升NMOS区域的性能。

例如，图3为采用本发明实施例提供的上述方法制作的CMOS电路中NMOS区域在不同时刻的I-V曲线，与如图1所示的现有的CMOS电路中NMOS区域在不同时刻的I-V曲线相比可知，采用本发明实施例提供的上述方法，可以明显改善CMOS电路中NMOS区域的阈值电压漂移的问题，提升CMOS电路中NMOS区域的性能。

可选地，在执行本发明实施例提供的上述方法中的步骤S201形成位于NMOS区域的金属氧化物半导体层的图形时，可以通过以下方式来实现：采用溅射或热蒸发的方法沉积厚度为10nm-200nm的金属氧化物薄膜，其中，金属氧化物薄膜的材料可以为氧化铟镓锌(Indium Gallium Zinc Oxides,IGZO)、氧化铪铟锌(Hafnium Indium Zinc Oxides,HIZO)、氧化铟锌(Indium Zinc Oxides,IZO)、非晶氧化铟锌(Amorphous-Indium ZincOxides,a-InZnO)、掺氟氧化锌(Zinc Oxides：fluorum,ZnO：F)、掺锡氧化铟(IndiumOxides：Tin,In2O3：Sn)、掺钼氧化铟(Indium Oxides：Molybdenum,In2O3：Mo)、锡酸镉(Cd₂SnO₄)、掺铝氧化锌(Zinc Oxides：Aluminium,ZnO：Al)、掺铌氧化钛(Titanium Oxides：Niobium,TiO2：Nb)和铬锡氧化物(Cd-Sn-O)中的任意一种，在此不做限定；在金属氧化物薄膜上涂布一层光刻胶；对光刻胶进行包括曝光、显影处理；对未覆盖光刻胶的金属氧化物薄膜进行刻蚀处理；剥离剩余的光刻胶，形成金属氧化物半导体层的图形。

可选地，在执行本发明实施例提供的上述方法中的步骤S201形成位于PMOS区域的非晶硅半导体层的图形时，可以通过以下方式来实现：采用等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition,PECVD)的方法沉积厚度为20nm-80nm的非晶硅薄膜；在非晶硅薄膜上涂布一层光刻胶；对光刻胶进行包括曝光、显影处理；对未覆盖光刻胶的非晶硅薄膜进行刻蚀处理；剥离剩余的光刻胶，形成非晶硅半导体层的图形。

需要说明的是，形成非晶硅半导体层的图形和形成金属氧化物半导体层的图形没有先后顺序，在此不做限定。

可选地，在执行本发明实施例提供的上述方法中的步骤S202对非晶硅半导体层的图形和金属氧化物半导体层的图形进行第一退火处理时，可以对非晶硅半导体层的图形和金属氧化物半导体层的图形进行准分子激光退火(Excimer Laser Anneal,ELA)工艺，其中，准分子激光输出的能量密度与非晶硅半导体层的厚度相关，例如，非晶硅半导体层的厚度为50nm时，准分子激光输出的能量密度一般为200mJ/cm²-400mJ/cm²；这样，在将非晶硅半导体层转化为多晶硅半导体层的同时，对金属氧化物半导体层进行加热使金属氧化物半导体层经历一次再生长的过程，可以减少金属氧化物半导体层内部的缺陷，例如位错等，从而可以改善NMOS区域的阈值电压漂移的问题，提升NMOS区域的性能。

可选地，在执行本发明实施例提供的上述方法中的步骤S203对多晶硅半导体层的图形进行P型离子掺杂时，可以通过以下方式来实现：在NMOS半导体层上形成覆盖NMOS区域的掺杂阻挡层的图形，优选地，掺杂阻挡层的图形可以为经过曝光、显影处理后的光刻胶的图形；对形成有掺杂阻挡层的图形的衬底基板注入P型离子，优选地，可以使用硼烷(BH3)来实现，或者，也可以使用其他类似的掺杂剂来实现，在此不做限定；剥离掺杂阻挡层，即剥离剩余的光刻胶即可。

可选地，在本发明实施例提供的上述方法中，在形成PMOS半导体层和NMOS半导体层的图形之后，即在对多晶硅半导体层的图形进行P型离子掺杂之后，还可以对PMOS半导体层和NMOS半导体层进行第二退火处理；优选地，可以对PMOS半导体层和NMOS半导体层进行高温退火处理，一般将温度控制在400℃-600℃的范围为佳；该第二退火处理不仅可以使掺杂区域的P型离子活化，提升PMOS区域的性能，还可以对金属氧化物半导体层再次进行加热，使金属氧化物半导体层的表面与氧气反应，生成更加稳定的氧化物，减少界面态的存在，从而使NMOS区域的阈值电压几乎不存在漂移的问题。

例如，将未经历第二退火处理形成的CMOS电路中NMOS区域在不同时刻的I-V曲线(如图3所示)和经历第二退火处理形成的CMOS电路中NMOS区域在不同时刻的I-V曲线(如图4所示)进行对比可知，未经历第二退火处理形成的CMOS电路中NMOS区域的阈值电压的漂移现象较为明显，经历第二退火处理形成的CMOS电路中NMOS区域的阈值电压几乎不存在漂移的现象，显著提升了NMOS区域的性能。

可选地，本发明实施例提供的上述方法制作的CMOS电路结构中，NMOS区域的结构可以为顶栅型或底栅型结构，PMOS区域的结构可以为顶栅型或底栅型结构，在此不做限定。例如：在NMOS区域和PMOS区域的结构均为顶栅型结构时，在本发明实施例提供的上述方法中，形成包括PMOS半导体层和NMOS半导体层、栅绝缘层、PMOS栅极和NMOS栅极、以及CMOS源漏极的图形，可以为在衬底基板上依次形成包括PMOS半导体层和NMOS半导体层、栅绝缘层、PMOS栅极和NMOS栅极、以及CMOS源漏极的图形。

可选地，在衬底基板上依次形成包括PMOS半导体层和NMOS半导体层、栅绝缘层、PMOS栅极和NMOS栅极、以及CMOS源漏极的图形时，在形成PMOS半导体层和NMOS半导体层的图形之前，还可以在衬底基板上形成缓冲层，优选地，可以采用PECVD方式沉积厚度为100nm-500nm的缓冲层；这样，可以避免采用金属氧化物材料制作的NMOS半导体层直接和衬底基板接触导致NMOS半导体层的特性变差。

可选地，在本发明实施例提供的上述方法中，可以形成双层结构的缓冲层，优选地，可以通过以下方式来实现：在衬底基板上形成氮化硅膜层或氮氧化硅膜层，其中，氮化硅膜层或氮氧化硅膜层厚度可以为100nm-400nm，对应的反应气体可以为硅烷(SiH4)、氨气(NH3)、氮气(N2)或二氯硅烷(SiH2Cl2)、氨气(NH3)、氮气(N2)；在氮化硅膜层或氮氧化硅膜层上形成氧化硅膜层，其中，氧化硅膜层厚度可以为20nm-200nm，对应的反应气体可以为SiH4和N2O；这样，与采用金属氧化物材料制作的NMOS半导体层接触的是氧化硅膜层，可以提升NMOS半导体层的性能，同时，在氧化硅膜层和衬底基板之间设置致密性较好的氮化硅膜层或氮氧化硅膜层，可以避免由于氧化硅膜层的致密性较差使得衬底基板影响NMOS半导体层的性能。

可选地，在本发明实施例提供的上述方法中，在形成缓冲层之后，在形成PMOS半导体层和NMOS半导体层的图形之前，还可以对缓冲层进行第三退火处理，优选地，可以对缓冲层进行高温退火处理，一般将温度控制在300℃-800℃的范围为佳。这是由于氮化硅膜层或氮氧化硅膜层中氢(H)的含量较高，氢会扩散到NMOS半导体层使NMOS区域失效，进行第三退火处理可以减少缓冲层中的氢，这样，不仅可以避免氢扩散到NMOS半导体层影响NMOS区域的性能，同时，还可以避免在后续进行第一退火处理(例如ELA)时产生氢爆炸。

可选地，在本发明实施例提供的上述方法中，在形成PMOS栅极和NMOS栅极的图形之后，在形成CMOS源漏极的图形之前，还可以形成保护层，优选地，可以采用PECVD方式沉积厚度为50nm-400nm的保护层，保护层可以为氧化硅膜层、氮化硅膜层或氮氧化硅膜层，其中，氧化硅膜层对应的反应气体可以为SiH4和N2O，氮化硅膜层或氮氧化硅膜层对应的反应气体可以为SiH4、NH3、N2或SiH2Cl2、NH3、N2，在此不做限定。并且，在形成保护层之后，需要对保护层和栅绝缘层进行构图工艺形成过孔，使NMOS半导体层和PMOS半导体层与将要形成的CMOS源漏极接触。

可选地，在本发明实施例提供的上述方法中，形成栅绝缘层，可以采用PECVD方式沉积厚度为200nm-800nm的栅绝缘层，优选地，可以通过以下方式来实现：形成氧化硅膜层，对应的反应气体可以为SiH4、NH3、N2或SiH2Cl2、NH3、N2；在氧化硅膜层上形成氮化硅膜层或氮氧化硅膜层，对应的反应气体可以为SiH4和笑气(N2O)；这样，与采用金属氧化物材料制作的NMOS半导体层接触的是氧化硅膜层，可以提升NMOS半导体层的性能；同时，由于氧化硅膜层的致密性较差，在后续进行栅极刻蚀工艺时，刻蚀液、剥离液或清洗液会渗透到氧化硅膜层中，甚至透过氧化硅膜层而腐蚀NMOS半导体层，可能会造成CMOS断路，因此，需要在氧化硅膜层上形成致密性较好的氮化硅膜层或氮氧化硅膜层。

例如，将具有氧化硅作为栅绝缘层的CMOS电路中NMOS区域在不同时刻的I-V曲线(如图5所示)和具有双层结构的栅绝缘层的CMOS电路中NMOS区域在不同时刻的I-V曲线(如图6所示)进行对比可知，具有氧化硅作为栅绝缘层的CMOS电路中NMOS区域的阈值电压的漂移现象较为明显，具有双层结构的栅绝缘层的CMOS电路中NMOS区域的阈值电压几乎不存在漂移的现象，显著提升了NMOS区域的性能。

可选地，在本发明实施例提供的上述方法中，形成CMOS源漏极的图形，可以形成包括CMOS源极、CMOS漏极和CMOS链接电极的图形，该CMOS链接电极可以对周边电路进行补偿。优选地，可以采用如下方式来实现：采用溅射或热蒸发的方式沉积厚度为200nm-1000nm的金属薄膜，其中，金属薄膜的材料可以为铬(Cr)、钨(W)、铜(Cu)、钛(Ti)、钽(Ta)和钼(Mo)中的任意一种或合金；在金属薄膜上涂布一层光刻胶；对光刻胶进行曝光、显影处理；对未覆盖光刻胶的金属薄膜进行刻蚀处理；剥离剩余的光刻胶。

下面以一个具体的实例对本发明实施例提供的CMOS电路结构的制作方法的具体实现方式进行详细地说明。

实例一：CMOS电路结构中NMOS区域和PMOS区域的结构均为顶栅型结构的制作方法，包括如下步骤：

1、采用PECVD方式在衬底基板1上形成厚度为100nm-500nm的缓冲层2，如图7a所示；其中，缓冲层2为双层结构，底层为氮化硅膜层或氮氧化硅膜层，上层为氧化硅膜层；

2、对缓冲层2进行温度为300℃-800℃的高温退火处理；

3、在缓冲层2上分别形成位于PMOS区域的非晶硅半导体层3的图形和位于NMOS区域的金属氧化物半导体层即NMOS半导体层4的图形，如图7b所示；

4、对非晶硅半导体层3的图形和金属氧化物半导体层即NMOS半导体层4的图形进行ELA处理，非晶硅半导体层3的图形转化为多晶硅半导体层5的图形，如图7c所示；

5、采用构图工艺在形成有金属氧化物半导体层即NMOS半导体层4的图形和多晶硅半导体层5的图形的衬底基板1上形成光刻胶15的图形，其中，光刻胶15的图形露出多晶硅半导体层5的图形，如图7d所示；

6、对露出的多晶硅半导体层5的图形进行P型离子掺杂，形成PMOS半导体层6的图形，并剥离光刻胶15的图形，如图7e所示；

7、对PMOS半导体层6的图形和金属氧化物半导体层即NMOS半导体层4的图形进行温度为400℃-600℃的高温退火处理；

8、采用PECVD方式在PMOS半导体层6和金属氧化物半导体层即NMOS半导体层4上形成厚度为200nm-800nm的栅绝缘层7，如图7f所示；其中，栅绝缘层7为双层结构，底层为氧化硅膜层，上层为氮化硅膜层或氮氧化硅膜层；

9、在栅绝缘层7上形成位于PMOS区域内的PMOS栅极8和位于NMOS区域内的NMOS栅极9的图形，如图7g所示；

10、采用PECVD方式在形成有PMOS栅极8和NMOS栅极9的图形的衬底基板1上形成厚度为50nm-400nm的保护层10，如图7h所示；

11、对保护层10和栅绝缘层7进行构图工艺形成过孔11，其中，过孔11贯穿保护层10和栅绝缘层7，如图7i所示；

12、采用溅射或热蒸发的方式在形成有过孔11的衬底基板1上形成CMOS源极12、CMOS漏极13和CMOS链接电极14的图形，其中，CMOS源极12、CMOS漏极13和CMOS链接电极14通过过孔11与NMOS半导体层4和PMOS半导体层6电性连接，如图7j所示。

基于同一发明构思，本发明实施例还提供了一种CMOS电路结构，采用本发明实施例提供的上述方法制作，该CMOS电路结构的实施可以参见上述CMOS电路结构的制作方法的实施例，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示基板，包括衬底基板和位于衬底基板上的本发明实施例提供的上述CMOS电路结构，该显示基板的实施可以参见上述CMOS电路结构的实施例，重复之处不再赘述。

可选地，在本发明实施例提供的上述显示基板中，显示基板可以包括显示区域和包围显示区域的边界闭合的非显示区域；由于非显示区域内设置有集成电路，集成电路对半导体层的迁移率的要求较高，而采用LTPS工艺制作的PMOS半导体层的迁移率大于30cm²/Vs，满足非显示区域中集成电路的驱动需求，因此，将采用LTPS工艺制作的PMOS半导体层设置在非显示区域内，即CMOS电路结构中PMOS区域位于非显示区域内；同时，由于LTPS工艺制作的PMOS半导体层的均一性较差，不适于显示区域这样的大面积区域，而适用于非显示区域这样的小面积区域，因此，采用金属氧化物材料制作的NMOS半导体层设置在显示区域内，即CMOS电路结构中NMOS区域位于显示区域内；并且，采用金属氧化物材料制作的NMOS半导体层的迁移率为10cm²/Vs-50cm²/Vs，可以充分满足显示区域的驱动需求。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示基板，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述显示基板的实施例，重复之处不再赘述。

本发明实施例提供的一种CMOS电路结构、其制作方法、显示基板及显示装置，该方法中形成PMOS半导体层和NMOS半导体层的图形包括：在衬底基板上形成位于PMOS区域的非晶硅半导体层的图形和位于NMOS区域的金属氧化物半导体层的图形；对非晶硅半导体层的图形和金属氧化物半导体层的图形进行第一退火处理；对多晶硅半导体层的图形进行P型离子掺杂；这样，在对非晶硅半导体层进行退火处理使非晶硅半导体层转化为多晶硅半导体层时，借助该退火处理同时对金属氧化物半导体层进行加热使金属氧化物半导体层经历一次再生长的过程，可以减少金属氧化物半导体层内部的缺陷，从而可以改善NMOS区域的阈值电压漂移的问题，提升NMOS区域的性能。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种CMOS电路结构的制作方法，包括：在衬底基板上形成包括PMOS半导体层和NMOS半导体层、栅绝缘层、PMOS栅极和NMOS栅极、以及CMOS源漏极的图形；其特征在于：

所述形成PMOS半导体层和NMOS半导体层的图形，包括：

分别形成位于PMOS区域的非晶硅半导体层的图形和位于NMOS区域的金属氧化物半导体层的图形；

对所述非晶硅半导体层的图形和所述金属氧化物半导体层的图形进行第一退火处理，所述非晶硅半导体层的图形转化为多晶硅半导体层的图形；

对所述多晶硅半导体层的图形进行P型离子掺杂；

在形成PMOS半导体层和NMOS半导体层的图形之后，还包括：对所述PMOS半导体层和所述NMOS半导体层进行第二退火处理。

2.如权利要求1所述的方法，其特征在于，形成包括PMOS半导体层和NMOS半导体层、栅绝缘层、PMOS栅极和NMOS栅极、以及CMOS源漏极的图形，包括：

在衬底基板上依次形成包括PMOS半导体层和NMOS半导体层、栅绝缘层、PMOS栅极和NMOS栅极、以及CMOS源漏极的图形。

3.如权利要求2所述的方法，其特征在于，在形成PMOS半导体层和NMOS半导体层的图形之前，还包括：

在衬底基板上形成缓冲层。

4.如权利要求3所述的方法，其特征在于，所述形成缓冲层，包括：

在衬底基板上形成氮化硅膜层或氮氧化硅膜层；

在所述氮化硅膜层或所述氮氧化硅膜层上形成氧化硅膜层。

5.如权利要求4所述的方法，其特征在于，在形成缓冲层之后，在形成PMOS半导体层和NMOS半导体层的图形之前，还包括：

对所述缓冲层进行第三退火处理。

6.如权利要求1-5任一项所述的方法，其特征在于，所述形成栅绝缘层，包括：

形成氧化硅膜层；

在所述氧化硅膜层上形成氮化硅膜层或氮氧化硅膜层。

7.如权利要求1-5任一项所述的方法，其特征在于，对所述多晶硅半导体层的图形进行P型离子掺杂，包括：

在所述NMOS半导体层上形成覆盖NMOS区域的掺杂阻挡层的图形；

对形成有掺杂阻挡层的图形的衬底基板注入P型离子；

剥离所述掺杂阻挡层。

8.如权利要求1-5任一项所述的方法，其特征在于，所述形成CMOS源漏极的图形，包括：

形成包括CMOS源极、CMOS漏极和CMOS链接电极的图形。

9.一种CMOS电路结构，其特征在于，采用如权利要求1-8任一项所述的方法制作。

10.一种显示基板，其特征在于，包括：衬底基板和位于所述衬底基板上的如权利要求9所述的CMOS电路结构。

11.如权利要求10所述的显示基板，其特征在于，所述显示基板包括显示区域和包围所述显示区域的边界闭合的非显示区域；其中，

所述CMOS电路结构中PMOS区域位于所述非显示区域内，NMOS区域位于所述显示区域内。

12.一种显示装置，其特征在于，包括：如权利要求10或11所述的显示基板。