JP2015144259A - 半導体装置 - Google Patents

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Abstract

【課題】酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させる。
【解決手段】絶縁表面上の酸化物半導体膜と、絶縁表面及び酸化物半導体膜上の酸化防止膜と、酸化防止膜に接する一対の電極と、一対の電極上のゲート絶縁膜と、酸化物半導体膜と重畳するゲート絶縁膜上のゲート電極と、を有し、酸化防止膜は、一対の電極と重畳する領域の幅が一対の電極と重畳しない領域の幅より長いことを特徴とする半導体装置である。
【選択図】図１

Description

本発明の一態様は、電界効果トランジスタを有する半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１及び特許文献２参照）。
ところで、特に酸化物半導体においては、水素がキャリアの供給源となることが指摘されている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが求められており、酸化物半導体膜や、酸化物半導体に接するゲート絶縁膜の水素を低減することで、しきい値電圧の変動を抑制している（特許文献３参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２００９−２２４４７９号公報
しかしながら、水素と同様に窒素がキャリア供給源となる。このため、酸化物半導体膜に接する膜に大量に窒素が含まれることで、酸化物半導体膜を有するトランジスタの電気特性の変動、代表的にはしきい値電圧のシフトが生じる。また、トランジスタごとに電気特性がばらつくという問題がある。
また、酸化物半導体膜中の酸素欠損を低減するために酸化物半導体膜に酸素を供給する必要がある。酸化物半導体膜に酸素を直接添加すると、酸化物半導体膜の結晶構造が乱れ、結晶性が低下してしまう。このため、酸化物半導体膜に接する膜に酸素を添加し、その酸素を酸化物半導体膜に供給することがある。
しかしながら、酸化物半導体膜に接する膜には窒素が含まれている場合があり、そこに酸素を添加すると窒素酸化物（代表例としては、一酸化窒素、二酸化窒素等がある）が発生し、酸化物半導体膜に接する膜中の窒素酸化物が酸化物半導体膜との界面におけるトラップ準位を形成してしまい、トランジスタの電気特性の変動に影響を及ぼす。
そこで、本発明の一態様は、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の一とする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、絶縁表面上の酸化物半導体膜と、絶縁表面及び酸化物半導体膜上の酸化防止膜と、酸化防止膜に接する一対の電極と、一対の電極上のゲート絶縁膜と、酸化物半導体膜と重畳するゲート絶縁膜上のゲート電極と、を有し、酸化防止膜は、一対の電極と重畳する領域の幅が一対の電極と重畳しない領域の幅より長いことを特徴とする半導体装置である。
また、上記構成において、酸化防止膜は、酸化物半導体膜であってもよい。
また、本発明の他の一態様は、絶縁表面上の酸化物半導体膜と、酸化物半導体膜に接する一対の電極と、一対の電極上のゲート絶縁膜と、酸化物半導体膜と重畳するゲート絶縁膜上のゲート電極と、を有し、酸化物半導体膜は、一対の電極と重畳する領域の幅が一対の電極と重畳しない領域の幅より長いことを特徴とする半導体装置である。
また、上記構成において、絶縁表面と酸化物半導体膜の間に導電膜及び下地絶縁膜を有し、導電膜は、絶縁表面に接し、下地絶縁膜は、絶縁表面及び酸化物半導体膜に接してもよい。
また、上記構成において、ゲート絶縁膜及び下地絶縁膜の少なくとも一方は、電子スピン共鳴スペクトルにおいて、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。
また、上記構成において、ゲート絶縁膜及び下地絶縁膜の少なくとも一方は、窒素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満である部分を有する。
また、上記構成において、ゲート絶縁膜及び下地絶縁膜の少なくとも一方は、水素濃度が５×１０２０ａｔｏｍｓ／ｃｍ３未満である部分を有する。
また、上記構成において、ゲート絶縁膜及び下地絶縁膜の少なくとも一方は、電子スピン共鳴スペクトルにおいて、窒素酸化物に起因するシグナルが観測される。
また、上記構成において、窒素酸化物は、一酸化窒素または二酸化窒素である。
本発明の一態様により、酸化物半導体膜を有するトランジスタの電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタの上面図及び断面図を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの上面図及び断面図を説明する図。 トランジスタの断面図を説明する図。 トランジスタの上面図及び断面図を説明する図。 トランジスタのバンド構造を説明する図。 トランジスタの断面図を説明する図。 トランジスタの断面図を説明する図。 トランジスタの断面図を説明する図。 トランジスタの断面図を説明する図。 トランジスタの上面図及び断面図を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの断面図を説明する図。 トランジスタの上面図及び断面図を説明する図。 トランジスタの断面図を説明する図。 トランジスタの断面図を説明する図。 トランジスタの断面図を説明する図。 形成エネルギー及び遷移レベルの関係と、欠陥の電子配置を説明する図。 フェルミレベルの変化と、欠陥の荷電状態の変化を説明する図。 ｃ−ＳｉＯ２の結晶モデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮＯ２を導入したモデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮ２Ｏを導入したモデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮＯを導入したモデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮを導入したモデルを説明する図。 バンドダイアグラムを説明する図。 クラスタ構造のモデルを説明する図。 トランジスタのしきい値電圧がプラスシフトする現象のメカニズムを説明する図。 バルクモデルを説明する図。 モデルの構造を説明する図。 ＶｏＨの形成エネルギー及び遷移レベルの関係、及びＶｏＨの熱力学的遷移レベルを説明する図。 ＶｏＨのキャリア密度と欠陥密度の関係を説明する図。 酸化物半導体膜内部、及びその界面近傍のＤＯＳを示すバンド構造。 酸化物半導体膜を有するトランジスタの暗状態における劣化を説明する図。 酸化物半導体膜を有するトランジスタの暗状態における劣化を説明する図。 酸化物半導体膜を有するトランジスタの光照射下における劣化を説明する図。 酸化物半導体膜を有するトランジスタの光照射下における劣化を説明する図。 酸化物半導体膜を有するトランジスタの光照射下における劣化を説明する図。 酸化物半導体膜の高純度真性化を説明するモデル図。 ＣＡＡＣ−ＯＳ膜の断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳ膜の断面模式図。 ＣＡＡＣ−ＯＳ膜の平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳ膜および単結晶酸化物半導体膜のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳ膜の電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳ膜およびｎｃ−ＯＳ膜の成膜モデルを説明する模式図。 ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。 ＣＡＡＣ−ＯＳ膜の成膜モデルを説明する模式図。 半導体装置の断面図及び回路図。 記憶装置の回路図及び断面図。 ＲＦタグの構成例を説明する図。 ＣＰＵの構成例を説明する図。 記憶素子の回路図。 表示装置の構成例を説明する図及び画素の回路図。 表示モジュールを説明する図。 電子機器を説明する図。 ＲＦデバイスの使用例を説明する図。 ＥＳＲの測定結果を説明する図。 ＥＳＲの測定結果を説明する図。 ＴＤＳ分析の測定結果を説明する図。 ＴＤＳ分析の測定結果を説明する図。 ＴＤＳ分析の測定結果を説明する図。 酸素分圧と各分子量のガスの放出量の関係を説明する図。 しきい値電圧の変動量及びシフト値の差を説明する図。 しきい値電圧の変動量、シフト値の変動量と、酸化窒化シリコン膜中の３本シグナルのスピン密度の合計、窒化酸化物及び酸素の放出量の相関を説明する図。 ＳＩＭＳ分析の測定結果を説明する図。 ＳＩＭＳ分析の測定結果を説明する図。 断面ＳＴＥＭ写真を説明する図。 比較例試料の電気特性を説明する図。 実施例試料の電気特性を説明する図。 実施例試料の電気特性を説明する図。 実施例試料の電気特性を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態及び実施例において、同一部分または同様の機能を有する部分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
また、酸化物半導体膜を有するトランジスタはｎチャネル型トランジスタであるため、本明細書において、ゲート電圧が０Ｖの場合、ドレイン電流が流れていないとみなすことができるトランジスタを、ノーマリーオフ特性を有するトランジスタと定義する。また、ゲート電圧が０Ｖの場合、ドレイン電流が流れているとみなすことができるトランジスタを、ノーマリーオン特性を有するトランジスタと定義する。
なお、チャネル長とは、例えば、トランジスタの上面図において、酸化物半導体膜（またはトランジスタがオン状態のときに酸化物半導体膜の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、酸化物半導体膜（またはトランジスタがオン状態のときに酸化物半導体膜の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースまたはドレインの幅をいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅とよぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅とよぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、酸化物半導体膜の上面に形成されるチャネル領域の割合に対して、酸化物半導体膜の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、酸化物半導体膜の形状が既知という仮定が必要である。したがって、酸化物半導体膜の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、酸化物半導体膜とゲート電極とが重なる領域における、ソースまたはドレインの幅である見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」とよぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置、及びその作製方法について図面を参照して説明する。本実施の形態に示すトランジスタ１０は、デュアルゲート構造のトランジスタである。
＜１． トランジスタの構造＞
図１（Ａ）乃至図１（Ｃ）に、半導体装置が有するトランジスタ１０の上面図及び断面図を示す。図１（Ａ）はトランジスタ１０の上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ１−Ａ２間の断面図、図１（Ｃ）は、図１（Ａ）の一点鎖線Ａ３−Ａ４間の断面図である。また、図１（Ａ）乃至図１（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している場合がある。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル幅方向と呼称する場合がある。
図１（Ａ）乃至図１（Ｃ）に示すトランジスタ１０は、基板１１上に設けられる導電膜１２と、基板１１及び導電膜１２上に形成される下地絶縁膜１３と、下地絶縁膜１３上に形成される酸化物半導体膜１４と、下地絶縁膜１３及び酸化物半導体膜１４に接する酸化防止膜２０と、酸化防止膜２０上に一対の電極１５、１６と、一対の電極１５、１６上に形成されるゲート絶縁膜１７と、ゲート絶縁膜１７を介して、酸化物半導体膜１４と重畳するゲート電極１８と、を有する。また、ゲート絶縁膜１７及びゲート電極１８上に絶縁膜１９が形成されてもよい。
絶縁膜１９はバリア膜として機能し、酸素、水素、水などをブロックする。したがって、絶縁膜１９を設けることによって、水素や水が外部から酸化物半導体膜１４に混入すること、及び酸化物半導体膜１４中の酸素が外部へ放出されることを防ぐことができる。
酸化防止膜２０は、一対の電極１５、１６の直下に設けられており、下地絶縁膜１３から放出される酸素による一対の電極の酸化を抑制する機能を有する。このため、一対の電極１５、１６が酸化されることによる一対の電極１５、１６の体積膨張を抑制し、一対の電極１５、１６上のゲート絶縁膜１７の被覆性を向上させることができる。
また、酸化防止膜２０は、一対の電極１５、１６と重畳する領域の幅が一対の電極１５、１６と重畳しない領域の幅より長い。このため、一対の電極１５、１６と重畳しない領域の幅は短くできて微細化することができ、かつ、一対の電極１５、１６との接触面積を広くすることができて接触抵抗を低減することができる。
酸化防止膜２０としては、下地絶縁膜１３からの酸素が一対の電極１５、１６に達するのを抑制する膜であればよい。たとえば、ターゲットの金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、１：３：４、１：３：６、１：３：８、１：４：５のターゲットを用いたスパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物半導体膜などが挙げられる。
また、本実施の形態において、酸化物半導体膜１４と近接する膜、代表的には、下地絶縁膜１３及びゲート絶縁膜１７の少なくとも一方が、酸化物絶縁膜であり、該酸化物絶縁膜は、窒素を含み、且つ欠陥量の少ないことが好ましい。
窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の代表例としては、酸化窒化シリコン膜、酸化窒化アルミニウム膜等がある。なお、酸化窒化シリコン膜、酸化窒化アルミニウム膜などの「酸化窒化膜」とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの「窒化酸化膜」とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
欠陥の少ない酸化物絶縁膜は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、本実施の形態では、「シグナルが観測される」とは、規定のｇ値において４．７×１０１５ｓｐｉｎｓ／ｃｍ３以上のスピン密度を有することを示す。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、第１のシグナル乃至第３のシグナルのスピンの密度の合計が４×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には２．４×１０１８ｓｐｉｎｓ／ｃｍ３以上４×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいて、ｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、ｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜は、成膜時の温度が高いほど窒素濃度及び水素濃度が低減する。上記酸化物絶縁膜の代表的な成膜温度は、５００℃以上、好ましくは５００℃以上５５０℃以下である。窒素濃度を低減した後に酸素を添加することで窒素酸化物の発生を抑制することができ、かつ酸化物絶縁膜に酸素を添加することができるため、その酸素を酸化物半導体膜１４に供給することが可能になる。
酸化物半導体膜１４に近接する下地絶縁膜１３及びゲート絶縁膜１７の少なくとも一方が、上記のように、窒素酸化物の含有量が少ないと、下地絶縁膜１３と、酸化物半導体膜１４との界面におけるキャリアのトラップを低減することが可能である。この結果、半導体装置に含まれるトランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
また、下地絶縁膜１３及びゲート絶縁膜１７の少なくとも一方は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される窒素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満である部分を有することが好ましい。この結果、下地絶縁膜１３及びゲート絶縁膜１７の少なくとも一方において、窒素酸化物が生成されにくくなり、下地絶縁膜１３と、酸化物半導体膜１４との界面におけるキャリアのトラップを低減することが可能である。また、半導体装置に含まれるトランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
また、下地絶縁膜１３及びゲート絶縁膜１７の少なくとも一方は、ＳＩＭＳで測定される水素濃度が５×１０２０ａｔｏｍｓ／ｃｍ３未満である部分を有することが好ましい。酸化物半導体膜１４に近接する下地絶縁膜１３及びゲート絶縁膜１７の水素濃度を低減することで、酸化物半導体膜１４への水素の混入を抑制することができる。
以下に、トランジスタ１０の他の構成の詳細について説明する。
基板１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１１として用いてもよい。
また、基板１１として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１０を形成してもよい。または、基板１１とトランジスタ１０の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１１より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１０は耐熱性の劣る基板や可撓性の基板にも転載できる。
導電膜１２は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、導電膜１２は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１２は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物、酸化マグネシウムを含む酸化インジウム化合物、酸化ガリウムを含む酸化亜鉛、酸化アルミニウムを含む酸化亜鉛、酸化マグネシウムを含む酸化亜鉛、フッ素を含む酸化スズ等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
導電膜１２は、ゲート電極としての機能を有し、バックゲートとして用いることができ、さらなるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極１８と導電膜１２を電気的に接続して同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極１８と導電膜１２が電気的に接続しないようにし、ゲート電極１８とは異なる定電位を導電膜１２に供給すればよい。なお、ゲート電極１８は、導電膜１２で示した材料を用いることができる。
下地絶縁膜１３としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等の材料を用いることができる。なお、下地絶縁膜１３として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板１１側から不純物、代表的にはアルカリ金属、水、水素等の酸化物半導体膜１４への拡散を抑制することができる。
下地絶縁膜１３が窒素を含み、且つ欠陥量の少ない酸化物絶縁膜で形成される場合、ゲート絶縁膜１７は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物などを用いればよく、積層または単層で設ける。なお、酸化物半導体膜１４との界面特性を向上させるため、ゲート絶縁膜１７において少なくとも酸化物半導体膜１４と近接する領域は酸化物絶縁膜で形成することが好ましい。
また、ゲート絶縁膜１７として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜１４からの酸素の外部への拡散と、外部から酸化物半導体膜１４への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜等がある。
また、ゲート絶縁膜１７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
酸化物半導体膜１４は、少なくともＩｎ若しくはＺｎを含む金属酸化物で形成され、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍｇ酸化物、Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ）等で形成される。
なお、酸化物半導体膜１４がＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎ及びＯを除いてのＩｎ及びＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜１４は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１０のオフ電流を低減することができる。
酸化物半導体膜１４の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物半導体膜１４がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好ましい。なお、成膜される酸化物半導体膜１４の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。
このため、酸化物半導体膜１４は、酸素欠損と共に、水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜１４において、ＳＩＭＳにより得られる水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である部分を有する。この結果、トランジスタ１０は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう）を有する。
また、酸化物半導体膜１４において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜１４において酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜１４におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）が、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下である部分を有する。この結果、トランジスタ１０は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう）を有する。
また、酸化物半導体膜１４において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度が、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下である部分を有する。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜１４のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。この結果、トランジスタ１０は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう）を有する。
また、酸化物半導体膜１４に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい。例えば、二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下である部分を有することが好ましい。
酸化物半導体膜１４の不純物を低減することで、酸化物半導体膜のキャリア密度を低減することができる。このため、酸化物半導体膜１４は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下である部分を有することが好ましい。
酸化物半導体膜１４として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう）になりやすい。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
また、酸化物半導体膜１４は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
なお、酸化物半導体膜１４が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。
一対の電極１５、１６は、ソース電極またはドレイン電極として機能し、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、絶縁膜１９として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜１４からの酸素の外部への拡散と、外部から酸化物半導体膜１４への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜等がある。
絶縁膜１９の厚さは、１５０ｎｍ以上４００ｎｍ以下とするとよい。
＜２． トランジスタの作製方法＞
次に、図１に示すトランジスタ１０の作製方法について、図２乃至図４を用いて説明する。なお、図２乃至図４において、図１（Ａ）の一点破線Ａ１−Ａ２に示すチャネル長方向の断面図、及び一点破線Ａ３−Ａ４に示すチャネル幅方向の断面図を用いて、トランジスタ１０の作製方法を説明する。
トランジスタ１０を構成する膜（絶縁膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学気相堆積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブともよぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
基板１１上に導電膜１２を形成する。
導電膜１２の形成方法を以下に示す。はじめに、スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等により導電膜を形成し、導電膜上にリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、導電膜１２を形成する。この後、マスクを除去する。
なお、導電膜１２は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
また、ＡＬＤを利用する成膜装置により導電膜としてタングステン膜を成膜することができる。この場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
ここでは、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。次に、リソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜をドライエッチングして、導電膜１２を形成する。
次に、基板１１及び導電膜１２上に下地絶縁膜１３ａを成膜する（図２（Ａ）参照）。成膜した下地絶縁膜に対して平坦化処理を施して下地絶縁膜１３を形成する（図２（Ｂ）参照）。平坦化処理は、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理等を用いることができる。
下地絶縁膜１３は、スパッタリング法、ＣＶＤ法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等で形成する。
下地絶縁膜１３として酸化シリコン膜または酸化窒化シリコン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、下地絶縁膜１３として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
また、下地絶縁膜１３として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
また、下地絶縁膜１３として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
また、下地絶縁膜１３として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
ここでは、下地絶縁膜１３として、ＰＥＣＶＤ法により酸化窒化シリコン膜を形成する。
次に、下地絶縁膜１３に対して酸素３０を添加する（図２（Ｃ）参照）。下地絶縁膜１３に添加する酸素３０としては、酸素ラジカル、酸素原子、酸素分子、酸素原子イオン、酸素分子イオン等のいずれか一以上がある。また、下地絶縁膜１３に酸素３０を添加する方法としては、イオンドーピング法、イオン注入法等がある。
また、酸素３０を添加するタイミングはこれに限られず、酸化物半導体膜１４形成後でもよい。酸化物半導体膜１４形成後、酸化物半導体膜１４に酸素３０を添加する場合、特に酸素分子の陽イオン（Ｏ２ ＋）を添加することが好ましい。Ｏ２ ＋は、酸素原子の陽イオン（Ｏ＋）と比較して原子１つあたりの加速電圧を半分にすることができ、下地絶縁膜１３へ到達する酸素の量を少なくすることができる。また、Ｏ２ ＋を添加するとき、Ｏ２ ＋が最表面に当ってＯ＋となって分散するため、Ｏ＋を添加するときと比べて酸素が添加される領域のばらつきを小さくすることができる。
また、酸化物半導体膜１４と接する一対の電極１５、１６に下地絶縁膜１３から酸素が供給されることで一対の電極１５、１６の体積が膨張し、一対の電極１５、１６上のゲート絶縁膜１７を断裂させてしまうことがあり、特性不良をもたらすことがある。このため、一対の電極１５、１６へ到達する酸素の量を少なくすることが好ましい。
次に、下地絶縁膜１３上に導電膜１２と重畳する領域に酸化物半導体膜１４を形成する（図３（Ａ）参照）。
酸化物半導体膜１４の形成方法について以下に説明する。下地絶縁膜１３上にスパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法、熱ＣＶＤ法等により酸化物半導体膜を形成する。次に、酸化物半導体膜上に導電膜を形成し、導電膜上にリソグラフィ工程によりマスクを形成した後、該マスクを用いて導電膜及び酸化物半導体膜の一部をエッチングすることで、下地絶縁膜１３上であって、導電膜１２の一部と重畳するように素子分離された酸化物半導体膜１４を形成する。この後、マスク、導電膜を除去する。なお、導電膜としては、マスクとのエッチング選択比が高く、マスクが薄くてもパターン形成が容易にできるものを用いることが好ましい。また、導電膜は、酸化物半導体膜をエッチングするときに、マスクとして用いるため、酸化物半導体膜をエッチングする条件でエッチングされにくい膜であることが好ましい。導電膜として、例えばタングステン膜を用いることができる。
また、上記導電膜を除去せず、一対の電極１５、１６を、該導電膜を用いて形成してもよい。
また、酸化物半導体膜１４として印刷法を用いることで、素子分離された酸化物半導体膜１４を直接形成することができる。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ−ＯＳ膜を形成することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、スパッタリングガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下であるスパッタリングガスを用いる。
また、スパッタリングガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。スパッタリングガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分乃至２４時間とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜することで、さらには酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜において、水素濃度を２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である部分を有することができる。
ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
ここでは、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜を形成した後、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングする。次に、マスクを除去した後、窒素及び酸素を含む混合ガス雰囲気で加熱処理を行うことで、酸化物半導体膜１４を形成する。
なお、加熱処理は、３５０℃より高く６５０℃以下、好ましくは４５０℃以上６００℃以下で行うことで、ＣＡＡＣ化率が、７０％以上１００％未満、好ましくは８０％以上１００％未満、好ましくは９０％以上１００％未満、より好ましくは９５％以上９８％以下である酸化物半導体膜を得ることができる。ここで、ＣＡＡＣ化率とは、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合を表す。また、水素、水等の含有量が低減された酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を形成することができる。
また、酸化物半導体膜１４を形成する際のエッチングにより下地絶縁膜１３の表面が多少エッチングされて膜厚が小さい領域があってもよい。
次に、下地絶縁膜１３及び酸化物半導体膜１４上に酸化防止膜２０ａ及び導電膜１５ａの積層を成膜する（図３（Ｂ）参照）。
次に、酸化防止膜２０ａ及び導電膜１５ａの積層をエッチングし、島状の酸化防止膜２０ｂ及び島状の導電膜１５ｂの積層を形成する（図３（Ｃ）参照）。
次に、島状の酸化防止膜２０ｂ及び島状の導電膜１５ｂの積層をエッチングし、一対の電極１５、１６及び酸化防止膜２０ｃを形成する（図４（Ａ）参照）。なお、一対の電極を形成する際のエッチングにより酸化防止膜の表面が多少エッチングされて膜厚が小さい領域があってもよい。
なお、一対の電極１５、１６を形成した後、加熱処理を行ってもよい。当該加熱処理としては酸化物半導体膜１４を形成した後に行う加熱処理と同様の条件を用いて行うことができる。
また、一対の電極１５、１６を形成した後、エッチング残渣を除去するため、洗浄処理をすることが好ましい。この洗浄処理を行うことで、一対の電極１５、１６の短絡を抑制することができる。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、フッ酸、シュウ酸、リン酸などの酸性の溶液、または水を用いて行うことができる。
次に、酸化防止膜２０ｃ上にレジストマスクを形成し、酸化防止膜２０ｃをエッチングして酸化防止膜２０を形成する（図４（Ｂ）参照）。なお、酸化防止膜２０を形成する際のエッチングにより下地絶縁膜１３の表面が多少エッチングされて膜厚が小さい領域があってもよい。なお、このとき、酸化防止膜２０は、一対の電極１５、１６と重畳する領域の幅が一対の電極１５、１６と重畳しない領域の幅より長い。
次に、酸化防止膜２０、一対の電極１５、１６上にゲート絶縁膜１７を形成する（図４（Ｃ）参照）。ゲート絶縁膜１７は、下地絶縁膜１３の材料や形成方法を参酌することができる。
次に、ゲート絶縁膜１７を介して、酸化物半導体膜１４と重畳するゲート電極１８を形成する。ゲート電極１８は、導電膜１２の材料や形成方法を参酌することができる。なお、図４（Ｄ）のように導電膜１２とゲート電極１８とが電気的に接続する構成にするには、ゲート絶縁膜１７及び下地絶縁膜１３に導電膜１２に達する開口を設けてからゲート電極１８を形成する。
次に、ゲート絶縁膜１７及びゲート電極１８上に絶縁膜１９を形成する（図４（Ｄ）参照）。絶縁膜１９は、スパッタリング法、ＣＶＤ法、蒸着法等により形成することができる。
絶縁膜１９として、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜を形成する場合、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の一例として、酸化窒化シリコン膜をＣＶＤ法を用いて形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒素等がある。
また、堆積性気体に対する酸化性気体を２０倍より大きく１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とするＣＶＤ法を用いることで、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜を形成することができる。
ここでは、基板１１を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する。
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。当該加熱処理により、絶縁膜１９に含まれる水、水素等を放出させることが可能である。
ここでは、窒素及び酸素を含む混合ガス雰囲気で、３５０℃、１時間の加熱処理を行う。
以上の工程により、しきい値電圧のシフトが低減されたトランジスタを作製することができる。また、電気特性の変動が低減されたトランジスタを作製することができる。
＜変形例１＞
本実施の形態に示すトランジスタ１０の変形例について、図５及び図６を用いて説明する。本実施の形態に示すトランジスタ１０は、酸化物半導体膜が単層であったが、本変形例で説明するトランジスタ１０ａ、トランジスタ１０ｂは、多層膜を有する。
図５（Ａ）乃至図５（Ｃ）に、半導体装置が有するトランジスタ１０ａの上面図及び断面図を示す。図５（Ａ）はトランジスタ１０ａの上面図であり、図５（Ｂ）は、図５（Ａ）の一点鎖線Ａ１−Ａ２間の断面図であり、図５（Ｃ）は、図５（Ａ）の一点鎖線Ａ３−Ａ４間の断面図である。また、図５（Ａ）乃至図５（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図５に示すトランジスタ１０ａは、酸化物半導体膜１４が多層膜２４に置き換わっている点がトランジスタ１０とは異なる。
本実施の形態に示すトランジスタ１０ａにおいて、多層膜２４は、酸化物半導体膜１４及び酸化物半導体膜２５を有する。即ち、多層膜２４は２層構造である。また、酸化物半導体膜１４の一部がチャネル領域として機能する。
酸化物半導体膜２５は、酸化物半導体膜１４を構成する元素の一種以上から構成される酸化物半導体膜である。このため、酸化物半導体膜１４と酸化物半導体膜２５との界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
酸化物半導体膜２５は、少なくともＩｎ若しくはＺｎを含む金属酸化物で形成され、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍｇ酸化物、Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ）であり、且つ酸化物半導体膜１４よりも伝導帯の下端のエネルギーが真空準位に近く、代表的には、酸化物半導体膜２５の伝導帯の下端のエネルギーと、酸化物半導体膜１４の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。即ち、酸化物半導体膜２５の電子親和力と、酸化物半導体膜１４の電子親和力との差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。
酸化物半導体膜２５は、Ｉｎを含むことで、キャリア移動度（電子移動度）が高くなるため好ましい。
酸化物半導体膜２５として、Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄをＩｎより高い原子数比で有することで、以下の効果を有する場合がある。（１）酸化物半導体膜２５のエネルギーギャップを大きくする。（２）酸化物半導体膜２５の電子親和力を小さくする。（３）外部からの不純物の拡散を低減する。（４）酸化物半導体膜１４と比較して、絶縁性が高くなる。（５）Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄは、酸素との結合力が強い金属元素であるため、Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄをＩｎより高い原子数比で有することで、酸素欠損が生じにくくなる。
酸化物半導体膜２５がＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚｎ及びＯを除いてのＩｎ及びＭの原子数比率は、好ましくは、Ｉｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
また、酸化物半導体膜１４及び酸化物半導体膜２５が、Ｉｎ−Ｍ−Ｚｎ酸化物の場合、酸化物半導体膜１４と比較して、酸化物半導体膜２５に含まれるＭ（Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ）の原子数比が大きく、代表的には、酸化物半導体膜１４に含まれる上記原子と比較して、１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比である。
また、酸化物半導体膜１４及び酸化物半導体膜２５が、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ）の場合、酸化物半導体膜２５をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜１４をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きく、好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上である。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きく、より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きい。このとき、酸化物半導体膜において、ｙ２がｘ２以上であると、当該酸化物半導体膜を用いたトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、当該酸化物半導体膜を用いたトランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい。
酸化物半導体膜１４がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ）の場合、酸化物半導体膜１４を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜１４としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
酸化物半導体膜２５がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ａｌ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ）の場合、酸化物半導体膜２５を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜２５としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜１４及び酸化物半導体膜２５の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体膜２５の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、酸化物半導体膜２５は、酸化物半導体膜１４と同様に、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ、多結晶構造、後述する微結晶構造、または非晶質構造を含む。
酸化物半導体膜２５は、例えば非晶質構造でもよい。非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物半導体膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、酸化物半導体膜１４及び酸化物半導体膜２５によって、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の二種以上を有する混合膜を構成してもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。
ここでは、酸化物半導体膜１４及びゲート絶縁膜１７の間に、酸化物半導体膜２５が設けられている。このため、酸化物半導体膜２５とゲート絶縁膜１７の間の領域において、不純物及び欠陥によりトラップ準位が形成されても、当該領域と酸化物半導体膜１４との間には隔たりがある。この結果、酸化物半導体膜１４を流れる電子がトラップ準位に捕獲されにくく、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。また、トラップ準位に電子が捕獲されると、該電子がマイナスの固定電荷となってしまう。この結果、トランジスタのしきい値電圧が変動してしまう。しかしながら、酸化物半導体膜１４と当該領域との間に隔たりがあるため、トラップ準位における電子の捕獲を低減することが可能であり、しきい値電圧の変動を低減することができる。
また、酸化物半導体膜２５は、外部からの不純物を遮蔽することが可能であるため、外部から酸化物半導体膜１４へ移動する不純物量を低減することが可能である。また、酸化物半導体膜２５は、酸素欠損を形成しにくい。これらのため、酸化物半導体膜１４における不純物濃度及び酸素欠損量を低減することが可能である。
なお、酸化物半導体膜１４及び酸化物半導体膜２５は、各膜を単に積層するのではなく連続接合（ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構造）が形成されるように作製する。すなわち、各膜の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないような積層構造とする。仮に、積層された酸化物半導体膜１４及び酸化物半導体膜２５の間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップされ、あるいは再結合して、消滅してしまう。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体膜にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
なお、多層膜２４の代わりに、図６（Ａ）に示すトランジスタ１０ｂのように、多層膜３４を有してもよい。
多層膜３４は、酸化物半導体膜２６、酸化物半導体膜１４、及び酸化物半導体膜２５が順に積層されている。即ち、多層膜３４は３層構造である。また、酸化物半導体膜１４がチャネル領域として機能する。
また、下地絶縁膜１３は酸化物半導体膜２６と接する。即ち、下地絶縁膜１３と酸化物半導体膜１４との間に、酸化物半導体膜２６が設けられている。
また、ゲート絶縁膜１７は酸化物半導体膜２５と接する。即ち、酸化物半導体膜１４とゲート絶縁膜１７との間に、酸化物半導体膜２５が設けられている。
酸化物半導体膜２６は、酸化物半導体膜２５と同様の材料及び形成方法を適宜用いることができる。
酸化物半導体膜２６は、酸化物半導体膜１４より膜厚が小さいと好ましい。酸化物半導体膜２６の厚さを１ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上３ｎｍ以下とすることで、トランジスタのしきい値電圧の変動量を低減することが可能である。
本実施の形態に示すトランジスタは、酸化物半導体膜１４及び下地絶縁膜１３の間に、酸化物半導体膜２６が設けられている。このため、酸化物半導体膜２６と下地絶縁膜１３の間の領域において、不純物及び欠陥によりトラップ準位が形成されても、当該領域と酸化物半導体膜１４との間には隔たりがある。この結果、酸化物半導体膜１４を流れる電子がトラップ準位に捕獲されにくく、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。また、トラップ準位に電子が捕獲されると、該電子がマイナスの固定電荷となってしまう。この結果、トランジスタのしきい値電圧が変動してしまう。しかしながら、酸化物半導体膜１４と当該領域との間に隔たりがあるため、トラップ準位における電子の捕獲を低減することが可能であり、しきい値電圧の変動を低減することができる。
また、酸化物半導体膜２６は、外部からの不純物を遮蔽することが可能であるため、外部から酸化物半導体膜１４へ移動する不純物量を低減することが可能である。また、酸化物半導体膜２６は、酸素欠損を形成しにくい。これらのため、酸化物半導体膜１４における不純物濃度及び酸素欠損量を低減することが可能である。
また、ゲート絶縁膜１７と酸化物半導体膜１４との間に、酸化物半導体膜２５が設けられており、酸化物半導体膜１４と下地絶縁膜１３との間に、酸化物半導体膜２６が設けられているため、酸化物半導体膜２６と酸化物半導体膜１４との界面近傍におけるシリコンや炭素の濃度、酸化物半導体膜１４におけるシリコンや炭素の濃度、または酸化物半導体膜２５と酸化物半導体膜１４との界面近傍におけるシリコンや炭素の濃度を低減することができる。
このような構造を有するトランジスタ１０ｂは、酸化物半導体膜１４を含む多層膜３４において欠陥が極めて少ないため、トランジスタの電気特性を向上させることが可能であり、代表的には、オン電流の増大及び電界効果移動度の向上が可能である。また、ストレス試験の一例であるＢＴストレス試験及び光ＢＴストレス試験におけるしきい値電圧の変動量が少なく、信頼性が高い。
また、図６（Ｂ）に示すトランジスタ１０ｃのように、導電膜１２を設けない構成としてもよい。
さらに、図６（Ｃ）に示すトランジスタ１０ｄのような構成にしてもよい。
＜変形例２＞
本実施の形態に示すトランジスタ１０の変形例について、図７を用いて説明する。本変形例で説明するトランジスタは、一対の電極とゲート絶縁膜の間に酸化物半導体膜を有する例について説明する。
図７（Ａ）乃至図７（Ｃ）は、本発明の一態様の半導体装置が有するトランジスタ１０ｅの上面図及び断面図である。図７（Ａ）は上面図であり、図７（Ｂ）は図７（Ａ）中の一点破線Ａ１−Ａ２における断面概略図を示し、図７（Ｃ）は図７（Ａ）中の一点破線Ａ３−Ａ４における断面概略図を示す。また、図７（Ａ）乃至図７（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図７（Ａ）に示すトランジスタ１０ｅは、基板１１上に設けられる導電膜１２と、基板１１及び導電膜１２上に形成される下地絶縁膜１３と、下地絶縁膜１３上に形成される酸化物半導体膜２６と、酸化物半導体膜２６上に形成される酸化物半導体膜１４と、下地絶縁膜１３、酸化物半導体膜２６上及び酸化物半導体膜１４に接する酸化防止膜２０と、酸化防止膜２０上に一対の電極１５、１６と、酸化防止膜２０及び一対の電極１５、１６に接する酸化物半導体膜２５と、酸化物半導体膜２５上に形成されるゲート絶縁膜１７と、ゲート絶縁膜１７を介して、酸化物半導体膜１４と重畳するゲート電極１８と、を有する。また、ゲート絶縁膜１７及びゲート電極１８上に絶縁膜１９が形成されてもよい。
酸化物半導体膜２５は、図７（Ｂ）に示すように、酸化防止膜２０の上面、及び一対の電極１５、１６の上面及び側面において接し、図７（Ｃ）に示すように、下地絶縁膜１３の上面の一部に接する。
図７（Ｃ）に示すように、トランジスタ１０ｅのチャネル幅方向において、ゲート電極１８は、ゲート絶縁膜１７を介して酸化物半導体膜１４及び酸化物半導体膜２６の上面及び側面に面する。
ゲート電極１８は、酸化物半導体膜１４を電気的に取り囲む。この構造により、トランジスタ１０ｅのオン電流を増大させることができる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、ｓ−ｃｈａｎｎｅｌ構造では、電流は酸化物半導体膜１４の全体（バルク）を流れる。酸化物半導体膜１４の内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物半導体膜１４を厚くすると、オン電流を向上させることができる。
また、トランジスタのチャネル長及びチャネル幅を微細化するとき、レジストマスクを後退させながら一対の電極や酸化物半導体膜等を形成すると、一対の電極や酸化物半導体膜の端部が丸みを帯びる（曲面を有する）場合がある。このような構成により、酸化物半導体膜１４上に形成される酸化物半導体膜２５及びゲート絶縁膜１７の被覆性を向上させることができる。また、一対の電極１５、１６の端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が上記のように縮小していても、ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。
しかしながら、本発明の一態様のトランジスタでは、前述したように、酸化物半導体膜１４のチャネルが形成される領域を覆うように酸化物半導体膜２５が形成されており、チャネル領域とゲート絶縁膜１７が接しない構成となっている。そのため、酸化物半導体膜１４とゲート絶縁膜１７との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を高くすることができる。
また、酸化物半導体膜を真性または実質的に真性とすると、酸化物半導体膜に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体膜１４に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体膜１４の全体的にゲート電界が印加させることとなり、電流は酸化物半導体膜のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。
また、本発明の一態様のトランジスタは、酸化物半導体膜１４を酸化物半導体膜２６上に形成することで界面準位を形成しにくくする効果や、酸化物半導体膜１４を酸化物半導体膜２６、酸化物半導体膜２５の間に設けることで、上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、酸化物半導体膜１４は、酸化物半導体膜２６と酸化物半導体膜２５で取り囲まれた構造（また、ゲート電極１８で電気的に取り囲まれた構造）となり、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化が可能である。したがって、ゲート電極の電圧が０Ｖにおいてソース及びドレインの間を流れる電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
＜トランジスタのバンド構造＞
次に、図５に示すトランジスタ１０ａに設けられる多層膜２４、及び図６（Ａ）に示すトランジスタ１０ｂに設けられる多層膜３４のバンド構造について、図８を用いて説明する。
ここでは、例として、酸化物半導体膜１４としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体膜２５としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物とする。エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。
酸化物半導体膜１４及び酸化物半導体膜２５の真空準位と価電子帯上端のエネルギー差（イオン化ポテンシャルともいう。）は、それぞれ８ｅＶ及び８．２ｅＶであった。なお、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
したがって、酸化物半導体膜１４及び酸化物半導体膜２５の真空準位と伝導帯下端のエネルギー差（電子親和力ともいう）は、それぞれ４．８５ｅＶ及び４．７ｅＶであった。
図８（Ａ）は、トランジスタ１０ａに含まれる多層膜２４のバンド構造の一部を模式的に示している。ここでは、下地絶縁膜１３及びゲート絶縁膜１７を酸化シリコン膜とし、多層膜２４と酸化シリコン膜を接して設けた場合について説明する。なお、図８（Ａ）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜１４の伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物半導体膜２５の伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図５（Ｂ）に示す下地絶縁膜１３に相当し、ＥｃＩ２は、図５（Ｂ）示すゲート絶縁膜１７に相当する。
図８（Ａ）に示すように、酸化物半導体膜１４及び酸化物半導体膜２５において、伝導帯下端のエネルギーはなだらかに変化する。換言すると、連続的に変化するともいうことができる。これは、多層膜２４は、酸化物半導体膜１４と共通の元素を含み、酸化物半導体膜１４及び酸化物半導体膜２５の間で、酸素が相互に移動することで混合層が形成されるためであるということができる。
図８（Ａ）より、多層膜２４の酸化物半導体膜１４がウェル（井戸）となり、多層膜２４を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１４に形成されることがわかる。なお、多層膜２４は、伝導帯下端のエネルギーが連続的に変化しているため、酸化物半導体膜１４と酸化物半導体膜２５とが連続接合している、ともいえる。
なお、図８（Ａ）に示すように、酸化物半導体膜２５と、ゲート絶縁膜１７との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得るものの、酸化物半導体膜２５が設けられることにより、酸化物半導体膜１４と該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１とＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜１４の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、ＥｃＳ１とＥｃＳ２とのエネルギー差を、０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため好適である。
また、図８（Ｂ）は、トランジスタ１０ａの多層膜２４のバンド構造の一部を模式的に示し、図８（Ａ）に示すバンド構造の変形例である。ここでは、下地絶縁膜１３及びゲート絶縁膜１７を酸化シリコン膜とし、多層膜２４と酸化シリコン膜を接して設けた場合について説明する。なお、図８（Ｂ）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜１４の伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図５（Ｂ）に示す下地絶縁膜１３に相当し、ＥｃＩ２は、図５（Ｂ）に示すゲート絶縁膜１７に相当する。
図５（Ｂ）に示すトランジスタにおいて、一対の電極１５、１６の形成時に多層膜２４の上方、すなわち酸化物半導体膜２５がエッチングされる場合がある。一方、酸化物半導体膜１４の上面は、酸化物半導体膜２５の成膜時に酸化物半導体膜１４と酸化物半導体膜２５の混合層が形成される場合がある。
例えば、酸化物半導体膜１４が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物をスパッタリングターゲットに用いて成膜した酸化物半導体膜であり、酸化物半導体膜２５が、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：４：５［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物をスパッタリングターゲットに用いて成膜した酸化物半導体膜である場合、酸化物半導体膜１４よりも酸化物半導体膜２５のＧａの含有量が多いため、酸化物半導体膜１４の上面には、ＧａＯｘ層または酸化物半導体膜１４よりもＧａを多く含む混合層が形成されうる。
したがって、酸化物半導体膜２５がエッチングされた場合においても、ＥｃＳ１のＥｃＩ２側の伝導帯下端のエネルギーが高くなり、図８（Ｂ）に示すバンド構造のようになる場合がある。
図８（Ｂ）に示すバンド構造のようになる場合、チャネル領域の断面観察時において、多層膜２４は、酸化物半導体膜１４のみと見かけ上観察される場合がある。しかしながら、実質的には、酸化物半導体膜１４上には、酸化物半導体膜１４よりもＧａを多く含む混合層が形成されているため、該混合層を１．５番目の層として、捉えることができる。なお、該混合層は、例えば、ＥＤＸ分析等によって、多層膜２４に含有する元素を測定した場合、酸化物半導体膜１４の上方の組成を分析することで確認することができる。例えば、酸化物半導体膜１４の上方の組成が、酸化物半導体膜１４中の組成よりもＧａの含有量が多い構成となることで確認することができる。
図８（Ｃ）は、トランジスタ１０ｂの多層膜３４のバンド構造の一部を模式的に示している。ここでは、下地絶縁膜１３及びゲート絶縁膜１７を酸化シリコン膜とし、多層膜３４と酸化シリコン膜を接して設けた場合について説明する。なお、図８（Ｃ）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜１４の伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物半導体膜２５の伝導帯下端のエネルギーを示し、ＥｃＳ３は酸化物半導体膜２６の伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図６（Ａ）に示す下地絶縁膜１３に相当し、ＥｃＩ２は、図６（Ａ）に示すゲート絶縁膜１７に相当する。
図８（Ｃ）に示すように、酸化物半導体膜２６、酸化物半導体膜１４、及び酸化物半導体膜２５において、伝導帯下端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化するともいうことができる。これは、多層膜３４は、酸化物半導体膜１４と共通の元素を含み、酸化物半導体膜１４及び酸化物半導体膜２６の間で、酸化物半導体膜１４及び酸化物半導体膜２５の間で、酸素が相互に移動することで混合層が形成されるためであるということができる。
図８（Ｃ）より、多層膜３４の酸化物半導体膜１４がウェル（井戸）となり、多層膜３４を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１４に形成されることがわかる。なお、多層膜３４は、伝導帯下端のエネルギーが連続的に変化しているため、酸化物半導体膜２６と、酸化物半導体膜１４と、酸化物半導体膜２５とが連続接合している、ともいえる。
なお、酸化物半導体膜１４及びゲート絶縁膜１７の界面近傍、並びに酸化物半導体膜１４及び下地絶縁膜１３の界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得るものの、図８（Ｃ）に示すように、酸化物半導体膜２５、酸化物半導体膜２６が設けられることにより、酸化物半導体膜１４と該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１とＥｃＳ２とのエネルギー差、及びＥｃＳ１とＥｃＳ３とのエネルギー差が小さい場合、酸化物半導体膜１４の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、ＥｃＳ１とＥｃＳ２とのエネルギー差、及びＥｃＳ１とＥｃＳ３とのエネルギー差を、０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため好適である。
また、酸化物半導体膜２５とゲート絶縁膜１７の間に酸化物半導体膜２７を設けてもよい。酸化物半導体膜２７は、酸化物半導体膜２５より電子親和力が小さくなるような材料を用いる。酸化物半導体膜２７に用いることができる材料は、酸化物半導体膜１４、酸化物半導体膜２５、酸化物半導体膜２６等を援用することできる。また、上記構成のバンド構造は、図８（Ｄ）に示すようになる。ＥｃＳ４は酸化物半導体膜２７の伝導帯下端のエネルギーを示す。
また、上記構成に限られず、酸化防止膜２０を形成する際に一対の電極１５、１６をマスクにして図９（Ａ）に示すような構成にしてもよいし、酸化防止膜２０を形成する際に一対の電極１５、１６およびレジストをマスクにして酸化防止膜２０のみをエッチングして図９（Ｂ）に示すような構成にしてもよい。また、先で説明した多層膜を含むトランジスタにおいても適宜組み合わせてもよい。
また、上記構成において、図１０（Ａ）乃至図１０（Ｃ）に示すようにオフセット領域を低抵抗化したセルフアライン構造とすることができる。
ｎ型の低抵抗領域４１、低抵抗領域４２は、ゲート電極１８をマスクとして不純物を添加することで形成することができる。当該不純物の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
酸化物半導体膜１４、酸化物半導体膜２５及び酸化物半導体膜２６の導電率を高める不純物としては、例えば、水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、ホウ素、窒素、リン、または砒素がある。
なお、ゲート電極１８をマスクとして不純物を添加することは、必ずしも、行わなくてもよい。その場合の例を、図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）に示す。なお、図１１では、ゲート電極１８の端部と、一対の電極１５、１６の端部とは、そろっていないが、本発明の一態様は、これに限定されない。ゲート電極１８の端部と、一対の電極１５、１６の端部とを、揃えて配置してもよい。
なお、ゲート電極１８の形状を、テーパー状にすることにより、低抵抗領域４１、低抵抗領域４２の形状を制御してもよい。その場合の例を、図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）に示す。
なお、本実施の形態において、チャネルなどにおいて、酸化物半導体膜を用いた場合の例を示したが、本発明の実施形態の一態様は、これに限定されない。例えば、チャネルやその近傍、ソース領域、ドレイン領域などにおいて、場合によっては、または、状況に応じて、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）などを有する材料で形成してもよい。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジスタについて説明する。
＜１． トランジスタの構造＞
図１３（Ａ）乃至図１３（Ｃ）に、半導体装置が有するトランジスタ５０の上面図及び断面図を示す。図１３（Ａ）はトランジスタ５０の上面図であり、図１３（Ｂ）は、図１３（Ａ）の一点鎖線Ｂ１−Ｂ２間の断面図、図１３（Ｃ）は、図１３（Ａ）の一点鎖線Ｂ３−Ｂ４間の断面図である。また、図１３（Ａ）乃至図１３（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
図１３（Ａ）乃至図１３（Ｃ）に示すトランジスタ５０は、基板１１上に設けられる導電膜１２と、基板１１及び導電膜１２上に形成される下地絶縁膜１３と、下地絶縁膜１３上に形成される酸化物半導体膜２６と、酸化物半導体膜２６上に形成される酸化物半導体膜１４と、酸化物半導体膜１４上面に形成される一対の電極１５、１６と、酸化物半導体膜１４及び一対の電極１５、１６に接する酸化物半導体膜２５と、酸化物半導体膜２５上に形成されるゲート絶縁膜１７と、ゲート絶縁膜１７を介して、酸化物半導体膜１４と重畳するゲート電極１８と、を有する。また、ゲート絶縁膜１７及びゲート電極１８上に絶縁膜１９が形成されてもよい。
なお、酸化物半導体膜１４上面のみに一対の電極１５、１６が形成されるため、一対の電極１５、１６は下地絶縁膜１３からの酸素による酸化を抑制することができる。また、酸化物半導体膜１４は、一対の電極１５、１６と重畳する領域のチャネル幅が一対の電極１５、１６と重畳しない領域（チャネルが形成される領域）のチャネル幅より長い。このため、一対の電極１５、１６と重畳しない領域のチャネル幅は短くできて微細化することができ、かつ、一対の電極１５、１６との接触面積を広くすることができて接触抵抗を低減することができる。
＜２． トランジスタの作製方法＞
次に、図１３に示すトランジスタ５０の作製方法について、図１４、図１５を用いて説明する。なお、図１４、図１５において、図１３（Ａ）の一点破線Ｂ１−Ｂ２に示すチャネル長方向の断面図、及び一点破線Ｂ３−Ｂ４に示すチャネル幅方向の断面図を用いて、トランジスタ５０の作製方法を説明する。
図２（Ａ）乃至図２（Ｃ）の工程を経た後、下地絶縁膜１３上に酸化物半導体膜２６ａ、酸化物半導体膜１４ａ及び導電膜１５ａの積層を成膜する（図１４（Ａ）参照）。酸化物半導体膜２６ａ、酸化物半導体膜１４ａ及び導電膜１５ａの材料や形成方法は実施の形態１を参酌することができる。
次に、導電膜１５ａをエッチングして導電膜１５ｂを形成する（図１４（Ｂ）参照）。
次に、導電膜１５ｂをマスクとして、酸化物半導体膜２６ａ及び酸化物半導体膜１４ａをエッチングして酸化物半導体膜２６及び酸化物半導体膜１４を形成する（図１４（Ｃ）参照）。
次に、導電膜１５ｂをエッチングして一対の電極１５、１６を形成する（図１５（Ａ）参照）。
次に、酸化物半導体膜１４、一対の電極１５、１６上に酸化物半導体膜２５及びゲート絶縁膜１７を形成する（図１５（Ｂ）参照）。酸化物半導体膜２５及びゲート絶縁膜１７の材料や形成方法は実施の形態１を参酌することができる。
次に、ゲート絶縁膜１７を介して、酸化物半導体膜１４と重畳するゲート電極１８を形成する。次に、ゲート絶縁膜１７及びゲート電極１８上に絶縁膜１９を形成する（図１５（Ｃ）参照）。ゲート電極１８及び絶縁膜１９の材料や形成方法は実施の形態１を参酌することができる。
以上の工程により、しきい値電圧のシフトが低減されたトランジスタを作製することができる。また、電気特性の変動が低減されたトランジスタを作製することができる。
＜変形例１＞
本実施の形態に示すトランジスタ５０の変形例について、図１６を用いて説明する。
図１６（Ａ）に示すトランジスタ５０ａは、酸化物半導体膜２５及びゲート絶縁膜１７の形状がトランジスタ５０と異なる。図１６（Ａ）は、ゲート電極１８をマスクにして酸化物半導体膜２５及びゲート絶縁膜１７を形成するため、マスク数を削減できる。
また、酸化物半導体膜２５及びゲート絶縁膜１７の形成とゲート電極１８の形成のマスクを別々に設けて図１６（Ｂ）に示すトランジスタ５０ｂのような構成にしてもよい。
また、図１６（Ｃ）に示すトランジスタ５０ｃのように、導電膜１２を設けない構成としてもよい。
また、図１７（Ａ）乃至図１７（Ｃ）に示すトランジスタ５０ｄは、一対の電極１５、１６を形成後に酸化物半導体膜２６及び酸化物半導体膜１４を形成してもよい。
また、上記構成において、図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）に示すようにオフセット領域を低抵抗化したセルフアライン構造とすることができる。
ｎ型の低抵抗領域４１、低抵抗領域４２は、ゲート電極１８をマスクとして不純物を添加することで形成することができる。当該不純物の添加方法、不純物としては、実施の形態１を参酌することができる。
なお、ゲート電極１８をマスクとして不純物を添加することは、必ずしも、行わなくてもよい。その場合の例を、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）に示す。なお、図１９では、ゲート電極１８の端部と、一対の電極１５、１６の端部とは、そろっていないが、本発明の一態様は、これに限定されない。ゲート電極１８の端部と、一対の電極１５、１６の端部とを、揃えて配置してもよい。
なお、図１２と同様に、図１８（Ａ）乃至図１８（Ｃ）においても、ゲート電極１８の形状を、テーパー状にすることにより、低抵抗領域４１、低抵抗領域４２の形状を制御してもよい。その場合の例を、図２０（Ａ）、図２０（Ｂ）、図２０（Ｃ）に示す。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、トランジスタに含まれる酸化物半導体膜、及び該酸化物半導体膜に接する酸化物絶縁膜（下地絶縁膜やゲート絶縁膜）に含まれる欠陥と、トランジスタ特性の劣化について説明する。
＜１． ＮＯｘ＞
はじめに、酸化物半導体膜に接する酸化物絶縁膜に含まれる窒素酸化物（以下、ＮＯｘと表記する（ｘは０より大きく２以下、好ましくは１以上２以下））について説明する。
＜１−１． 酸化物絶縁膜中のＮＯｘの遷移レベルについて＞
はじめに、固体中の点欠陥の遷移レベルを用いて説明する。遷移レベルとは、ギャップ内に準位を形成する不純物あるいは欠陥（以下、欠陥Ｄと記す）の荷電状態を説明する概念であり、欠陥の形成エネルギーから算出される。すなわち、遷移レベルは、ドナー準位やアクセプター準位と類似の概念である。
欠陥Ｄの荷電状態の形成エネルギーと遷移レベルの関係について説明する。欠陥Ｄは荷電状態によって形成エネルギーが異なり、フェルミエネルギーにも依存する。欠陥が電子を１つ放出した状態をＤ＋と示し、電子を１つ捕獲した状態をＤ−と示し、電子の移動のない状態を、Ｄ０と示す。
欠陥Ｄ＋、欠陥Ｄ０、欠陥Ｄ−それぞれの形成エネルギーと遷移レベルの関係を図２１（Ａ）に示す。また、図２１（Ｂ）に、欠陥Ｄ＋、欠陥Ｄ０、欠陥Ｄ−それぞれの電子配置を示す。
図２１（Ａ）において、点線は欠陥Ｄ＋の形成エネルギー、実線は欠陥Ｄ０の形成エネルギー、破線は欠陥Ｄ−の形成エネルギーを示す。また、欠陥Ｄの電荷が欠陥Ｄ＋から欠陥Ｄ０となる遷移レベル（即ち、点線と実線の交点のレベル）をε（＋／０）と表し、欠陥Ｄ０から欠陥Ｄ−となる遷移レベル（即ち、実線と破線の交点のレベル）をε（０／−）と表す。
次に、フェルミレベルを変化させたときの欠陥の荷電状態の変遷の概念図を図２２に示す。図２２において、二点破線はフェルミレベルを表す。また、図２２左図において、（１）、（２）、（３）それぞれをフェルミレベルとした場合のバンド図を図２２右図に示す。
固体の遷移レベルを知ることで、フェルミレベルをパラメータとしたときに、それぞれのフェルミレベルで欠陥がどのような荷電状態をとるかを定性的に把握することができる。
次に、酸化物半導体膜に接する酸化物絶縁膜の代表例として酸化窒化シリコン（ＳｉＯＮ）を用い、酸化窒化シリコン中の欠陥準位と、該欠陥準位に起因するＥＳＲシグナルについて、計算による検証を行った。具体的には、酸化シリコン（ＳｉＯ２）中にＮＯ２、Ｎ２Ｏ、ＮＯ、及びＮ原子を導入したモデルについて、これらの遷移レベルを調べることでトランジスタの電子トラップとなりうるのかどうかを検証した。
計算には、低温型石英（α−ｑｕａｒｔｚ）結晶構造のＳｉＯ２（ｃ−ＳｉＯ２）をモデルとして用いた。欠陥のないｃ−ＳｉＯ２の結晶モデルを図２３に示す。
まず、ｃ−ＳｉＯ２の単位格子を全ての軸方向に２倍した７２原子モデルに対し、格子定数、各原子座標について構造最適化計算を行った。計算には、第一原理計算ソフトウェアＶＡＳＰ（Ｔｈｅ Ｖｉｅｎｎａ Ａｂ ｉｎｉｔｉｏ ｓｉｍｕｌａｔｉｏｎ ｐａｃｋａｇｅ）を用いた。また、内殻電子の効果はＰｒｏｊｅｃｔｏｒ Ａｕｇｍｅｎｔｅｄ Ｗａｖｅ（ＰＡＷ）法により計算し、汎関数にはＨｅｙｄ−Ｓｃｕｓｅｒｉａ−Ｅｒｎｚｅｒｈｏｆ（ＨＳＥ） ＤＦＴハイブリッド汎関数（ＨＳＥ０６）を用いた。計算条件を以下に示す。
最適化後のｃ−ＳｉＯ２モデルのバンドギャップは、実験値である９．０ｅＶに近い８．９７ｅＶであった。
続いて、上記ｃ−ＳｉＯ２モデルにおける、結晶構造内の空間（格子間）にＮＯ２、Ｎ２Ｏ、ＮＯ、またはＮ原子を導入したそれぞれのモデルについて、構造の最適化計算を行った。ここで、各モデルについて、系全体が＋１価である場合（電荷：＋１）、系全体が電気的に中性（０価）である場合（電荷：中性）、及び系全体が−１価である場合（電荷：−１）、の３通りについて、それぞれ最適化計算を行った。ただし、系全体に課した電荷は、電子の基底状態ではそれぞれ、ＮＯ２、Ｎ２Ｏ、ＮＯ、及びＮ原子を含む欠陥に局在していることを確認した。
まず、ｃ−ＳｉＯ２モデルの格子間にＮＯ２を導入したモデルについて、最適化計算を行った後の構造及びＮＯ２分子の構造パラメータを図２４に示す。なお、図２４において、参考例として、気相状態におけるＮＯ２分子の構造パラメータも付記する。
一般に電気的に中性でない分子を分子イオンなどと呼ぶことが多いが、ここでは結晶格子の内部に導入された分子を議論しているため、孤立系とは異なり分子の価数を定量することは困難であることなどから、便宜上、電気的に中性でない分子についても分子と呼ぶこととする。
図２４より、ＮＯ２分子を導入したとき、系の電荷が＋１の場合ではＮＯ２分子がほぼ直線状であり、系の電荷が中性、−１の順でＯ−Ｎ−Ｏ結合角が小さくなる傾向がみられた。このＮＯ２分子の構造変化は、気相中の孤立分子の電荷数を変えたときの結合角の変化とほぼ同等であることから、仮定した電荷の殆どはＮＯ２分子が担っており、またＳｉＯ２中のＮＯ２分子は、孤立分子に近い状態で存在していることが推察される。
続いて、ｃ−ＳｉＯ２モデルの格子間にＮ２Ｏを導入したモデルについて、最適化計算を行った後の構造と、Ｎ２Ｏ分子の構造パラメータを図２５に示す。なお、図２５において、参考例として、気相状態におけるＮ２Ｏ分子の構造パラメータも付記する。
図２５より、系の電荷が＋１の場合と中性の場合とでは、Ｎ２Ｏ分子の構造はほぼ同じ直線状の構造となった。一方、系の電荷が−１の場合では、Ｎ２Ｏ分子は折れ曲がった構造であり、且つＮ−Ｏ間距離が他の２条件に比べて伸びている。これはＮ２Ｏ分子のπ＊軌道であるＬＵＭＯ準位に電子が入ったためと考えられる。
次に、ｃ−ＳｉＯ２モデルの格子間にＮＯを導入したモデルについて、最適化計算を行った後の構造と、ＮＯ分子の構造パラメータを図２６に示す。
図２６より、系の電荷が＋１の場合Ｎ−Ｏ間距離は短く、逆に系の電荷が−１のときにはＮ−Ｏ間距離が長くなっている。これは、孤立系のＮＯ分子の電荷が＋１、０、または−１のときに、Ｎ−Ｏ結合の結合次数がそれぞれ３．０、２．５、２．０であり、電荷が＋１のときに最も大きいことを反映していると推察される。このことから、ＳｉＯ２中のＮＯ分子は、孤立分子に近い状態で安定に存在すると推察される。
最後に、ｃ−ＳｉＯ２モデルの格子間にＮ原子を導入したモデルについて、最適化計算を行った後の構造を図２７に示す。
図２７より、いずれの電荷状態でも、Ｎ原子は格子間に孤立原子として存在するよりも、ＳｉＯ２中の原子と結合した方が、エネルギー的に安定であることが分かった。
続いて、各モデルに対して、遷移レベルの計算を行った。
ここで、構造中に欠陥Ｄを有するモデルにおける、電荷ｑの状態と電荷ｑ’の状態とを遷移する遷移レベルε（ｑ／ｑ’）は、以下の数式１により算出することができる。

ここで、Ｅｔｏｔ（Ｄｑ）は電荷ｑの欠陥Ｄをもつモデルの全エネルギー、Ｅｔｏｔ（ｂｕｌｋ）は欠陥のないモデルの全エネルギー、ｎｉは欠陥に寄与する原子ｉの個数、μｉは原子ｉの化学ポテンシャル、εＶＢＭは欠陥のないモデルにおける価電子帯上端のエネルギー、ΔＶｑは静電ポテンシャルに関する補正項、Ｅｆはフェルミエネルギーである。
上記式より得られた遷移レベルを記載したバンドダイアグラムを図２８に示す。なお、酸化物半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物を用いて形成した酸化物半導体膜（以下、ＩＧＺＯ（１１１）と示す。）を用いた。また、図２８には、上記４つのモデルのバンドダイアグラムに加え、ＩＧＺＯ（１１１）のバンドダイアグラムも合わせて明示している。なお、図２８の数値の単位はｅＶである。
図２８において、各遷移レベルの値は、ＳｉＯ２の価電子帯上端を基準（０．０ｅＶ）とした値を示している。なお、ここではＳｉＯ２の電子親和力として文献値を用いたが、ＳｉＯ２とＩＧＺＯ（１１１）を接合した場合の各々のバンドの位置関係は、実際にはＳｉＯ２の電子親和力に影響を受ける場合がある。
また、系の電荷が＋１の状態と０の状態を遷移する遷移レベルを（＋／０）と表記し、系の電荷が０の状態と−１の状態を遷移する遷移レベルを（０／−）と表記する。
図２８において、ＳｉＯ２内にＮＯ２分子を導入したモデルでは、ＩＧＺＯ（１１１）のバンドギャップ内に相当する位置に（＋／０）及び（０／−）の２つの遷移レベルが存在し、電子のトラップ・デトラップに関与する可能性があることを示唆する。また、ＳｉＯ２にＮＯ分子を導入したモデル、及びＮ原子を導入したモデルでは、いずれもＩＧＺＯ（１１１）のバンドギャップ内に相当する位置に（＋／０）の遷移レベルが存在する。一方、ＳｉＯ２内にＮ２Ｏ分子を導入したモデルの遷移レベルは、いずれもＩＧＺＯ（１１１）のバンドギャップよりも外側に存在し、フェルミ準位の位置に関わらず中性分子として安定に存在することが推察される。
以上の結果から、トランジスタのしきい値電圧のプラスシフトの要因である電子のトラップ・デトラップに関与する、窒素を含む格子間分子としては、ＩＧＺＯ（１１１）のバンドギャップ内の伝導帯よりの位置に遷移レベルを有するＮＯ２分子またはＮＯ分子、若しくはその両方である可能性が高いことが強く示唆される。
＜１−２． ＥＳＲシグナルの検証＞
上記遷移レベルの計算結果を受け、以下ではＮＯ２分子のＥＳＲシグナルを計算にて求めた。また、ここではＳｉＯ２内のＯ原子のサイトにＮ原子が置換したモデルについても同様の検証を行った。
ここで、Ｎ原子は電子が７個、Ｏ原子は電子が８個存在するため、ＮＯ２分子は電子が開殻構造となる。したがって、中性のＮＯ２分子は孤立電子を有するため、ＥＳＲで測定することが可能である。また、ＳｉＯ２中のＯ原子のサイトにＮ原子が置換した場合、Ｎ原子の周りにＳｉが２つしかない状況となり、Ｎはダングリングボンドを有するため、同様にＥＳＲで測定することが可能である。また、１４Ｎはその核スピンが１であるため、１４Ｎが関与するＥＳＲシグナルのピークは３つにスプリットする。このとき、ＥＳＲシグナルのスプリット幅は超微細結合定数である。
そこで、酸化物絶縁膜におけるＥＳＲシグナルが３つにスプリットする起源が、ＮＯ２分子に起因するのか、またはＳｉＯ２内のＯ原子サイトに置換したＮ原子に起因するのかを計算により検証した。なお、ＳｉＯ２の結晶構造をモデルとして用いた場合、計算量が膨大となるため、ここでは図２９に示すような２種類のクラスタ構造のモデルを用い、これらに関して構造最適化を行った後、ｇ値と超微細結合定数について計算した。図２９（Ａ）は中性状態のＮＯ２分子のモデルであり、図２９（Ｂ）は、Ｓｉ−Ｎ−Ｓｉ結合を有するクラスタモデルである。なお、図２９（Ｂ）に示すモデルでは、Ｓｉ原子の未結合手をＨ原子で終端したクラスタモデルを用いた。
モデルの構造最適化ならびに構造最適化されたモデルのｇ値及び超微細結合定数の計算にはＡＤＦ（Ａｍｓｔｅｒｄａｍ Ｄｅｎｓｉｔｙ Ｆｕｎｃｔｉｏｎａｌ ｓｏｆｔｗａｒｅ）を用いた。また、モデルの構造最適化ならびに構造最適化されたモデルのｇ値及び超微細結合定数の計算共に、汎関数として”ＧＧＡ：ＢＰ”を、基底関数として”ＱＺ４Ｐ”を、Ｃｏｒｅ Ｔｙｐｅとして”Ｎｏｎｅ”を用いた。また、ｇ値及び超微細結合定数の計算時には、相対論効果として”Ｓｐｉｎ−Ｏｒｂｉｔ”を考慮し、ＥＳＲ／ＥＰＲの計算方法として、”ｇ ＆ Ａ−Ｔｅｎｓｏｒ（ｆｕｌｌ ＳＯ）”を選択した。計算条件を以下に示す。
構造最適化の結果、まず、図２９（Ａ）に示すＮＯ２分子について、Ｎ−Ｏ結合長は０．１２０５ｎｍ、Ｏ−Ｎ−Ｏ結合角は１３４．１°となった。これはＮＯ２分子についての実験値である結合長０．１１９７ｎｍ、結合角１３４．３°と近い値となった。また、図２９（Ｂ）に示すＳｉ−Ｎ−Ｓｉクラスタモデルについては、Ｓｉ−Ｎの結合長は０．１７２ｎｍ、Ｓｉ−Ｎ−Ｓｉ結合角は１３８．３°となった。これは、第一原理計算によりＳｉＯ２結晶中のＯ原子のサイトにＮ原子を置換して構造最適化計算を行った後の構造における、Ｓｉ−Ｎの結合長０．１７０ｎｍ、Ｓｉ−Ｎ−Ｓｉ結合角１３９．０°と同程度であった。
計算したｇ値及び超微細結合定数の値を、以下に示す。
上述のように、超微細結合定数Ａは、ＥＳＲシグナルの間隔（ピークのスプリット幅ともいう）に対応する。表３より、ＮＯ２分子の超微細結合定数Ａの値は、平均値がほぼ５ｍＴである。一方、Ｓｉ−Ｎ−Ｓｉクラスタモデルについては、超微細結合定数ＡのうちＡ＿ｘのみ正の値を取るが、その値は３ｍＴ程度である。
この結果から、ＸバンドのＥＳＲ測定において、３つのシグナルを有し、約５ｍＴの超微細構造定数を有し、ｇ値が約２であるＥＳＲスペクトルは、ＳｉＯ２結晶中のＮＯ２分子に起因するものである可能性が高い。なお、３つのシグナルにおいて、中央のシグナルのｇ値が約２である。
＜１−３． トランジスタの劣化メカニズムの考察＞
以下では、上記の結果をもとに、トランジスタにプラスＧＢＴを印加したときの、トランジスタのしきい値電圧がプラスシフトする現象について、そのメカニズムを考察する。
図３０を用いてメカニズムを考察する。図３０には、ゲート（ＧＥ）、ゲート絶縁膜（ＧＩ）、酸化物半導体膜（ＯＳ）、酸化窒化シリコン膜（ＳｉＯＮ）が順に積層された構造を示す。ここでは、ＯＳのバックチャネル側であるＳｉＯＮに、窒素酸化物が含まれる場合について説明する。
まず、トランジスタにプラスＧＢＴを印加すると、ＯＳのＧＩ側及びＳｉＯＮ側の電子密度は大きくなる。なお、ＯＳのＳｉＯＮ側は、ＧＩ側と比較して電子密度が小さい。ＳｉＯＮに含まれるＮＯ２分子またはＮＯ分子が、ＧＩ及びＯＳの界面、並びにＯＳとＳｉＯＮの界面に拡散すると、プラスＧＢＴによって誘起されたＧＩ側及びバックチャネル側の電子をトラップする。その結果、トラップされた電子が、ＧＩ及びＯＳの界面、並びにＯＳ及びＳｉＯＮの界面近傍に留まるため、トランジスタのしきい値電圧がプラス方向にシフトする。
すなわち、酸化物半導体膜と接する酸化窒化シリコン膜において、含有する窒素酸化物の濃度が低いほどトランジスタのしきい値電圧の変動を抑制することができる。ここで、酸化物半導体膜と接する酸化窒化シリコン膜としては、下地絶縁膜、及びゲート絶縁膜などがある。窒素酸化物の含有量が極めて低い酸化窒化シリコン膜を、酸化物半導体膜と接して設けることにより、極めて信頼性の高いトランジスタを実現することができる。
＜２． ＶｏＨ＞
次に、酸化物半導体膜に含まれる欠損の一つである、酸素欠損Ｖｏ中に位置するＨ原子（以下、ＶｏＨと表記する。）について説明する。
＜２−１． Ｈの存在形態間のエネルギーと安定性＞
はじめに、酸化物半導体膜に存在するＨの形態のエネルギー差と安定性について、計算した結果を説明する。ここでは、酸化物半導体膜としてＩＧＺＯ（１１１）を用いた。
計算に用いた構造は、ＩＧＺＯ（１１１）の六方晶の単位格子をａ軸及びｂ軸方向に２倍ずつにした８４原子バルクモデルを基本とした。
バルクモデルにおいて、３個のＩｎ原子及び１個のＺｎ原子と結合したＯ原子１個をＨ原子に置換したモデルを用意した（図３１（Ａ）参照）。また、図３１（Ａ）において、ＩｎＯ層におけるａｂ面をｃ軸から見た図を図３１（Ｂ）に示す。３個のＩｎ原子及び１個のＺｎ原子と結合したＯ原子１個を取り除いた領域を、酸素欠損Ｖｏと示し、図３１（Ａ）及び図３１（Ｂ）において破線で示す。また、酸素欠損Ｖｏ中に位置するＨ原子をＶｏＨと表記する。
また、バルクモデルにおいて、３個のＩｎ原子及び１個のＺｎ原子と結合したＯ原子１個を取り除き、酸素欠損（Ｖｏ）を形成する。該Ｖｏ近傍で、ａｂ面に対して１個のＧａ原子及び２個のＺｎ原子と結合したＯ原子にＨ原子が結合したモデルを用意した（図３１（Ｃ）参照）。また、図３１（Ｃ）において、ＩｎＯ層におけるａｂ面をｃ軸から見た図を図３１（Ｄ）に示す。図３１（Ｃ）及び図３１（Ｄ）において、酸素欠損Ｖｏを破線で示す。また、酸素欠損Ｖｏを有し、且つ酸素欠損Ｖｏ近傍で、ａｂ面に対して１個のＧａ原子及び２個のＺｎ原子と結合したＯ原子に結合したＨ原子を有するモデルをＶｏ＋Ｈと表記する。
上記２つのモデルに対して、格子定数を固定しての最適化計算を行い、全エネルギーを算出した。なお、全エネルギーの値が小さいほどその構造はより安定といえる。
計算には、第一原理計算ソフトウェアＶＡＳＰを用いた。計算条件を表４に示す。
電子状態擬ポテンシャルにはＰＡＷ法により生成されたポテンシャルを、汎関数にはＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒｏｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）を用いた。
また、計算により算出された２つのモデルの全エネルギーを表５に示す。
表５より、ＶｏＨの方がＶｏ＋Ｈよりも全エネルギーが０．７８ｅＶ小さい。よって、ＶｏＨの方がＶｏ＋Ｈよりも安定であるといえる。したがって、酸素欠損（Ｖｏ）にＨ原子が近づくと、Ｈ原子はＯ原子と結合するよりも、酸素欠損（Ｖｏ）中に取り込まれやすいと考えられる。
＜２−２． ＶｏＨの熱力学的状態＞
次に、酸素欠損（Ｖｏ）中にＨ原子が取り込まれたＶｏＨの熱力学的状態に関して電子状態計算を用いて評価した結果を説明する。
ＩＧＺＯに含まれる欠陥ＶｏＨについて、（ＶｏＨ）＋、（ＶｏＨ）−、（ＶｏＨ）０それぞれの形成エネルギーを計算した。なお、（ＶｏＨ）＋は電子を１つ放出した状態を示し、（ＶｏＨ）−は電子を１つ捕獲した状態を示し、（ＶｏＨ）０は電子の移動のない状態を示す。
計算には、第一原理計算ソフトウェアＶＡＳＰを用いた。計算条件を表６に示す。また、計算に用いたモデルの構造を図３２に示す。なお、形成エネルギーの評価は、以下の数式２に示す反応を想定して算出した。また、電子状態擬ポテンシャル計算にはＰＡＷ法により生成されたポテンシャルを、汎関数にはＨｅｙｄ−Ｓｃｕｓｅｒｉａ−Ｅｒｎｚｅｒｈｏｆ（ＨＳＥ） ＤＦＴハイブリッド汎関数（ＨＳＥ０６）を用いた。また、酸素欠損の形成エネルギーの算出では酸素欠損濃度の希薄極限を仮定し、電子及び正孔の伝導帯、価電子帯への過剰な広がりを補正してエネルギーを算出した。また、完全結晶の価電子帯上端をエネルギー原点とし、欠陥構造に起因する価電子帯のズレは、平均静電ポテンシャルを用いて補正した。
本計算で得られた形成エネルギーを図３３に示す。
図３３（Ａ）に、（ＶｏＨ）＋、（ＶｏＨ）−、（ＶｏＨ）０それぞれの形成エネルギーを示す。横軸はフェルミレベルであり、縦軸は形成エネルギーである。点線は（ＶｏＨ）＋の形成エネルギーを示し、実線は（ＶｏＨ）０の形成エネルギーを示し、破線は（ＶｏＨ）−の形成エネルギーを示す。また、ＶｏＨの電荷が、（ＶｏＨ）＋から（ＶｏＨ）０を経て（ＶｏＨ）−に変わる遷移レベルをε（＋／−）と示す。
図３３（Ｂ）に、ＶｏＨの熱力学的遷移レベルを示す。計算結果から、ＩｎＧａＺｎＯ４のエネルギーギャップは２．７３９ｅＶであった。また、価電子帯のエネルギーを０ｅＶとすると、遷移レベル（ε（＋／−））は２．６２ｅＶであり、伝導帯の直下に存在する。このことから、フェルミレベルがエネルギーギャップ内に存在する場合、ＶｏＨの荷電状態は常に＋１であり、ＶｏＨはドナーとなると考えられる。すなわち、酸素欠損（Ｖｏ）中にＨ原子が取り込まれることにより、ＩＧＺＯ（１１１）がｎ型になることが分かる。
次に、キャリア（電子）密度と欠陥（ＶｏＨ）密度の関係を評価した結果を図３４に示す。
図３４より、欠陥（ＶｏＨ）密度が増加することで、キャリア密度が増加することがわかる。
以上のことから、ＩＧＺＯ（１１１）中のＶｏＨは、ドナーとなることが分かった。また、ＶｏＨの密度が高くなると、ＩＧＺＯ（１１１）はｎ型となることがわかった。
＜３． 酸化物半導体膜におけるＤＯＳ、及びＤＯＳとなる元素の関係を説明するモデル＞
酸化物半導体膜内部、及び酸化物半導体膜と外部との界面近傍において、ＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が存在すると、酸化物半導体膜を有するトランジスタを劣化させる要因などとなる。酸化物半導体膜内部、及びその界面近傍のＤＯＳは、酸素（Ｏ）、酸素欠損（Ｖｏ）、水素（Ｈ）、及び窒素酸化物（ＮＯｘ）の位置や結合関係によって説明することができる。以下、モデルの概要を説明する。
トランジスタに安定した電気特性を付与するためには、酸化物半導体膜内部、及びその界面近傍にＤＯＳをより少なくすること（高純度真性化）が重要である。そのＤＯＳを低減するためには、酸素欠損、水素、及び窒素酸化物を低減することが必要となる。以下に、酸化物半導体膜内部及びその界面近傍のＤＯＳと、酸素欠損、水素及び窒素酸化物との関係について、モデルを用いて説明する。
図３５は、酸化物半導体膜内部、及びその界面近傍のＤＯＳを示すバンド構造である。以下では、酸化物半導体膜が、インジウム、ガリウム及び亜鉛を有する酸化物半導体膜（ＩＧＺＯ（１１１））である場合について説明する。
まず、一般に、ＤＯＳには、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）と深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）とがある。なお、本明細書において、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）は、伝導帯下端のエネルギー（Ｅｃ）とミッドギャップ（ｍｉｄ ｇａｐ）との間にあるＤＯＳのことをいう。従って、例えば、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）は、伝導帯下端のエネルギーの近くに位置する。また、本明細書において、深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）は、価電子帯上端のエネルギー（Ｅｖ）とミッドギャップとの間にあるＤＯＳのことをいう。従って、例えば、深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）は、価電子帯上端のエネルギーよりもミッドギャップの近くに位置する。
酸化物半導体膜において、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）は２種類ある。１つ目の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）は、酸化物半導体膜の表面近傍（絶縁膜（Ｉｎｓｕｌａｔｏｒ）との界面またはその近傍）のＤＯＳ（ｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳ）である。２つ目の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）は、酸化物半導体膜内部のＤＯＳ（ｂｕｌｋ ｓｈａｌｌｏｗ ＤＯＳ）である。一方、深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）としては、酸化物半導体膜内部のＤＯＳ（ｂｕｌｋ ｄｅｅｐ ＤＯＳ）がある。
これらのＤＯＳは、以下のように作用する可能性がある。まず、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳは、伝導帯下端から浅い位置にある。このため、ｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳにおいて、電荷の捕獲及び消失が容易に起こりうる。一方、酸化物半導体膜内部のｂｕｌｋ ｓｈａｌｌｏｗ ＤＯＳは、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳと比べると伝導帯下端から深い位置にある。このため、ｂｕｌｋ ｓｈａｌｌｏｗ ＤＯＳにおいて、電荷の消失が起こりにくい。
以下では、酸化物半導体膜にＤＯＳを作る原因元素について説明する。
例えば、酸化物半導体膜上に酸化シリコン膜を形成する場合、酸化シリコン膜中に酸化物半導体膜に含まれるインジウムが入り込み、シリコンと置換することで、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）を作る場合がある。
また、例えば、酸化物半導体膜及び酸化シリコン膜の界面では、酸化物半導体膜に含まれるインジウムと酸素との結合が切れ、当該酸素とシリコンとの結合が生じる。これは、シリコンと酸素との結合エネルギーがインジウムと酸素との結合エネルギーよりも高いこと、及びシリコン（４価）がインジウム（３価）よりも価数が多いことに起因する。そして、酸化物半導体膜に含まれる酸素がシリコンに奪われることによって、インジウムと結合していた酸素のサイトは酸素欠損となる。また、この現象は、表面だけでなく、酸化物半導体膜内部にシリコンが入っていった場合も、同様に生じる。これらの酸素欠損は、深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）を形成する。
また、シリコンだけでなく、別の要因によっても、インジウムと酸素との結合が切れる場合がある。例えば、インジウム、ガリウム及び亜鉛を有する酸化物半導体膜において、インジウムと酸素との結合は、ガリウムや亜鉛と酸素との結合よりも弱くて切れやすい。そのため、例えば、プラズマによるダメージやスパッタ粒子によるダメージなどによっても、インジウムと酸素との結合が切れ、酸素欠損が生じうる。この酸素欠損は、深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）を形成する。
これらの深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）は、正孔を捕獲することができるため、正孔トラップ（正孔捕獲中心）となる。つまり、この酸素欠損が、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳを形成する。酸素欠損は、ｂｕｌｋ ｄｅｅｐ ＤＯＳを形成するため、酸化物半導体膜の不安定要因となる。
また、これらの酸素欠損による深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）は、以下で説明するように、酸化物半導体膜内部のｂｕｌｋ ｓｈａｌｌｏｗ ＤＯＳを形成するための要因の一つとなる。
酸化物半導体膜中の酸素欠損は、水素を捕獲することで準安定状態となる。つまり、深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）であり、正孔を捕獲することができる酸素欠損が、水素を捕獲すると、ｂｕｌｋ ｓｈａｌｌｏｗ ＤＯＳを形成し、準安定状態となる。本実施の形態に示す＜ＶｏＨの熱力学的状態＞で述べたように、酸素欠損は水素を捕獲すると、プラスに帯電する。すなわち、酸化物半導体膜内部のｂｕｌｋ ｓｈａｌｌｏｗ ＤＯＳの一つであるＶｏＨが電子を放出して、中性またはプラスに帯電するため、トランジスタの特性に影響を与える。
なお、酸素欠損がトランジスタの特性に対して悪影響を及ぼさないようにするためには、酸素欠損の密度を低減することが重要となる。そこで、酸化物半導体膜に過剰な酸素を供給することで、即ち酸素欠損を過剰酸素で埋めることで、酸化物半導体膜の酸素欠損の密度を低減することができる。つまり、酸素欠損は、過剰酸素が入ることで安定状態となる。例えば、酸化物半導体膜の内部、または酸化物半導体膜の界面近傍に設けられた絶縁膜中に、過剰酸素を有せしめると、該過剰酸素が酸化物半導体膜の酸素欠損を埋めることが可能であり、酸化物半導体膜の酸素欠損を効果的に消滅または低減することができる。
このように、酸素欠損は、水素または酸素のいずれかによって、準安定状態または安定状態となる。
また、本実施の形態に示す＜酸化物絶縁膜中のＮＯｘの遷移レベルについて＞で述べたように、ＮＯｘであるＮＯまたはＮＯ２が、酸化物半導体膜に含まれる電子を捕獲する。ＮＯｘであるＮＯまたはＮＯ２は、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳの一つであるため、酸化物半導体膜の界面近傍に設けられた絶縁膜中にＮＯｘが含まれることで、トランジスタの特性に影響を与える。
なお、ＮＯｘがトランジスタの特性に対して悪影響を及ぼさないようにするためには、酸化物半導体膜の界面近傍に設けられた絶縁膜に含まれるＮＯｘの含有量を低減することが重要となる。
＜３−１． 酸化物半導体膜を有するトランジスタの暗状態におけるヒステリシス劣化モデル＞
次に、酸化物半導体膜を有するトランジスタの劣化のメカニズムについて述べる。酸化物半導体膜を有するトランジスタは、光が照射されている場合と、光が照射されていない場合とで、特性が劣化の挙動が異なる。光が照射されている場合は、酸化物半導体膜内部の深い位置のＤＯＳ（ｂｕｌｋ ｄｅｅｐ ＤＯＳ）が大きく影響する可能性がある。光が照射されていない場合は、酸化物半導体膜の表面近傍（絶縁膜（Ｉｎｓｕｌａｔｏｒ）との界面またはその近傍）の浅い位置のＤＯＳ（ｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳ）が関係している可能性がある。
そこで、まず、酸化物半導体膜を有するトランジスタに光が照射されていない場合（暗状態）について述べる。暗状態では、酸化物半導体膜の表面近傍（絶縁膜（Ｉｎｓｕｌａｔｏｒ）との界面またはその近傍）の浅い位置のＤＯＳ（ｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳ）による電荷の捕獲、放出の関係から、トランジスタの劣化メカニズムについて説明することができる。なお、ここでは、酸化物半導体膜の界面近傍に設けられた絶縁膜として、ゲート絶縁膜を用いて説明する。
酸化物半導体膜を有するトランジスタに対し、暗状態においてゲートＢＴ（ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験を繰り返し行った場合のしきい値電圧（Ｖｔｈ）の変化を図３６に示す。図３６より、プラスゲートＢＴストレス試験（＋ＧＢＴ）を行うことでしきい値電圧はプラス方向へと変化する。次に、マイナスゲートＢＴストレス試験（−ＧＢＴ）を行うと、しきい値電圧はマイナス方向へと変化して、初期値（Ｉｎｉｔｉａｌ）と同程度のしきい値電圧となる。このように、プラスゲートＢＴストレス試験と、マイナスゲートＢＴストレス試験とを交互に繰り返し行うと、しきい値電圧が上下に変化する（ヒステリシスが生じる）。つまり、光を照射しない状態において、マイナスゲートＢＴストレス試験と、プラスゲートＢＴ試験とを繰り返し行うと、しきい値電圧はプラス方向とマイナス方向へと、繰り返しシフトするが、全体としては、一定の範囲内での変化にとどまることがわかった。
このような暗状態でのゲートＢＴストレス試験におけるトランジスタのしきい値電圧の変化は、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳによって説明することができる。図３７に、酸化物半導体膜を含むバンド構造と、バンド構造に対応するフローチャートを示す。
ゲートＢＴストレスの印加前（ゲート電圧（Ｖｇ）は０）は、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳは、フェルミ準位（Ｅｆ）よりもエネルギーが高く、電子が捕獲されていないため電気的に中性である（図３７のステップＳ１０１）。ステップＳ１０１において測定したしきい値電圧を、ゲートＢＴストレスの印加前の初期値とする。
次に、プラスゲートＢＴストレス試験（暗状態）を行う。プラスのゲート電圧を印加することで、伝導帯のバンドが曲がり、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳがフェルミ準位よりも低いエネルギーとなる。その結果、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳには電子が捕獲され、マイナスに帯電する（図３７のステップＳ１０２）。
次に、ストレスを止め、ゲート電圧を０にする。ゲート電圧を０にすることで、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳがフェルミ準位よりも高いエネルギーとなる。ところが、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳに捕獲された電子が放出するまでに長い時間を要する。そのため、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳはマイナスに帯電したままとなる（図３７のステップＳ１０３）。このとき、トランジスタのチャネル形成領域にはゲート電圧のほかに、マイナスの電圧が印加され続けている状態となる。従って、トランジスタをオンするために、初期値よりも高いゲート電圧を印加しなくてはならず、しきい値電圧はプラス方向に変化する。つまり、ノーマリーオフ化しやすくなる可能性がある。
次に、マイナスゲートＢＴストレス試験（暗状態）を行い、マイナスのゲート電圧を印加する。マイナスのゲート電圧を印加することで、伝導帯のバンドが曲がり、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳがさらに高いエネルギーとなる。そのため、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳに捕獲された電子が放出され、電気的に中性となる（図３７のステップＳ１０４）。
次に、ストレスを止め、ゲート電圧を０にする。このとき、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳは、すでに電子を放出しているため、電気的に中性である（ステップＳ１０１）。そのため、しきい値電圧は、プラス方向に変化し、結果として、ゲートＢＴストレスの印加前の初期値に戻る。つまり、暗状態で、マイナスゲートＢＴストレス試験と、プラスゲートＢＴストレス試験とを繰り返し行うと、しきい値電圧はプラス方向とマイナス方向へと、繰り返し変化していく。しかし、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳにおいて、プラスゲートＢＴストレス試験時に捕獲された電子が、マイナスゲートＢＴストレス試験時に放出されるため、全体としては、しきい値電圧は一定の範囲内で変化することがわかった。
以上のように、暗状態におけるゲートＢＴストレス試験によるトランジスタのしきい値電圧の変化は、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳを理解することによって説明することができる。
＜３−２． 酸化物半導体膜を有するトランジスタの明状態における劣化モデル＞
次に、光が照射されている場合（明状態）における劣化のメカニズムについて述べる。明状態では、酸化物半導体膜内部の深い位置のＤＯＳ（ｂｕｌｋ ｄｅｅｐ ＤＯＳ）による電荷の捕獲、放出の関係から、トランジスタの劣化のメカニズムについて説明することができる。
酸化物半導体膜を有するトランジスタに対し、明状態においてゲートＢＴストレス試験を繰り返し行った場合のしきい値電圧（Ｖｔｈ）の変化を図３８に示す。図３８より、しきい値電圧（Ｖｔｈ）は初期値（Ｉｎｉｔｉａｌ）からマイナス方向へ変化する。
図３８では、はじめに、しきい値電圧の初期値として、ゲートＢＴストレスを加えずに、暗状態において測定した結果をプロットした。次に、ゲートＢＴストレスを加えずに、明状態において、しきい値電圧を測定した。その結果、暗状態でのしきい値電圧と比べて、明状態でのしきい値電圧は、マイナス方向に大きく変化することがわかった。これは、光を照射することによって、電子及び正孔（ホール）が生成され、生成された電子が伝導帯へ励起されることが一要因として考えられる。つまり、ゲートＢＴストレスを加えない場合であっても、光の照射によって、酸化物半導体膜を有するトランジスタのしきい値電圧は、マイナス方向へシフトし、ノーマリーオン化しやすくなるといえる。この場合、酸化物半導体膜のエネルギーギャップが大きいほど、または、ギャップ内のＤＯＳが少ないほど、励起される電子は少なくなる。そのため、そのような場合は、光の照射のみによるしきい値電圧の変化は小さくなる。
次に、光を照射したままの状態で、マイナスゲートＢＴストレス試験（−ＧＢＴ）を行うと、しきい値電圧はさらにマイナス方向に変化した。
その後、光を照射したままの状態で、プラスゲートＢＴストレス試験（＋ＧＢＴ）を行うと、しきい値電圧はプラス方向に変化した。
さらに、光を照射したままの状態で、マイナスゲートＢＴストレス試験と、プラスゲートＢＴストレス試験とを繰り返し行っていくと、しきい値電圧はプラス方向とマイナス方向へと、繰り返し変化しながら、全体としては、徐々にマイナス方向へ変化していくことがわかった。
以上に示した明状態でのゲートＢＴストレス試験（プラスゲートＢＴとマイナスゲートＢＴの繰り返し試験）において、トランジスタのしきい値電圧が変化していくメカニズムについて、図３９及び図４０に示すバンド構造を用いて説明する。図３９及び図４０では、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳ、及びゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１及びＮＢＯＨＣ２）を用いて説明する。なお、非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）は、非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）よりも、酸化物半導体膜との界面に近い位置（表面側）にある非架橋酸素正孔捕獲中心（ＮＢＯＨＣ）である。
ゲートＢＴストレスの印加と光の照射とを行う前（ゲート電圧（Ｖｇ）は０）、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳは、フェルミ準位（Ｅｆ）よりもエネルギーが低く、正孔が捕獲されていないため電気的に中性である（図３９のステップＳ１１１）。このとき、暗状態で測定したしきい値電圧を、暗状態の初期値とする。
次に、ゲートＢＴストレスを加えずに、酸化物半導体膜に光を照射すると、電子及び正孔が生成される（図３９のステップＳ１１２）。生成された電子は、伝導帯に励起され、しきい値電圧をマイナス方向へ変化させる（以降のステップでは電子を省略して示す。）。また、正孔が生成されることで、正孔の擬フェルミ準位（Ｅｆｐ）が下がる。正孔の擬フェルミ準位（Ｅｆｐ）が下がることで、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳに正孔が捕獲される（図３９のステップＳ１１３）。従って、ゲートＢＴストレスを加えずに、光を照射すると、暗状態のときと比べて、しきい値電圧がマイナス方向に変化し、ノーマリーオン化しやすくなる可能性がある。
次に、光を照射したままの状態で、マイナスゲートＢＴストレス試験を行うと、電界勾配が生じ、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳに捕獲された正孔が、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）に注入される（図３９のステップＳ１１４）。さらに、電界により、ゲート絶縁膜のさらに内部の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）へも正孔の一部が移動する（図４０のステップＳ１１５）。ゲート絶縁膜中で非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）から非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）への正孔の移動は、電界を印加する時間が長いほど進行する。ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１及びＮＢＯＨＣ２）の正孔は、プラスの固定電荷として振る舞うため、しきい値電圧をマイナス方向に変化させ、ノーマリーオン化しやすくなる。
なお、ここでは、理解を容易にするため、光照射とマイナスゲートＢＴストレス試験とを異なるステップに分けて示したが、これに限定して解釈されるものではない。例えば、ステップＳ１１２乃至ステップＳ１１５が、並行して起こるステップであると考えても構わない。
次に、光を照射したままの状態でプラスゲートＢＴストレス試験を行う。プラスのゲート電圧を印加することによって、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳに捕獲された正孔、及びゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）の正孔が放出される（図４０のステップＳ１１６）。その結果、しきい値電圧はプラス方向に変化する。ただし、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）は、ゲート絶縁膜の内部の深い位置であるため、明状態でプラスゲートＢＴストレス試験を行ったとしても、直接正孔が放出されることはほとんど起こりえない。ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）の正孔を放出するためには、一度、表面側にある非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）に移動しなくてはならない。ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）から非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）への正孔の移動は、電界を印加した時間に応じて少しずつ起こる。従って、しきい値電圧のプラス方向への変化量も小さく、初期値まで戻り切らない。
また、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）と、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳとの間でも、正孔のやりとりが起こる。しかし、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳには、既に多くの正孔が捕獲されている状態となっているため、酸化物半導体膜及びゲート絶縁膜全体の帯電量はほとんど減少しない可能性がある。
次に、再び、光を照射したままの状態で、マイナスゲートＢＴストレス試験を行うと、電界勾配が生じ、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳに捕獲された正孔が、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）に注入される。また、電界により、ゲート絶縁膜のさらに内部の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）へも正孔の一部が注入される（図４０のステップＳ１１７）。なお、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）は、ステップＳ１１５で入った正孔が放出せずに残ったままの状態である。そのため、さらに正孔が注入されることで、固定電荷として振る舞う正孔数はさらに増える。しきい値電圧をさらにマイナス方向に変化させ、よりノーマリーオン化しやすくなる。
次に、光を照射したままの状態でプラスゲートＢＴストレス試験を行うと、プラスのゲート電圧を印加することによって、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳに捕獲された正孔、及びゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）の正孔が放出される（図４０のステップＳ１１８）。その結果、しきい値電圧はプラス方向に変化する。ただし、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）の正孔は、ほとんど放出されない。従って、しきい値電圧のプラス方向への変化量も小さく、初期値まで戻り切らない。
以上のように、明状態において、マイナスゲートＢＴストレス試験とプラスゲートＢＴストレス試験とを繰り返し行うことによって、しきい値電圧はプラス方向とマイナス方向へと、繰り返し変化しながら、全体としては、徐々にマイナス方向へ変化していくものと考えられる。
以上のように、明状態でのゲートＢＴストレス試験におけるトランジスタのしきい値電圧の変化は、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳ、及びゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１及びＮＢＯＨＣ２）を理解することによって説明することができる。
＜３−３． 酸化物半導体膜の脱水化及び脱水素化、ならびに加酸素化のプロセスモデル＞
トランジスタに安定した電気特性を付与するためには、酸化物半導体膜内部、及びその界面近傍にＤＯＳをより少なくすること（高純度真性化）が重要である。以下では、酸化物半導体膜の高純度真性化のプロセスモデルについて説明する。そこで、まずは、酸化物半導体膜の、脱水化及び脱水素化について説明し、次に、酸素欠損（Ｖｏ）を酸素で埋めることによる加酸素化について説明する。
なお、高純度真性化のプロセスモデルについて説明する前に、酸化物半導体膜の酸素欠損がどの位置に生じやすいかを説明する。インジウム、ガリウム及び亜鉛を有する酸化物半導体膜において、ガリウムと酸素との結合、亜鉛と酸素との結合に比べ、インジウムと酸素との結合が最も切れやすい。従って、以下では、インジウムと酸素との結合が切れ、酸素欠損が形成されるモデルについて説明する。
インジウムと酸素との結合が切れると、酸素が脱離し、インジウムと結合していた酸素のサイトが酸素欠損となる。酸素欠損は、酸化物半導体膜の深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）を形成する。酸化物半導体膜の酸素欠損は、不安定であるため、酸素または水素を捕獲することで安定化を図る。そのため、酸素欠損の近くに水素があると、酸素欠損が水素を捕獲することでＶｏＨとなる。ＶｏＨは、酸化物半導体膜の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）を形成する。
次に、酸化物半導体膜のＶｏＨに酸素が近づいてくると、酸素は、ＶｏＨから水素を奪い、水酸基（ＯＨ）の状態で、水素を脱離させる（図４１（Ａ）及び図４１（Ｂ）参照。）。酸素は、加熱処理などによって酸化物半導体膜中を移動することで近づいてくる。
さらに、脱離した水酸基は、別の酸化物半導体膜のＶｏＨに近づくと、ＶｏＨから水素を奪い、水分子（Ｈ２Ｏ）の状態で、さらに水素を脱離させる（図４１（Ｃ）及び図４１（Ｄ）参照。）。以上のように、１つの酸素は、酸化物半導体膜の２つの水素を脱離させる。これを、酸化物半導体膜の脱水化及び脱水素化と呼ぶ。脱水化及び脱水素化によって、酸化物半導体膜の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）が低減され、深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）が形成される。
次に、酸化物半導体膜の酸素欠損に酸素が近づいてくると、酸素は、酸素欠損に捕獲され、酸素欠損を低減させる（図４１（Ｅ）及び図４１（Ｆ）参照。）。これを、酸化物半導体膜の加酸素化と呼ぶ。加酸素化によって、酸化物半導体膜の深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）を低減することができる。
以上のようにして、酸化物半導体膜の脱水化及び脱水素化、ならびに加酸素化を行うと、酸化物半導体膜の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）及び深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）を低減することができる。これを酸化物半導体の高純度真性化と呼ぶ。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれているトランジスタにおいて、酸化物半導体膜に適用可能な一態様について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と、それ以外の非単結晶酸化物半導体膜とに分けられる。非単結晶酸化物半導体膜としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、非晶質酸化物半導体膜などがある。
また、別の観点では、酸化物半導体膜は、非晶質酸化物半導体膜と、それ以外の結晶性酸化物半導体膜とに分けられる。結晶性酸化物半導体膜としては、単結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、ｎｃ−ＯＳ膜などがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体膜の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体膜と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体膜を、完全な非晶質酸化物半導体膜と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳ膜は、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体膜に近いといえる。
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳ膜について説明する。図４２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図４２（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図４２（Ｂ）に示す。図４２（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳ膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行となる。
図４２（Ｂ）に示すように、ＣＡＡＣ−ＯＳ膜は特徴的な原子配列を有する。図４２（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図４２（Ｂ）および図４２（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳ膜を、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体膜と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳ膜のペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図４２（Ｄ）参照。）。図４２（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図４２（Ｄ）に示す領域５１６１に相当する。
また、図４３（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳ膜の平面のＣｓ補正高分解能ＴＥＭ像を示す。図４３（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図４３（Ｂ）、図４３（Ｃ）および図４３（Ｄ）に示す。図４３（Ｂ）、図４３（Ｃ）および図４３（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳ膜について説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳ膜は、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４４（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定してφスキャンした場合、図４４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳ膜は、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳ膜について説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜に対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４５（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳ膜に含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４５（Ｂ）に示す。図４５（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳ膜に含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４５（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４５（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳ膜は結晶性の高い酸化物半導体膜である。酸化物半導体膜の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳ膜は不純物や欠陥（酸素欠損など）の少ない酸化物半導体膜ともいえる。
なお、不純物は、酸化物半導体膜の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体膜が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体膜に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体膜中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳ膜は、キャリア密度の低い酸化物半導体膜である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体膜とすることができる。そのような酸化物半導体膜を、高純度真性または実質的に高純度真性な酸化物半導体膜と呼ぶ。ＣＡＡＣ−ＯＳ膜は、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体膜であるといえる。
＜ｎｃ−ＯＳ膜＞
次に、ｎｃ−ＯＳ膜について説明する。
ｎｃ−ＯＳ膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳ膜に含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体膜を微結晶酸化物半導体膜と呼ぶことがある。ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳ膜におけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳ膜の結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、ａ−ｌｉｋｅ ＯＳ膜や非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳ膜に対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳ膜を、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体膜、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体膜と呼ぶこともできる。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、ａ−ｌｉｋｅ ＯＳ膜や非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ膜＞
ａ−ｌｉｋｅ ＯＳ膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の構造を有する酸化物半導体膜である。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳ膜は、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳ膜が、ＣＡＡＣ−ＯＳ膜およびｎｃ−ＯＳ膜と比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ膜（試料Ａと表記する。）、ｎｃ−ＯＳ膜（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ膜（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４６は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図４６より、ａ−ｌｉｋｅ ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図４６中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図４６中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜の結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳ膜は、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜は、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳ膜は、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜と比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳ膜は、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜と比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳ膜の密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体膜は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、ｎｃ−ＯＳ膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳ膜およびｎｃ−ＯＳ膜の成膜モデルの一例について説明する。
図４７（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳ膜が成膜される様子を示した成膜室内の模式図である。
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複数のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１が生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
ここで、ターゲット５１３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。図４８（Ａ）に、一例として、ターゲット５１３０に含まれるＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図４８（Ａ）は、ｂ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。図４８（Ａ）より、近接する二つのＧａ−Ｚｎ−Ｏ層において、それぞれの層における酸素原子同士が近距離に配置されていることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのＧａ−Ｚｎ−Ｏ層の間には斥力が生じる。その結果、ＩｎＧａＺｎＯ４の結晶は、近接する二つのＧａ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５１０１は、電界によってターゲット５１３０側に加速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、叩き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１の衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよびペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット５１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレット５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。ペレット５１００は、上述の図４６中の（１）で説明した初期核に相当する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するターゲット５１３０にイオン５１０１を衝突させると、図４８（Ｂ）に示すように、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層を有するペレット５１００が剥離する。図４８（Ｃ）に、剥離したペレット５１００をｃ軸に平行な方向から観察した構造を示す。ペレット５１００は、二つのＧａ−Ｚｎ−Ｏ層（パン）と、Ｉｎ−Ｏ層（具）と、を有するナノサイズのサンドイッチ構造と呼ぶこともできる。
ペレット５１００は、プラズマを通過する際に、側面が負または正に帯電する場合がある。ペレット５１００は、例えば、側面に位置する酸素原子が負に帯電する可能性がある。側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペレット状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳ膜が、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。また、ペレット５１００は、プラズマを通過する際に、プラズマ中のインジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合がある。上述の図４６中の（２）と（１）の大きさの違いが、プラズマ中での成長分に相当する。ここで、基板５１２０が室温程度である場合、基板５１２０上におけるペレット５１００の成長が起こりにくいためｎｃ−ＯＳ膜となる（図４７（Ｂ）参照。）。室温程度で成膜できることから、基板５１２０が大面積である場合でもｎｃ−ＯＳ膜の成膜が可能である。なお、ペレット５１００をプラズマ中で成長させるためには、スパッタリング法における成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット５１００の構造を安定にすることができる。
図４７（Ａ）および図４７（Ｂ）に示すように、例えば、ペレット５１００は、プラズマ中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５１００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づくと、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向きの磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５１３０間には、電位差が与えられるため、基板５１２０からターゲット５１３０に向かう方向に電流が流れる。したがって、ペレット５１００は、基板５１２０の上面において、磁場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミングの左手の法則によって理解できる。
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上面を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に、基板５１２０の上面を移動するために十分な力を与えるには、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。
このとき、マグネットと基板５１２０とが相対的に移動すること、または回転することによって、基板５１２０の上面における水平磁場の向きは変化し続ける。したがって、基板５１２０の上面において、ペレット５１００は、様々な方向から力を受け、様々な方向へ移動することができる。
また、図４７（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１００と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の移動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかのペレット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ膜中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳ膜となる。なお、基板５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃未満、または１７０℃以上４００℃未満とすればよい。したがって、基板５１２０が大面積である場合でもＣＡＡＣ−ＯＳ膜の成膜は可能である。
また、ペレット５１００は、基板５１２０上で加熱されることにより、原子が再配列し、イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５１００は、ほとんど単結晶となる。ペレット５１００がほとんど単結晶となることにより、ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸縮はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。
また、ＣＡＡＣ−ＯＳ膜は、単結晶酸化物半導体が一枚板のようになっているのではなく、ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような配列をしている。また、ペレット５１００同士の間には結晶粒界を有さない。そのため、成膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ−ＯＳ膜に縮みなどの変形が生じた場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可とう性を有する半導体装置に用いることに適した構造である。なお、ｎｃ−ＯＳ膜は、ペレット５１００（ナノ結晶）が無秩序に積み重なったような配列となる。
ターゲット５１３０をイオン５１０１でスパッタした際に、ペレット５１００だけでなく、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット５１００よりも軽量であるため、先に基板５１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成する。図４９に断面模式図を示す。
図４９（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレット５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、互いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０５ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ａの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子５１０３が、基板５１２０からの加熱により結晶化し、領域５１０５ａ１を形成する。なお、複数の粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
そして、図４９（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと一体化し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット５１０５ｂの別の側面と接するように配置する。
次に、図４９（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２上およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さらにペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
そして、図４９（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１０５ａ２の側面と接するように配置する。また、ペレット５１０５ｅは、その側面がペレット５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側面において、酸化亜鉛とともにターゲット５１３０から剥離した複数の粒子５１０３が基板５１２０の加熱により結晶化し、領域５１０５ｄ１を形成する。
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において成長が起こることで、基板５１２０上にＣＡＡＣ−ＯＳ膜が形成される。したがって、ＣＡＡＣ−ＯＳ膜は、ｎｃ−ＯＳ膜よりも一つ一つのペレットが大きくなる。上述の図４６中の（３）と（２）の大きさの違いが、堆積後の成長分に相当する。
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。このとき、微細なトランジスタに用いる酸化物半導体において、チャネル形成領域が一つの大きなペレットに収まる場合がある。即ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペレットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域、ソース領域およびドレイン領域として用いることができる場合がある。
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成されることによって、トランジスタの周波数特性を高くすることができる場合がある。
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳ膜の成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳ膜は、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳ膜を成膜することは可能である。
また、ＣＡＡＣ−ＯＳ膜は、被形成面である基板５１２０の上面に凹凸がある場合でも、その形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上面が原子レベルで平坦な場合、ペレット５１００はａ−ｂ面と平行な平面である平板面を下に向けて並置する。ペレット５１００の厚さが均一である場合、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ−ＯＳ膜を得ることができる。
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳ膜は、ペレット５１００が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５１２０が凹凸を有するため、ＣＡＡＣ−ＯＳ膜は、ペレット５１００間に隙間が生じやすい場合がある。ただし、この場合でも、ペレット５１００間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するＣＡＡＣ−ＯＳ膜とすることができる。
このようなモデルによってＣＡＡＣ−ＯＳ膜が成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳを得ることができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
［断面構造］
図５０（Ａ）に本発明の一態様の半導体装置の断面図を示す。図５０（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。トランジスタ２１００には先の実施の形態で説明したトランジスタを用いることができ、図５０（Ａ）ではトランジスタ２１００として、トランジスタ１０を適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。
なお、当該断面図の半導体装置では、トランジスタ２１００にバックゲートを設けた構成を示しているが、バックゲートを設けない構成であってもよい。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図５０（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁膜２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電膜を加工して得られた配線２２０６と、が設けられている。
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体層の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体層の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
絶縁膜２２０７としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体層を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜２２０８（トランジスタ１０では絶縁膜１９に相当）を形成することが好ましい。ブロック膜２２０８としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物及び酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆うブロック膜２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体層からの酸素の脱離を防止するとともに、酸化物半導体層への水及び水素の混入を防止することができる。
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図５０（Ｄ）に示す。半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域及びドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図５０（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
〔アナログスイッチ〕
また、図５０（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図５１に示す。
図５１（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、及び容量素子３４００を有している。なお、トランジスタ３３００としては、先の実施の形態で説明したトランジスタを用いることができる。
図５１（Ｂ）に図５１（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置では、トランジスタ３３００にバックゲートを設けた構成を示している。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図５１（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、トランジスタ３３００のソース電極またはドレイン電極の他方、及び容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図５１（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込み及び保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、及び容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
図５１（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図５１（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動作が可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁膜、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数または複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態及び実施例と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦタグについて、図５２を参照して説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦタグの構成について図５２を用いて説明する。図５２は、ＲＦタグの構成例を示すブロック図である。
図５２に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
なお、本実施の形態は、本明細書で示す他の実施の形態及び実施例と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図５３は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図５３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図５３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図５３に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図５３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図５３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図５４は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
なお、図５４におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バックゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ１２０９のしきい値電圧を制御するための電位信号であり、トランジスタ１２０９のＩｃｕｔをより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトランジスタを用いることもできる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図５４では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図５４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図５４において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図５４における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様の半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態及び実施例と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について説明する。
［構成例］
図５５（Ａ）は、本発明の一態様の表示装置の上面図であり、図５５（Ｂ）は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図５５（Ｃ）は、本発明の一態様の表示装置の画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、先の実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に先の実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置の上面図の一例を図５５（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図５５（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００の外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。なお、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４のいずれかが基板７００上に実装された構成や基板７００の外部に設けられた構成としてもよい。
〔液晶表示装置〕
また、画素の回路構成の一例を図５５（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は先の実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン設計では、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図５５（Ｂ）に示す画素回路は、これに限定されない。例えば、図５５（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図５５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子及び正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図５５（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１及び駆動用トランジスタ７２２には先の実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図５５（Ｃ）に示す画素構成に限定されない。例えば、図５５（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
図５５で例示した回路に先の実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態及び実施例と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図５６を用いて説明を行う。
図５６に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０から発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１であってもよい。なお、商用電源を用いる場合には、バッテリー８０１１を省略することができる。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態及び実施例と適宜組み合わせることができる。
（実施の形態１０）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図５７に示す。
図５７（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図５７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図５７（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３及び第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図５７（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図５７（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３等を有する。表示部９３２はタッチパネルとなっていてもよい。
図５７（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４及びレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図５７（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。
（実施の形態１１）
本実施の形態では、本発明の一態様に係るＲＦデバイスの使用例について図５８を用いながら説明する。ＲＦデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図５８（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図５８（Ｂ）参照）、乗り物類（自転車等、図５８（Ｃ）参照）、包装用容器類（包装紙やボトル等、図５８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図５８（Ｅ）、図５８（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦデバイス４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦデバイス４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦデバイス４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦデバイスを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦデバイスを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態及び実施例と適宜組み合わせることができる。
本実施例では、酸化物絶縁膜中の欠陥量について、ＥＳＲ（電子スピン共鳴）測定結果を用いて説明する。
＜試料の作製方法１＞
本実施例に係る試料Ａ１乃至試料Ａ３の作製方法を以下に示す。
＜試料Ａ１＞
まず、石英基板上に厚さ３５ｎｍの酸化物半導体膜をスパッタリング法で形成した。酸化物半導体膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、流量５０％の酸素（酸素：アルゴン＝１：１）をスパッタリングガスとしてスパッタリング装置の反応室内に供給し、反応室内の圧力を０．６Ｐａに制御し、２．５ｋＷの直流電力を供給して形成した。なお、酸化物半導体膜を形成する際の基板温度を１７０℃とした。
次に、加熱処理を行った。ここでは４５０℃の窒素雰囲気で１時間加熱処理を行った後、４５０℃の窒素及び酸素の混合ガス雰囲気で１時間の加熱処理を行った。
次に、酸化物半導体膜上に、第１の酸化物絶縁膜及び第２の酸化物絶縁膜を形成した。
第１の酸化物絶縁膜は、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、反応室の圧力を２０Ｐａ、基板温度を２２０℃とし、１００Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により形成した。第１の酸化物絶縁膜の膜厚は５０ｎｍとした。
第２の酸化物絶縁膜は、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５００Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により形成した。当該条件により、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化窒化シリコン膜を形成することができる。第２の酸化物絶縁膜の膜厚は４００ｎｍとした。
次に、加熱処理を行い、第１の酸化物絶縁膜及び第２の酸化物絶縁膜から水、窒素、水素等を脱離させると共に、第２の酸化物絶縁膜に含まれる酸素の一部を酸化物半導体膜へ供給した。ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行った。
以上の工程により、本実施例の試料Ａ１を得た。
＜試料Ａ２＞
試料Ａ２は、比較例として試料Ａ１における第１の酸化物絶縁膜の成膜条件における成膜圧力を変え、その他の条件は試料Ａ１と同様に作製した。具体的には、以下の条件を用いて第１の酸化物絶縁膜を形成した試料を試料Ａ２として作製した。
試料Ａ２において、第１の酸化物絶縁膜は、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、反応室の圧力を１００Ｐａ、基板温度を２２０℃とし、１００Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により形成した。
＜試料Ａ３＞
試料Ａ３は、比較例として試料Ａ１における第１の酸化物絶縁膜の成膜条件における成膜圧力を変え、その他の条件は試料Ａ１と同様に作製した。具体的には、以下の条件を用いて第１の酸化物絶縁膜を形成した試料を試料Ａ３として作製した。
試料Ａ３において、第１の酸化物絶縁膜は、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を２２０℃とし、１００Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により形成した。
＜ＥＳＲ測定＞
試料Ａ１乃至試料Ａ３についてＥＳＲ測定を行った。ここでは、下記の条件でＥＳＲ測定を行った。測定温度を−１７０℃とし、８．９２ＧＨｚの高周波電力（マイクロ波パワー）を１ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。なお、ＮＯｘに起因するシグナルのスピン密度の検出下限は４．７×１０１５ｓｐｉｎｓ／ｃｍ３であった。スピン数が小さいほど膜中欠損が少ないといえる。
試料Ａ１において、ＮＯｘに起因するシグナルのスピン密度を図５９（Ａ）に示し、試料Ａ２において、ＮＯｘに起因するシグナルのスピン密度を図５９（Ｂ）に示し、試料Ａ３において、ＮＯｘに起因するシグナルのスピン密度を図５９（Ｃ）に示す。なお、ここでは、測定されたスピン数を単位体積当たりに換算したスピン密度を示している。
図５９（Ａ）乃至図５９（Ｃ）より、試料Ａ１乃至試料Ａ３では、ｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観察された。これらの３つのシグナルは、ＮＯｘに起因し、Ｎの核スピンによる超微細構造を有するシグナルと理解される。また、ＮＯｘに起因するシグナルは、スピン種が異方性を有するため非対称な波形である。
ＮＯｘに起因するシグナルのスピン密度は、試料Ａ１と比較して、試料Ａ２及び試料Ａ３の方が大きく、欠陥量の多い酸化物絶縁膜であることがわかる。また、図５９（Ａ）乃至図５９（Ｃ）では、試料Ａ１でのＮＯｘに起因するシグナルのスピン密度が最も小さく、酸化物半導体膜に接する第１の酸化物絶縁膜成膜時において、成膜圧力を小さくすることで欠陥量の低減された酸化物絶縁膜が形成されることが示された。
＜試料の作製方法２＞
本実施例に係る試料Ｂ１乃至試料Ｂ４の作製方法を以下に示す。
＜試料Ｂ１＞
まず、シリコンウェハを熱酸化し、シリコンウェハ表面に１００ｎｍの熱酸化膜を形成した。熱酸化の条件は９５０℃で４時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
次に、熱酸化膜上に、ＰＥＣＶＤ法によって３００ｎｍの酸化窒化シリコン膜を形成した。成膜ガスとして、流量２．３ｓｃｃｍのシラン及び流量８００ｓｃｃｍの一酸化二窒素を原料ガスとし、反応室の圧力を４０Ｐａとし、基板温度を４００℃、５０Ｗの電力（ＲＦ）を印加することで成膜した。
次に、酸化窒化シリコン膜へイオン注入法を用いて酸素イオン（１６Ｏ＋）を注入した。酸素イオンの注入条件は、加速電圧を６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツイスト角を７２°とした。
次に、酸化窒化シリコン膜上にＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物半導体膜を形成した。成膜条件は、酸素分圧１１％、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。
次に、加熱処理を行った。ここでは４５０℃の窒素雰囲気で１時間加熱処理を行った後、４５０℃の酸素雰囲気で１時間の加熱処理を行った。
以上の工程により、本実施例の試料Ｂ１を得た。
＜試料Ｂ２＞
試料Ｂ２は、試料Ｂ１における酸化物半導体膜の成膜条件における酸素分圧を３３％に変え、その他の条件は試料Ｂ１と同様に作製した。
＜試料Ｂ３＞
試料Ｂ３は、試料Ｂ１における酸化物半導体膜の成膜条件における酸素分圧を５０％に変え、その他の条件は試料Ｂ１と同様に作製した。
＜試料Ｂ４＞
試料Ｂ４は、試料Ｂ１における酸化物半導体膜の成膜条件における酸素分圧を１００％に変え、その他の条件は試料Ｂ１と同様に作製した。
＜ＥＳＲ測定＞
試料Ｂ１乃至試料Ｂ４についてＥＳＲ測定を行った。試料Ｂ１乃至試料Ｂ４において、ＮＯｘに起因する３本シグナルのスピン密度の合計を図６０に示す。
図６０より、低酸素分圧条件で酸化物半導体膜を成膜した方が酸化窒化シリコン膜中の３本シグナルのスピン密度の合計は低減することが確認できた。
本実施例では、実施例１で作製した試料Ｂ１乃至試料Ｂ４について、酸化窒化シリコン膜からの加熱による一酸化窒素、二酸化窒素、酸素それぞれの放出量をＴＤＳで評価した結果について説明する。
まず、試料Ｂ１乃至試料Ｂ４の酸化物半導体膜をすべてエッチングして酸化窒化シリコン膜を露出させた。エッチング液として、８５％程度に調整したリン酸水溶液、またはリン酸（７２％）と硝酸（２％）と酢酸（９．８％）を混合した混合溶液（混酸アルミ液ともいう）を用いた。
＜ＴＤＳ分析＞
試料Ｂ１乃至試料Ｂ４の酸化窒化シリコン膜についてＴＤＳ分析（昇温脱離ガス分析）を行った。なお、各試料において、シリコンウェハを、５０℃以上９２７℃以下で加熱した。試料Ｂ１乃至試料Ｂ４において、ｍ／ｚ＝３０（一酸化窒素）の放出量、ｍ／ｚ＝４６（二酸化窒素）の放出量、及びｍ／ｚ＝３２（酸素）の放出量をそれぞれ、図６１、図６２及び図６３に示す。
なお、図６１、図６２及び図６３において、横軸は基板温度であり、ここでは０℃以上６００℃以下を示す。また、縦軸は、各分子量のガスの放出量に比例する強度を示す。なお、外部に放出される分子の総量は、当該ピークの積分値に相当する。それゆえ、当該ピーク強度の高低によって酸化窒化シリコン膜に含まれる分子の総量を評価できる。
また、図６４に、酸化物半導体膜の成膜条件における酸素分圧と各分子量のガスの放出量（分子数）の関係を示す。
図６１乃至図６４より、ｍ／ｚ＝３０（一酸化窒素）及びｍ／ｚ＝３２（酸素）の放出量は、酸化物半導体膜の成膜条件における酸素分圧による違いはほとんど見られなかったが、ｍ／ｚ＝４６（二酸化窒素）の放出量については、酸化物半導体膜の成膜条件における酸素分圧が低いほど放出量が小さいことが確認できた。
本実施例では、トランジスタを作製し、その信頼性の評価を行った結果について説明する。
＜試料の作製方法＞
本実施例に係る試料Ｃ１乃至試料Ｃ４として、トランジスタを作製した。
＜試料Ｃ１＞
まず、シリコンウェハを熱酸化し、シリコンウェハ表面に１００ｎｍの熱酸化膜を形成した。熱酸化の条件は９５０℃で４時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
次に、熱酸化膜上に、流量１ｓｃｃｍのシラン（ＳｉＨ４）及び流量８００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を３５０℃、６０ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、下地絶縁膜として機能する酸化窒化シリコン膜を３００ｎｍ成膜した。
次に、酸化窒化シリコン膜へイオン注入法を用いて酸素イオン（１６Ｏ＋）を注入した。酸素イオンの注入条件は、加速電圧を６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツイスト角を７２°とした。
次に、酸化窒化シリコン膜上にＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いたスパッタリング法により、膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物半導体膜（以下、第１の酸化物半導体膜という）を形成した。成膜条件は、酸素分圧１１％（Ａｒ＝４０ｓｃｃｍ、Ｏ２＝５ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。
次に、第１の酸化物半導体膜上にＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いたスパッタリング法により、膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物半導体膜（以下、第２の酸化物半導体膜という）を形成した。成膜条件は、酸素分圧３３％（Ａｒ＝３０ｓｃｃｍ、Ｏ２＝１５ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度３００℃、基板とターゲット間の距離を６０ｍｍとした。
次に、加熱処理を行った。加熱処理は窒素雰囲気下、４５０℃で１時間行った後、酸素雰囲気下、４５０℃で１時間行った。
次に、第１の酸化物半導体膜及び第２の酸化物半導体膜を、ＩＣＰエッチング法により、流量６０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）ガス及び流量２０ｓｃｃｍの塩素（Ｃｌ２）ガスの混合雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ、基板温度７０℃においてエッチングして島状の第１の酸化物半導体膜及び第２の酸化物半導体膜に加工した。
次に、第１の酸化物半導体膜及び第２の酸化物半導体膜上に、タングステンターゲットを用い、流量８０ｓｃｃｍのアルゴン（Ａｒ）ガス雰囲気下において、圧力０．８Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を１．０ｋＷ印加する条件を用いたスパッタリング法により、タングステン膜を１００ｎｍ成膜した。
次に、タングステン膜をＩＣＰエッチング法により、流量４５ｓｃｃｍの四弗化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガス及び流量５５ｓｃｃｍの酸素（Ｏ２）ガスの混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、さらにＩＣＰエッチング法により、流量１００ｓｃｃｍの酸素（Ｏ２）ガス雰囲気下、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．００Ｐａにて第２のエッチングを行い、さらにＩＣＰエッチング法により、流量４５ｓｃｃｍの四弗化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガス及び流量５５ｓｃｃｍの酸素（Ｏ２）ガスの混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第３のエッチングを行い、一対の電極を形成した。
次に、第２の酸化物半導体膜、一対の電極上にＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用いたスパッタリング法により、膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物半導体膜（以下、第３の酸化物半導体膜という）を形成した。成膜条件は、酸素分圧３３％（Ａｒ＝３０ｓｃｃｍ、Ｏ２＝１５ｓｃｃｍ）、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度２００℃、基板とターゲット間の距離を６０ｍｍとした。
次に、第３の酸化物半導体膜上に流量１ｓｃｃｍのシラン（ＳｉＨ４）及び流量８００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を３５０℃、６０ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、ゲート絶縁膜となる酸化窒化シリコン膜を２０ｎｍ成膜した。
次に、酸化窒化シリコン膜上に、窒化タンタルターゲットを用い、成膜ガスとして流量５０ｓｃｃｍのアルゴン（Ａｒ）ガス及び流量１０ｓｃｃｍの窒素（Ｎ２）ガスを用いて、圧力を０．６Ｐａ、基板温度を室温、ＤＣ電力を１．０ｋＷ印加する条件を用いたスパッタリング法により、窒化タンタル膜を３０ｎｍ成膜し、その上に、タングステンターゲットを用い、成膜ガスとして流量１００ｓｃｃｍのアルゴンガスを用いて、圧力を２．０Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を４．０ｋＷ印加する条件を用いたスパッタリング法により、タングステン膜を１３５ｎｍ成膜した。
次に、窒化タンタル膜及びタングステン膜をＩＣＰエッチング法により、流量５５ｓｃｃｍの四弗化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガス及び流量５５ｓｃｃｍの酸素（Ｏ２）ガスの混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、さらにＩＣＰエッチング法により、流量１００ｓｃｃｍの塩素（Ｃｌ２）ガス雰囲気下、電源電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにて第２のエッチングを行い、ゲート電極を形成した。
次に、ゲート電極をマスクとして、ゲート絶縁膜、第３の酸化物半導体膜をＩＣＰエッチング法により、流量８０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）ガス雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａにてエッチングして島状のゲート絶縁膜、第３の酸化物半導体膜に加工した。
次に、ゲート電極、一対の電極上に、酸化アルミニウムターゲットを用い、成膜ガスとして流量２５ｓｃｃｍのアルゴン（Ａｒ）ガス及び流量２５ｓｃｃｍの酸素（Ｏ２）ガスを用いて、圧力を０．４Ｐａ、基板温度を２５０℃、ターゲットと基板の間の距離を６０ｍｍ、ＲＦ電力を２．５ｋＷ印加する条件を用いたスパッタリング法により、酸化アルミニウム膜を７０ｎｍ成膜した。
次に、酸化アルミニウム膜上に流量５ｓｃｃｍのシラン（ＳｉＨ４）及び流量１０００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を１３３Ｐａ、基板温度を３２５℃、１３．５６ＭＨｚの高周波電源を用いて３５Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、酸化窒化シリコン膜を３００ｎｍ成膜した。
以上の工程を経て、本実施例の試料Ｃ１を得た。なお、本実施例の試料Ｃ１のトランジスタのサイズは、チャネル長が０．４９μｍ、チャネル幅が１０μｍであった。
＜試料Ｃ２＞
試料Ｃ２は、試料Ｃ１における第１の酸化物半導体膜の成膜条件における酸素分圧を３３％（Ａｒ＝３０ｓｃｃｍ、Ｏ２＝１５ｓｃｃｍ）に変え、その他の条件は試料Ｃ１と同様に作製した。
＜試料Ｃ３＞
試料Ｃ３は、試料Ｃ１における第１の酸化物半導体膜の成膜条件における酸素分圧を５０％（Ａｒ＝２３ｓｃｃｍ、Ｏ２＝２３ｓｃｃｍ）に変え、その他の条件は試料Ｃ１と同様に作製した。
＜試料Ｃ４＞
試料Ｃ４は、試料Ｃ１における第１の酸化物半導体膜の成膜条件における酸素分圧を１００％（Ｏ２＝４５ｓｃｃｍ）に変え、その他の条件は試料Ｃ１と同様に作製した。
＜ストレス試験＞
次に、試料Ｃ１乃至試料Ｃ４のストレス試験を行った。ストレス試験の条件としてソース電圧Ｖｓ及びドレイン電圧Ｖｄを０Ｖとし、ゲート電圧に−３．３Ｖまたは＋３．３Ｖ、ストレス温度を１５０℃、ストレス時間を３６００秒とした。
ゲート電極に正の電圧を印加するプラスゲートＢＴストレス試験及びゲート電極に負の電圧を印加するマイナスゲートＢＴストレス試験について、試料Ｃ１乃至試料Ｃ４に含まれるトランジスタの初期特性のしきい値電圧とＢＴストレス試験後のしきい値電圧の差（すなわち、しきい値電圧の変動量（ΔＶｔｈ））、シフト値の差（すなわち、シフト値の変動量（ΔＳｈｉｆｔ））を、それぞれ図６５に示す。
ここで、本明細書におけるしきい値電圧及びシフト値について説明する。しきい値電圧（Ｖｔｈ）は、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流の平方根（Ｉｄ１／２［Ａ］）を縦軸としてプロットしたＶｇ−Ｉｄ曲線において、曲線上の傾きが最大である点における接線と、Ｉｄ１／２＝０の直線（すなわちＶｇ軸）との交点におけるゲート電圧と定義する。なお、ここでは、ドレイン電圧Ｖｄを１０Ｖとして、しきい値電圧を算出する。
また、本明細書におけるシフト値（Ｓｈｉｆｔ）は、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流（Ｉｄ［Ａ］）の対数を縦軸としてプロットしたＶｇ−Ｉｄ曲線において、曲線上の傾きが最大である点における接線と、Ｉｄ＝１．０×１０−１２［Ａ］の直線との交点におけるゲート電圧と定義する。なお、ここではドレイン電圧Ｖｄを１０Ｖとして、シフト値を算出する。
図６５より、第１の酸化物半導体膜の成膜条件における酸素分圧が低いほどプラスゲートＢＴストレス試験に対してしきい値電圧及びシフト値の変動量が少ないことがわかった。
また、プラスゲートＢＴストレス試験後の下地絶縁膜として機能する酸化窒化シリコン膜中の３本シグナルのスピン密度の合計、窒化酸化物及び酸素の放出量について評価した。
図６６に、しきい値電圧の変動量、シフト値の変動量と、酸化窒化シリコン膜中の３本シグナルのスピン密度の合計、窒化酸化物及び酸素の放出量の相関について示す。
図６６より、３本シグナルのスピン密度の合計及び窒化酸化物である二酸化窒素の放出量と、しきい値電圧の変動量、シフト値の変動量に相関がみられ、第１の酸化物半導体膜の成膜条件における酸素分圧が低いほど二酸化窒素の放出量が低減し、プラスゲートＢＴストレス試験劣化が改善されたことがわかった。
本実施例では、酸化物絶縁膜に含まれる水素及び窒素それぞれの含有量をＳＩＭＳで評価した結果について説明する。
なお、本実施例では、シリコンウェハ上に酸化物絶縁膜を１００ｎｍ成膜したサンプルを用いた。また、酸化物絶縁膜には、ＰＥＣＶＤ法により成膜温度を３５０℃、４００℃、４５０℃、５００℃及び５５０℃の５条件にて酸化窒化シリコン膜を成膜した。
＜ＳＩＭＳ分析＞
上記のサンプルについてＳＩＭＳ分析を行った。なお、各試料において、酸化物絶縁膜の表面からシリコンウェハへ向かって、水素及び窒素の濃度を測定した。測定結果を図６７に示す。なお、図６７において、横軸は深さ方向の距離を示し、縦軸は各元素の濃度を示す。
図６７より、成膜温度を上げることにより酸化物絶縁膜中の水素及び窒素の濃度が低減していることがわかった。また、酸化物絶縁膜中の水素濃度は成膜温度が５００℃程度で低減しなくなるが、酸化物絶縁膜中の窒素濃度は５００℃以上においても低減し続けていることがわかった。
また、ＳＩＭＳの結果から得られた酸化物絶縁膜中の各元素の濃度に対して、１２５℃１０時間後の電流密度の値をプロットした結果を図６８に示す。
図６８の上段より、基板温度が高くなるにつれて電流密度が小さくなり、基板温度が５００℃以上では大きな変化はみられなかった。また、図６８の中段及び下段より、酸化物絶縁膜中の水素濃度と電流密度の値に相関がみられた。また、酸化物絶縁膜中の窒素濃度と電流密度の値においても相関がみられたが窒素濃度が１×１０１９ｃｍ−３乃至１×１０２０ｃｍ−３の間で電流密度の値に大きな変化はみられなかった。
本実施例では、実施例試料として、トランジスタを作製し、断面形状を調べた。また、作製したトランジスタの電気特性の評価を行った。
＜試料の作製方法＞
本実施例のトランジスタは、第２の酸化物半導体膜及び一対の電極の間に酸化防止膜を設けている点以外は実施例３を参酌する。
実施例３において、第１の酸化物半導体膜及び第２の酸化物半導体膜を、ＩＣＰエッチング法によりエッチングした後、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットを用いたスパッタリング法により、膜厚２５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物半導体膜（以下、酸化防止膜という）を成膜した。成膜条件は、酸素分圧３３％（Ａｒ＝３０ｓｃｃｍ、Ｏ２＝１５ｓｃｃｍ）、圧力０．７Ｐａ、電源電力（ＤＣ）０．５ｋＷ、基板温度３００℃、基板とターゲット間の距離を６０ｍｍとした。
次に、酸化防止膜上に、タングステンターゲットを用い、流量８０ｓｃｃｍのアルゴン（Ａｒ）ガス雰囲気下において、圧力０．８Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を１．０ｋＷ印加する条件を用いたスパッタリング法により、タングステン膜を１００ｎｍ成膜した。
次に、タングステン膜をエッチングして一対の電極を形成した（先の実施例３を参照）。
次に、酸化防止膜を、ＩＣＰエッチング法により、流量１６ｓｃｃｍのメタン（ＣＨ４）ガス及び流量３２ｓｃｃｍのアルゴン（Ａｒ）ガスの混合雰囲気下、電源電力６００Ｗ、バイアス電力５０Ｗ、圧力３．０Ｐａにて第１のエッチングを行い、さらにＩＣＰエッチング法により、流量１６ｓｃｃｍのメタン（ＣＨ４）ガス及び流量３２ｓｃｃｍのアルゴン（Ａｒ）ガスの混合雰囲気下、電源電力６００Ｗ、バイアス電力５０Ｗ、圧力１．０Ｐａにて第２のエッチングを行った。
次に、第３の酸化物半導体膜、ゲート絶縁膜、ゲート電極、酸化アルミニウム膜、酸化アルミニウム膜上の酸化窒化シリコン膜を実施例３を参酌して形成した。
また、ゲート絶縁膜成膜後、加熱処理を行った。加熱処理は酸素雰囲気下、４００℃、４９０℃、５３０℃のいずれか一で行った。
また、比較例として酸化防止膜を設けていない試料（ゲート絶縁膜成膜後、４００℃加熱処理）も作製した。
上記の方法により作製した試料の断面ＳＴＥＭ写真を図６９に示す。図６９（Ａ）は比較例試料のチャネル幅方向の断面図、図６９（Ｂ）は実施例試料（ゲート絶縁膜成膜後、５３０℃加熱処理）のチャネル幅方向の断面図である。
図６９（Ａ）の比較例試料では、図中の点線で四角く囲った箇所において、下地絶縁膜からの酸素が一対の電極を酸化させ、一対の電極が膨張し、図中の実線で丸く囲った箇所のゲート絶縁膜の被覆性不良や酸化物半導体膜と一対の電極の間に隙間ができてしまうことが確認できた。また、図６９（Ｂ）の実施例試料では、一対の電極の酸化は確認されなかった。
次に作製した試料において、ドレイン電圧Ｖｄが０．１Ｖまたは１Ｖとし、ゲート電圧Ｖｇを−３Ｖから３Ｖまで掃引した際の、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。比較例試料の測定結果を図７０、実施例試料の測定結果を図７１に示す。図７０及び図７１において、ドレイン電圧Ｖｄが０．１Ｖ及び３Ｖのときの測定結果であり、横軸はゲート電圧（Ｖｇ：［Ｖ］）、右縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。なお、「ドレイン電圧（Ｖｄ：［Ｖ］）」とは、ソースを基準としたドレインとソースの電位差であり、「ゲート電圧（Ｖｇ：［Ｖ］）」とは、ソースを基準としたゲートとソースの電位差である。なお、グラフ上のＬ／Ｗは、試料であるトランジスタのサイズを表しており、Ｌはチャネル長、Ｗはチャネル幅を表す。
図７０（Ａ）に示すように、ドレイン電圧が３Ｖのとき、ゲート電圧が−３Ｖ乃至−２Ｖくらいにおいて、ドレイン電流が１×１０−１２Ａ以上になってしまっている。また、図７０（Ｂ）に示すように、ゲート絶縁膜の被覆性不良による一対の電極とゲート電極とのショートにより、特性不良がみられる。
一方、実施例試料では、図７１（Ａ）、図７１（Ｂ）及び図７１（Ｃ）に示すようにトランジスタのオンオフが制御できる良好な特性が得られた。
本実施例では、図１７に示したトランジスタを作製し、その信頼性の評価を行った結果について説明する。
まず、シリコンウェハを熱酸化し、シリコンウェハ表面に４００ｎｍの熱酸化膜を形成した。熱酸化の条件は９５０℃で４時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
次に、タングステンターゲットを用い、流量８０ｓｃｃｍのアルゴン（Ａｒ）ガス雰囲気下において、圧力０．８Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を１．０ｋＷ印加する条件を用いたスパッタリング法により、タングステン膜を５０ｎｍ成膜した。
次に、タングステン膜をＩＣＰエッチング法により、流量４５ｓｃｃｍの四弗化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガス及び流量５５ｓｃｃｍの酸素（Ｏ２）ガスの混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにてエッチングを行い、バックゲート電極を形成した。
次に、流量１ｓｃｃｍのシラン（ＳｉＨ４）及び流量８００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を４０Ｐａ、基板温度を５００℃、６０ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、下地絶縁膜として機能する酸化窒化シリコン膜を１００ｎｍ成膜した。
次に、実施例３を参酌して第１の酸化物半導体膜及び第２の酸化物半導体膜を成膜し、加熱処理を行った。その後、一対の電極を形成した。
次に、第１の酸化物半導体膜及び第２の酸化物半導体膜を、ＩＣＰエッチング法により、流量８０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）ガス雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．２Ｐａ、基板温度７０℃においてエッチングして島状の第１の酸化物半導体膜及び第２の酸化物半導体膜に加工した。
次に、実施例３を参酌して第３の酸化物半導体膜を形成し、第３の酸化物半導体膜へイオン注入法を用いて酸素イオン（１６Ｏ＋）を注入した。酸素イオンの注入条件は、加速電圧を６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツイスト角を７２°とした。
次に、実施例３を参酌して第３の酸化物半導体膜上にゲート絶縁膜となる酸化窒化シリコン膜を成膜した。
次に、酸化窒化シリコン膜上に、窒化チタンターゲットを用い、成膜ガスとして流量５０ｓｃｃｍの窒素（Ｎ２）ガスを用いて、圧力を０．２Ｐａ、基板温度を室温、ＤＣ電力を１２ｋＷ印加する条件を用いたスパッタリング法により、窒化チタン膜を３０ｎｍ成膜し、その上に、タングステンターゲットを用い、成膜ガスとして流量１００ｓｃｃｍのアルゴンガスを用いて、圧力を２．０Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、ＤＣ電力を４．０ｋＷ印加する条件を用いたスパッタリング法により、タングステン膜を１３５ｎｍ成膜した。
次に、窒化チタン膜及びタングステン膜をＩＣＰエッチング法により、流量５５ｓｃｃｍの四弗化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガス及び流量５５ｓｃｃｍの酸素（Ｏ２）ガスの混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、さらにＩＣＰエッチング法により、流量１００ｓｃｃｍの塩素（Ｃｌ２）ガス及び流量１５０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）ガスの混合雰囲気下、電源電力１０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにて第２のエッチングを行い、ゲート電極を形成した。
次に、実施例３を参酌してゲート電極をマスクとし、島状のゲート絶縁膜、第３の酸化物半導体膜に加工した。
次に、ゲート電極、一対の電極上に、酸化アルミニウムターゲットを用い、成膜ガスとして流量２５ｓｃｃｍのアルゴン（Ａｒ）ガス及び流量２５ｓｃｃｍの酸素（Ｏ２）ガスを用いて、圧力を０．４Ｐａ、基板温度を２５０℃、ターゲットと基板の間の距離を６０ｍｍ、ＲＦ電力を２．５ｋＷ印加する条件を用いたスパッタリング法により、酸化アルミニウム膜を１５０ｎｍ成膜した。
次に、酸化アルミニウム膜上に流量５ｓｃｃｍのシラン（ＳｉＨ４）及び流量１０００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を１３３Ｐａ、基板温度を３２５℃、１３．５６ＭＨｚの高周波電源を用いて３５Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、酸化窒化シリコン膜を３００ｎｍ成膜した。
以上の工程を経て、本実施例の試料を得た。なお、本実施例の試料のトランジスタのサイズは、チャネル長が０．８２μｍ、チャネル幅が０．８μｍであった。
次に作製した試料において、ドレイン電圧Ｖｄが０．１Ｖまたは１．８Ｖとし、ゲート電圧Ｖｇを−３Ｖから３Ｖまで掃引した際の、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。実施例試料の測定結果を図７２（Ａ）に示す。また、本実施例の試料のトランジスタを８列×８行に配置している図５１（Ａ）に記載の記憶装置の場合のドレイン電圧Ｖｄが１．８Ｖでのトランジスタの測定結果を図７２（Ｂ）に示す。
図７２（Ａ）、図７２（Ｂ）に示すようにトランジスタのオンオフが制御できる良好な特性が得られた。
また、記憶装置がデータ「１」を保持している状態での第１のストレス試験及びデータ「０」を保持している状態での第２のストレス試験を行った。第１のストレス試験の条件としてソース電圧Ｖｓ及びゲート電圧Ｖｇを０Ｖ、ドレイン電圧Ｖｄを１．８Ｖとした。また、第２のストレス試験の条件としてソース電圧、ドレイン電圧及びゲート電圧を０Ｖとした。さらに、第１のストレス試験及び第２のストレス試験ともにバックゲート電圧Ｖｂｇを−７．０Ｖ（シフト値が０．８乃至１．０Ｖになるように調整）、ストレス温度を１５０℃、ストレス時間を３６００秒とした。
上記ストレス試験について、トランジスタの初期特性と第１のストレス試験後の特性を図７３（Ａ）、トランジスタの初期特性と第２のストレス試験後の特性を図７３（Ｂ）に示す。
図７３（Ａ）、図７３（Ｂ）ともにトランジスタの初期（ストレス試験前）特性とストレス試験後の特性はほぼ同じであった。また、トランジスタの初期特性のしきい値電圧と第１のストレス試験後のしきい値電圧の差（ΔＶｔｈ）は０．０５Ｖ、シフト値の差（ΔＳｈｉｆｔ）は０．０２Ｖ、オン電流の劣化率は１０．５％であった。また、トランジスタの初期特性のしきい値電圧と第２のストレス試験後のしきい値電圧の差（ΔＶｔｈ）は０．０４Ｖ、シフト値の差（ΔＳｈｉｆｔ）は０．０２Ｖ、オン電流の劣化率は７．０％であった。
以上の結果より、トランジスタのストレス試験による劣化が抑制できていることが確認できた。
１０ トランジスタ
１０ａ トランジスタ
１０ｂ トランジスタ
１０ｃ トランジスタ
１０ｄ トランジスタ
１０ｅ トランジスタ
１１ 基板
１２ 導電膜
１３ 下地絶縁膜
１３ａ 下地絶縁膜
１４ 酸化物半導体膜
１４ａ 酸化物半導体膜
１５ 電極
１５ａ 導電膜
１５ｂ 導電膜
１６ 電極
１７ ゲート絶縁膜
１８ ゲート電極
１９ 絶縁膜
２０ 酸化防止膜
２０ａ 酸化防止膜
２０ｂ 酸化防止膜
２０ｃ 酸化防止膜
２４ 多層膜
２５ 酸化物半導体膜
２６ 酸化物半導体膜
２６ａ 酸化物半導体膜
２７ 酸化物半導体膜
３０ 酸素
３４ 多層膜
４１ 低抵抗領域
４２ 低抵抗領域
５０ トランジスタ
５０ａ トランジスタ
５０ｂ トランジスタ
５０ｃ トランジスタ
５０ｄ トランジスタ
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ データ線
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁膜
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁膜
２２０５ 配線
２２０６ 配線
２２０７ 絶縁膜
２２０８ ブロック膜
２２１１ 半導体基板
２２１２ 絶縁膜
２２１３ ゲート電極
２２１４ ゲート絶縁膜
２２１５ ソース領域及びドレイン領域
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦデバイス
５１００ ペレット
５１００ａ ペレット
５１００ｂ ペレット
５１０１ イオン
５１０２ 酸化亜鉛層
５１０３ 粒子
５１０５ａ ペレット
５１０５ａ１ 領域
５１０５ａ２ ペレット
５１０５ｂ ペレット
５１０５ｃ ペレット
５１０５ｄ ペレット
５１０５ｄ１ 領域
５１０５ｅ ペレット
５１２０ 基板
５１３０ ターゲット
５１６１ 領域
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (9)

  1. 絶縁表面上の酸化物半導体膜と、
    前記絶縁表面及び前記酸化物半導体膜上の酸化防止膜と、
    前記酸化防止膜に接する一対の電極と、
    前記一対の電極上のゲート絶縁膜と、
    前記酸化物半導体膜と重畳する前記ゲート絶縁膜上のゲート電極と、を有し、
    前記酸化防止膜は、前記一対の電極と重畳する領域の幅が前記一対の電極と重畳しない領域の幅より長いことを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化防止膜は、酸化物半導体膜であることを特徴とする半導体装置。
  3. 絶縁表面上の酸化物半導体膜と、
    前記酸化物半導体膜に接する一対の電極と、
    前記一対の電極上のゲート絶縁膜と、
    前記酸化物半導体膜と重畳する前記ゲート絶縁膜上のゲート電極と、を有し、
    前記酸化物半導体膜は、前記一対の電極と重畳する領域の幅が前記一対の電極と重畳しない領域の幅より長いことを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記絶縁表面と前記酸化物半導体膜の間に導電膜及び下地絶縁膜を有し、
    前記導電膜は、前記絶縁表面に接し、
    前記下地絶縁膜は、前記絶縁表面及び前記酸化物半導体膜に接することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記ゲート絶縁膜及び前記下地絶縁膜の少なくとも一方は、電子スピン共鳴スペクトルにおいて、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測されることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記ゲート絶縁膜及び前記下地絶縁膜の少なくとも一方は、窒素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満である部分を有することを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記ゲート絶縁膜及び前記下地絶縁膜の少なくとも一方は、水素濃度が５×１０２０ａｔｏｍｓ／ｃｍ３未満である部分を有することを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか一において、
    前記ゲート絶縁膜及び前記下地絶縁膜の少なくとも一方は、電子スピン共鳴スペクトルにおいて、窒素酸化物に起因するシグナルが観測されることを特徴とする半導体装置。
  9. 請求項８において、
    前記窒素酸化物は、一酸化窒素または二酸化窒素であることを特徴とする半導体装置。
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