CN103872061A - 阵列基板及其制造方法 - Google Patents

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Abstract

阵列基板及其制造方法。一种阵列基板包括：氧化物半导体层；蚀刻阻止件，其包括将氧化物半导体层的两个侧面中的每一个侧面露出的第一接触孔；彼此隔开的源极和漏极，氧化物半导体层位于源极与漏极之间；包括接触孔的第一钝化层，接触孔将氧化物半导体层的两个端部中的每一个端部以及源极和漏极的分别与氧化物半导体层的两个端部相对的每一个端部露出；以及连接图案，其在所述第二接触孔处与源极和漏极中的每一个以及氧化物半导体层相接触。

Description

阵列基板及其制造方法
技术领域
本发明涉及一种阵列基板，更具体地，涉及一种阵列基板及其制造方法。
背景技术
最近，随着面向信息社会的到来，被配置为处理和显示大量信息的显示装置的领域已得到快速发展。具体地，液晶显示器（LCD）或有机发光二极管（OLED）最近已经被开发为具有诸如厚度薄、重量轻和功耗低的出色性能的平板显示器（FPD），并且已经取代了常规的阴极射线管（CRT）。
在LCD中，有源矩阵（AM）型LCD可以具有好的分辨率和实现移动图像的能力，AM型LCD包括具有用作能够控制各像素的导通/截止电压的开关元件的TFT的阵列基板。
图1是示出根据相关技术的LCD或OLED的阵列基板中的包括薄膜晶体管的像素区域的截面图。
如图1所示，多个选通线（未示出）和多个数据线33在阵列基板11上彼此交叉以限定多个像素区域P。在各个像素区域P的开关区域TrA中形成栅极15。在栅极15上整个形成栅绝缘层18，并且在栅绝缘层18上形成半导体层28，所述半导体层28包括本征非晶硅的有源层22和掺杂非晶硅的欧姆接触层26。
源极36和漏极38与栅极15相对应地形成在欧姆接触层26上，并且彼此隔开。顺序地堆叠在开关区域TrA处的栅极15、栅绝缘层18、半导体层28、源极36和漏极38形成薄膜晶体管Tr。
此外，在源极36和漏极38上整个形成钝化层42，钝化层42包括露出漏极38的漏接触孔45。在钝化层42上的各像素区域P中形成像素电极50，并且像素电极50通过漏接触孔45与漏极38相接触。数据线33的下面形成半导体图案29，并且半导体图案29具有第一图案27和第二图案23的双层结构，其中，第一图案27和第二图案23由分别与欧姆接触层26和有源层22相同的材料制成。
在形成在开关区域TrA中的薄膜晶体管Tr的半导体层28中，有源层22具有形成欧姆接触层26的第一厚度t1以及欧姆接触层26被去除并被露出的第二厚度t2。这种厚度差异是由制造方法所导致的，并且由于在源极36和漏极38之间的部分处厚度减小，所以薄膜晶体管Tr的性能劣化。
为了解决该问题，开发了图2中示出的薄膜晶体管，该薄膜晶体管不需要欧姆接触层，并且具有单层的氧化物半导体层79。
图2是示出根据相关技术的包括具有氧化物半导体层的薄膜晶体管的阵列基板的像素区域的截面图。
参照图2，薄膜晶体管Tr包括基板71上的栅极73、栅绝缘层75、氧化物半导体层77、源极81、漏极83以及蚀刻阻止件79。钝化层85位于薄膜晶体管Tr上，并且具有将漏极83露出的漏接触孔87。像素电极89位于钝化层85上，并且通过漏接触孔87与漏极83相接触。
由于不需要欧姆接触层，所以在干法蚀刻中不需要露出氧化物半导体层77（露出氧化物半导体层是为了形成彼此隔开的掺杂非晶硅的欧姆接触层），并且可以防止薄膜晶体管Tr的性能劣化。
此外，氧化物半导体层77的载流子迁移率比利用非晶硅的半导体层的载流子迁移率大几倍到十倍，这对于驱动晶体管而言是有利的。
然而，当氧化物半导体层77暴露于蚀刻溶液以对金属层构图时，因为和金属层没有蚀刻选择性而使得氧化物半导体层77被去除，或者因为破坏了氧化物半导体层77的分子结构而导致薄膜晶体管Tr的性能劣化。
此外，当氧化物半导体层77暴露于蚀刻溶液时，薄膜晶体管Tr的操作可靠性下降，具体地，在BTS（偏置温度应力）测试中，阈值电压的变化率随着时间的过去而极大地改变，因此显示区域中的属性分布或分散很大，使得显示质量受到不利的影响。
为了解决问题，为了使半导体77的中心部分（即，沟道部分）不暴露于与蚀刻溶液（在形成源极81和漏极83的构图工艺中，所述蚀刻溶液与源极81和漏极83的金属材料发生反应），在半导体层77的中心部分形成用无机绝缘材料制成的蚀刻阻止件79。
然而，因为蚀刻阻止件79，包括具有氧化物半导体层和蚀刻阻止件79的薄膜晶体管Tr的阵列基板71需要在氧化物半导体层77与源极81和漏极83之间进行接触的裕度（margin）。因此，源极81和漏极83需要被形成得相对长，因此与栅极73的交叠区域增大，并且寄生电容增大。此外，需要一个掩模工序来形成蚀刻阻止件79，因此用6个（或5个）掩模工序来制造阵列基板。
掩模工序包括光刻胶沉积、曝光、显影、蚀刻和剥离这五个步骤，因此掩模工序复杂，需要多种溶液。因此，随着掩模工序数量的增加，生产时间增加，生产率降低，误差率增高，并且生产成本增加。
因此，需要减少用于图2中示出的阵列基板的寄生电容和掩模工序的数量。
发明内容
因此，本发明致力于一种基本上解决了由于相关技术的局限性和缺点所导致的一个或更多个问题的阵列基板及其制造方法。
本发明的优点在于提供一种可以减小寄生电容和掩模工序的数量的阵列基板及其制造方法。
本发明的附加特征和优点将在下面的描述中描述且将从描述中部分地显现，或者可以通过本发明的实践来了解。通过书面的说明书及其权利要求以及附图中特别指出的结构可以实现和获得本发明的这些和其它优点。
通过独立权利要求的特征来实现上述目的。在从属权利要求中提供了进一步改进。
本发明的主要思想在于分别在氧化物半导体层与源极和漏极之间提供导电连接图案。由此，由于源极和漏极不需要与氧化物半导体层直接接触，所以一方面可以减小漏极和源极之间的交叠，另一方面可以减小漏极和栅极之间的交叠，从而降低寄生电容。通过附加连接图案来实现接触。此外，通过使用设置在氧化物半导体层上的蚀刻阻止件，防止了氧化物半导体层的损坏。
为了解决所述目的，提供了一种阵列基板，该阵列基板包括：栅极，其连接到选通线；栅绝缘层，其位于所述栅极上；氧化物半导体层，其位于所述栅绝缘层上，并且露出所述栅绝缘层的两个侧面；蚀刻阻止件，其位于所述氧化物半导体层上以及整个所述基板上，所述蚀刻阻止件包括第一接触孔，所述第一接触孔将所述氧化物半导体层的两个侧面中的各个侧面露出；源极、漏极和像素电极，它们位于所述蚀刻阻止件上，其中，所述源极和所述漏极彼此隔开，所述氧化物半导体层位于所述源极和所述漏极之间，其中，所述像素电极连接到所述漏极；第一钝化层，其位于所述源极、所述漏极和所述像素电极上以及整个所述基板上，所述第一钝化层包括第二接触孔，所述第二接触孔完全与所述第一接触孔交叠并且具有比所述第一接触孔大的面积，所述第二接触孔将所述源极和所述漏极的分别与所述氧化物半导体层的两个端部相对的两个端部中的各个端部露出；以及连接图案，其分别与所述氧化物半导体层以及所述源极和所述漏极相接触。
优选地，一种阵列基板包括：选通线，其位于包括像素区域的基板上；栅极，其连接到所述选通线；栅绝缘层，其位于所述选通线和所述栅极上；氧化物半导体层，其位于所述栅绝缘层上并与所述栅极相对应，并且将所述栅绝缘层的两个侧面露出；蚀刻阻止件，其位于所述氧化物半导体层上以及整个所述基板上，所述蚀刻阻止件包括第一接触孔，所述第一接触孔将所述氧化物半导体层的两个侧面中的各个侧面露出；数据线、源极、漏极和像素电极，它们位于所述蚀刻阻止件上，其中，所述数据线与所述选通线交叉以限定所述像素区域，其中，所述源极和所述漏极彼此隔开，所述氧化物半导体层位于所述源极和所述漏极之间，其中，所述像素电极在所述显示区域中并连接到所述漏极；第一钝化层，其位于所述数据线、所述源极、所述漏极和所述像素电极上以及整个所述基板上，所述第一钝化层包括第二接触孔，所述第二接触孔完全与所述第一接触孔交叠并且具有比所述第一接触孔大的面积，所述第二接触孔将所述源极和所述漏极的分别与所述氧化物半导体层的两个端部相对的两个端部中的各个端部露出；以及连接图案，其在所述第二接触孔处分别与所述源极和所述漏极中的每一个以及所述氧化物半导体层相接触。
优选地，所述第一接触孔还将所述栅绝缘层的一部分露出。此外，在所述第一接触孔的区域中，所述氧化物半导体层和所述蚀刻阻止件在相同的平面上，其中，所述蚀刻阻止件的设置在所述氧化物半导体层上的部分与所述蚀刻阻止件的分别覆盖所述栅绝缘层的外部边缘的部分垂直地偏移。更详细地，在被蚀刻阻止件部分和第一钝化层部分覆盖的氧化物半导体层的左侧和右侧上存在两个第一接触孔。
优选地，所述基板还可以包括第二钝化层，所述第二钝化层位于所述连接图案上以及优选地在整个所述基板上。此外，公共电极可以位于所述第二钝化层上。所述公共电极在所述像素区域中可以具有条形开口。由此，实现了台阶层的平坦化。此外，实现了更好的绝缘。
优选地，所述数据线、所述源极和所述漏极均可以包括优选地用透明导电材料制成的下层和优选地用金属材料制成的上层。由此，可以改善这些电极的电阻。此外，可以减少掩模工序。
优选地，所述像素电极可以是优选从所述漏极的下层开始的所述漏极的延伸，以减少处理工序的数量。
优选地，所述栅绝缘层、所述栅极和所述选通线被一起构图，并且具有相同的平面形状，以进一步减少掩模工序。
优选地，所述选通线和所述数据线的端部可分别设置有栅焊盘电极和数据焊盘电极，其中，栅焊盘接触孔延伸穿过所述栅焊盘电极上的所述栅绝缘层、所述蚀刻阻止件、所述第一钝化层和所述第二钝化层。优选地，数据焊盘接触孔延伸穿过所述数据焊盘电极上的所述第一钝化层和所述第二钝化层。优选地，栅辅助焊盘电极可以至少位于所述栅焊盘接触孔中。所述栅辅助焊盘电极可以与所述栅焊盘电极相接触。数据辅助焊盘电极可以至少位于所述数据焊盘接触孔中，并且与所述数据焊盘电极相接触。因此，利用上面提到的处理步骤，所述栅焊盘电极和所述数据焊盘电极也装配有用于连接到驱动电路的连接图案。
所述目的还通过一种制造阵列基板的方法来实现，该方法包括以下步骤：在基板上形成栅极，在所述栅极上形成栅绝缘层，在所述栅绝缘层上与所述栅极相对应地形成岛状的氧化物半导体层；在所述氧化物半导体层上以及在整个所述基板上形成蚀刻阻止件；在所述蚀刻阻止件上形成源极、漏极和像素电极，其中，所述源极和所述漏极彼此隔开，所述氧化物半导体层位于所述源极和所述漏极之间，其中，所述像素电极连接到所述漏极；在所述源极、所述漏极和所述像素电极上以及在整个所述基板上形成第一钝化层；形成第一分离区域和第二分离区域，所述第一分离区域位于形成有彼此相对的所述氧化物半导体层的端部和所述源极的端部的地方，并且所述第二分离区域位于形成有彼此相对的所述氧化物半导体层的另一端部和所述漏极的端部的地方，至少在所述第一分离区域和所述第二分离区域中形成导电材料层以形成连接图案，所述连接图案分别在第一接触孔和第二接触孔将所述氧化物半导体层连接到所述源极和所述漏极。
优选地，形成所述第一分离区域和所述第二分离区域的步骤包括：在所述第一钝化层上与所述栅极相对应地形成包括所述第一分离区域和所述第二分离区域的第一光刻胶图案，在所述第一分离区域形成有彼此相对的氧化物半导体层的端部和所述源极的端部，在所述第二分离区域形成有彼此相对的所述氧化物半导体层的另一端部和所述漏极的端部，其中，所述第一分离区域和所述第二分离区域通过去除所述第一分离区域和所述第二分离区域处的第一光刻胶而形成；去除所述第一分离区域和所述第二分离区域处的所述第一钝化层和所述蚀刻阻止件以形成将所述氧化物半导体层的所述端部和所述源极的所述端部露出的第一接触孔以及将所述氧化物半导体层的所述另一端部和所述漏极的所述端部露出的第二接触孔；在所述第一光刻胶图案上以及在整个所述基板上形成导电材料层；以及选择性地去除所述导电材料层以形成连接图案，所述连接图案用于分别在所述第一接触孔和所述第二接触孔将所述氧化物半导体层连接到所述源极和所述漏极。
另选地，形成所述第一钝化层的步骤包括：在所述源极和所述漏极上以及在整个所述基板上形成所述第一钝化层，并且所述第一钝化层具有基本平坦的表面；在所述第一钝化层上与所述栅极相对应地形成所述第一光刻胶图案，并且所述第一光刻胶图案包括形成有彼此相对的所述氧化物半导体层的端部和所述源极的端部的所述第一分离区域以及形成有彼此相对的所述氧化物半导体层的另一端部和所述漏极的端部的所述第二分离区域，其中，所述第一分离区域和第二分离区域通过去除所述第一分离区域和第二分离区域处的所述第一光刻胶而形成；去除所述第一分离区域和所述第二分离区域处的所述第一钝化层和所述蚀刻阻止件，以形成将所述氧化物半导体层的所述端部和所述源极的所述端部露出的第一接触孔以及将所述氧化物半导体层的所述另一端部和所述漏极的所述端部露出的第二接触孔；去除所述第一光刻胶以露出所述第一钝化层；在所述第一光刻胶图案上以及在整个所述基板上形成导电材料层；在所述导电材料层上以及在整个所述基板上形成有机层，所述有机层包括位于所述第一接触孔和所述第二接触孔处的部分，所述部分比所述有机层的其它部分厚；执行灰化，整体以相同的速度减小所述有机层的厚度，使得所述第一钝化层上的所述导电材料层的表面露出，并且所述有机层保留在所述第一接触孔和所述第二接触孔处并成为有机图案；去除所述第一钝化层上的所述导电材料层以分别在所述第一接触孔和所述第二接触孔处形成连接图案；以及执行剥离以去除所述有机图案。
在另一方面，一种制造基板的方法包括以下步骤：在包括像素区域的基板上形成选通线，形成连接到所述选通线的栅极，在所述选通线和所述栅极上形成栅绝缘层，在所述栅绝缘层上与所述栅极相对应地形成岛状的氧化物半导体层；在所述氧化物半导体层上以及在整个所述基板上形成蚀刻阻止件；在所述蚀刻阻止件上形成数据线、源极、漏极和像素电极，其中，所述数据线与所述选通线交叉以限定所述像素区域，其中，所述源极和所述漏极彼此隔开，并且所述氧化物半导体层位于所述源极和所述漏极之间，其中，所述像素电极在所述像素区域中并连接到所述漏极；在所述数据线、所述源极、所述漏极和所述像素电极上以及在整个所述基板上形成第一钝化层；在所述第一钝化层上与所述栅极相对应地形成第一光刻胶图案，所述第一光刻胶图案包括形成有所述氧化物半导体层的端部和与氧化物半导体层的端部相对的所述源极的端部的所述第一分离区域以及形成有所述氧化物半导体层的另一端部和与氧化物半导体层的所述另一端部相对的所述漏极的端部的所述第二分离区域，其中，所述第一分离区域和所述第二分离区域通过去除所述第一分离区域和所述第二分离区域处的第一光刻胶而形成；去除所述第一分离区域和所述第二分离区域处的所述第一钝化层和所述蚀刻阻止件以形成将所述氧化物半导体层的所述端部和所述源极的所述端部露出的第一接触孔和将所述氧化物半导体层的所述另一端部和所述漏极的所述端部露出的第二接触孔；在所述第一光刻胶图案上以及在整个所述基板上形成导电材料层；选择性地去除所述导电材料层以形成连接图案，所述连接图案分别在所述第一接触孔和所述第二接触孔将所述氧化物半导体层连接到所述源极和所述漏极。
在另一方面，一种制造基板的方法包括以下步骤：在包括像素区域的基板上形成选通线，形成连接到所述选通线的栅极，在所述选通线和所述栅极上形成栅绝缘层，在所述栅绝缘层上与栅极相对应地形成岛状的氧化物半导体层；在所述氧化物半导体层上以及在整个所述基板上形成蚀刻阻止件；在所述蚀刻阻止件上形成数据线、源极、漏极和像素电极，其中，所述数据线与所述选通线交叉以限定所述像素区域，其中，所述源极和所述漏极彼此隔开，所述氧化物半导体层位于所述源极和所述漏极之间，其中，所述像素电极在所述像素区域中并连接到所述漏极；在所述数据线、所述源极、所述漏极和所述像素电极上以及在整个所述基板上形成第一钝化层；在所述第一钝化层上与所述栅极相对应地形成第一光刻胶图案，所述第一光刻胶图案包括形成有所述氧化物半导体层的端部和与氧化物半导体层的端部相对的所述源极的端部的所述第一分离区域以及形成有所述氧化物半导体层的另一端部和与氧化物半导体层的所述另一端部相对的所述漏极的端部的所述第二分离区域，其中，所述第一分离区域和所述第二分离区域通过去除所述第一分离区域和所述第二分离区域处的所述第一光刻胶而形成；去除所述第一分离区域和所述第二分离区域处的所述第一钝化层和所述蚀刻阻止件以形成将所述氧化物半导体层的所述端部和所述源极的所述端部露出的第一接触孔和将所述氧化物半导体层的所述另一端部和所述漏极的所述端部露出的第二接触孔；去除所述第一光刻胶图案以露出所述第一钝化层；在所述第一钝化层上以及在整个所述基板上形成导电材料层；在所述导电材料层以及在整个所述基板上形成有机层，所述有机层包括位于所述第一接触孔和所述第二接触孔处的部分，所述部分比所述有机层的其它部分厚；执行灰化，整体上以相同的速度减小所述有机层的厚度，使得所述第一钝化层上的所述导电材料层的表面露出，并且所述有机层保留在所述第一接触孔和所述第二接触孔处并成为有机图案；去除所述第一钝化层上的所述导电材料层以分别在所述第一接触孔和所述第二接触孔形成连接图案；以及执行剥离以去除所述有机图案。通过利用根据本实施方式的钝化层，已经在提供连接图案的工序中实现了台阶结构的平坦化。
优选地，形成所述栅极、所述栅绝缘层和所述氧化物半导体层的步骤可以至少包括以下步骤的一个步骤：在所述基板上依次形成第一金属层、第一绝缘层、氧化物半导体材料层；在所述氧化物半导体材料层上形成分别具有第一厚度和第二厚度的第二光刻胶图案和第三光刻胶图案，所述第二厚度小于所述第一厚度；利用所述第二光刻胶图案和所述第三光刻胶图案对所述氧化物半导体材料层、所述第一绝缘层和所述第一金属层进行蚀刻以形成所述栅极、所述栅绝缘层、以及与所述栅极具有相同平面形状的所述氧化物半导体图案；执行灰化以去除所述第三光刻胶图案；去除通过去除所述第三光刻胶图案而露出的所述氧化物半导体图案，以形成将所述栅绝缘层的两侧露出的岛状的氧化物半导体图案；以及执行剥离以去除所述第二光刻胶图案。
在优选实施方式中，在所述蚀刻阻止件上形成所述源极、所述漏极和所述像素电极的步骤可以至少包括以下步骤中的一个步骤：在所述蚀刻阻止件上形成透明导电材料层和第二金属层；在所述第二金属层上形成分别具有第三厚度和第四厚度的第四光刻胶图案和第五光刻胶图案，所述第四厚度小于所述第三厚度；利用第四光刻胶图案和第五光刻胶图案对所述第二金属层和所述透明导电材料层进行蚀刻，以形成所述源极和所述漏极以及像素图案，所述源极和所述漏极各包括透明导电材料的下层和第二金属的上层，所述像素图案在所述像素区域中并且具有与所述漏极相同的结构；执行灰化以去除所述第五光刻胶图案；去除通过去除所述第五光刻胶图案而露出的所述像素图案的所述上层，以形成用透明导电材料制成的所述像素电极；以及执行剥离以去除所述第四光刻胶图案。
优选地，当形成所述连接图案时，执行剥离以去除形成有所述导电材料层的所述第一光刻胶图案，由此将所述第一光刻胶层上的所述导电材料层一起去除。
优选地，形成所述漏极图案的步骤可以包括：在所述导电材料层上形成有机层，其中，所述有机层填充所述第一分离区域和所述第二分离区域，并且所述有机层在所述第一分离区域和所述第二分离区域的部分比所述有机层的其它部分厚；执行灰化以相同的速度整体减小所述有机层的厚度，使得所述第一光刻胶图案上的所述导电材料层的表面露出，并且所述有机层保留在所述第一分离区域和所述第二分离区域处并成为有机图案；去除所述第一光刻胶图案上的所述导电材料层，以分别在所述第一分离区域和所述第二分离区域形成连接图案；并且执行剥离以去除所述第一光刻胶图案和所述有机图案。
优选地，该方法还可以包括：在所述连接图案上形成第二钝化层；在所述像素电极上的区域中的所述第二钝化层上形成公共电极，所述公共电极具有条形开口。
在优选实施方式中，所述方法还包括以下步骤中的至少一个步骤：在包括像素区域的所述基板上形成选通线；在所述选通线的端部形成栅焊盘电极；在所述蚀刻阻止件上形成数据线；在所述数据线的端部形成数据焊盘电极，其中，所述数据线与所述选通线交叉以限定所述像素区域。
另外，形成所述第二钝化层的步骤可以包括形成将所述栅焊盘电极露出的栅焊盘接触孔和将所述数据焊盘电极露出的数据焊盘接触孔，其中，形成所述公共电极的步骤包括在通过所述数据焊盘接触孔和所述数据焊盘接触孔分别与所述栅焊盘电极和所述数据焊盘电极相接触的所述第二钝化层上形成栅辅助焊盘电极并形成数据辅助焊盘电极。
将理解，以上总体描述和下面的详细描述是示例性和说明性的，并且意在提供要求保护的本发明的进一步解释。
附图说明
附图被包括以提供对本发明的进一步理解，并结合到本说明书中且构成本说明书的一部分，附图示出了本发明的实施方式，且与描述一起用于解释本发明的原理。
在附图中：
图1是示出根据相关技术的LCD或OLED的阵列基板中的包括薄膜晶体管的像素区域的截面图；
图2是示出根据相关技术的包括具有氧化物半导体层的薄膜晶体管的阵列基板的像素区域的截面图。
图3是示出根据本发明实施方式的包括具有氧化物半导体层的薄膜晶体管的阵列基板的截面图；
图4A至图4P是示出根据本发明实施方式的利用氧化物半导体层制造包括薄膜晶体管的阵列基板的方法的截面图；
图5A和图5B是示出根据本发明另一实施方式的形成连接图案的方法的截面图；以及
图6A至图6F是示出根据本发明另一实施方式的形成连接图案的方法的截面图。
具体实施方式
现在将对本发明的示出的实施方式作出详细阐述，所述本发明的示出的实施方式在附图中示出。
图3是示出根据本发明实施方式的包括具有氧化物半导体层的薄膜晶体管的阵列基板的截面图。为了说明的目的，把像素区域P中形成有薄膜晶体管Tr的区域限定为开关区域TrA。
参照图3，在由透明玻璃或塑料制成的绝缘基板101上形成选通线（未示出）。所述选通线可以具有使用例如铝（Al）、铝合金（例如，AlNd）、铜（Cu）、铜合金、钼（Mo）或钼钛合金（MoTi）的低电阻金属材料的单层结构，或者具有使用上述金属材料中的两种或更多种的多层结构。
在开关区域TrA中形成栅极105。栅极105可以形成为选通线的一部分，或者从选通线延伸。
在本实施方式中，给出了具有单层结构的选通线和栅极105的示例。
在选通线和栅极105上形成由诸如二氧化硅（SiO2）或氮化硅（SiNx）的绝缘材料制成的栅绝缘层110。
在本实施方式中，栅绝缘层110因为选通线和栅极105而具有平面形状，并且直接形成在选通线和栅极105上。
在开关区域TrA中，在栅极105上的栅绝缘层110上形成用铟镓锌氧化物（IGZO）、锌锡氧化物（ZTO）或锌铟氧化物（ZIO）制成的岛状的氧化物半导体层120。氧化物半导体层120具有小于栅极105的面积，并且与栅极105的中心部分相对应地形成，因此栅绝缘层110被露出到氧化物半导体层120的外部。
在具有氧化物半导体层120的基板101上完全地形成由诸如二氧化硅（SiO2）或氮化硅（SiNx）的无机绝缘材料制成的蚀刻阻止件123。
蚀刻阻止件123包括在氧化物半导体层120中的接触孔124，接触孔124露出了相对于氧化物半导体层120的中心的氧化物半导体层120的两个侧面中的各个侧面。
在蚀刻阻止件123上形成与选通线交叉以限定像素区域P的数据线（未示出），并且在蚀刻阻止件123上形成彼此隔开的源极133和漏极136。
在像素区域P中的蚀刻阻止件123上形成与漏极136相接触并由诸如铟锡氧化物（ITO）或铟锌氧化物（IZO）的透明导电材料制成的像素电极140。像素电极在像素区域P中具有板形。
彼此相对的源极和漏极的端部与位于源极和漏极下面的蚀刻阻止件123的相应边缘基本一致，并且与氧化物半导体层120的对应的两个端部或侧面隔开。
尽管在附图中没有示出，但源极133的另一端部连接到数据线。
数据线、源极133和漏极136可以具有各自的下层133a和136a以及各自的上层133b和136b，其中，所述下层133a和136a中的每一个由与像素电极140相同的材料制成，并且所述上层133b和136b可以具有使用诸如铝（Al）、铝合金（例如，AlNd）、铜（Cu）、铜合金、钼（Mo）或钼钛合金（MoTi）的低电阻金属材料的单层结构，或者具有使用上述金属材料中的两种或更多种的多层结构。
这样，数据线与源极133和漏极136具有由下层133a和136a以及上层133b和136b构成的多层。在实施方式中，给出了数据线、源极133和漏极136具有双层结构的示例。
在数据线以及源极133和漏极136上形成第一钝化层143。
第一钝化层143包括将氧化物半导体层120的两个端部以及源极133和漏极136的与氧化物半导体层120的所述两个端部相对的相应端部露出的两个接触孔。
连接图案153a和153b形成在第一钝化层143的相应接触孔处，并且由诸如铟锡氧化物（ITO）或铟锌氧化物（IZO）的透明导电材料来制成。连接图案153a与源极133的端部和氧化物半导体层120的相应端部相接触，并且连接图案153b与漏极136的端部和氧化物半导体层120的相应端部相接触。
第二钝化层158完全地形成在具有连接图案153a和153b的基板101上。
第二钝化层158包括将位于选通线的端部的栅焊盘电极107露出的栅焊盘接触孔160和将位于数据线的端部的数据焊盘电极（未示出）露出的数据焊盘接触孔（未示出）。
公共电极165形成在像素区域P中的第二钝化层158上，由诸如铟锡氧化物（ITO）或铟锌氧化物（IZO）的透明导电材料制成，并且包括条形开口op。
在焊盘部分PA中，形成与栅焊盘电极107相接触的栅辅助焊盘和与数据焊盘电极相接触的数据辅助焊盘电极。
包括上述构造的阵列基板101是用于边缘场开关（FFS）模式LCD的阵列基板，在所述FFS模式LCD中，像素电极140和具有开口op的公共电极165产生电场。
可以用五个掩模来制造阵列基板101。因此，与相关技术的用于FFS模式LCD的阵列基板相比，可以减少两个或三个掩模工序。
在这方面，包括氧化物半导体层和岛状蚀刻阻止件的相关技术的阵列基板需要五个或六个掩模工序，一直到形成像素电极为止。另外，为了使用相关技术的阵列基板作为用于FFS模式LCD的阵列基板，还需要形成第二钝化层（所述第二钝化层形成在像素电极上，并且具有栅焊盘接触孔和数据焊盘接触孔）和形成条形公共电极的超过两个的掩模工序。结果，相关技术的用于FFS模式LCD的阵列基板需要七个或八个掩模工序。
然而，本实施方式的阵列基板101可以利用五个掩模工序来制造。因此，可以将掩模数量减少两个或三个。
此外，蚀刻阻止件123形成在基板101的整个表面上，并且源极133和漏极136通过连接图案153a和153b与氧化物半导体层120连接。因此，与相关技术相比，可以减小源极133和漏极136与栅极105之间的交叠面积。因此，可以减小由于源极133和漏极136与栅极105之间的交叠而导致的寄生电容。
参照图4A至图4P来解释根据本发明实施方式的制造阵列基板的方法。
图4A至图4P是示出根据本发明实施方式的制造包括薄膜晶体管的阵列基板的方法的截面图。为了说明的目的，在附图中，与像素区域P一起示出了焊盘部分，在该焊盘部分，形成有位于选通线的端部的栅焊盘电极。
参照图4A，在由玻璃或塑料制成的透明基板101上沉积诸如铜（Cu）、铜合金、铝（Al）、铝合金（例如，AlNd）、钼（Mo）和钼钛合金（MoTi）构成的低电阻金属材料组中选择的一种或至少两种，以形成具有单层或多层结构的第一金属层102。
然后，在第一金属层102上沉积诸如二氧化硅（SiO2）或氮化硅（SiNx）的无机绝缘材料，以形成第一绝缘层104。然后，在第一绝缘层104上沉积诸如铟镓锌氧化物（IGZO）、锌锡氧化物（ZTO）或锌铟氧化物（ZIO）的氧化物半导体材料，以形成氧化物半导体材料层106。
然后，在氧化物半导体材料层106上沉积光刻胶以形成第一光刻胶层181，然后利用包括透光区域TA、遮光区域BA和半透光区域HTA的光掩模191对第一光刻胶层181进行曝光。光掩模191可以是衍射掩模或半色调掩模。
参照图4B，将第一光刻胶层181显影以形成具有第一厚度的第一光刻胶图案181a和具有比第一厚度小的第二厚度的第二光刻胶图案181b。
第一光刻胶图案181a与开关区域TrA中的形成有岛状的氧化物半导体图案（图4P的120）的部分相对应地形成，并且第二光刻胶图案181b与形成有选通线（未示出）和栅极（图4P的105）的部分相对应地形成。
第二光刻胶图案181b与其中在选通线的端部形成栅焊盘电极（图4P的107）的部分相对应地形成。
由于氧化物半导体层被构造为与栅极交叠，所以还在栅极和在形成有所述栅极的部分之外的氧化物半导体层之间的交叠部分处形成第一光刻胶图案181a。
参照图4C，通过利用第一光刻胶图案181a和第二光刻胶图案181b作为蚀刻掩模，依次或同时地蚀刻氧化物半导体材料层106、第一绝缘层104和第一金属层102，以在焊盘部分PA中形成选通线和栅极107。
在同一工序中，形成连接到选通线的栅极105，并且形成具有与栅极105和选通线相同的平面形状的栅绝缘层110和氧化物半导体图案112。
参照图4D，执行灰化以去除第二光刻胶图案181b，从而露出第一光刻胶图案181a外的氧化物半导体图案112。
通过灰化，第一光刻胶图案的厚度减小，并且保留在氧化物半导体图案112的中心部分。
参照图4E，去除在第一光刻胶图案181a的外部露出的氧化物半导体图案112，以在开关区域TrA中形成与栅极105的中心部分相对应的岛状氧化物半导体层120。
在该步骤中，选通线上方的氧化物半导体图案112全部被去除。因此，氧化物半导体层120可以作为唯一由氧化物半导体材料制成的部件而保留在基板101上。
选通线和栅焊盘电极107上的栅绝缘层110具有与选通线和栅焊盘电极107相同的平面形状。
参照图4F，执行剥离以去除第一光刻胶图案181a，并因而露出氧化物半导体层120。
然后，在具有氧化物半导体层的基板101上形成诸如二氧化硅（SiO2）或氮化硅（SiNx）的无机绝缘材料以形成第二绝缘层122。
然后，参照图4G，在第二绝缘层122上沉积诸如铟锡氧化物（ITO）或铟锌氧化物（IZO）的透明导电材料，以形成第一透明导电材料层。然后，在第一透明导电材料层（未示出）上沉积从诸如铜（Cu）、铜合金、铝（Al）、铝合金（例如，AlNd）、钼（Mo）和钼钛合金（MoTi）构成的低电阻金属材料组中选择的一种或至少两种，以形成具有单层或多层结构的第二金属层（未示出）。
然后，在第二金属层上形成第二光刻胶层并利用包括透光区域TA、遮光区域BA和半透光区域HTA的光掩模对该第二光刻胶层进行曝光，以形成具有第三厚度的第三光刻胶图案和具有比第三厚度小的第四厚度的第四光刻胶图案。
然后，利用第三光刻胶图案和第四光刻胶图案对第二金属层和第一透明导电材料层进行蚀刻，以形成与选通线交叉的数据线（未示出）、位于数据线的端部的数据焊盘电极、以及其间具有氧化物半导体层120的彼此隔开的源极133和漏极136。
然后，执行灰化以去除第四光刻胶图案，从而将与像素区域P的中心部分相对应的第二金属层露出。第三光刻胶图案保留在数据线以及源极133和漏极136上。
然后，利用第三光刻胶图案对第二金属层进行蚀刻，以在像素区域P中形成像素电极140。
像素电极140从漏极136的下层136a延伸，从而电连接到漏极136。
然后，执行剥离以去除位于数据线以及源极133和漏极136上的光刻胶，从而将数据线以及源极133和漏极136露出。
数据线以及源极133和漏极136包括具有单层或多层结构的下层133a和136a以及上层133b和136b。因此，数据线以及源极133和漏极136至少具有双层结构。
参照图4H，在具有源极133和漏极136的基板101上沉积诸如二氧化硅（SiO2）或氮化硅（SiNx）的无机绝缘材料或诸如光亚克力或苯并环丁烯（BCB）的有机绝缘材料，以形成第一钝化层143。
参照图4I，在第一钝化层143上沉积光刻胶以形成第三光刻胶层（未示出）。然后，利用具有透光区域和遮光区域的光掩模对第三光刻胶图案进行曝光并接着显影，以形成第五光刻胶图案195。在该工序中，氧化物半导体层120的两个端部、源极133和漏极136的与氧化物半导体层120的两个端部相对的相应端部、以及氧化物半导体层120的两个端部与源极133和漏极136的相应端部之间的分离区域露出。
然后，利用第五光刻胶图案195对第一钝化层143和第二绝缘层122进行蚀刻，以将源极133和漏极136的端部以及氧化物半导体层120的端部露出。
通过该工序，第二绝缘层122变成蚀刻阻止件123，蚀刻阻止件123包括将氧化物半导体层120的两个端部中的每一个端部都露出的半导体接触孔124。
蚀刻阻止件123形成在氧化物半导体层120以及基板101的其它区域上。
由于蚀刻阻止件123不具有岛的形状，所以不需要将源极133和漏极136形成得长来保证与露出在蚀刻阻止件123的外部的氧化物半导体层77的接触裕度。
因此，可以减小源极133和漏极136与栅极105之间的交叠面积，从而可以减小由于交叠所导致的寄生电容。
参照图4J，在第五光刻胶图案195上沉积诸如铟锡氧化物（ITO）或铟锌氧化物（IZO）的透明导电材料或诸如铜（Cu）、铜合金、铝（Al）、铝合金（例如，AlNd）、钼（Mo）和钼钛合金（MoTi）的低电阻金属材料，以形成导电材料层150。
位于露出在第五光刻胶图案195的外部的部分（被称为第一分离区域A1和第二分离区域A2）的导电材料层150与源极133和漏极136的端部（所述端部露出在第一钝化层143的外部）以及氧化物半导体层120的端部（所述端部通过半导体接触孔124露出）相接触。
参照图4K，在导电材料层150上沉积有机材料以形成有机层198，所述有机层198填充分离区域A1和A2，并且在整个基板101上。
有机层198包括在光刻胶图案195上形成的部分198a以及形成为填充分离区域A1和A2且在厚度上与部分198a不同的其它部分198b。其它部分198b远大于部分198a。
参照图4L，对有机层198执行灰化以减小有机层198的厚度。
在灰化中，有机层198的厚度以整体相同的速度减小。执行灰化直到导电材料层150在第二光刻胶图案195上的表面被露出为止。因此，有机层198的除了在第一分离区域A1和第二分离区域A2处形成的其它部分198b之外的部分被去除。
由于其它部分198b在第一分离区域A1和第二分离区域A2处形成得厚，所以即使当灰化完成时，其它部分198b的厚度减小但其它部分198b仍保留。剩余的其它部分198b变成有机图案199。
参照图4M，对有机图案199的外部的导电材料层150进行蚀刻，以露出第五光刻胶图案195。
在这次蚀刻中，导电材料层150的被有机图案199覆盖的部分保留，并且成为与氧化物半导体层120的两个各端部以及源极133和漏极136的各端部相接触的连接图案153a和153b。
连接图案153a和153b形成在形成有相应的半导体接触孔的区域。换言之，两个连接图案形成在各开关区域TrA中。连接图案153a和153b彼此隔开。
栅极105、栅绝缘层110、氧化物半导体层120、具有半导体接触孔124的蚀刻阻止件123、源极133和漏极136以及开关区域TrA中的连接图案153a和153b形成薄膜晶体管Tr。
参照图4N，执行剥离以去除第五光刻胶图案195和有机图案199，从而将连接图案153a和153b以及第一钝化层143露出。
可以采用参照图5A和图5B解释的利用掀离方法形成连接图案153a和153b的另一种方法。
参照图5A和图5B，在第五光刻胶图案195上形成导电材料层150，然后，不形成如图4M所示的有机层199，而执行剥离以去除第五光刻胶图案195。因此，执行将第五光刻胶图案195和第五光刻胶图案195上的导电材料层150一起去除的掀离工序。
通过掀离工序，导电材料层150保留在第一分离区域A1和第二分离区域A2，并且成为连接图案153a和153b。
利用有机图案199的方法可以比利用掀离工序的方法更稳定地形成连接图案153a和153b。
与利用有机图案199的方法相比，其它方法具有减少工序的优点。然而，当由于导电材料层150导致用于去除第五光刻胶图案195的剥离溶液没有渗透第五光刻胶图案195和第一钝化层143之间的交界面时，发生图案缺陷。考虑到稳定性，利用有机图案199的方法更优选。
然而，明显的是，可以通过替代方法来形成连接图案153a和153b。
参照图4O，在利用上述方法中的一种方法形成连接图案153a和153b之后，在连接图案153a和153b以及第一钝化层143上沉积诸如二氧化硅（SiO2）或氮化硅（SiNx）的无机绝缘材料或诸如光亚克力的有机绝缘材料，以形成第二钝化层158。
然后，对第二钝化层158执行沉积光刻胶、曝光、显影、蚀刻和剥离的掩模工序，或者对由光亚克力制成的第二钝化层158执行沉积光刻胶、曝光、显影、蚀刻和剥离的掩模工序。通过该工序对第二钝化层158进行构图，因此在焊盘部分PA形成将栅焊盘电极107露出的栅焊盘接触孔160和将数据焊盘电极露出的数据焊盘接触孔（未示出）。
在对第二钝化层158进行构图中，还去除栅焊盘电极107上的第一钝化层143、蚀刻阻止件123和栅绝缘层110以露出栅焊盘电极107，并且还去除数据焊盘电极上的第一钝化层143以露出数据焊盘电极。
参照图4P，在第二钝化层158上沉积诸如铟锡氧化物（ITO）或铟锌氧化物（IZO）的透明导电材料，以形成第二透明导电材料层（未示出），然后在掩模工序中对第二透明导电材料层进行构图以在各像素区域P中形成包括条形开口op的公共电极。在同一工序，在焊盘部分PA形成通过栅焊盘接触孔160与栅焊盘电极107相接触的栅辅助焊盘电极167和通过栅焊盘接触孔与栅焊盘电极相接触的数据辅助焊盘电极（未示出）。
通过上述工序，可以制造实施方式的阵列基板。
还可以采用参照图6A至6F解释的另一种方法。除了形成连接图案153a和153b之外，所述另一种方法与上述方法类似。
参照图6A，在源极133和漏极136上形成第一钝化层143，并且执行掩模工序，对第一钝化层143和第二绝缘层（图4H的122）执行构图。因此，形成将源极133和漏极136的端部以及氧化物半导体层120的两个端部露出的第一接触孔ch1和第二接触孔ch2。
第二绝缘层122成为具有将氧化物半导体层120的两个端部露出的半导体接触孔124的蚀刻阻止件123。
在该方法中，优选地，由诸如光亚克力或苯并环丁烯（BCB）的有机绝缘材料来制成第一钝化层143，以具有基本平坦的表面。
当第一钝化层143由无机绝缘材料来制成时，像素区域P的中心部分比形成有源极133和漏极136的部分低。在这种情况下，在稍后形成连接图案153a和153b过程中，连接图案153a和153b可能不按期望地那样形成。因此，优选地，使用由有机绝缘材料制成的第一钝化层143，因而第一钝化层143的表面的位置高于源极133和漏极136，并且第一钝化层143的表面是平坦的。
参照图6B，在第一钝化层143上沉积诸如铟锡氧化物（ITO）或铟锌氧化物（IZO）的透明导电材料或者诸如铜（Cu）、铜合金、铝（Al）、铝合金（例如，AlNd）、钼（Mo）和钼钛合金（MoTi）的低电阻金属材料，以形成导电材料层150。
导电材料层150与通过第一钝化层143的接触孔ch1和ch2而露出的源极133和漏极136的端部以及通过半导体接触孔124而露出的氧化物半导体层120的两个端部相接触。
参照图6C，在导电材料层150上沉积有机材料以形成填充第一接触孔ch1和第二接触孔ch2的有机层198。有机层198具有基本平坦的表面，并且有机层198在接触孔ch1和ch2的部分比有机层198的其它部分厚。
参照图6D，对有机层198执行灰化以减小有机层198的厚度。
在灰化过程中，有机层198的厚度整体以相同的速度减小。执行灰化直到第一钝化层143上的导电材料层150的表面被露出为止。因此，有机层198的除了形成在第一接触孔ch1和第二接触孔ch2的部分199之外的部分被去除。
由于其它部分199在第一接触孔ch1和第二接触孔ch2处的形成得厚，所以即使当灰化结束时，部分199的厚度减小，但仍保留。剩余的部分199成为有机图案199。
参照图6E，对有机图案199外部的导电材料层150进行蚀刻，以露出第一钝化层143。
在该蚀刻过程中，导电材料层150的被有机图案199覆盖的部分保留并成为与氧化物半导体层120的两个各端部以及源极133和漏极136的各端部相接触的连接图案153a和153b。
参照图6F，通过剥离去除有机图案199，以露出连接图案153a和153b。
在图6F中示出的工序之后的工序与图4O和图4P的工序类似，并且省略详细描述。
如上所述，根据实施方式，可以利用五个掩模工序来制造阵列基板。因此，可以将掩模工序的数量减少两个或三个。
此外，在基板的整个表面上形成蚀刻阻止件，并且源极和漏极通过连接图案与氧化物半导体层连接。因此，与相关技术相比，可以减小源极和漏极与栅极之间的交叠面积。因此，可以减小由于源极和漏极与栅极之间的交叠所导致的寄生电容。
本领域技术人员将清楚，在不脱离本发明的范围的情况下，可以做出各种修改和变型。因此，本发明意在覆盖落入所附权利要求及其等同物的范围内所提供的本发明的修改和变型。
相关申请的交叉引用
本申请要求2012年12月10日提交的韩国专利申请No.10-2012-0142875的优先权，此处以引证的方式并入其全部内容，就像在此进行了完整阐述一样。

Claims (15)

1.一种阵列基板，该阵列基板包括：
栅极，其连接到选通线；
栅绝缘层，其位于所述栅极上；
氧化物半导体层，其位于所述栅绝缘层上，并且露出所述栅绝缘层的两个侧面；
蚀刻阻止件，其位于所述氧化物半导体层上以及整个所述基板上，所述蚀刻阻止件包括将所述氧化物半导体层的两个侧面中的每一个侧面露出的第一接触孔；
源极、漏极和像素电极，它们位于所述蚀刻阻止件上，其中，所述源极和所述漏极彼此隔开，所述氧化物半导体层位于所述源极和所述漏极之间，其中，所述像素电极连接到所述漏极；
第一钝化层，其位于所述源极、所述漏极和所述像素电极上以及整个所述基板上，所述第一钝化层包括完全与所述第一接触孔交叠的第二接触孔，所述第二接触孔的面积大于所述第一接触孔的面积，所述第二接触孔将所述源极和所述漏极的分别与所述氧化物半导体层的两个端部相对的两个端部中的每一个端部露出；以及
连接图案，其分别与所述氧化物半导体层以及所述源极和所述漏极相接触。
2.根据权利要求1所述的阵列基板，其中，所述选通线设置在所述基板上，其中，数据线设置在所述蚀刻阻止件上，其中，所述数据线与所述选通线交叉以限定像素区域，其中，所述像素电极位于所述像素区域中。
3.根据权利要求1所述的阵列基板，该阵列基板还包括：
第二钝化层，其位于所述连接图案上以及整个所述基板上；以及
公共电极，其位于所述第二钝化层上并在所述像素电极上方的区域中具有条形开口。
4.根据权利要求2所述的阵列基板，其中，所述数据线、所述源极和所述漏极都包括由透明导电材料制成的下层和由金属材料制成的上层。
5.根据权利要求4所述的阵列基板，其中，所述像素电极优选地从所述漏极的所述下层延伸到所述漏极。
6.根据权利要求1所述的阵列基板，其中，所述栅绝缘层、所述栅极和所述选通线被一起构图并具有相同的平面形状。
7.根据权利要求2所述的阵列基板，其中，所述选通线的端部和所述数据线的端部分别设置有栅焊盘电极和数据焊盘电极，其中，栅焊盘接触孔延伸穿过所述栅焊盘电极上方的所述栅绝缘层、所述蚀刻阻止件、所述第一钝化层和所述第二钝化层，其中，数据焊盘接触孔延伸穿过所述数据焊盘电极上方的所述第一钝化层和所述第二钝化层，优选地，栅辅助焊盘电极至少位于所述栅焊盘接触孔中并且与所述栅焊盘电极相接触，并且数据辅助焊盘电极至少位于所述数据焊盘接触孔中并且与所述数据焊盘电极相接触。
8.一种制造阵列基板的方法，该方法包括以下步骤：
在基板上形成栅极，在所述栅极上形成栅绝缘层，在所述栅绝缘层上与所述栅极相对应地形成岛状的氧化物半导体层；
在所述氧化物半导体层上以及整个所述基板上形成蚀刻阻止件；
在所述蚀刻阻止件上形成源极、漏极和像素电极，其中，所述源极和所述漏极彼此隔开，所述氧化物半导体层位于所述源极和所述漏极之间，其中，所述像素电极连接到所述漏极；
在所述源极、所述漏极和所述像素电极上以及在整个所述基板上形成第一钝化层；
形成第一分离区域和第二分离区域，所述第一分离区域位于形成有彼此相对的所述氧化物半导体层的端部和所述源极的端部的地方，并且所述第二分离区域位于形成有彼此相对的所述氧化物半导体层的另一端部和所述漏极的端部的地方，
至少在所述第一分离区域和所述第二分离区域中形成导电材料层以形成连接图案，所述连接图案分别在第一接触孔和第二接触孔将所述氧化物半导体层连接到所述源极和所述漏极。
9.根据权利要求8所述的方法，其中，形成所述第一分离区域和所述第二分离区域的步骤包括：
在所述第一钝化层上与所述栅极相对应地形成包括所述第一分离区域和所述第二分离区域的第一光刻胶图案，在所述第一分离区域，形成有彼此相对的所述氧化物半导体层的端部和所述源极的端部，在所述第二分离区域，形成有彼此相对的所述氧化物半导体层的另一端部和所述漏极的端部，其中，所述第一分离区域和所述第二分离区域通过去除所述第一分离区域和所述第二分离区域处的所述第一光刻胶而形成；
去除所述第一分离区域和所述第二分离区域处的所述第一钝化层和所述蚀刻阻止件，以形成将所述氧化物半导体层的所述端部和所述源极的所述端部露出的第一接触孔以及将所述氧化物半导体层的所述另一端部和所述漏极的所述端部露出的第二接触孔；
在所述第一光刻胶图案上以及在整个所述基板上形成导电材料层；以及
选择性地去除所述导电材料层，以形成用于分别在所述第一接触孔和所述第二接触孔将所述氧化物半导体层连接到所述源极和所述漏极的连接图案。
10.根据权利要求8所述的方法，其中，
形成所述第一钝化层的步骤包括：在所述源极、所述漏极、所述像素电极上以及整个所述基板上形成所述第一钝化层，并且所述第一钝化层具有基本平坦的表面；
在所述第一钝化层上与所述栅极相对应地形成所述第一光刻胶图案并且所述第一光刻胶图案包括形成有彼此相对的所述氧化物半导体层的端部和所述源极的端部的所述第一分离区域以及形成有彼此相对的所述氧化物半导体层的另一端部和所述漏极的端部的所述第二分离区域，其中，所述第一分离区域和第二分离区域通过去除所述第一分离区域和第二分离区域处的所述第一光刻胶而形成；
去除所述第一分离区域和所述第二分离区域处的所述第一钝化层和所述蚀刻阻止件，以形成将所述氧化物半导体层的所述端部和所述源极的所述端部露出的第一接触孔以及将所述氧化物半导体层的所述另一端部和所述漏极的所述端部露出的第二接触孔；
去除所述第一光刻胶图案以露出所述第一钝化层；
在所述第一钝化层上以及在整个所述基板上形成所述导电材料层；
在所述导电材料层上以及在整个所述基板上形成有机层，所述有机层包括位于所述第一接触孔和所述第二接触孔处的部分，所述部分比所述有机层的其它部分厚；
执行灰化，整体上以相同的速度减小所述有机层的厚度，使得所述第一钝化层上的所述导电材料层的表面露出，并且所述有机层保留在所述第一接触孔和所述第二接触孔处并成为有机图案；
去除所述第一钝化层上的所述导电材料层，以分别在所述第一接触孔和所述第二接触孔处形成连接图案；以及
执行剥离以去除所述有机图案。
11.根据权利要求8所述的方法，其中，形成所述栅极、所述栅绝缘层和所述氧化物半导体层的步骤包括：
在所述基板上顺序地形成第一金属层、第一绝缘层、氧化物半导体材料层；
在所述氧化物半导体材料层上形成分别具有第一厚度和第二厚度的第二光刻胶图案和第三光刻胶图案，所述第二厚度小于所述第一厚度；
利用所述第二光刻胶图案和所述第三光刻胶图案对所述氧化物半导体材料层、所述第一绝缘层和所述第一金属层进行蚀刻，以形成所述栅极、所述栅绝缘层、以及与所述栅极具有相同平面形状的所述氧化物半导体图案；
执行灰化以去除所述第三光刻胶图案；
去除通过去除所述第三光刻胶图案而露出的所述氧化物半导体图案，以形成将所述栅绝缘层的两侧露出的岛状的所述氧化物半导体图案；以及
执行剥离以去除所述第二光刻胶图案。
12.根据权利要求8所述的方法，其中，在所述蚀刻阻止件上形成所述源极、所述漏极和所述像素电极的步骤包括：
在所述蚀刻阻止件上形成透明导电材料层和第二金属层；
在所述第二金属层上形成分别具有第三厚度和第四厚度的第四光刻胶图案和第五光刻胶图案，所述第四厚度小于所述第三厚度；
利用所述第四光刻胶图案和所述第五光刻胶图案对所述第二金属层和所述透明导电材料层进行蚀刻，以形成所述源极和所述漏极以及像素图案，所述源极和所述漏极都包括透明导电材料的下层和第二金属的上层，并且所述像素图案在像素区域中并具有与所述漏极相同的结构；
执行灰化以去除所述第五光刻胶图案；
去除通过去除所述第五光刻胶图案而露出的所述像素图案的所述上层，以形成由透明导电材料制成的所述像素电极；以及
执行剥离以去除所述第四光刻胶图案。
13.根据权利要求8所述的方法，其中，当所述连接图案形成时，执行剥离以去除形成有所述导电材料层的所述第一光刻胶图案，由此将所述第一光刻胶层上的所述导电材料层一起去除。
14.根据权利要求8所述的方法，该方法还包括以下步骤：
在包括像素区域的所述基板上形成选通线；
在所述选通线的端部形成栅焊盘电极；
在所述蚀刻阻止件上形成数据线；
在所述数据线的端部形成数据焊盘电极，其中，所述数据线与所述选通线交叉以限定所述像素区域。
15.根据权利要求14所述的方法，该方法还包括以下步骤：在所述第一钝化层上形成第二钝化层，并且形成将所述栅焊盘电极露出的栅焊盘接触孔和将所述数据焊盘电极露出的数据焊盘接触孔，并且在分别通过所述栅焊盘接触孔和所述数据焊盘接触孔与所述栅焊盘电极和所述数据焊盘电极相接触的所述第二钝化层上形成栅辅助焊盘电极并形成数据辅助焊盘电极。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409415A (zh) * 2014-12-03 2015-03-11 重庆京东方光电科技有限公司 一种阵列基板及其制备方法、显示装置
CN104459992A (zh) * 2014-12-30 2015-03-25 南京中电熊猫液晶显示科技有限公司 像素阵列和制作方法、以及显示装置
WO2016155203A1 (zh) * 2015-03-30 2016-10-06 京东方科技集团股份有限公司 显示基板及其制造方法和显示装置
CN107004719A (zh) * 2014-11-28 2017-08-01 夏普株式会社 半导体装置及其制造方法
CN107450764A (zh) * 2016-06-01 2017-12-08 三星显示有限公司 电子装置
CN109597249A (zh) * 2017-10-03 2019-04-09 夏普株式会社 显示面板
CN110767838A (zh) * 2018-07-23 2020-02-07 乐金显示有限公司 使用有机发光二极管的照明装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102039725B1 (ko) * 2012-11-23 2019-11-04 엘지디스플레이 주식회사 액정표시장치 어레이 기판 및 그 제조방법
CN103928400A (zh) * 2014-03-31 2014-07-16 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104133313A (zh) * 2014-06-18 2014-11-05 京东方科技集团股份有限公司 阵列基板及其制备方法、液晶显示装置
CN104091805B (zh) * 2014-06-18 2017-01-25 京东方科技集团股份有限公司 阵列基板及其制造方法和显示装置
CN104078424B (zh) * 2014-06-30 2017-02-15 京东方科技集团股份有限公司 低温多晶硅tft阵列基板及其制备方法、显示装置
CN104157695B (zh) * 2014-07-14 2017-02-15 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
TW201605053A (zh) * 2014-07-22 2016-02-01 中華映管股份有限公司 薄膜電晶體
CN104157609B (zh) * 2014-08-20 2017-11-10 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
KR20160055365A (ko) 2014-11-07 2016-05-18 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
WO2016084698A1 (ja) * 2014-11-28 2016-06-02 シャープ株式会社 半導体装置およびその製造方法
US9876039B2 (en) * 2015-01-08 2018-01-23 Mitsubishi Electric Corporation Thin-film transistor substrate, thin-film transistor substrate manufacturing method, and liquid crystal display
CN104952792B (zh) * 2015-07-13 2017-12-29 深圳市华星光电技术有限公司 Tft基板结构的制作方法
CN105137672B (zh) * 2015-08-10 2018-11-30 深圳市华星光电技术有限公司 阵列基板及其制造方法
KR102567716B1 (ko) * 2016-06-01 2023-08-17 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN106298647B (zh) 2016-08-31 2017-12-19 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板及其制备方法
CN106252362B (zh) * 2016-08-31 2019-07-12 深圳市华星光电技术有限公司 一种阵列基板及其制备方法
KR102706584B1 (ko) * 2016-11-22 2024-09-19 삼성디스플레이 주식회사 표시 장치용 백플레인 및 이의 제조 방법
CN107910300B (zh) * 2017-11-20 2020-04-21 合肥京东方光电科技有限公司 一种阵列基板的制作方法、阵列基板及显示装置
CN108711548B (zh) * 2018-05-21 2020-04-10 深圳市华星光电技术有限公司 金属氧化物薄膜晶体管及其制作方法、显示器
TWI694521B (zh) * 2019-03-22 2020-05-21 友達光電股份有限公司 半導體結構及其製作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101097320A (zh) * 2006-06-29 2008-01-02 Lg.菲利浦Lcd株式会社 液晶显示装置及其制造方法
KR100809750B1 (ko) * 2001-03-31 2008-03-04 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터의 제조방법
CN102033376A (zh) * 2009-10-06 2011-04-27 乐金显示有限公司 用于边缘场开关模式液晶显示器件的阵列基板及其制造方法
CN102062981A (zh) * 2009-11-11 2011-05-18 乐金显示有限公司 用于显示设备的阵列基板
US20120037910A1 (en) * 2010-08-10 2012-02-16 Samsung Electronics Co., Ltd. Display substrate and method of manufacturing the same
KR20120119521A (ko) * 2011-04-21 2012-10-31 엘지디스플레이 주식회사 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치
KR20120129746A (ko) * 2011-05-20 2012-11-28 엘지디스플레이 주식회사 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425858B1 (ko) * 1998-07-30 2004-08-09 엘지.필립스 엘시디 주식회사 박막트랜지스터및그제조방법
KR101363555B1 (ko) * 2006-12-14 2014-02-19 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101333266B1 (ko) * 2007-10-30 2013-11-27 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809750B1 (ko) * 2001-03-31 2008-03-04 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터의 제조방법
CN101097320A (zh) * 2006-06-29 2008-01-02 Lg.菲利浦Lcd株式会社 液晶显示装置及其制造方法
CN102033376A (zh) * 2009-10-06 2011-04-27 乐金显示有限公司 用于边缘场开关模式液晶显示器件的阵列基板及其制造方法
CN102062981A (zh) * 2009-11-11 2011-05-18 乐金显示有限公司 用于显示设备的阵列基板
US20120037910A1 (en) * 2010-08-10 2012-02-16 Samsung Electronics Co., Ltd. Display substrate and method of manufacturing the same
KR20120119521A (ko) * 2011-04-21 2012-10-31 엘지디스플레이 주식회사 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치
KR20120129746A (ko) * 2011-05-20 2012-11-28 엘지디스플레이 주식회사 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107004719B (zh) * 2014-11-28 2020-07-03 夏普株式会社 半导体装置及其制造方法
CN107004719A (zh) * 2014-11-28 2017-08-01 夏普株式会社 半导体装置及其制造方法
WO2016086687A1 (en) * 2014-12-03 2016-06-09 Boe Technology Group Co., Ltd. Thin film transistor device, manufacturing method thereof, and display apparatus
CN104409415A (zh) * 2014-12-03 2015-03-11 重庆京东方光电科技有限公司 一种阵列基板及其制备方法、显示装置
CN104409415B (zh) * 2014-12-03 2017-03-15 重庆京东方光电科技有限公司 一种阵列基板及其制备方法、显示装置
US9721978B2 (en) 2014-12-03 2017-08-01 Boe Technology Group Co., Ltd. Thin film transistor device, manufacturing method thereof, and display apparatus
CN104459992A (zh) * 2014-12-30 2015-03-25 南京中电熊猫液晶显示科技有限公司 像素阵列和制作方法、以及显示装置
CN104459992B (zh) * 2014-12-30 2017-05-31 南京中电熊猫液晶显示科技有限公司 像素阵列和制作方法、以及显示装置
WO2016155203A1 (zh) * 2015-03-30 2016-10-06 京东方科技集团股份有限公司 显示基板及其制造方法和显示装置
US9831178B2 (en) 2015-03-30 2017-11-28 Boe Technology Group Co., Ltd. Display substrate, manufacturing method thereof and display device
CN107450764A (zh) * 2016-06-01 2017-12-08 三星显示有限公司 电子装置
US11169649B2 (en) 2016-06-01 2021-11-09 Samsung Display Co., Ltd. Touch panel, electronic device including same, and method for manufacturing touch panel
CN109597249A (zh) * 2017-10-03 2019-04-09 夏普株式会社 显示面板
CN110767838A (zh) * 2018-07-23 2020-02-07 乐金显示有限公司 使用有机发光二极管的照明装置
CN110767838B (zh) * 2018-07-23 2022-07-01 乐金显示有限公司 使用有机发光二极管的照明装置

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