TWI385785B - Electrostatic discharge protection device manufacturing method - Google Patents

Description

靜電放電保護裝置之製造方法

本發明係有關於一種靜電放電保護裝置之製造方法，其係尤指一種應用於具有矽控整流結構之靜電放電保護裝置的製造方法。

按，近年來電子產業之發展突飛猛進，尤其是半導體產業，使一晶片之尺寸越來越小，功能也越來越強大，所以如何完全有效地利用晶片內元件，使晶片在有限空間內可完全發揮其功能，一直是半導體業者追求之目標。

一般而言，極高的電壓會使積體電路的四周產生靜電荷。人體接觸封裝的接腳，可能會引起積體電路之輸入或輸出緩衝儲存器產生高電位。當靜電能量釋放時，會產生大電流流經積體電路中的裝置。對半導體裝置而言，由於靜電放電(Electro Static Discharge，ESD)所產生的電壓可以破壞裝置甚至是整個積體電路，所以靜電放電防護是非常嚴重的問題。

對於一半導體裝置上產生之靜電而言，當一半導體積體電路與一攜帶電荷之人或電氣設備接觸時，該人或該電氣設備所帶之靜電經由該半導體積體電路之外部插腳通過輸入/輸出襯墊(pad)並在該半導體裝置內放出，從而產生高能量的過大靜電電流，其可導致該半導體裝置之內部電路嚴重損壞。特定言之，靜電放電防護有三種基本模型，分別為人體模式(HBM)、機器模式(MM)與充電元件模式(CDM)。其中，由人體充電之靜電模式被稱為人體模式(HBM)且由設備充電之靜電模式被稱為機器模式(MM)。

其間，由於半導體裝置在與該設備接觸時，一高位準之靜電流自該半導體裝置之內側流向該設備，故該半導體裝置內產生之靜電可損壞該半導體裝置之內部電路。此靜電模式被稱為充電元件模式(CDM)。再者，人體模式(HBM)又可進一步分為系統級測試和元件級測試。元件級人體模式主要用於確保在靜電放電防護受控的製造環境中安全地製造晶片。而系統級人體 模式則是對系統設計師更為有用，因為他們指出了元件需要提供的系統級保護指標。在元件級的靜電放電防護之強韌性和系統級的靜電放電防護之強韌性之間沒有嚴格的關聯。

基於上述，大多數半導體裝置皆具有一在單獨輸入/輸出襯墊(pad)與內部電路之間的靜電放電防護裝置以保護主內部電路不被靜電損壞。

請參閱第一圖，係為為習知技術之靜電放電保護裝置之示意圖。如圖所示，靜電放電保護裝置為一低電壓觸發矽控整流器(Low－Voltage Triggering SCR，LVTSCR)，該靜電放電保護裝置包含一P型井10’、一N型井12’、一第一N型摻雜區14’、一第一P型摻雜區16’、一第二N型摻雜區18’、一第三N型摻雜區20’、一第二P型摻雜區22’、一氧化層23’與一導體層24’。N型井12’位於P型井10’之一側，第一N型摻雜區14’形成於N型井12’中，並位於N型井12’之上方，第一P型摻雜區16’形成於N型井12’中，並位於第一N型摻雜區14’之一側，第二N型摻雜區18’形成於P型井10’與N型井12’之間，並位於第一P型摻雜區16’之一側，第三N型摻雜區20’形成於P型井10’中，並位於第一P型摻雜區16’之一側，第二P型摻雜區22’形成於P型井10’中，並位於第三N型摻雜區20’之一側，氧化層23’形成於P型井10’之上方，並位於第二N型摻雜區18’與第三N型摻雜區20’之間，導體層24’形成於氧化層23’之上方。

再者，習知技術之靜電放電保護裝置更包含一第一焊墊26’與一第二焊墊28’。第一焊墊26’係耦接於第二P型摻雜區22’、第三N型摻雜區20’與導體層24’；第二焊墊28’耦接第一N型摻雜區14’與第一P型摻雜區16’。靜電放電保護裝置係藉由第一焊墊26’作為一輸入焊墊，而第二焊墊28’更耦接於接地端，如此，當有靜電電流產生時，可將靜電電流透過第一焊墊26’與第二焊墊28’而將靜電電流導出。

惟查，於形成於習知技術之靜電放電保護裝置的過程中，容易於第二N型摻雜區18’與第三N型摻雜區20’產生寄生的N型摻雜區30’，然而， 當靜電電流產生時，靜電電流容易透過寄生的N型摻雜區30’而破壞氧化層23’，使靜電放電保護裝置損壞。

因此，如何針對上述問題而提出一種新穎靜電放電保護裝置之製造方法，其可避免寄生的摻雜區產生而損壞靜電放電保護裝置，可解決上述之問題。

本發明之目的之一，在於提供一種靜電放電保護裝置之製造方法，其藉由一遮蔽層而避免產生寄生的摻雜區，進而避免靜電放電保護裝置損壞。

本發明之靜電放電保護裝置的製造方法，其步驟係先提供一P型井；接著提供一N型井，N型井位於P型井之一側；之後，形成一第一P型摻雜區於N型井中，第一P型摻雜區位於N型井之上方；再形成一第一N型摻雜區於N型井與P型井之間，第一N型摻雜區位於N型井與P型井之上方；接下來形成一第二N型摻雜區於P型井中，第二N型摻雜區位於第一N型摻雜區之一側，並位於第一P型之相對側；再來形成一遮蔽層於P型井之上方，並位於第一N型摻雜區與第二N型摻雜區之間，以遮蔽第一N型摻雜區與第二N型摻雜區產生之寄生區域；接著形成於一氧化層遮蔽層之上方；之後，形成一導體層於氧化層之上方。如此，本發明可避免產生寄生的摻雜區，進而避免靜電放電保護裝置損壞。

茲為使 貴審查委員對本發明之結構特徵及所達成之功效有更進一步之瞭解與認識，謹佐以較佳之實施例及配合詳細之說明，說明如後：

請參閱第二圖，係為本發明之一較佳實施例之結構示意圖。如圖所示，本發明之靜電放電裝置包含一P型井10、一N型井12、一第一P型摻雜區14、一第一N型摻雜區16、一第二N型摻雜區18、一遮蔽層20、一氧化層22與一導體層24。同時，請一併參閱第三圖，係為第2圖之靜電放電保護 裝置的流程圖，如圖所示，本發明之靜電放電裝置之製造方法係先執行步驟S10提供P型井10，接著執行步驟S12提供N型井12於P型井10之一側，接下來執行步驟S14形成一第一P型摻雜區14於N型井12中，並且第一P型摻雜區14位於N型井12之上方，之後，執行步驟S18形成第一N型摻雜區16於N型井12與P型井10之間，並且第一N型摻雜區16位於N型井12與P型井10之上方，再來執行步驟S20形成第二N型摻雜區18於P型井10中，並且第二N型摻雜區18位於第一N型摻雜區16之一側，第一P型摻雜區14之相對側，接著執行步驟S22形成一遮蔽層於P型井10上方，並且使遮蔽層位於第一N摻雜區16與第二摻雜區18之間，即遮蔽層用以遮蔽第一N摻雜區16與第二摻雜區18會產生寄生摻雜區域，也就是使用一光罩先行遮蔽寄生摻雜區域，而避免產生寄生的摻雜區域。

再者，執行步驟S24形成氧化層22於遮蔽層之上方，接著執行步驟S26形成導體層24於氧化層22之上方，其中，導體層24為一閘極層。如此，本發明係透過遮蔽層而避免寄生的摻雜區域，使得靜電電流產生時，不會經由寄生的摻雜區域而破壞氧化層22，進而避免靜電放電保護裝置損壞。此外，本發明之遮蔽層係藉由光罩來形成的虛擬層(dummy layer)，以遮蔽第一N摻雜區16與第二摻雜區18所產生寄生摻雜區域，也因為如此，本發明之靜電放電裝置的結構上，不會有遮蔽層的結構。

再者，本發明之靜電放電保護裝置之製造方法更於步驟S18之前更包含一步驟S16，係形成一第一隔離層26於第一P型摻雜區14與第一N型摻雜區16之間。又，本發明之靜電放電保護裝置之製造方法於步驟S26後，執行步驟S28形成一第二隔離層28於第一P型摻雜區14之一側，接著執行步驟S30形成一第三N型摻雜區30於第二隔離層28之一側，並位於第一P型摻雜區14之相對側，接下來執行步驟S32形成一第三隔離層32於第二N型摻雜區18之一側，之後執行步驟S34形成一第二P型摻雜區34於第三隔離層32之一側，並位於第二N型摻雜區18之相對側，其中，第一隔離層26、第二隔離層28與第三隔離層32為一淺通道隔離層(Shallow Trench Isolation，STI)。接下來執行步驟S36提供一第一焊墊36，並第一焊墊36耦接於第一P型摻雜區24與第三N型摻雜區30，再執行步驟S38提供一第二焊墊38，並第二焊墊38耦接第二P型摻雜區34、第二N型摻雜區18與導體層24。如此，本發明可藉由第一焊墊36與第二焊墊38耦接電源或接地，以於靜電電流產生，將其導致於接地端，而達到靜電放電保護之目的。其中，本發明之靜電放電保護裝置為一低電壓觸發矽控整流器(Low Voltage Triggering SCR，LVTSCR)。

再者，請一併參閱第四圖與第五圖，係為本發明之另一較佳實施例之結構示意圖與流程圖。如圖所示，本實施例與第二圖和第三圖之實施例不同之處，在於本實施例所摻雜的離子不同於第二圖和第三圖之實施例。本實施例之靜電放電保護裝置的製造方法係先執行步驟S40提供N型井40，接著執行步驟S42提供P型井12於N型井40之一側，接下來執行步驟S44形成一第一N型摻雜區44於P型井42中，並且第一N型摻雜區44位於P型井42之上方，之後，執行步驟S18形成第一P型摻雜區46於P型井42與N型井40之間，並且第一P型摻雜區46位於P型井42與N型井40之上方，再來執行步驟S50形成第二P型摻雜區48於N型井40中，並且第二P型摻雜區48位於第一P型摻雜區46之一側，第一N型摻雜區44之相對側，接著執行步驟S52形成一遮蔽層於N型井40上方，並且使遮蔽層位於第一P摻雜區46與第二P型摻雜區48之間，即遮蔽層用以遮蔽第一P摻雜區46與第二摻雜區48會產生寄生摻雜區域，也就是使用一光罩先行遮蔽寄生摻雜區域，而避免產生寄生的摻雜區域。

再者，執行步驟S54形成氧化層52於遮蔽層之上方，接著執行步驟S56形成導體層54於氧化層52之上方，其中，導體層54為一閘極層。如此，本發明係透過遮蔽層而避免寄生的摻雜區域，使得靜電電流產生時，不會經由寄生的摻雜區域而破壞氧化層52，進而避免靜電放電保護裝置損壞。此外，本發明之遮蔽層係藉由光罩來形成的虛擬層(dummy layer)，以遮蔽第一P摻雜區46與第二P型摻雜區48所產生寄生摻雜區域，也因為如此， 本發明之靜電放電裝置的結構上，不會有遮蔽層的結構。

再者，本發明之靜電放電保護裝置之製造方法更於步驟S48之前更包含一步驟S46，係形成一第一隔離層56於第一N型摻雜區44與第一P型摻雜區46之間。又，本發明之靜電放電保護裝置之製造方法於步驟S56後，執行步驟S58形成一第二隔離層58於第一N型摻雜區44之一側，接著執行步驟S60形成一第三P型摻雜區50於第二隔離層58之一側，並位於第一N型摻雜區44之相對側，接下來執行步驟S62形成一第三隔離層62於第二P型摻雜區48之一側，之後執行步驟S64形成一第二N型摻雜區64於第三隔離層62之一側，並位於第二P型摻雜區48之相對側，接下來執行步驟S66提供一第一焊墊66，並第一焊墊66耦接於第一N型摻雜區54與第三P型摻雜區60，再執行步驟S68提供一第二焊墊68，並第二焊墊68耦接第二N型摻雜區64、第二P型摻雜區48與導體層54。如此，本實施例可藉由第一焊墊66與第二焊墊68耦接電源或接地，以於靜電電流產生，將其導致於接地端，而達到靜電放電保護之目的。

綜上所述，本發明之靜電放電保護裝置之製造方法係藉由一遮蔽層而遮蔽寄生的摻雜區域，以避免寄生的摻雜區域的產生而避免靜電放電保護裝置損壞。

本發明係實為一具有新穎性、進步性及可供產業利用者，應符合我國專利法所規定之專利申請要件無疑，爰依法提出發明專利申請，祈 鈞局早日賜准專利，至感為禱。

惟以上所述者，僅為本發明之一較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

習知技術：

10’‧‧‧P型井

12’‧‧‧N型井

14’‧‧‧第一N型摻雜區

16’‧‧‧第一P型摻雜區

18’‧‧‧第二N型摻雜區

20’‧‧‧第三N型摻雜區

22’‧‧‧第二P型摻雜區

24’‧‧‧導體層

26’‧‧‧第一焊墊

28’‧‧‧第二焊墊

本發明：

10‧‧‧P型井

12‧‧‧N型井

14‧‧‧第一P型摻雜區

16‧‧‧第一N型摻雜區

18‧‧‧第二N型摻雜區

20‧‧‧遮蔽層

22‧‧‧氧化層

24‧‧‧導體層

26‧‧‧第一隔離層

28‧‧‧第二隔離層

30‧‧‧第三N型摻雜區

32‧‧‧第三隔離層

34‧‧‧第二P型摻雜區

36‧‧‧第一焊墊

38‧‧‧第二焊墊

40‧‧‧N型井

42‧‧‧P型井

44‧‧‧第一N型摻雜區

46‧‧‧第一P型摻雜區

48‧‧‧第二P型摻雜區

50‧‧‧遮蔽層

52‧‧‧氧化層

54‧‧‧導體層

56‧‧‧第一隔離層

58‧‧‧第二隔離層

60‧‧‧第三P型摻雜區

62‧‧‧第三隔離層

64‧‧‧第二P型摻雜區

66‧‧‧第一焊墊

68‧‧‧第二焊墊

第一圖係為習知技術之靜電放電保護裝置之示意圖； 第二圖係為本發明之一較佳實施例之結構示意圖；第三圖係為第二圖之靜電放電保護裝置之流程圖；第四圖係為本發明之另一較佳實施例之結構示意圖；以及第五圖係為第四圖之靜電放電保護裝置之流程圖。

Claims (26)

1. 一種製造靜電放電保護裝置之方法，其步驟包含：提供一P型井；提供一N型井，該N型井位於該P型井之一側；形成一第一P型摻雜區於該N型井中，該第一P型摻雜區位於該N型井之上方；形成一第一N型摻雜區於該N型井與該P型井之間，該第一N型摻雜區位於該N型井與該P型井之上方；形成一第二N型摻雜區於該P型井中，該第二N型摻雜區位於該第一N型摻雜區之一側，並位於該第一P型之相對側；形成一遮蔽層於該P型井之上方，並位於該第一N型摻雜區與該第二N型摻雜區之間，以遮蔽該第一N型摻雜區與該第二N型摻雜區產生之寄生區域；形成於一氧化層於該遮蔽層之上方；以及形成一導體層於該氧化層之上方。
2. 如申請專利範圍第1項所述之製造靜電放電保護裝置之方法，更包含一步驟：形成一隔離層於該第一P型摻雜區與該第一N型摻雜區。
3. 如申請專利範圍第2項所述之製造靜電放電保護裝置之方法，其中該隔離層為一淺通道隔離層(Shallow Trench Isolation，STI)。
4. 如申請專利範圍第1項所述之製造靜電放電保護裝置之方法，更包含一步驟：形成一第三N摻雜區於該N型井中，並位於該第一P型摻雜區之一側。
5. 如申請專利範圍第4項所述之製造靜電放電保護裝置之方法，更包含一步驟：提供一焊墊耦接該第一P型摻雜區與該第三N摻雜區。
6. 如申請專利範圍第4項所述之製造靜電放電保護裝置之方法，更包含一 步驟：形成一隔離層於該第三N型摻雜區與該第一P型摻雜區。
7. 如申請專利範圍第6項所述之製造靜電放電保護裝置之方法，其中其中該隔離層為一淺通道隔離層。
8. 如申請專利範圍第1項所述之製造靜電放電保護裝置之方法，更包含一步驟：形成一第二P型摻雜區於該P型井中，並位於該第二N型摻雜區之一側。
9. 如申請專利範圍第8項所述之製造靜電放電保護裝置之方法，更包含一步驟：提供一焊墊耦接該第二P型摻雜區、該第二N型摻雜區與該導體層。
10. 如申請專利範圍第8項所述之製造靜電放電保護裝置之方法，更包含一步驟：形成一隔離層於該第二P型摻雜區與該第二N型摻雜區。
11. 如申請專利範圍第10項所述之製造靜電放電保護裝置之方法，其中該隔離層為一淺通道隔離層。
12. 如申請專利範圍第1項所述之製造靜電放電保護裝置之方法，其中該導體層為一閘極層。
13. 如申請專範圍第1項所述之製造靜電放電保護裝置之方法，該靜電放電保護裝置為一低電壓觸發矽控整流器(Low Voltage Triggering SCR，LVTSCR)。
14. 一種製造靜電放電保護裝置之方法，其步驟包含：提供一N型井；提供一P型井，該P型井位於該N型井之一側；形成一第一N型摻雜區於該P型井中，該第一N型摻雜區位於該P型井之上方；形成一第一P型摻雜區於該P型井與該N型井之間，該第一P型摻雜 區位於該P型井與該N型井之上方；形成一第二P型摻雜區於該N型井中，該第二P型摻雜區位於該第一P型摻雜區之一側，並位於該第一N型之相對側；形成一遮蔽層於該N型井之上方，並位於該第一P型摻雜區與該第二P型摻雜區之間，以遮蔽該第一P型摻雜區與該第二P型摻雜區產生之寄生區域；形成於一氧化層該遮蔽層之上方；以及形成一導體層於該氧化層之上方。
15. 如申請專利範圍第14項所述之製造靜電放電保護裝置之方法，更包含一步驟：形成一隔離層於該第一N型摻雜區與該第一P型摻雜區。
16. 如申請專利範圍第15項所述之製造靜電放電保護裝置之方法，其中該隔離層為一淺通道隔離層。
17. 如申請專利範圍第14項所述之製造靜電放電保護裝置之方法，更包含一步驟：形成一第三P摻雜區於該P型井中，並位於該第一N型摻雜區之一側。
18. 如申請專利範圍第17項所述之製造靜電放電保護裝置之方法，更包含一步驟：提供一焊墊耦接該第一N型摻雜區與該第三P摻雜區。
19. 如申請專利範圍第17項所述之製造靜電放電保護裝置之方法，更包含一步驟：形成一隔離層該第三P型摻雜區與該第一N型摻雜區。
20. 如申請專利範圍第19項所述之製造靜電放電保護裝置之方法，其中該隔離層為一淺通道隔離層。
21. 如申請專利範圍第14項所述之製造靜電放電保護裝置之方法，更包含一步驟：形成一第二N型摻雜區於該N型井中，並位於該第二P型摻雜區之一 側。
22. 如申請專利範圍第21項所述之製造靜電放電保護裝置之方法，更包含一步驟：提供一焊墊耦接該第二N型摻雜區、該第二P型摻雜區與該導體層。
23. 如申請專利範圍第21項所述之製造靜電放電保護裝置之方法，更包含一步驟：形成一隔離層於該第二N型摻雜區與該第二P型摻雜區。
24. 如申請專利範圍第23項所述之製造靜電放電保護裝置之方法，其中該隔離層為一淺通道隔離層。
25. 如申請專利範圍第14項所述之製造靜電放電保護裝置之方法，其中該導體層為一閘極層。
26. 如申請專利範圍第14項所述之製造靜電放電保護裝置之方法，該靜電放電保護裝置為一低電壓觸發矽控整流器。