JPS6181665A - 半導体領域の形成方法 - Google Patents
半導体領域の形成方法Info
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- JPS6181665A JPS6181665A JP20359384A JP20359384A JPS6181665A JP S6181665 A JPS6181665 A JP S6181665A JP 20359384 A JP20359384 A JP 20359384A JP 20359384 A JP20359384 A JP 20359384A JP S6181665 A JPS6181665 A JP S6181665A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜トランジスタ等の半導体装置を製造する
際の半導体領域の形成方法に関する。
際の半導体領域の形成方法に関する。
従来よシ、石英板あるいはガラス板等の絶縁性基板上に
半導体薄膜を被着形成してなる薄膜トランジスタ（ＴＦ
Ｔ ： Ｔｈ１ｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
が一般に知られている。この薄膜トランジスタは、たと
えば、以下に述べるような製造工程を経て製造される。
半導体薄膜を被着形成してなる薄膜トランジスタ（ＴＦ
Ｔ ： Ｔｈ１ｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）
が一般に知られている。この薄膜トランジスタは、たと
えば、以下に述べるような製造工程を経て製造される。
まず、第９図に示すように、二酸化シリコン（ＳｉＯｚ
）からなる絶縁性基板１上に多結晶シリコン（ｐｏｌｙ
−８ｉ）層２をＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒＤｅｐｏｓｉｔｉｏｎ ；化学気相成長）法により被
着形成する。
）からなる絶縁性基板１上に多結晶シリコン（ｐｏｌｙ
−８ｉ）層２をＣＶＤ （Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒＤｅｐｏｓｉｔｉｏｎ ；化学気相成長）法により被
着形成する。
次に、能動領域となる多結晶シリコン層２の図中中央の
部分を残すようにエンチング処理を施して、第１０図に
示すように、他の部分を除去する。
部分を残すようにエンチング処理を施して、第１０図に
示すように、他の部分を除去する。
次に、熱酸化を施すことにより、第１１図に示すように
、ゲート絶縁膜となる二酸化シリコン膜３を形成する。
、ゲート絶縁膜となる二酸化シリコン膜３を形成する。
続いて、第１２図に示すように、不純物としてたとえば
リン（Ｐ）を添加した不純物添加多結晶シリコン層４を
ＣＶＤ法により被着形成する。
リン（Ｐ）を添加した不純物添加多結晶シリコン層４を
ＣＶＤ法により被着形成する。
次に、この不純物添加多結晶シリコン層４の図中中央の
部分を残すようにエツチング処理を施して、他の部分を
除去することにより、第１３図に示すように、ゲート電
極４Ｇが形成される。
部分を残すようにエツチング処理を施して、他の部分を
除去することにより、第１３図に示すように、ゲート電
極４Ｇが形成される。
続いて、二酸化シリコン膜３の多結晶シリコン層２と上
記ゲート電極４Ｇとで挾まれた部分のみを残すようにエ
ツチング処理を施して、他の部分を除去することにより
、第１４図に示すように、ゲート絶縁膜３Ｇが形成され
る。
記ゲート電極４Ｇとで挾まれた部分のみを残すようにエ
ツチング処理を施して、他の部分を除去することにより
、第１４図に示すように、ゲート絶縁膜３Ｇが形成され
る。
以下、図示を省略するが、上記多結晶シリコン層２に不
純物拡散等の処理を施してソース領域およびドレイン領
域を形成する。なお、これらの領域間が活性領域となる
。そして、リンシリケートガラス（ＰＳＧ）等の絶縁膜
を形成した後、コンタクト用の窓あけを行いアルミニウ
ム（Ａ））等によりソース電極およびドレイン電極を形
成する。
純物拡散等の処理を施してソース領域およびドレイン領
域を形成する。なお、これらの領域間が活性領域となる
。そして、リンシリケートガラス（ＰＳＧ）等の絶縁膜
を形成した後、コンタクト用の窓あけを行いアルミニウ
ム（Ａ））等によりソース電極およびドレイン電極を形
成する。
このようにして、従来の薄膜トランジスタは製造される
。
。
ところで、上述した薄膜トランジスタの製造工程におい
て、第１３図と第１４図を比較すれば明らかなように、
二酸化シリコン膜３の多結晶シリコン層２とゲート電極
４Ｇとで挾まれた部分のみを残して他の部分をエツチン
グ処理により除去しようとすると、これに伴って二酸化
シリコンからなる絶縁性基板１も同時に除去されてしま
う。そして、この時除去される絶縁性基板１は、第１４
図に示したように、多結晶シリコン層２の先端２Ｔ。
て、第１３図と第１４図を比較すれば明らかなように、
二酸化シリコン膜３の多結晶シリコン層２とゲート電極
４Ｇとで挾まれた部分のみを残して他の部分をエツチン
グ処理により除去しようとすると、これに伴って二酸化
シリコンからなる絶縁性基板１も同時に除去されてしま
う。そして、この時除去される絶縁性基板１は、第１４
図に示したように、多結晶シリコン層２の先端２Ｔ。
２Ｔの下部にまで及んでしまう。このため、上記多結晶
シリコン層２．の先端２Ｔ 、２Ｔは浮いて剥離し易く
なってしまい、短絡等の原因となる。
シリコン層２．の先端２Ｔ 、２Ｔは浮いて剥離し易く
なってしまい、短絡等の原因となる。
また、第１４図゛のＩ−１線断面図である第１５図に示
すように、ゲート電極４Ｇに生ずる段差Ｄ１が大きくな
ってしまい、多結晶シリコン層２の側壁部２Ｗは該ゲー
ト電極４Ｇと対向してしまう。
すように、ゲート電極４Ｇに生ずる段差Ｄ１が大きくな
ってしまい、多結晶シリコン層２の側壁部２Ｗは該ゲー
ト電極４Ｇと対向してしまう。
このため、上記多結晶シリコン層２の側壁部２Ｗが反転
層として動作してしまう。
層として動作してしまう。
そこで、本発明は上述した従来の問題点に鑑みて提案さ
れたものであり、絶縁性酸化物基体上に形成された半導
体領域の半導体層先端の剥離を防止するとともに、該半
導体層の側壁部が反転層と □して動作しないよ
うにすることを目的とする。
れたものであり、絶縁性酸化物基体上に形成された半導
体領域の半導体層先端の剥離を防止するとともに、該半
導体層の側壁部が反転層と □して動作しないよ
うにすることを目的とする。
本発明に係る半導体領域の形成方法は、上述しだ目的を
達成するために、絶縁性酸化物基体上に表面を酸化して
なる酸化膜を少なくとも一部に有する半導体領域を選択
的に形成する半導体領域の形成方法において、上記半導
体の酸化される部分の厚みに略等しい厚みの半導体層を
上記半導体領域以外にも形成し表面を酸化した後、形成
された酸化膜を一部残して除去することを特徴としてい
る。
達成するために、絶縁性酸化物基体上に表面を酸化して
なる酸化膜を少なくとも一部に有する半導体領域を選択
的に形成する半導体領域の形成方法において、上記半導
体の酸化される部分の厚みに略等しい厚みの半導体層を
上記半導体領域以外にも形成し表面を酸化した後、形成
された酸化膜を一部残して除去することを特徴としてい
る。
本発明によれば、半導体領域を構成する半導体の酸化さ
れる部分の厚みに略等しい厚みの半導体層を該半導体領
域以外にも形成し表面を酸化した後、形成された酸化膜
を一部残して除去するようにしているため、絶縁性酸化
物基体まで除去されるようなことはなく、生ずる段差も
非常に小さくなる。
れる部分の厚みに略等しい厚みの半導体層を該半導体領
域以外にも形成し表面を酸化した後、形成された酸化膜
を一部残して除去するようにしているため、絶縁性酸化
物基体まで除去されるようなことはなく、生ずる段差も
非常に小さくなる。
以下、本発明に係る半導体領域の形成方法の一実施例に
ついて図面を用いて詳細に説明する。なお、本実施例は
本発明を薄膜トランジスタの製造工程に適用したもので
あり、第１図〜第７図は該製造工程を順に示す概略断面
図である。
ついて図面を用いて詳細に説明する。なお、本実施例は
本発明を薄膜トランジスタの製造工程に適用したもので
あり、第１図〜第７図は該製造工程を順に示す概略断面
図である。
まず、第１図に示すように、二酸化シリコンからなる絶
縁性基板１１上に多結晶シリコン層１２をたとえば１０
００人程度０膜厚にＣＶＤ法等により被着形成する。
縁性基板１１上に多結晶シリコン層１２をたとえば１０
００人程度０膜厚にＣＶＤ法等により被着形成する。
次に、第２図に示すように、能動領域となる多結晶シリ
コン層１２の図中中央の部分を残すとともに、他の部分
を厚みｄ、だけ残してエツチング処理により除去する。
コン層１２の図中中央の部分を残すとともに、他の部分
を厚みｄ、だけ残してエツチング処理により除去する。
ここで、残す多結晶シリコン層１２の周辺領域１２Ｅ、
１２Ｅの厚みｄｌは、該多結晶シリコン層１２の能動領
域となる部分上に 、位置する次の工程で酸化される
被酸化部分１２Ｘの厚みｄ２に略等しくし、たとえば５
ｏｏＡ程度とする。また、上記エツチング処理には、た
とえば液温か１７０℃程度の熱リン酸を用いれば良く、
これにより残す厚みｄ、を安定かつ高精度に制御するこ
とができる。
１２Ｅの厚みｄｌは、該多結晶シリコン層１２の能動領
域となる部分上に 、位置する次の工程で酸化される
被酸化部分１２Ｘの厚みｄ２に略等しくし、たとえば５
ｏｏＡ程度とする。また、上記エツチング処理には、た
とえば液温か１７０℃程度の熱リン酸を用いれば良く、
これにより残す厚みｄ、を安定かつ高精度に制御するこ
とができる。
次に、熱酸化を施すことにより、第３図に示すように、
ゲート絶縁膜となる二酸化シリコン膜１３を形成する。
ゲート絶縁膜となる二酸化シリコン膜１３を形成する。
この時、第２図に示した残った多結晶シリコン層１２の
周辺領域１２Ｅ、１２Ｅのすべてが酸化されるようにす
る。また、上記周辺領域１２Ｅ、１２Ｅの厚みｄ、が上
述したように５００λ程度であったとすると、ここで形
成される二酸化シリコン膜１３の膜厚はおよそ２倍の１
０００人程度色々る。すなわち、ゲート絶縁膜となる二
酸化シリコン膜１３をどの程度の膜厚に形成するかに応
じて、上記周辺領域１２Ｅ、１２Ｅの厚みｄｌを変化さ
せるようにすれば良い。また、ここで、能動領域となる
多結晶シリコン層１２の膜厚は５００人程人程なる。
周辺領域１２Ｅ、１２Ｅのすべてが酸化されるようにす
る。また、上記周辺領域１２Ｅ、１２Ｅの厚みｄ、が上
述したように５００λ程度であったとすると、ここで形
成される二酸化シリコン膜１３の膜厚はおよそ２倍の１
０００人程度色々る。すなわち、ゲート絶縁膜となる二
酸化シリコン膜１３をどの程度の膜厚に形成するかに応
じて、上記周辺領域１２Ｅ、１２Ｅの厚みｄｌを変化さ
せるようにすれば良い。また、ここで、能動領域となる
多結晶シリコン層１２の膜厚は５００人程人程なる。
ところで、一般の薄膜トランジスタの能動領域となる半
導体層、たとえば多結晶シリコン層の膜厚は最小でも１
５００λ以上、通常は３０００λ以上となっており、第
３図に示した多結晶シリコン層１２もたとえばこの程度
の膜厚に形成して通常の薄膜トランジスタを構成するこ
とも可能である。
導体層、たとえば多結晶シリコン層の膜厚は最小でも１
５００λ以上、通常は３０００λ以上となっており、第
３図に示した多結晶シリコン層１２もたとえばこの程度
の膜厚に形成して通常の薄膜トランジスタを構成するこ
とも可能である。
これに対して、本件発明者は、先に、上記能動領域とな
る半導体層の膜厚を１０００λ以下とじたとき、２００
〜３００人程度のところで良好な電気的特性、特に、大
きな実効移動度μｅｆｆが得られることを見出し、この
ような膜厚が数百人程度の超薄膜シリコン層を能動領域
とする薄膜トランジスタを既に提案している。従って、
第３図に示した上記能動領域となる多結晶シリコン層１
２を数百λ程度の膜厚に形成すれば、電気的特性、特に
、実効移動度μｅｆｆの優れた超薄膜トランジスタを得
ることができる。なお、上述した超薄膜トランジスタを
形成するための上記能動領域となる多結晶シリコン層１
２の膜厚としては、２０〜１０００λが好ましく、より
好ましくは１００〜７５０Ａ、さらに好ましくは２００
〜５００λである。
る半導体層の膜厚を１０００λ以下とじたとき、２００
〜３００人程度のところで良好な電気的特性、特に、大
きな実効移動度μｅｆｆが得られることを見出し、この
ような膜厚が数百人程度の超薄膜シリコン層を能動領域
とする薄膜トランジスタを既に提案している。従って、
第３図に示した上記能動領域となる多結晶シリコン層１
２を数百λ程度の膜厚に形成すれば、電気的特性、特に
、実効移動度μｅｆｆの優れた超薄膜トランジスタを得
ることができる。なお、上述した超薄膜トランジスタを
形成するための上記能動領域となる多結晶シリコン層１
２の膜厚としては、２０〜１０００λが好ましく、より
好ましくは１００〜７５０Ａ、さらに好ましくは２００
〜５００λである。
続いて、第４図に示すように、不純物としてたとえばリ
ン（Ｐ）を添加した不純物添加多結晶シリコン層１４を
ＣＶＤ法等により被着形成する。
ン（Ｐ）を添加した不純物添加多結晶シリコン層１４を
ＣＶＤ法等により被着形成する。
次に、この不純物添加多結晶シリコン層１４の図中中央
の部分を残すようにエツチング処理を施して、他の部分
を除去することにより、第５図に示すように、ゲート電
極１４Ｇが形成される。
の部分を残すようにエツチング処理を施して、他の部分
を除去することにより、第５図に示すように、ゲート電
極１４Ｇが形成される。
続いて、二酸化シリコン膜１３の多結晶シリコン層１２
と上記ゲート電極１４Ｇとで挾まれた部分のみを残すよ
うにエツチング処理を施して、他の部分を除去すること
により、第６図に示すように、ゲート絶縁膜１３Ｇが形
成される。
と上記ゲート電極１４Ｇとで挾まれた部分のみを残すよ
うにエツチング処理を施して、他の部分を除去すること
により、第６図に示すように、ゲート絶縁膜１３Ｇが形
成される。
ゲ
次に、ゲート電極１４Ｇおよびチート絶縁膜１３Ｇを拡
散マスクとするいわゆるセルファライン法等によシ、多
結晶シリコン層１２に不純物を拡散し、第７図に示すよ
うに、低抵抗のソース領域１２Ｓおよびドレイン領域１
２Ｄを形成する。これらのソース領域３２Ｓとドレイン
領域１２Ｄとの間のゲート下部領域は、トランジスタ素
子の動作中にチャンネルが形成される活性領域１２Ａと
なる。
散マスクとするいわゆるセルファライン法等によシ、多
結晶シリコン層１２に不純物を拡散し、第７図に示すよ
うに、低抵抗のソース領域１２Ｓおよびドレイン領域１
２Ｄを形成する。これらのソース領域３２Ｓとドレイン
領域１２Ｄとの間のゲート下部領域は、トランジスタ素
子の動作中にチャンネルが形成される活性領域１２Ａと
なる。
更に、これらの各領域が形成された多結晶シリコン層１
２およびゲート電極１４Ｇ上にリンシリケートガラス（
ＰＳＧ）等の絶縁膜１５を形成し、上記各ソース領域１
２Ｓおよびドレイン領域１２Ｄの上部の絶縁膜１５にコ
ンタクト用の窓あけを行 。
２およびゲート電極１４Ｇ上にリンシリケートガラス（
ＰＳＧ）等の絶縁膜１５を形成し、上記各ソース領域１
２Ｓおよびドレイン領域１２Ｄの上部の絶縁膜１５にコ
ンタクト用の窓あけを行 。
っだ後、アルミニウム（ＡＩ）等によりソース電極１６
Ｓおよびドレイン電極１６Ｄをそれぞれ形成する。
Ｓおよびドレイン電極１６Ｄをそれぞれ形成する。
このようにして、薄膜トランジスタを製造することがで
きる。
きる。
上述した本実施例の薄膜トランジスタの製造工程におい
ては、第２図および第３図に示したように、絶縁性基板
１１上に形成された多結晶シリコン層１２０図中中央の
能動領域となる部分を残すとともに、他の部分を被酸化
部分１２Ｘの厚みｄ２に略等しい厚みｄｌだけ残すよう
にエツチング処理により除去した後に、残った周辺領域
１２Ｅ、１２Ｅのすべてが酸化されるように熱酸化を施
して、二酸化シリコン膜１３を形成するようにしている
。
ては、第２図および第３図に示したように、絶縁性基板
１１上に形成された多結晶シリコン層１２０図中中央の
能動領域となる部分を残すとともに、他の部分を被酸化
部分１２Ｘの厚みｄ２に略等しい厚みｄｌだけ残すよう
にエツチング処理により除去した後に、残った周辺領域
１２Ｅ、１２Ｅのすべてが酸化されるように熱酸化を施
して、二酸化シリコン膜１３を形成するようにしている
。
このため、第５図および第６図に示したように、二酸化
シリコン膜１３の多結晶シリコン層１２とゲート電極１
４Ｇとで挾まれた部分のみを残して他の部分をエツチン
グ処理により除去しても、これに伴って従来のように絶
縁性基板１１まで同時に除去されてしまうようなことは
ない。従って、多結晶シリコン層１２の先端１２Ｔ、１
２Ｔが浮いて剥離されることはない。
シリコン膜１３の多結晶シリコン層１２とゲート電極１
４Ｇとで挾まれた部分のみを残して他の部分をエツチン
グ処理により除去しても、これに伴って従来のように絶
縁性基板１１まで同時に除去されてしまうようなことは
ない。従って、多結晶シリコン層１２の先端１２Ｔ、１
２Ｔが浮いて剥離されることはない。
また、第６図の■−■線断面図である第８図に示すよう
に、不純物添加多結晶シリコンからなるゲート電極１４
Ｇに生ずる段差り、ｌｄ非常に小さくなる。このため、
多結晶シリコン層１２の側壁部１２Ｗは上記ゲート電極
１４Ｇと対向せず該側壁部１２Ｗが反転層として動作す
るようなことはない。特に、製造する薄膜トランジスタ
が前述した超薄膜トランジスタの場合には、能動領域と
なる多結晶シリコン層１２の膜厚はゲート絶縁膜１３Ｇ
と比べ数百人と非常に薄いだめ、該ゲート絶縁膜１３Ｇ
上に形成されるゲート電極１４Ｇに生ずる段差Ｄａ一層
小さくなり、大きな効果が得られる。
に、不純物添加多結晶シリコンからなるゲート電極１４
Ｇに生ずる段差り、ｌｄ非常に小さくなる。このため、
多結晶シリコン層１２の側壁部１２Ｗは上記ゲート電極
１４Ｇと対向せず該側壁部１２Ｗが反転層として動作す
るようなことはない。特に、製造する薄膜トランジスタ
が前述した超薄膜トランジスタの場合には、能動領域と
なる多結晶シリコン層１２の膜厚はゲート絶縁膜１３Ｇ
と比べ数百人と非常に薄いだめ、該ゲート絶縁膜１３Ｇ
上に形成されるゲート電極１４Ｇに生ずる段差Ｄａ一層
小さくなり、大きな効果が得られる。
なお、本発明は薄膜トランジスタに限らず、絶縁性酸化
物基体上に表面を酸化してなる酸化膜を少なくとも一部
に有する半導体領域を選択的に形成することが必要な半
導体装置の製造工程に広く適用することができる。
物基体上に表面を酸化してなる酸化膜を少なくとも一部
に有する半導体領域を選択的に形成することが必要な半
導体装置の製造工程に広く適用することができる。
上述した実施例の説明から明らかなように、本発明によ
れば、半導体領域を構成する半導体の酸化される部分の
厚みに略等しい厚みの半導体層を該半導体領域以外にも
形成し表面を酸化した後、形成された酸化膜を一部残し
て除去するようにしているため、絶縁性酸化物基体まで
除去されるようなことはなく半導体領域の半導体層先端
の剥離を防止することができる。また、生ずる段差も非
常に小さく該半導体領域の半導体層の側壁部が反転層と
して動作するようなこともない。これは、特に超薄膜ト
ランジスタを製造する際に大きな効果がある。
れば、半導体領域を構成する半導体の酸化される部分の
厚みに略等しい厚みの半導体層を該半導体領域以外にも
形成し表面を酸化した後、形成された酸化膜を一部残し
て除去するようにしているため、絶縁性酸化物基体まで
除去されるようなことはなく半導体領域の半導体層先端
の剥離を防止することができる。また、生ずる段差も非
常に小さく該半導体領域の半導体層の側壁部が反転層と
して動作するようなこともない。これは、特に超薄膜ト
ランジスタを製造する際に大きな効果がある。
第１図ないし第７図は本発明が適用された一実施例の薄
膜トランジスタの製造工程を順に示す概略断面図、第８
図は第６図の■−■線断面図、第９図ないし第１４図は
従来の薄膜トランジスタの製造工程の一例を順に示す概
略断面図、第１５図は第１４図のＩ−１線断面図である
。
膜トランジスタの製造工程を順に示す概略断面図、第８
図は第６図の■−■線断面図、第９図ないし第１４図は
従来の薄膜トランジスタの製造工程の一例を順に示す概
略断面図、第１５図は第１４図のＩ−１線断面図である
。
Claims (1)
- 絶縁性酸化物基体上に表面を酸化してなる酸化膜を少
なくとも一部に有する半導体領域を選択的に形成する半
導体領域の形成方法において、上記半導体の酸化される
部分の厚みに略等しい厚みの半導体層を上記半導体領域
以外にも形成し表面を酸化した後、形成された酸化膜を
一部残して除去する半導体領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20359384A JPS6181665A (ja) | 1984-09-28 | 1984-09-28 | 半導体領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20359384A JPS6181665A (ja) | 1984-09-28 | 1984-09-28 | 半導体領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6181665A true JPS6181665A (ja) | 1986-04-25 |
Family
ID=16476634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20359384A Pending JPS6181665A (ja) | 1984-09-28 | 1984-09-28 | 半導体領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122631A (ja) * | 1988-11-01 | 1990-05-10 | Sony Corp | 薄膜トランジスタの製造方法 |
-
1984
- 1984-09-28 JP JP20359384A patent/JPS6181665A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122631A (ja) * | 1988-11-01 | 1990-05-10 | Sony Corp | 薄膜トランジスタの製造方法 |
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