JP2001021906A

JP2001021906A - 液晶素子

Info

Publication number: JP2001021906A
Application number: JP11198201A
Authority: JP
Inventors: Seiji Kamei; 誠司亀井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-07-12
Filing date: 1999-07-12
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】エッチング時における絶縁膜の一部領域の選
択比を向上させる。【解決手段】形成すべきコンタクト孔に対応した領域
８に不純物イオン７を注入して、該領域８のエッチング
レートを高め、この領域８を選択的にエッチング除去し
て、該領域８にコンタクト孔を形成する。これにより領
域８だけを選択的にエッチングできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁膜に電極用孔
を形成するようにして製造する液晶素子に関するもので
ある。

【０００２】

【従来の技術】図２６従来技術のラウンドエッチを用い
たコンタクト孔のプロセスフローの断面図である。同図
において、１は半導体基板、２はフィールド酸化膜、３
は多結晶シリコン電極、４は絶縁膜、６はレジスト、６
は開口部、７は段差部、８はコンタクト孔、９は金属電
極、である。

【０００３】従来におけるＭＯＳトランジスタの一般的
なホールと呼ばれるコンタクト孔のプロセスは半導体基
板１にウエル領域等を形成し、ＳｉＮ膜等を堆積させ、
パターニングで前記ＳｉＮ膜の一部を除去し、熱酸化法
等でフィールド酸化膜２を形成する。次にゲート酸化膜
を熱酸化法等で形成し、ＬＰ−ＣＶＤ法等で、多結晶シ
リコン等を堆積させ、不純物を導入し、前記多結晶シリ
コンの抵抗を下げ、フォトリソグラフィ工程でパターニ
ング、エッチング処理を施し、多結晶シリコン電極３を
形成する。その後、自己整合方式で高濃度不純物をイオ
ン注入法で前記ウエル領域内に導入し、熱処理を加え、
ソース領域、ドレイン領域を形成する。次にＣＶＤ法等
でＢＰＳＧ膜等の絶縁膜４を堆積させ、熱処理によりリ
フローさせる。次にフォトリソグラフィ工程のパターニ
ングを行い、レジスト５による開口部６パターンを形成
し、（図２６（ａ））例えばＢＨＦ１０：１程度の溶液
によるウェットエッチング処理を３０秒程度行い、段差
部７を形成する（同図（ｂ））。

【０００４】引続きドライエッチ処理を連続的に行い、
コンタクト孔８を形成する（同図（ｃ））。その後ＰＶ
Ｄ法で金属膜を堆積させ、再度パターニング、エッチン
グ処理にて金属電極９を形成していた（同図（ｄ））。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来例における方法、即ち半導体装置や表示装置の製造方
法で用いられていた金属配線の為のコンタクト孔の形成
方法では、微細化が進むにつれて、金属配線技術の中で
必須技術であるバリアメタルを堆積させることが非常に
難しくなっている。その対策として、コンタクト孔のラ
ウンドエッチ等があるが、設計ルールが０．８μｍ以下
の微細プロセスにおいてウェットエッチを用いると、コ
ンタクト孔上部の寸法が設計値以上に大きくなり、隣接
するコンタクト孔とショートする、といった不良が発生
し易いという問題があった。

【０００６】又、コンタクト孔の開口部寸法が非常に大
きくなることによるショート等の不良を回避する為、必
要以上にコンタクト孔の間隔を取らざるを得ず、集積度
の高い回路の設計がし難い、という問題があった。

【０００７】又、ウェットエッチは非常に簡便なプロセ
スであるが、ウェットエッチを用いる限り、絶縁膜等は
等方性エッチングされる為、微細化プロセスに不向きで
ある、という問題があった。

【０００８】又、ラウンドエッチに見られるようなウェ
ット＆ドライエッチを用いる場合は特に、エッチングの
選択比が非常に重要であるが、例えば同様な性質を持つ
絶縁膜を局部的にエッチレートを速くする事が出来な
い、という問題があった。

【０００９】又、厚膜のドライエッチングを行う際はレ
ジストも厚く塗布する必要があり、段差が非常に大きく
なる、例えばスルーホール工程などでのパターニングで
はレジスト厚も大きくする必要がある為、解像度の高い
露光に制約が生じ、より大きなスルーホール径となって
しまう、という問題があった。

【００１０】本発明は上記事情に鑑み、エッチング時に
おける絶縁膜の一部の選択比を向上させるようにして製
造する液晶素子を提供することを目的とする。

【００１１】また好ましくは、エッチング時に絶縁膜の
一部の選択比を制御可能で、或いは開口部寸法を自由に
制御させることができ、或いは段差上部と段差下部の絶
縁膜のエッチングを同時に行うことができ、或いはエッ
チング時に絶縁膜の一部の選択比を制御すると同時に開
口部寸法も制御し、バリアメタルの埋め込み性を向上さ
せ、反射電極の効率や多層金属配線の信頼性を高め、歩
留りを向上させることのできる液晶素子を提供すること
を目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するため
の本発明は、形成すべき電極用孔に対応した領域に不純
物イオンを注入して、該領域のエッチングレートを高
め、前記領域を選択的にエッチング除去して、該領域に
電極用孔を形成するようにして製造したことを特徴とす
る。

【００１３】また、形成すべき電極用孔に対応したレジ
ストパターンを絶縁膜上に形成しておき、該レジストパ
ターンが形成された絶縁膜に不純物イオンを導入するこ
とにより、前記形成すべき電極用孔に対応した領域に前
記不純物イオンを注入することを特徴とする。

【００１４】また、前記不純物イオンの注入深さを制御
することにより、前記領域における被エッチング深さを
制御することを特徴とする。

【００１５】また、前記不純物イオンの注入個数を制御
することにより、前記領域における被エッチング速度を
制御することを特徴とする。

【００１６】また、前記不純物イオンの注入深さは１０
Å以上であることを特徴とする。或いは、前記不純物イ
オンの注入個数は１Ｅ１０ｃｍ^-2以上であることを特徴
とする。

【００１７】

【発明の実施の形態】本発明の実施の形態を以下の各実
施例により説明する。

【００１８】＜実施例１＞本実施例１は、本発明による
液晶素子の製造例である。図１及び図２は実施例１を説
明する図である。同図はＭＯＳトランジスタを製造する
プロセスフローの断面図である。図１及び図２におい
て、１は半導体基板、２はフィールド酸化膜、３は多結
晶シリコン電極、４は絶縁膜、５はレジスト、６は開口
部、７は不純物イオン、８は注入領域、９は段差部、１
０はコンタクト孔、１１は金属電極、である。

【００１９】まず、液晶素子の一部であるＭＯＳトラン
ジスタの製造について説明する。

【００２０】（Ａ）基板工程の製造フローウエル領域の形成（図１（ａ）を参照）不純物濃度が１Ｅ１４〜１Ｅ１５ｃｍ^-2の半導体基板１
に熱酸化法にて不図示の熱酸化膜（パッド酸化膜）を形
成し、その上にＬＰ−ＣＶＤ法にて不図示のＳｉＮ膜を
堆積させる。本実施例では熱酸化膜を３５０Å、ＳｉＮ
膜を２０００Å堆積している。

【００２１】次に、フォトリソグラフィ工程のパターニ
ング、エッチング処理にてＳｉＮ膜の一部を除去し、イ
オン注入法にてＰ（リン）を注入し、引き続いて熱処理
を加え不図示のウエル領域を形成する。本実施例ではイ
オン注入により形成される不純物領域の濃度が１Ｅ１５
〜１Ｅ１７ｃｍ^-2になる様にＰ（リン）を１．８Ｅ１２
ｃｍ^-2注入し、熱処理を１０００℃、６０分、Ｎ₂ ／Ｏ
₂ 雰囲気で施している。さらに、本実施例では前記Ｓｉ
Ｎ膜を全面除去した後、Ｂ（ホウ素）をイオン注入した
後熱処理を加え、異なった導伝性を持つウエル領域（図
示せず）を形成しており、不純物濃度は前記ウエル領域
と同じ程度に形成されている。

【００２２】フィールド酸化膜の形成（図１（ａ）を
参照）次にＬＰ−ＣＶＤ法にて不図示のＳｉＮ膜を再度堆積さ
せ、フォトリソグラフィ工程にてパターニングを行い、
前記ＳｉＮ膜の一部を除去し、熱酸化法にて熱酸化膜を
形成する。本実施例においては前記ＳｉＮ膜厚は１５０
０Å、熱酸化膜厚は８０００Åである。続いて、前記Ｓ
ｉＮ膜を全て除去し、フィールド酸化膜２を形成する。

【００２３】ゲート電極の形成（図１（ａ）参照）次に熱酸化法にて不図示のゲート酸化膜を形成し、しき
い値調整用の不純物をイオン注入法で導入する。本実施
例ではゲート酸化膜厚は３５０Åで、不純物はＢ（ホウ
素）を４Ｅ１１ｃｍ^-2、４０ＫｅＶの条件で前記ゲート
酸化膜下に注入している。

【００２４】次にＬＰ−ＣＶＤ法にて多結晶Ｓｉを前記
ゲート酸化膜上に堆積させ、全面に不純物を注入し、熱
処理を加えた後、パターニング法にて多結晶シリコン電
極３（ゲート電極）を形成する。本実施例では多結晶Ｓ
ｉを４４００Å堆積させた後にＰ（リン）を１．５Ｅ１
６ｃｍ^-2、７０ＫｅＶで注入し、９５０℃、３０分、Ｎ
₂ 雰囲気で熱処理した後にパターニング、エッチング
し、多結晶シリコン電極３を形成している。

【００２５】ここで多結晶シリコン電極３にはＷ、Ｃｏ
といった高融点金属と多結晶Ｓｉとの組み合わせ構造を
とることも可能である。さらに本実施例ではゲート酸化
膜の耐圧を向上させる為に熱酸化法で前記多結晶シリコ
ン電極３上に熱酸化膜を３５０Å形成している。

【００２６】次にレジストパターニング法にて前記多結
晶シリコン電極３の周辺のレジストを開口し、不純物を
注入する。ここで不純物は前記ウエル領域と反対の導伝
性を持つものを注入し、熱処理を加える。本実施例では
前記ウエル領域がＰ型に対しＰ（リン）が熱処理後に１
〜８Ｅ１７ｃｍ^-2の表面濃度を持つ様に形成している。
この領域は電界緩和層となり、ＭＯＳトランジスタの耐
圧を向上させるものである。さらに本実施例ではＮ型の
ウエル領域に対してはＢ（ホウ素）をイオン注入し、表
面濃度が１Ｅ１６〜１Ｅ１７ｃｍ^-2になる様に熱処理を
加え、電界緩和層を形成している。

【００２７】ソース・ドレインの形成（図１（ｂ）参
照）次に、レジストパターンニング法にて前記ゲート電極３
の周辺のレジストを開口し、前記Ｐ型のウエル領域にＮ
型不純物を導入し、レジストを除去した後に再度パター
ニングを行い、今度は前記Ｎ型のウエル領域上のゲート
電極３周辺のレジストを開口し、前記Ｎ型のウエル領域
内にＰ型の不純物を導入する。本実施例においてはＮ型
不純物はＰ（リン）を５Ｅ１５ｃｍ^-2、９５ＫｅＶの条
件で注入し、Ｐ型不純物はＢＦ２を３Ｅ１５ｃｍ^-2、１
００ＫｅＶの条件で注入している。レジストを除去した
後、熱処理をＮ₂ 雰囲気で１０００℃、１０分加え、不
純物を拡散させる事により、前記Ｐ型、Ｎ型のウエル領
域にソース領域、ドレイン領域を形成する。

【００２８】本実施例では前記ソース領域、ドレイン領
域はレジストパターニングによりオフセットをもたせて
いる。オフセット量は０．５〜２．０μｍが好適であ
る。オフセットをもたせる方法としては前記多結晶シリ
コン電極３の両脇にサイドスペーサを設け、高濃度不純
物を導入してもよい。

【００２９】層間絶縁膜の形成（図１（ｂ）参照）次に、ＣＶＤ法にて層間絶縁膜である絶縁膜４を堆積す
る。本実施例では常圧ＴＥＯＳＣＶＤ法にてＢＰＳＧ膜
を堆積しているが、他のＣＶＤ法による絶縁膜や複数の
絶縁膜を組み合せて堆積させても良い。

【００３０】（Ｂ）配線工程の製造フローコンタクト孔の形成（図１（ｂ）〜図２（ｅ）を参
照）続いて、Ｎ₂ 雰囲気にて１０００℃、５分の熱処理を加
え、前記ＢＰＳＧ膜４（絶縁膜４）をリフローする。次
に、フォトリソグラフィ工程にてパターニングを行い、
前記多結晶シリコン電極３の上部に開口部６を形成する
（図１（ｂ）参照）。

【００３１】その後、不純物イオン７を全面にドーピン
グし、注入領域８を形成する（図１（ｃ）参照）。本実
施例では不純物のドーピングにはイオン注入法を用い、
Ａｒイオンを３Ｅ１５ｃｍ^-2、２００ＫｅＶ注入し、深
さ約２４００Åの注入領域を形成させている。

【００３２】引続き、ＢＨＦを用いたウェットエッチ処
理を行う。本実施例ではＢＨＦ３：１の溶液にて１５秒
のエッチング処理を行い、段差部９を形成した（図２
（ｄ）参照）。この段差部９の深さ及び横方向の広がり
は不純物イオンのドーピング量、加速エネルギー、ＢＨ
Ｆの濃度、エッチング時間で簡単に制御可能である。ウ
ェットエッチ処理後に純水リンス、乾燥を行い、１２０
℃、３分の加熱を加える。

【００３３】引続き、ドライエッチ処理を行いコンタク
ト孔１０を形成する。以上のコンタクトの開口方法によ
り、前記ソース領域、ドレイン領域上のコンタクト孔も
開口させる（図２（ｅ）参照）。

【００３４】配線・電極の形成（図２（ｆ）を参照）レジスト除去後、ＰＶＤ法により、配線、電極用の金属
膜を堆積させる。本実施例ではＴｉとＴｉＮからなるバ
リアメタルを堆積させた、熱処理を加えた後Ａｌ−Ｓｉ
とＴｉＮを連続成膜しているが、Ａｌ−Ｓｉ−Ｃｕ、Ａ
ｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｔｉ等の材料を使うことも可能
である。次に、フォトリソグラフィ工程にて金属電極１
１を形成する。本実施例では配線間隔は１μｍである
が、０．５〜５μｍでもよい。

【００３５】層間絶縁膜の形成（図示省略）Ｐ−ＣＶＤにて第１層間絶縁膜を堆積する。本実施例で
はＰ−ＣＶＤ法にてＰ−ＳｉＯ膜を４０００Å堆積させ
ているが、Ｐ−ＳｉＮ、Ｐ−ＳｉＯＮ、Ｐ−ＴＥＯＳ法
の絶縁膜でも可能である。次に、回転塗布法にて第１無
機ＳＯＧ膜を塗布する。本実施例では無機ＳＯＧ膜を２
２００Å塗布して形成している。

【００３６】その後、４００℃、３０分の熱処理を加
え、続けてＰ−ＣＶＤ法にて第２層間絶縁膜を堆積させ
る。本実施例ではＰ−ＣＶＤ法にてＰ−ＳｉＯ膜を４０
００Å堆積させているが、Ｐ−ＳｉＮ、Ｐ−ＳｉＯＮ、
及び複数の絶縁膜の組合せやＰ−ＴＥＯＳ法の絶縁膜で
も可能である。

【００３７】スルーホール・電極の形成（図示省略）その後、フォトリソグラフィ工程にて前記層間絶縁膜に
第１金属配線と導通させる為に必要なスルーホールをド
ライエッチ法にて開口させた後、ＰＶＤ法にて導電膜を
堆積し、さらにその上部に反射電極用金属を堆積する。
本実施例では導電膜はＴｉ／ＴｉＮをＰＶＤ法にて連続
堆積して膜厚は１０００Åで、反射電極用金属にはＡＬ
−Ｓｉを１．４μｍ堆積している。勿論、反射電極用金
属にＡＬを用いたＡｌリフロー法を施した後ＣＭＰ処理
し、反射電極を形成することも可能である。

【００３８】本実施例における反射電極形成の為のＣＭ
Ｐ条件として、ウェハ回転数が３０ｒｐｍ、テーブル回
転数が３１回転、荷重が３００ｇｆ／ｃｍ、スラリー流
量が７５ｍｌ／ｍｉｎで、４０００Å研磨している。

【００３９】以上の工程によりＭＯＳトランジスタが完
成した。このＭＯＳトランジスタを用いて液晶素子を製
造するには、以上の工程に続いて、透明電極を持つ対向
基板を前記反射電極上部に形成して液晶を注入する（図
示省略）。本実施例において、液晶はＴＮ液晶を用いて
いるが、ＰＮ液晶やＶＡ液晶を用いてもよい。以上によ
り液晶素子が完成する。

【００４０】本実施例１における技術的効果は、コンタ
クト孔１０の開口部の間口の広さと深さが高精度に制御
可能となるため、バリアメタルの埋め込み性が向上する
と共に、金属配線上部の段差も改善され、信頼性の高い
多層金属配線の形成や、反射率の高い反射電極の形成が
可能となる。さらに、不純物イオン７を必要な部分８に
ドーピングし、ウェットエッチとドライエッチを組み合
せて用いることで、エッチング時の選択比を飛躍的に高
くすることが出来る。さらに、不純物イオン７のドーピ
ング量で、エッチング時における被エッチング膜の選択
比を自由に制御出来る。さらに、被エッチング領域の間
口も拡大される為、エッチング能力も向上し、集積度の
高い半導体素子や高画素密度の液晶素子の形成が可能と
なり、性能や歩留りを向上させることが可能となる。

【００４１】＜実施例２＞本実施例２は、上記実施例１
とは異なる方法により液晶素子を製造する例である。図
３及び図４は実施例２を説明する図である。同図はＭＯ
Ｓトランジスタを製造するプロセスフローの断面図であ
る。図３及び図４において、１は半導体基板、４は絶縁
膜、１１は金属電極、５４は層間絶縁膜、５５は遮光金
属膜、５６は絶縁膜、５７は絶縁膜、５８はレジスト、
５９は不純物イオン、６０は注入領域、６１は開口部、
６２はレジスト、６３は分離絶縁層、６４はスルーホー
ル、６５は反射電極、である。

【００４２】まず、ＭＯＳトランジスタを製造する。こ
の製造工程に関しては上記実施例１の（Ａ）基板工程の
製造フロー、及び（Ｂ）配線工程の製造フローのうち
〜の工程を同様にして行い、（Ｂ）配線工程の製造フ
ローのうちスルーホール・電極の形成を別の方法によ
り行う。但し実施例１では、（Ｂ）配線工程の製造フロ
ーのコンタクト孔の形成において、不純物イオン７を
ドーピングする方法を採用しているが、本実施例２では
この方法を採用するかどうかは任意である。なお、
（Ｂ）配線工程の製造フローの層間絶縁膜の形成にお
いて形成した層間絶縁膜は図３及び図４の符号５４で示
している。以下、本実施例２について、実施例１とは異
なるスルーホール・電極の形成の工程を説明する。

【００４３】上記の工程の後、図３（ａ）に示すよう
に、層間絶縁膜５４上に遮光金属膜５５を堆積させる。
本実施例ではＰＶＤ法にてＴｉを３０００Å堆積させて
いるが、遮光性の高い金属であれば良い。引続き、フォ
トリソグラフィ工程を行い、前記遮光金属膜５５のパタ
ーニング、エッチング処理を行う。

【００４４】その後、絶縁膜５６を堆積させる。本実施
例ではＰ−ＣＶＤ法にてＰ−ＳｉＮ膜を２５００Å堆積
している（図３（ａ）を参照）。

【００４５】その後、絶縁膜５７を堆積させる。ここで
は絶縁膜５７はＰ−ＣＶＤ法により、Ｐ−ＳｉＯ膜を１
００００Å堆積している。その後、フォトリソグラフィ
工程にてレジスト５８によるパターニングを形成する。
引続き、不純物イオン５９を前記絶縁膜５７に導入す
る。本実施例では不純物イオン５９のドーピング方法に
はイオン注入法を用い、Ａｒイオンを５Ｅ１５ｃｍ^-2、
４００ＫｅＶの条件で注入し、注入領域６０を形成す
る。この時、前記レジスト５８は不純物イオンのマスク
効果を確実にする為の条件を選択する必要がある。本実
施例ではレジスト膜厚は１．５μｍに設定している（図
３（ｂ）を参照）。

【００４６】その後、ＢＨＦを用いたウェットエッチ処
理を行う。本実施例ではＢＨＦ３：１の溶液にて３０秒
のエッチング処理を行い、開口部６１を形成した（図３
（ｃ）を参照）。この段差部の深さ、及び横方向の広が
りは不純物イオン５９のドーピング量、加速エネルギ
ー、ＢＨＦの濃度、エッチング時間で簡単に制御可能で
ある。ウェットエッチ処理後に純水リンス、乾燥を行
い、１２０℃、３分の加熱を加える。

【００４７】引続き、前記レジスト５８を除去し、再度
フォトリソグラフィ工程にてレジスト６２によるパター
ンを形成する（図４（ｅ）を参照）。

【００４８】その後、ドライエッチ処理を用いて、前記
絶縁膜５７をエッチングする。本実施例で用いたエッチ
ング条件は、圧力が１０００ｍＴｏｒｒ、印加電力が７
５０Ｗ、ガス種としてＣＦ４が１００ｓｃｃｍ、ＣＨＦ
３が２０ｓｃｃｍ、Ａｒが８００ｓｃｃｍに設定し、９
０秒間エッチング処理を加える。この条件でドライエッ
チングを行うと、エッチングガス種がＢＨＦを用いたウ
ェットエッチングにて形成された前記開口部６１を通し
て前記層間絶縁膜５４に到達し、前記絶縁膜５７と前記
層間絶縁膜５４を同時にエッチングする。その後、レジ
スト６２を除去すると、分離絶縁層６３とスルーホール
６４が同時に形成される（図４（ｆ）を参照）。

【００４９】次にＰＶＤ法にて導電膜を堆積し、さらに
その上部に反射電極用金属を堆積する。本実施例では導
電膜はＴｉ／ＴｉＮをＰＶＤ法にて連続堆積して膜厚は
１０００Åで、反射電極用金属にはＡＬ−Ｓｉを１．４
μｍ堆積している。勿論Ｐｕｒｅ−Ａｌを用いてＡｌリ
フローを施すことも可能である。次にＣＭＰ処理を行
う。その後、フォトリソグラフィー工程にてパターニン
グ、エッチング処理を行い、画素反射電極６５を形成す
る（図４（ｇ）を参照）。ＣＭＰ条件として、ウェハ回
転数が３０ｒｐｍ、テーブル回転数が３１回転、荷重が
３００ｇｆ／ｃｍスラリー流量が７５ｍｌ／ｍｉｎで、
４０００Å研磨している。

【００５０】以上のようにＭＯＳトランジスタを完成さ
せた後、透明電極を持つ対向基板（図示せず）を前記反
射電極６５上部に形成して液晶を注入する。本実施例に
おいて、液晶はＴＮ液晶を用いているが、ＰＮ液晶やＶ
Ａ液晶を用いてもよい。以上により液晶素子は完成す
る。

【００５１】本実施例２における技術的効果は、不純物
イオン５９を必要な部分にドーピングし、ウェットエッ
チとドライエッチを組み合せて用いる事で、エッチング
時の選択比を飛躍的に高くすることが出来る。さらに、
不純物イオン５９のドーピング量で、エッチング時にお
ける被エッチング膜の選択比を自由に制御出来る。

【００５２】さらに、複数の種顛の絶縁膜を堆積してい
てもエッチング時の選択比を飛躍的に高く出来るため、
パターニングによりウェットエッチとドライエッチを組
み合わせて用いることにより上層の絶縁膜５７と下層の
絶縁膜５４を同時に除去することが出来る。

【００５３】さらに、被エッチング領域の間口も拡大さ
れる為、エッチング能力も向上し、集積度の高い半導体
装置や高画素密度の表示装置の形成が可能となり、性能
や歩留りを向上させる事が可能となる。

【００５４】＜実施例３＞本実施例３では本発明のを適
用した液晶パネル（液晶素子）を有する液晶表示装置に
ついて説明する。

【００５５】（ｉ）液晶表示装置全体について図５〜図７に投写型液晶表示装置光学系の構成図を示
す。図５は上面図、図６は正面図、図７は側面図であ
る。同図において７１は投影レンズ、７２はマイクロレ
ンズ付液晶パネル、７３は偏光ビームスプリッター（Ｐ
ＢＳ）、４０はＲ（赤色光）反射ダイクロイックミラ
ー、４１はＢ／Ｇ（青色＆緑色光）反射ダイクロイック
ミラー、４２はＢ（青色光）反射ダイクロイックミラ
ー、４３は全色光を反射する高反射ミラー、５０はフレ
ネルレンズ、５１は凸レンズ、７６はロッド型インテグ
レーター、７７は楕円リフレクター、７８はメタルハラ
イド、ＵＨＰ等のアークランプである。

【００５６】ここで、Ｒ（赤色光）反射ダイクロイック
ミラー４０、Ｂ／Ｇ（青色＆緑色光）反射ダイクロイッ
クミラー４１、Ｂ（青色光）反射ダイクロイックミラー
４２はそれぞれ図８の（ａ）（ｂ）（ｃ）に示したよう
な分光反射特性を有している。そしてこれらのダイクロ
イックミラーは高反射ミラー４３とともに図９の斜視図
に示したように３次元的に配置されており、後述するよ
うに白色照明光をＲＧＢに色分解するとともに液晶パネ
ル７２に対して各原色光が３次元的に異なる方向から該
液晶パネル７２を照明するようにしている。

【００５７】ここで、光束の進行過程に従って説明する
と、まずランプ７８からの出射光束は白色光であり、楕
円リフレクター７７によりその前方のインテグレーター
７６の入り口に集光され、このインテグレーター７６内
を反射を繰り返しながら進行するにつれて光束の空間的
強度分布が均一化される。そしてインテグレーター７６
を出射した光束は凸レンズ５１とフレネルレンズ５０と
によりｚ軸−方向（正面図である図６基準）に平行光束
化され、まずＢ反射ダイクロイックミラー４２に至る。

【００５８】このＢ反射ダイクロイックミラー４２では
Ｂ光（青色光）のみが反射されｚ軸−方向つまり下側
（図６基準）にｚ軸に対して所定の角度でＲ反射ダイク
ロイックミラー４０に向かう。一方、Ｂ光以外の色光
（Ｒ／Ｇ光）はこのＢ反射ダイクロイックミラー４２を
通過し、高反射ミラー４３により直角にｚ軸−方向（下
側）に反射されやはりＲ反射ダイクロイックミラー４０
に向かう。ここでＢ反射ダイクロイックミラー４２と高
反射ミラー４３は共に上面図である図５を基にして言え
ば、インテグレーター７６からの光束（ｘ軸−方向）を
ｚ軸−方向（ｙｚ面内チルト）でｙ軸＋方向に進み、Ｐ
ＢＳ７３を通じて偏光化された後、該液晶パネル７２を
このｙ軸に対する角度を入射角（ｙｚ面方向）として照
明する。また、前述と同様にＲＧＢ各色光の液晶パネル
７２上の照明範囲を一致させるため、各色光の主光線は
液晶パネル７２上で交差するようにＢ／Ｇ反射ダイクロ
イックミラー４１とＲ反射ダイクロイックミラー４０の
シフト量およびチルト量が選択されている。さらに、図
８に示したようにＢ／Ｇ反射ダイクロイックミラー４１
のカット波長は５７０ｎｍ、Ｒ反射ダイクロイックミラ
ー４０のカット波長は６００ｎｍであるから、不要な橙
色光はＢ／Ｇ反射ダイクロイックミラー４１を透過して
捨てられる。これにより最適な色バランスを得ることが
できる。

【００５９】そして後述するように液晶パネル７２にて
各ＲＧＢ光は反射＆偏光変調され、ＰＢＳ７３に戻り、
ＰＢＳ７３のＰＢＳ面７３ａにてｘ軸＋方向に反射する
光束が画像光となり、投影レンズ７１を通じて、スクリ
ーン（不図示）に拡大投影される。

【００６０】ところで、図１１に示すように、液晶パネ
ル７２を照明する各ＲＧＢ光は入射角が異なるため、そ
こから反射されてくる各ＲＧＢ光もその出射角を異にし
ている。図１１は液晶パネル７２の拡大断面模式図（図
７のｙｚ面に対応）である。同図で、２１はマイクロレ
ンズ基板、２２はマイクロレンズ、２３はシートガラ
ス、２４は透明対向電極、２５は液晶層、２６は画素電
極、２７はアクティブマトリックス駆動回路部、２８は
シリコン半導体基板である。

【００６１】一方、投影レンズ７１としては液晶パネル
７２から出射される各ＲＧＢ光を全て取り込むに十分な
大きさのレンズ径及び開口のものを用いている。ただ
し、投影レンズ７１に入射する光束の傾きは、各色光が
マイクロレンズを２回通過することにより平行化され、
液晶パネル７２への入射光の傾きを維持している。とこ
ろが図１３に示す従来のマイクロレンズ付透過型液晶パ
ネル（図１１で、８６はマイクロレンズ、８７は液晶
層、８８は画素電極である）では、液晶パネルを出射し
た光束はマイクロレンズ８６の集光作用分も加わってよ
り大きく広がってしまうので、この光束を取り込むため
の投影レンズはさらに大きな開口数が求められ、高価な
レンズとなっていた。しかし、本例では液晶パネル７２
からの光束の広がりはこのように比較的小さくなるの
で、より小さな開口数の投影レンズ７１でもスクリーン
上で十分に明るい投影画像を得ることができ、より安価
な投影レンズ７１を用いることが可能になる。

【００６２】次に、図１２〜図１４に本例での色分解色
合成原理説明図を示す。ここで図１２は液晶パネル７２
の上面模式図、図１３、図１４はそれぞれ該液晶パネル
７２の上面模式図に村するＡ−Ａ’（ｘ方向）断面模式
図、Ｂ−Ｂ’（ｚ方向）断面模式図である。このうち図
１４はｙｚ断面を表す上記図１０に対応するものであ
り、各マイクロレンズ２２に入射するＧ光とＲ光の入出
射の様子を表している。これから判るように各Ｇ画素電
極は各マイクロレンズ２２中心の真下に配置され、各Ｒ
画素電極は各マイクロレンズ２２間境界の真下に配置さ
れている。従ってＲ光の入射角はそのｔａｎθが画素ピ
ッチ（Ｂ＆Ｒ画素）とマイクロレンズ・画素電極間距離
の比に等しくなるように設定するのが好ましい。一方、
図１３は該液晶パネル７２のｘｙ断面に対応するもので
ある。このｘｙ断面についてはＢ画素電極とＧ画素電極
とが図１４と同様に交互に配置されており、やはり各Ｇ
画素電極は各マイクロレンズ中心の真下に配置され、各
Ｂ画素電極は各マイクロレンズ間境界の真下に配置され
ている。ところで該液晶パネル７２を照明するＢ光につ
いては、前述したようにＰＢＳ７３による偏光化後、図
中断面（ｘｙ面）の斜め方向から入射してくるため、Ｒ
光の場合と全く同様に各マイクロレンズ２２から入射し
たＢ光線は図１３のように出射する。

【００６３】このように、本実施例３の液晶パネル７２
においては、１つの絵素を構成するＲＧＢ画素ユニット
について、各原色照明光の入射照明位置は異なるもの
の、それらの出射については同じマイクロレンズから行
われる。そしてこのことはその他の全ての絵素（ＲＧＢ
画素ユニット）についても成り立っている。

【００６４】従って、図１５に示すように本液晶パネル
７２からの全出射光をＰＢＳ７３および投影レンズ７１
を通じてスクリーン７９に投写するに際して、液晶パネ
ル７２内のマイクロレンズ２２の位置がスクリーン７９
上に結像投影されるように光学調整すると、その投影画
像は図１６に示すようなマイクロレンズ２２の格子内に
各絵素を構成する該ＲＧＢ画素ユニットからの出射光が
混色した状態つまり同画素混色した状態の絵素Ｑを構成
単位としたものとなる。これにより、いわゆるＲＧＢモ
ザイクが無い質感の高い良好なカラー画像表示が可能と
なる。

【００６５】（ii）シリコン半導体基板２８及びアクテ
ィブマトリックス駆動回路部２７についてシリコン半導
体基板２８及びアクティブマトリックス駆動回路部２７
の部分は既に説明した実施例１、２で説明したＭＯＳト
ランジスタに相当する部分である。上記駆動回路部２７
の一部が図１７に示されている。

【００６６】２８はｐ型半導体からなるシリコン半導体
基板、２６、２６’は画素電極、１０２はｐ型ウエル、
１０２’はｎ型ウエル、１０３、１０３’はドレイン領
域、１０５、１０５’はソース領域、１０６はフィール
ド酸化膜、１０８、１０８’、１０９は絶縁層、１１０
はデータ配線につながるソース電極、１１１は画素電極
につながるドレイン電極、１１７、１１７’は高濃度不
純物領域、３０１はコンタクト孔、３０２はスルーホー
ルである。

【００６７】コンタクト孔３０１の形成は、上述した各
実施例のように不純物イオンの注入層を設け、それをエ
ッチング処理して行った。本実施例においては、レジス
トパターンにより０．８μｍの開口部を形成し、絶縁膜
中に不純物イオンを導入している。不純物イオンの導入
にはイオン注入法により、Ａｒイオンを５Ｅ１５ｃ
ｍ^-2、３５ＫｅＶの条件で用いている。その後ＢＨＦ
３：１の溶液によるウェットエッチング処理の後、連続
してドライエッチ処理を施してコンタクト孔３０１を形
成している。

【００６８】１０７、１０７’は、表示領域、周辺領域
を覆う遮光層であり、Ｔｉ，ＴｉＮ，Ｗ，Ｍｏ等が適し
ている。図１７からわかるように、上記遮光層は、表示
領域では、画素電極とソース電極との接続部を除いて覆
っているが、周辺領域では、一部映像信号線、クロック
線等、配線容量が重くなる領域では、上記遮光層を除
き、上記遮光層が除かれた部分は照明光の光が混入し、
回路の誤動作を起こす場合は画素電極層を覆う設計にな
っており、高速信号が転送可能な工夫が為されている。

【００６９】なお、アクティブマトリックス駆動回路部
２７は上記実施例２と同じ方法により製造したものとす
る。

【００７０】図１８は、このような液晶パネル７２のア
クティブマトリックス駆動部２７の回路図である。図１
８において、１２１は水平シフトレジスタ、１２２は垂
直シフトレジスタ、１２３はｎチャネルＭＯＳＦＥＴ、
１２４はｐチャネルＭＯＳＦＥＴ、１２５は保持容量、
１２６は液晶画素容量、１２７は信号転送スイッチ、１
２８はリセットスイッチ、１２９はリセットパルス入力
端子、１３０はリセット電源端子、１３１はＲＧＢ映像
信号入力端子である。

【００７１】なお図１７において、シリコン半導体基板
２８はｐ型になっているが、これをｎ型としてもよい。
この場合、ウエル領域１０２、１０２’は反対の導電型
にする。また、ｐ型、ｎ型のウエル領域１０２及び１０
２’は、半導体基板２８よりも高濃度に不純物が注入さ
れていることが望ましく、半導体基板２８の不純物濃度
が１０¹⁴〜１０¹⁵（ｃｍ^-3）のとき、ウエル領領域１０
２、１０２’の不純物濃度は１０¹⁵〜１０¹⁷（ｃｍ^-3）
が望ましい。

【００７２】ソース電極１１０は、表示用信号が送られ
てくるデータ配線に、ドレイン電極１１１は画素電極２
６に接続する。これらの電極１１０、１１１には、通常
Ａｌ、ＡＩＳｉ、ＡｌＳｉＣｕ、ＡＩＧｅＣｕ、ＡＩＣ
ｕ配線を用いる、。これらの電極１１０、１１１の下部
に、ＴｉとＴｉＮからなるバリアメタル層を用いると、
コンタクトが安定に実現できる。またコンタクト抵抗も
低減できる。

【００７３】画素電極２６、２６’は、表面が平坦で、
高反射材が望ましく、通常の配線用金属であるＡｌ，Ａ
ｌＳｉ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，ＡｌＣ以外にＣ
ｒ，Ａｕ，Ａｇなどの材料を使用することが可能であ
る。また、平坦性や向上のため、下地絶縁層や画素電極
２６の表面をケミカルメカニカルポリッシング（ＣＭ
Ｐ）法によって処理するとよい。

【００７４】図１８に示す保持容量１２５は、図１７に
示す画素電極２６と対向透明電極２４（図１０を参照）
の間の信号を保持するための容量である。ウエル領域１
０２には基板電位を印加する。

【００７５】また以上述べたようなアクティブマトリッ
クス駆動回路部２７は各画素電極２６の下に存在するた
め、図１８の回路図上では絵素を構成する各ＲＧＢ画素
は単純に横並びに描かれているが、各画素ＦＥＴのドレ
インは図１９に示したような２次元的配列の各ＲＧＢ画
素電極２６に接続している。

【００７６】図２０は、シール構造と、パネル構造との
関係を説明するための摸式的平面図である。この図２０
において、１５１はシール材、１５２は電極パッド、１
５３は、クロックバッファー回路、１５４は、アンプで
ある。このアンプは、パネル電気検査時の出力アンプと
して使用するものである。１５５は、対向基板の電位を
とるＡｇペースト部１５６は、表示領域１５７は、ＳＲ
等の周辺駆動回路部である。

【００７７】図２０からわかるように、シールの内部に
も、外部にも、トータルチップサイズが小さくなるよう
に、回路が設けられている。本実施例では、パッドの引
き出しをパネルの片辺側の１つに集中させているが、長
辺側でも良く、又、一辺でなく、多辺からの取り出しも
高速クロックを取り扱う時に有効である。

【００７８】今回、ローディング効果を抑えるため、徐
々に圧力を下げていくと、１ｔｏｒｒ以下になるとロー
ディング効果がかなり抑制され、かつＣＨＦ３をゼロに
し、ＣＦ４のみによるエッチングが有効であることを見
出した。

【００７９】さらに、画素電極領域は、ほとんどレジス
トが存在せず、周辺部はレジストで占められている。構
造体を形成するのは難しく、構造として、画素電極と同
等の形状を表示領域の周辺部まで設ける事が有効である
ことがわかった。

【００８０】本構造にすることにより、従来あった表示
部と周辺部もしくはシール部との段差もなくなり、ギャ
ップ精度が高くなり、面内均一圧が高くなるだけでな
く、注入時のムラもへり、高品位の画質が歩留りよくで
きる効果が得られた。

【００８１】ところで、本投写型液晶表示装置の駆動回
路系についてその全体ブロック図を図２１に示す。ここ
で９１０はパネルドライバーであり、ＲＧＢ映像信号を
極性反転しかつ所定の電圧増幅をした液晶駆動信号を形
成するとともに、対向電極２４駆動信号、各種タイミン
グ信号等を形成している。９１２はインターフェースで
あり、各種映像及び制御伝送信号を標準映像信号等にデ
コードしている。９１１はデコーダーであり、インター
フェース９１２からの標準映像信号をＲＧＢ原色映像信
号及び同期信号にデコードしている。９１４はバラスト
であり、アークランプ７８を駆動点灯する。９１５は電
源回路であり、各回路ブロックに対して電源を供給して
いる。９１３は不図示の繰作部を内在したコントローラ
ーであり、上記各回路ブロックを総合的にコントロール
するものである。このように本投写型液晶表示装置は、
その駆動回路系は単板式プロジェクターとしては極一般
的なものであり、特に駆動回路系に負担を掛けることな
く、前述したようなＲＧＢモザイクの無い良好な質感の
カラー画像を表示することができるものである。

【００８２】ところで図２２に本発明における液晶パネ
ルの別形態の部分拡大上面図を示す。ここではマイクロ
レンズ２２の中心真下位置にＢ画素を配列し、それに対
し左右方向にＧ画素が交互に並ぶように、上下方向にＲ
画素が交互に並ぶ用に配列している。このように配列し
ても、絵素を構成するＲＧＢ画素ユニットからの反射光
が１つの共通マイクロレンズから出射するように、Ｂ光
を垂直入射、Ｒ／Ｇ光を斜め入射（同角度異方向）とす
ることにより、前例と全く同様な効果を得ることができ
る。また、さらにマイクロレンズ２２の中心真下位置に
Ｒ画素を配列しその他の色画素を左右または上下方向に
Ｒ画素に対して交互に並ぶようにしても良い。

【００８３】＜実施例４＞図２３に本発明による液晶パ
ネルの別の一例を示す。同図は本液晶パネル７２０の部
分拡大断面図である。前述の実施例３での液晶パネル７
２との相違点を述べると、まず対向ガラス基板としてシ
ートガラス７２３を用いており、マイクロレンズ２２０
についてはシートガラス７２３上に熱可塑性樹脂を用い
たいわゆるリフロー法により形成している。さらに、非
画素部にスペーサー柱２５１を感光性樹脂のフォトリソ
グラフィーにて形成している。該液晶パネル７２０の部
分上面図を図２４に示す。

【００８４】この図から判るようにスペーサー柱２５１
は所定の画素のピッチでマイクロレンズ２２０の角隅部
の非画素領域に形成されている。このスペーサー柱２５
１を通るＡ−Ａ’断面図を図２５に示す。このスペーサ
ー柱２５１の形成密度については１０〜１００画素ピッ
チでマトリックス状に設けるのが好ましく、シートガラ
ス７２３の平面性と液晶の注入性というスペーサー柱数
に対して相反するパラメーターを共に満足するように設
定する必要がある。また本例では金属膜パターンによる
遮光層２２１を設けており、各マイクロレンズ境界部分
からの漏れ光の進入を防止している。これにより、この
ような漏れ光による投影画像の彩度低下（各原色画像光
の混色による）やコントラスト低下が防止される。

【００８５】従って本液晶パネル７２０を用いて前例の
如く投写型表示装置を構成することにより、さらにメリ
ハリのある良好な画質が得られるようになる。

【００８６】

【発明の効果】以上説明したように、本発明によれば、
絶縁膜においては不純物イオンが注入され領域のエッチ
ングレート（選択比）が向上される。これにより該領域
が選択的にエッチング除去されることが可能になる。

【００８７】また、レジストパターンが形成された絶縁
膜中に不純物イオンを導入し、ＢＨＦ等のウェットエッ
チなどでエッチングを行っても、パターン開口部周辺の
寸法は必要以上に大きくならず、不純物イオンを注入し
た領域だけを選択的にエッチング除去することが可能に
なる。

【００８８】さらに、不純物イオンの個数を制御するこ
とにより、被エッチング領域の選択比を制御することが
可能になる。

【００８９】さらに、本発明によれば、レジストパター
ンが形成された複数層の絶縁膜の一部領域に不純物イオ
ンを注入し、ＢＨＦ等のウェットエッチなどを用いるこ
とで、不純物イオンの注入領域だけを選択的にエッチン
グし、その後再度レジストパターンを形成、エッチング
することで、複数層にわたり堆積された絶縁膜の上層と
下層の一部（段差上部と段差下部）を同時にエッチング
することも可能になる。

【００９０】さらに、被エッチング領域の開口寸法も制
御性良く拡大されるため、エッチング能力も向上し、バ
リアメタルの埋め込み性が向上し、反射電極の効率や多
層金属配線の信頼性も向上し、集積度の高い半導体装置
や高画素密度の液晶素子が可能となり、性能や歩留りを
向上させることが可能となる。

【図面の簡単な説明】

【図１】実施例１に係るプロセスフローの断面図。

【図２】実施例１に係るプロセスフローの断面図。

【図３】実施例２に係るプロセスフローの断面図。

【図４】実施例２に係るプロセスフローの断面図。

【図５】実施例３に係る投写型液晶装置光学系を示す全
体構成図であり上面図。

【図６】図５の投写型液晶装置光学系を示す正面図。

【図７】図５の投写型液晶装置光学系を示す側面図。

【図８】ダイクロイックミラーの分光反射特性図。

【図９】色分解照明部の斜視図。

【図１０】液晶パネルを示す断面図。

【図１１】従来のマイクロレンズ付透過型液晶パネルの
部分拡大断面図。

【図１２】液晶パネルでの色分解色合成原理説明図。

【図１３】液晶パネルでの色分解色合成原理説明図。

【図１４】液晶パネルでの色分解色合成原理説明図。

【図１５】投写型液晶装置の投影光学系を示す部分構成
図。

【図１６】投写型液晶装置でのスクリーン上投影像の部
分拡大図。

【図１７】液晶パネルにおけるアクティブマトリックス
駆動回路部の模式断面図。

【図１８】液晶パネルにおけるアクティブマトリックス
駆動部の回路図。

【図１９】液晶パネルでの部分拡大上面図。

【図２０】液晶パネルの模式的全体平面図。

【図２１】液晶パネル周辺駆動回路（別形態）の模式的
ブロック図。

【図２２】液晶パネルの別形態の部分拡大上面図。

【図２３】実施例４における液晶パネルを示す部分拡大
断面図。

【図２４】液晶パネルでの色分解色合成原理説明図。

【図２５】液晶パネルでの色分解色合成原理説明図。

【図２６】従来例によるコンタクト孔の形成方法を示し
たプロセスフローの断面図。

【符号の説明】

１半導体基板２フィールド酸化膜３多結晶シリコン電極４絶縁膜５レジスト６開口部７不純物イオン８注入領域９段差部１０コンタクト孔１１金属電極５４層間絶縁膜５５遮光金属膜５７絶縁膜５８レジスト５９不純物イオン６０注入領域６１開口部６２レジスト６３分離絶縁層６４スルーホール６５反射電極７１投影レンズ７２、７２０マイクロレンズ付液晶パネル２１マイクロレンズガラス基板２２マイクロレンズ（インデックス分布式）２２０マイクロレンズ（リフロー熱ダレ式）２２１遮光マスク２３、７２３シートガラス２４対向透明電極２５液晶層２５１スペーサー柱２５２周辺シール部２６画素電極２７アクティブマトリックス駆動回路部２８シリコン半導体基板２９基本絵素単位７３偏光ビームスプリッター（ＰＢＳ）４０Ｒ反射ダイクロイックミラー４１Ｂ／Ｇ反射ダイクロイックミラー４２Ｂ反射ダイクロイックミラー４３高反射ミラー５０フレネルレンズ（第２コンデンサーレンズ）５１第１コンデンサーレンズ７６ロッド型インテグレータ７７楕円リフレクター７８アークランプ７９スクリーン９１０パネルドライバー９１１デコーダー９１２インターフェース回路９１３コントローラ９１４バラスト（アークランプ点灯回路）９１５電源回路８６マイクロレンズ（従来例）８８透過型液晶画素（従来例）１０２、１０２’ ｐ型ウエル、ｎ型ウエル１０３、１０３’ ドレイン領域１０５、１０５’ ソース領域１０６フィールド酸化膜１０７遮光層１０８、１０９絶縁層１１０ソース電極１１１ドレイン電極１１７、１１７’ 高濃度不純物領域１１９表示領域３０１コンタクト孔３０２スルーホール

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H090 HB04X HC01 HC05 HC11 HC12 HC19 KA05 LA04 LA12 LA15 LA16 LA20 2H092 GA29 HA04 HA06 JA24 JA46 JB57 KB25 MA13 MA17 MA18 MA19 MA27 NA16 NA29 PA06 PA08 PA09 PA11 PA12 PA13 QA07 RA05 4M104 BB01 BB14 BB39 CC01 DD11 DD12 DD16 DD19 EE15 GG20 5F004 AA03 AA12 DB00 DB06 DB07 EA10 EA15 EA29 EB01 EB02 EB03 FA02 5F033 HH09 HH10 HH18 HH33 JJ01 JJ09 JJ10 JJ18 JJ33 KK04 KK15 KK19 LL04 MM05 NN06 NN07 PP09 PP14 QQ09 QQ11 QQ19 QQ34 QQ37 QQ48 QQ59 QQ60 QQ61 QQ65 RR04 RR06 RR08 RR15 SS04 SS11 SS15 VV00 WW01 WW04

Claims

【特許請求の範囲】

【請求項１】形成すべき電極用孔に対応した領域に不
純物イオンを注入して、該領域のエッチングレートを高
め、前記領域を選択的にエッチング除去して、該領域に電極
用孔を形成するようにして製造した、ことを特徴とする
液晶素子。
【請求項２】形成すべき電極用孔に対応したレジスト
パターンを絶縁膜上に形成しておき、該レジストパター
ンが形成された絶縁膜に不純物イオンを導入することに
より、前記形成すべき電極用孔に対応した領域に前記不
純物イオンを注入する、ことを特徴とする請求項１記載
の液晶素子。
【請求項３】前記不純物イオンの注入深さを制御する
ことにより、前記領域における被エッチング深さを制御
する、ことを特徴とする請求項１記載の液晶素子。
【請求項４】前記不純物イオンの注入個数を制御する
ことにより、前記領域における被エッチング速度を制御
する、ことを特徴とする請求項１記載の液晶素子。
【請求項５】前記不純物イオンの注入深さは１０Å以
上である、ことを特徴とする請求項１乃至４記載の液晶
素子。
【請求項６】前記不純物イオンの注入個数は１Ｅ１０
ｃｍ^-2以上である、ことを特徴とする請求項１乃至４記
載の液晶素子。