KR20030000572A - 반도체소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims abstract description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 8
- 239000002243 precursor Substances 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- 238000005546 reactive sputtering Methods 0.000 claims description 4
- MNWRORMXBIWXCI-UHFFFAOYSA-N tetrakis(dimethylamido)titanium Chemical compound CN(C)[Ti](N(C)C)(N(C)C)N(C)C MNWRORMXBIWXCI-UHFFFAOYSA-N 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 229910004491 TaAlN Inorganic materials 0.000 abstract description 3
- 229910010037 TiAlN Inorganic materials 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 61
- 239000012535 impurity Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, CMOS 트랜지스터의 형성공정 시 반도체기판 상부에 게이트절연막을 형성하고, 상기 반도체기판의 NMOS영역에 Ta1-xAlxN막을 형성하고, PMOS영역에 Ti1-xAlxN막을 형성한 다음, 전체표면 상부에 금속층을 형성한 후 게이트전극 마스크를 식각마스크로 상기 금속층, Ta1-xAlxN막 또는 Ti1-xAlxN막과 게이트절연막을 식각하여 NMOS영역에는 금속층패턴, Ta1-xAlxN막패턴 및 게이트절연막패턴의 적층구조를 형성하고, 상기 PMOS영역에는 금속층패턴, Ti1-xAlxN막패턴 및 게이트절연막패턴의 적층구조를 형성함으로써 NMOS영역과 PMOS영역 모두에서 일함수 값을 조절하여 문턱전압을 낮추고, 내산화성 및 열적 안정성을 향상시켜 그에 따른 소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 NMOS 및 PMOS에 적절한 일함수 값을 갖는 박막을 이용하여 안정한 이중 금속 게이트전극을형성하는 반도체소자의 제조방법에 관한 것이다.
일반적으로 MOSFET 의 게이트 절연막은 반도체기판과 게이트 전극을 중계하는 역할로서 반도체기판 및 상기 게이트 전극의 사이에 위치한다. 그리고, 상기 게이트 절연막은 게이트 전극으로 주로 사용되는 다결정실리콘층과의 계면 상태가 가장 양호한 열산화막(SiO2)을 주로 사용한다.
그러나, 소자가 고집적화되어 감에 따라 디자인 룰(design rule)이 감소하여 SiO2막의 터널링(tunneling) 한계가 25 ∼ 30Å 이하로 줄어드는 추세에 있다. 그리고, 서브(sub) 0.10㎛ 기술에서 게이트절연막의 두께는 DRAM의 경우 30 ∼ 35Å, 로직(logic) 소자의 경우 13 ∼ 15Å이 예상된다.
현재까지 게이트전극의 재료로 사용되고 있는 다결정실리콘층을 계속 사용하는 경우, 폴리-게이트 공핍현상(poly-gate depletion effect)에 의하여 증가되는 캐패시턴스 성분이 3 ∼ 8Å 정도까지 되어 13 ∼ 30Å 정도의 게이트절연막이 차지하는 전기적인 두께(Teff)를 감소시키는데 큰 장애가 되고 있다. 따라서 이를 극복하기 위하여 고유전 물질(high-k dielectric material)을 게이트 절연막으로 사용하려는 연구가 진행되고 있으며, 게이트전극의 재료로 폴리실리콘 대신 금속을 적용함으로써 폴리 게이트 공핍현상을 최소화하려는 노력을 하고 있다. 뿐만 아니라 p+ 다결정실리콘 게이트의 경우 보론(boron)이 게이트 절연막을 통해 반도체기판으로 침투하는 문제도 금속 게이트를 사용함으로써 방지할 수 있다.
한편, 상기 금속 게이트의 경우 TiN 또는 WN을 중심으로 연구가 진행되어 왔으나, 일함수(work function) 값이 4.75 ∼ 4.85eV 정도인 관계로 미드 갭(mid-gap) 일함수에서 밸런스 밴드(valence band) 쪽으로 가깝게 일함수를 형성하게 된다. PMOSFET를 위한 경우 상기의 일함수는 어느 정도 적합한 수준이라고 할 수 있으나, NMOSFET의 경우 채널 도핑을 2 ∼ 5×1017/㎤정도로 가져갈 때 문턱전압 값이 거의 0.8 ∼ 1.2V 종도가 됨을 의미한다. 즉, 이러한 경우 저전압(low-voltage) 또는 저전원(low-power)의 특성을 갖는 고성능(high performance) 소자에서 요구되는 0.3 ∼ 0.6V의 문턱전압 타겟(target)을 만족시킬 수 없게 된다. 따라서, NMOS와 PMOS에서 동시에 0.3 ∼ 0.6V 정도의 낮은 문턱전압을 얻기 위해서는 NMOS의 경우 일함수 값이 약 4.2 ∼ 4.4eV, PMOS의 경우 일함수 값이 약 4.8 ∼ 5.1eV 정도의 값을 가지는 이중 금속 게이트전극을 사용하는 것이 바람직하다.
이러한 이중 금속 게이트전극의 요구되는 특성은 일함수가 NMOS용과 PMOS용으로 가능한 동종의 물질을 적용하는 것이 식각단계나 공정단순화 측면에서 유리하다고 볼 수 있지만, 동종의 물질로 구성성분이나 박막의 배향성의 조절로 일 함수가 0.7 ∼ 1.0eV 이상으로 차이가 나는 경우는 현재까지는 극히 드문 실정이다. 따라서, 일함수가 다른 이종의 물질을 이중 금속 게이트전극에 적용하기 위해서는 게이트전극의 적층 높이가 달라지고 전극을 구성하는 물질이 달라져서 전극을 식각하는데 어려움이 있고, 950℃ 이상의 고온 열처리공정 시 하부 게이트절연막과 반응하여 소자의 동작 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, NMOS영역에는 Ta1-xAlxN막을 형성하고, PMOS영역에는 Ti1-xAlxN막을 형성하여 각각의 일함수값을 조절함으로써 문턱전압이 감소된 CMOS 트랜지스터를 형성하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 본 발명에 따른 반도체소자의 제조방법에 의해 형성된 게이트전극의 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 반도체기판11 : n웰
12 : 소자분리절연막13 : 게이트절연막
14 : p웰15 : TiAlNx막패턴
17 : TaAlNx막패턴19 : 금속층패턴
21 : LDD영역23 : 절연막 스페이서
25 : 소오스/드레인영역
Ⅰ: NMOS영역Ⅱ : PMOS영역
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
NMOS영역과 PMOS영역이 구비되는 반도체기판에 p웰과 n웰을 각각 형성하는 공정과,
상기 반도체기판 상부에 게이트절연막을 형성하는 공정과,
상기 NMOS영역에 Ta1-xAlxN막을 형성하고, 상기 PMOS영역에 Ti1-xAlxN막을 형성하는 공정과,
전체표면 상부에 금속층을 형성하는 공정과,
게이트전극 마스크를 식각마스크로 상기 금속층과 Ta1-xAlxN막 또는 Ti1-xAlxN막 및 게이트절연막을 식각하여 상기 NMOS영역에 금속층패턴, Ta1-xAlxN막패턴 및 게이트절연막패턴의 적층구조를 형성하고, 상기 PMOS영역에는 금속층패턴, Ti1-xAlxN막패턴 및 게이트절연막패턴의 적층구조를 형성하는 공정과,
상기 적층구조의 양측 반도체기판에 LDD영역을 형성하는 공정과,
상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,
상기 절연막 스페이서의 양측 반도체기판에 소오스/드레인영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1 는 본 발명에 따른 반도체소자의 제조방법에 의해 형성된 게이트전극의 단면도이다.
먼저, 반도체기판(10)에 활성영역을 정의하는 소자분리절연막(12)을 형성한다.
다음, 상기 반도체기판(10)의 NMOS영역(Ⅰ)과 PMOS영역(Ⅱ)에 p웰(14)과 n웰(11)을 각각 형성한다.
그 다음, 상기 반도체기판(10) 상부에 게이트절연막(도시안됨)을 소정 두께 형성한다.
다음, 상기 NMOS영역(Ⅰ)에 Ta1-xAlxN막(도시안됨)을 형성한다.
그 다음, PMOS영역(Ⅱ)에 Ti1-xAlxN막(도시안됨)을 형성한다. 이때, 상기 Ta1-xAlxN막과 Ti1-xAlxN막은 확산방지 역할을 한다.
상기 Ta1-xAlxN막과 Ti1-xAlxN막에서 x의 조성은 0.05 ∼ 0.95이다. 그리고, 상기 Ta1-xAlxN막의 일함수값은 4.0 ∼ 4.4eV이고, 상기 Ti1-xAlxN막의 일함수값은 4.8 ∼ 5.2eV이다.
상기 Ta1-xAlxN막과 Ti1-xAlxN막은 질소 반응성 스퍼터링방법 또는 화학기상증착방법(chemical vapor deposition, 이하 CVD라 함) 또는 어드벤스트(advanced) CVD방법 또는 단원자증착법(automic layer deposition)방법으로 5 ∼ 500Å 두께 증착된다.
상기 질소 반응성 스퍼터링방법은 0 ∼ 500℃의 온도에서 Ta1-xAlx또는 Ti1-xAlx를 타겟으로 이용하고, 5 ∼ 100sccm의 질소와 5 ∼ 50sccm의 Ar 및 0.25 ∼ 15kW의 RF 파워를 사용하는 조건으로 실시된다.
그리고, 상기 CVD방법 또는 어드벤스트 CVD방법은 전구체를 이용하여 실시된다. 상기 Ta1-xAlxN막은 Ta의 전구체로 TaCl4, Ta(OC2H5)4, TDMAT 또는 TDEAT를 사용하고, 상기 Ti1-xAlxN막은 Ti의 전구체로 TiCl4, TDMAT 또는 TDEAT를 사용하며, Al의 전구체로 AlCl3, DMAH(di-methyl aluminate hydride) 또는 DMEAA(di-methyl aluminate)를 사용하고 질소 소스로 NH3, N2EH는 ND3를 이용한다.
또한, 상기 단원자 증착법은 50 ∼ 650℃의 온도 및 0.05 ∼ 3Torr의 기압 하에서 실시된다.
그 다음, 상기 구조 상부에 금속층(도시안됨)을 형성한다. 상기 금속층은 텅스텐층 또는 저저항 탄탈륨(α-Ta)층으로 형성된다.
다음, 게이트전극 마스크를 식각마스크로 상기 금속층, Ta1-xAlxN막 및 게이트절연막 또는 금속층, Ti1-xAlxN막 및 게이트절연막을 식각하여 NMOS영역(Ⅰ)에 금속층패턴(19), Ta1-xAlxN막패턴(17) 및 게이트절연막패턴(13)의 적층구조를 형성하고, PMOS영역(Ⅱ)에 금속층패턴(19), Ti1-xAlxN막패턴(15) 및 게이트절연막패턴(13)의 적층구조를 형성한다.
그 다음, 상기 적층구조의 양측에 저농도의 불순물을 이온주입하여 LDD영역(21)을 형성한다. 이때, NMOS영역(Ⅰ)에는 n형 불순물을 이온주입하고, PMOS영역(Ⅱ)는 p형 불순물을 이온주입한다.
다음, 상기 적층구조의 측벽에 절연막 스페이서(23)를 형성한다.
그 다음, 상기 절연막 스페이서(23) 양측에 고농도의 불순물을 이온주입하여 소오스/드레인영역(25)을 형성한다. 이때, NMOS영역(Ⅰ)에는 n형 불순물을 이온주입하고, PMOS영역(Ⅱ)는 p형 불순물을 이온주입한다. (도 1 참조)
상기와 같은 방법은 다마신 구조에 적용할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, CMOS 트랜지스터의 형성공정 시 반도체기판 상부에 게이트절연막을 형성하고, 상기 반도체기판의 NMOS영역에 Ta1-xAlxN막을 형성하고, PMOS영역에 Ti1-xAlxN막을 형성한 다음, 전체표면 상부에 금속층을 형성한 후 게이트전극 마스크를 식각마스크로 상기 금속층, Ta1-xAlxN막 또는 Ti1-xAlxN막과 게이트절연막을 식각하여 NMOS영역에는금속층패턴, Ta1-xAlxN막패턴 및 게이트절연막패턴의 적층구조를 형성하고, 상기 PMOS영역에는 금속층패턴, Ti1-xAlxN막패턴 및 게이트절연막패턴의 적층구조를 형성함으로써 NMOS영역과 PMOS영역 모두에서 일함수 값을 조절하여 문턱전압을 낮추고, 내산화성 및 열적 안정성을 향상시켜 그에 따른 소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (15)
- NMOS영역과 PMOS영역이 구비되는 반도체기판에 p웰과 n웰을 각각 형성하는 공정과,상기 반도체기판 상부에 게이트절연막을 형성하는 공정과,상기 NMOS영역에 Ta1-xAlxN막을 형성하고, 상기 PMOS영역에 Ti1-xAlxN막을 형성하는 공정과,전체표면 상부에 금속층을 형성하는 공정과,게이트전극 마스크를 식각마스크로 상기 금속층과 Ta1-xAlxN막 또는 Ti1-xAlxN막 및 게이트절연막을 식각하여 상기 NMOS영역에 금속층패턴, Ta1-xAlxN막패턴 및 게이트절연막패턴의 적층구조를 형성하고, 상기 PMOS영역에는 금속층패턴, Ti1-xAlxN막패턴 및 게이트절연막패턴의 적층구조를 형성하는 공정과,상기 적층구조의 양측 반도체기판에 LDD영역을 형성하는 공정과,상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,상기 절연막 스페이서의 양측 반도체기판에 소오스/드레인영역을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 Ta1-xAlxN막의 x의 조성은 0.05 ∼ 0.95인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 Ta1-xAlxN막의 일함수값은 4.0 ∼ 4.4eV인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 Ta1-xAlxN막은 0 ∼ 500℃의 온도에서 Ta1-xAlx를 타겟으로 이용하고, 5 ∼ 100sccm의 질소와 5 ∼ 50sccm의 Ar 및 0.25 ∼ 15kW의 RF 파워를 사용하는 질소 반응성 스퍼터링방법으로 5 ∼ 500Å 두께 증착되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 Ta1-xAlxN막은 전구체를 이용한 CVD방법또는 어드벤스트(advanced) CVD방법으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 5 항에 있어서,상기 Ta1-xAlxN막은 Ta의 전구체로 TaCl4, Ta(OC2H5)4, TDMAT 또는 TDEAT를 사용하고, Al의 전구체로 AlCl3, DMAH(di-methyl aluminate hydride) 또는 DMEAA(di-methyl aluminate)를 사용하고 질소 소스로 NH3, N2EH는 ND3를 이용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 Ta1-xAlxN막은 50 ∼ 650℃의 온도 및 0.05 ∼ 3Torr의 기압 하에서 단원자 증착법(automic layer deposition)으로 증착되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 Ti1-xAlxN막의 x의 조성은 0.05 ∼ 0.95인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 8 항에 있어서,상기 Ti1-xAlxN막의 일함수값은 4.8 ∼ 5.2eV인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 Ti1-xAlxN막은 0 ∼ 500℃의 온도에서 Ti1-xAlx를 타겟으로 이용하고, 5 ∼ 100sccm의 질소와 5 ∼ 50sccm의 Ar 및 0.25 ∼ 15kW의 RF 파워를 사용하는 질소 반응성 스퍼터링방법으로 5 ∼ 500Å 두께 증착되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 Ti1-xAlxN막은 전구체를 이용한 CVD방법또는 어드벤스트(advanced) CVD방법으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 11 항에 있어서,상기 Ti1-xAlxN막은 Ti의 전구체로 TiCl4, TDMAT 또는 TDEAT를 사용하고, Al의 전구체로 AlCl3, DMAH(di-methyl aluminate hydride) 또는 DMEAA(di-methyl aluminate)를 사용하고 질소 소스로 NH3, N2EH는 ND3를 이용하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 Ti1-xAlxN막은 50 ∼ 650℃의 온도 및 0.05 ∼ 3Torr의 기압 하에서 단원자 증착법(automic layer deposition)으로 증착되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐층 또는 저저항 탄탈륨층으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 반도체소자의 제조방법은 다마신방법으로 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036605A KR100764341B1 (ko) | 2001-06-26 | 2001-06-26 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036605A KR100764341B1 (ko) | 2001-06-26 | 2001-06-26 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030000572A true KR20030000572A (ko) | 2003-01-06 |
| KR100764341B1 KR100764341B1 (ko) | 2007-10-05 |
Family
ID=27711174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010036605A KR100764341B1 (ko) | 2001-06-26 | 2001-06-26 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100764341B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100868249B1 (ko) * | 2006-08-11 | 2008-11-11 | 박용진 | 신규제조방법으로 제조된 흑인삼엽 및 이의 추출물을함유하는 항노화용 약학 조성물 및 건강기능식품 |
| KR101040081B1 (ko) * | 2008-09-11 | 2011-06-09 | 주식회사 우아미가구 | 기능성 신발건조 및 살균기 |
| KR20210110546A (ko) * | 2018-11-30 | 2021-09-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223588A (ja) * | 1999-02-03 | 2000-08-11 | Nec Corp | 相補ｍｉｓ型半導体装置及びその製造方法 |
| US6291282B1 (en) * | 1999-02-26 | 2001-09-18 | Texas Instruments Incorporated | Method of forming dual metal gate structures or CMOS devices |
| JP4237332B2 (ja) * | 1999-04-30 | 2009-03-11 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2000353756A (ja) * | 1999-06-14 | 2000-12-19 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2001
- 2001-06-26 KR KR1020010036605A patent/KR100764341B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100868249B1 (ko) * | 2006-08-11 | 2008-11-11 | 박용진 | 신규제조방법으로 제조된 흑인삼엽 및 이의 추출물을함유하는 항노화용 약학 조성물 및 건강기능식품 |
| KR101040081B1 (ko) * | 2008-09-11 | 2011-06-09 | 주식회사 우아미가구 | 기능성 신발건조 및 살균기 |
| KR20210110546A (ko) * | 2018-11-30 | 2021-09-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 |
| US11158719B2 (en) | 2018-11-30 | 2021-10-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor devices and semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100764341B1 (ko) | 2007-10-05 |
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