KR20210110546A - 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 - Google Patents

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KR20210110546A
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Abstract

반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 반도체 물질로 만들어진 채널 영역 위에 형성되고, 제 1 장벽 층이 게이트 유전체 층 상에 형성되고, 제 2 장벽 층이 제 1 장벽 층 상에 형성되고, 제 1 일 함수 조정 층이 제 2 장벽 층 상에 형성되며, 제 1 일 함수 조정 층 및 제 2 장벽 층은 제거된다. 제 1 일 함수 조정 층 및 제 2 장벽 층이 제거된 이후에, 제 2 일 함수 조정 층이 게이트 유전체 층 위에 형성되고, 금속 게이트 전극 층이 제 2 일 함수 조정 층 위에 형성된다.

Description

반도체 디바이스를 제조하는 방법 및 반도체 디바이스{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES AND SEMICONDUCTOR DEVICES}
관련 출원
본 출원은 2018년 11월 30일자에 출원된 미국 가출원 제62/774,133호의 우선권을 주장하며, 이것의 전체 내용은 참조에 의해 본 명세서에 포함된다.
집적 회로의 다운 스케일링이 증가하고 집적 회로 속도에 대한 요구가 점점 증가함에 따라, 트랜지스터는 점점 더 작은 치수와 더 높은 구동 전류를 가질 필요가 있다. 따라서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistors; FinFET)가 개발되었다. FinFET는 기판 위에 수직 반도체 핀을 포함한다. 반도체 핀은 소스 영역 및 드레인 영역, 및 소스 영역과 드레인 영역 사이의 채널 영역을 형성하기 위해 사용된다. 좁은 트렌치 격리(Shallow Trench Isolation; STI) 영역이 반도체 핀을 정의하기 위해 형성된다. FinFET는 또한 반도체 핀의 측벽 및 상부 표면에 형성된 게이트 스택을 포함한다. 게이트 스택은 유전체 물질과 전도성 물질의 다수의 층을 포함한다.
본 개시는 첨부 도면과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 사용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시하고, 도 1c는 사시도를 도시한다.
도 2a 및 도 2b는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시하고, 도 2c는 사시도를 도시한다.
도 3a 및 도 3b는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시하고, 도 3c는 사시도를 도시한다.
도 4a, 도 4b, 도 4c 및 도 4d는 본 개시의 일 실시예에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e 및 도 5f는 본 개시의 일 실시예에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다. 도 5g는 본 개시의 일 실시예에 따른 반도체 디바이스를 제조하는 공정 흐름을 도시한다.
도 6a, 도 6b 및 도 6c는 본 개시의 실시예들에 따른 게이트 스택의 다양한 구성을 도시한다.
도 7a, 도 7b, 도 7c, 도 7d, 도 7e 및 도 7f는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
도 8a, 도 8b 및 도 8c는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
도 9a, 도 9b, 도 9c 및 도 9d는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
도 10a, 도 10b, 도 10c 및 도 10d는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 배치의 특정한 실시예들 또는 예들은 본 개시를 간략화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 요소들의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 디바이스의 원하는 특성 및/또는 공정 조건에 따라 좌우될 수 있다. 더욱이, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 간략함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다. 첨부 도면에서, 일부 층/피처는 간략화를 위해 생략될 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 디바이스는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다. 게다가, "만들어지는"이라는 용어는 "포함하는" 또는 "구성되는" 중 어느 하나를 의미할 수 있다. 또한, 다음의 제조 공정에서, 설명된 동작들 사이에 하나 이상의 추가 동작들이 있을 수 있고, 동작 순서가 변경될 수 있다. 본 개시에서, "A, B 및 C 중 적어도 하나"라는 문구는 "A, B 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A와 B와 C)를 의미하고, 달리 설명되지 않는 한 A로부터 하나의 요소, B로부터 하나의 요소, 및 C로부터 하나의 요소를 의미하는 것은 아니다. 전체 개시에서, 소스와 드레인이 상호 교환 가능하게 사용되며, 소스/드레인은 소스와 드레인 중 하나 또는 둘 모두를 지칭한다. 다음의 실시예들에서, 일 실시예(예를 들어, 하나 이상의 도면)와 관련하여 설명된 바와 같은 물질, 구성, 치수, 공정 및/또는 동작이 다른 실시예들에서 사용될 수 있고, 그 상세한 설명은 생략될 수 있다.
개시된 실시예들은 반도체 디바이스, 특히 전계 효과 트랜지스터(field effect transistor; FET)의 게이트 구조물 및 그의 제조 방법에 관한 것이다. 본 명세서에 개시된 것과 같은 실시예들은 일반적으로 평면 FET뿐만 아니라 핀 FET(FinFET), 이중 게이트 FET, 서라운드 게이트 FET, 오메가 게이트 FET 또는 게이트 올라운드(GAA) FET, 및/또는 나노 와이어 트랜지스터, 또는 게이트 구조물 내에 하나 이상의 일 함수 조정 물질(work function adjustment material; WFM) 층을 갖는 임의의 적합한 디바이스에도 적용 가능하다.
FET 구조물에서, 임계 전압(Vt)이 낮은 다중 임계 전압(Vt) 디바이스를 구축하는 것은 낮은 전력 소비와 디바이스 성능 향상을 위해 매우 중요하다. 금속 게이트 막의 조성 및 두께는 디바이스 일 함수, Vt를 정의하는데 중요한 역할을 한다. 게이트 유전체 층과 바디 금속 게이트 전극 층(예를 들어, W 층) 사이에 배치된 하나 이상의 일 함수 조정 물질(WFM) 층의 물질 및/또는 두께를 조정함으로써 상이한 임계 전압을 갖는 다수의 FET가 실현될 수 있다. 금속 게이트 구조물이 일반적으로 게이트 대체 기술을 사용하여 형성되는데, 게이트 스택이 좁은 트렌치, 즉 높은 종횡비의 트렌치(게이트 공간)에 형성되며, 이로부터 희생 게이트 구조물이 제거된다.
디바이스가 수축함에 따라, 전계 효과 트랜지스터의 게이트 스택을 형성하는 것이 더욱 어려워진다. 어려움에는 좁은 트렌치, 즉 높은 종횡비 트렌치의 금속 충전 능력, 게이트 공간의 장벽 층으로 인한 게이트 공간의 공간 손실이 포함된다. 특히, 게이트 공간의 이러한 좁은 트렌치에서 하나 이상의 장벽 층 및/또는 캡 층이 게이트 유전체 층 상에 형성될 때, 트렌치의 코너에서의 장벽 층의 총 두께는 트렌치의 바닥 평평한 부분보다 두껍게 되는 경향이 있다. 이러한 경우에, 장벽 층 상에 형성된 일 함수 조정 층은 트렌치의 코너에서 일 함수를 충분히 조정하지 못할 것이다. 이는 금속 게이트 구조물의 코너에서 더 높은 임계 전압을 초래한다.
임계 전압을 감소시키거나 조정하기 위해, 일 함수 조정 층이 형성되기 전에 일 함수 조정 층 및/또는 장벽 층의 일부가 제거될 수 있다. 일 함수 조정 층 및/또는 장벽 층의 박막화 또는 제거는 건식 에칭 동작에 의해 수행될 수 있다. 그러나, 건식 에칭 동작은 또한 하부 층을 손상시킬 수 있다. 또한, 상이한 타입의 디바이스에 대한 상이한 디바이스 임계 전압은 동일한 공정 동작을 사용하여 상이한 디바이스를 생성하는 능력을 제한한다. 또한, 금속 게이트 구조물은 NFET 및 PFET 구조물에 대해 상이하게 구성되고, 하나의 타입의 FET에 대한 제거 및/또는 박막화 동작은 다른 타입의 FET에 손상을 야기할 것이다.
본 개시는 하부 층 및 다른 FET에 대한 손상을 억제하기 위해 일 함수 조정 층 및/또는 장벽 층을 제거 및/또는 박막화하는 신규한 공정을 제공한다.
도 1a 및 도 1b는 본 개시의 일 실시예에 따른 반도체 디바이스의 단면도를 도시하고, 도 1c는 사시도를 도시한다. 도 1a는 도 1c의 라인(X1-X1)에 따른 단면도를 도시하고, 도 1b는 도 1c의 라인(Y1-Y1)에 따른 단면도를 도시한다. 도 1a 내지 도 3c에서, 도 1c, 도 2c 및 도 3c는 3 개의 핀 구조물을 도시하지만, 도 1a, 도 2a 및 도 3a는 간략화를 위해 2 개의 핀 구조물만을 도시한다.
일부 실시예들에서, 반도체 디바이스는 핀 구조물(20)의 채널 영역 위에 배치된 게이트 스택(80)을 포함한다. 게이트 스택(80)은 도 1a에 도시된 바와 같이, 계면 층(81), 게이트 유전체 층(82), 제 1 장벽(또는 캡) 층으로서의 제 1 전도성 층(83), 하나 이상의 일 함수 조정 물질 층(WFM 층)(86), 글루 층(87) 및 바디 게이트 전극 층(88)을 포함한다. 일부 실시예들에서, 핀 구조물(20)은 기판(10) 위에 제공되고, 격리 절연 층(30)으로부터 돌출된다. 또한, 게이트 측벽 스페이서(46)가 게이트 스택(80)의 대향 측면 상에 배치되고, 게이트 측벽 스페이서(46)를 커버하도록 하나 이상의 유전체 층(50)이 형성된다. 일부 실시예들에서, 게이트 측벽 스페이서(46)와 격리 절연 층(30) 사이에 한 조각의 절연 물질(42)가 배치된다. 또한, 도 1c에 도시된 바와 같이, 소스/드레인 에피택셜 층(60)이 리세스된 핀 구조물 위에 형성된다. 비록 도 1a가 2 개의 핀 구조물을 도시하고 도 1c가 3 개의 핀 구조물을 도시하지만, 핀 구조물의 수는 도 1a 및 1c에 도시된 것으로 제한되지 않는다.
일부 실시예들에서, 제 1 전도성 층(83)은 WN, TaN, TiN 및 Si로 도핑된 TiN(TiNSi)과 같은 금속 질화물을 포함한다. 일부 실시예들에서, TiN이 사용된다. 일부 실시예들에서, 제 1 전도성 층(83)의 두께는 약 0.5 nm 내지 약 10 nm의 범위에 있고, 다른 실시예들에서는 디바이스/공정/설계 요건에 따라 약 1 nm 내지 약 5 nm의 범위에 있다.
일부 실시예들에서, WFM 층(86)은 TiN, WN, TaAlC, TiC, TaAl, TaC, Co, Al, TiAl 또는 TiAlC의 단일 층 또는 이러한 물질들 중 2 개 이상의 다층과 같은 전도성 물질로 만들어진다. n 형 FET의 경우, TiAl, TiAlC, TaAl 및/또는 TaAlC와 같은 알루미늄 함유 층이 n 형 WFM 층으로서 사용되고, p 형 FET의 경우, TaN, TiN, WN, TiC, WCN, MoN 및/또는 Co 중 하나 이상이 p 형 WFM 층으로서 사용된다. 일부 실시예들에서, n 형 WFM 층은 약 2.5 eV 내지 약 4.4 eV 범위의 낮은 일 함수 및/또는 낮은 전기 음성도를 갖는 물질로 구성된다. 일부 실시예들에서, p 형 WFM 층은 약 4.3 eV 내지 5.8 eV 범위의 높은 일 함수 및/또는 높은 전기 음성도를 갖는 물질로 구성된다.
일부 실시예들에서, 글루 층(87)은 TiN으로 만들어진다. 일부 실시예들에서, 바디 게이트 전극 층(88)은 폴리 실리콘, 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 코발트, 몰리브덴, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 물질 및/또는 이들의 조합과 같은 전도성 물질의 하나 이상의 층을 포함한다.
도 2a 및 도 2b는 본 개시의 다른 실시예에 따른 반도체 디바이스의 단면도를 도시하고, 도 2c는 사시도를 도시한다. 도 2a는 도 2c의 라인(X1-X1)에 따른 단면도를 도시하고, 도 2b는 도 2c의 라인(Y1-Y1)에 따른 단면도를 도시한다.
이 실시예에서, WFM 층(86)과 게이트 유전체 층(82) 사이에는 제 1 전도성 층이 배치되지 않는다. 따라서, WFM 층(86)이 형성되기 전의 게이트 공간은 도 1a 내지 도 1c의 실시예보다 더 넓은 공간을 갖는다.
도 3a 및 도 3b는 본 개시의 다른 실시예에 따른 반도체 디바이스의 단면도를 도시하고, 도 3c는 사시도를 도시한다. 도 3a는 도 3c의 라인(X1-X1)에 따른 단면도를 도시하고, 도 3b는 도 3c의 라인(Y1-Y1)에 따른 단면도를 도시한다.
이 실시예에서, 제 2 장벽 층으로서의 제 2 전도성 층(84)이 제 1 전도성 층(83)과 WFM 층(86) 사이에 형성된다.
일부 실시예들에서, 제 2 전도성 층(84)은 WN, TaN, TiN 및 TiNSi와 같은 금속 질화물을 포함한다. 일부 실시예들에서, TaN이 사용된다. 일부 실시예들에서, 제 2 전도성 층(84)의 두께는 약 0.5 nm 내지 약 10 nm의 범위에 있고, 다른 실시예들에서는 디바이스/공정/설계 요건에 따라 약 1 nm 내지 약 5 nm의 범위에 있다. 일부 실시예들에서, 제 2 전도성 층(84)은 장벽 층 또는 에칭 정지 층으로서 기능한다. 일부 실시예들에서, 제 2 전도성 층(84)은 제 1 전도성 층(83)보다 더 얇다.
도 4a 내지 도 5f는 본 개시의 일 실시예에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다. 도 5g는 본 개시의 일 실시예에 따른 반도체 디바이스를 제조하는 공정 흐름을 도시한다. 순차적 제조 공정에서, 하나 이상의 추가 동작들이 도 4a 내지 도 5f에 도시된 단계들 전에, 그동안에, 및 그 후에 제공될 수 있고, 아래에서 설명되는 동작들 중 일부는 본 방법의 추가 실시예들을 위해 교체되거나 제거될 수 있다는 것을 이해한다. 동작/공정의 순서는 상호 교환 가능할 수 있다. 도 1a 내지 도 3c의 실시예들과 관련하여 설명된 바와 같은 물질, 구성, 치수, 공정 및/또는 동작이 다음 실시예들에서 사용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 4a에 도시된 바와 같이, 하나 이상의 핀 구조물(20)이 기판(10) 위에 제조된다. 기판(10)은, 예를 들어, 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3 범위의 불순물 농도를 갖는 p 형 실리콘 기판이다. 다른 실시예들에서, 기판(10)은 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3 범위의 불순물 농도를 갖는 n 형 실리콘 기판이다. 대안적으로, 기판(10)은 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 Ⅳ-Ⅳ족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 Ⅲ-Ⅴ족 화합물 반도체를 비롯한 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘 층이다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 물질이 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물(예컨대, p 형 또는 n 형 전도성)로 적절하게 도핑된 다양한 영역을 포함할 수 있다.
핀 구조물(20)은 임의의 적합한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀 구조물(20)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음, 희생 층은 제거되고, 나머지 스페이서는 핀 구조물(20)을 패턴화하기 위해 사용될 수 있다.
도 4a에 도시된 바와 같이, Y 방향으로 연장되는 2 개의 핀 구조물(20)은 X 방향으로 서로 인접하게 배치된다. 그러나, 핀 구조물의 수는 2 개로 제한되지 않는다. 핀 구조물의 수는 1, 3, 4 또는 5 이상일 수 있다. 게다가, 패터닝 공정에서 패턴 충실도를 향상시키기 위해, 하나 이상의 더미 핀 구조물들이 핀 구조물(20)의 양 측면에 인접하게 배치될 수 있다. 일부 실시예들에서, 핀 구조물(20)의 폭은 약 5 nm 내지 약 40 nm의 범위에 있고, 특정 실시예들에서는, 약 7 nm 내지 약 15 nm의 범위에 있다. 일부 실시예들에서, 핀 구조물(20)의 높이는 약 100 nm 내지 약 300 nm의 범위에 있고, 다른 실시예들에서는, 약 50 nm 내지 약 100 nm의 범위에 있다. 일부 실시예들에서, 핀 구조물(20) 사이의 공간은 약 5 nm 내지 약 80 nm의 범위에 있고, 다른 실시예들에서는, 약 7 nm 내지 약 15 nm의 범위에 있다. 그러나, 당업자는 설명 전반에 걸쳐 인용된 치수 및 값은 단지 예일 뿐이며, 집적 회로의 상이한 스케일에 맞게 변경될 수 있다는 것을 인식할 것이다. 일부 실시예들에서, Fin FET 디바이스는 n 형 Fin FET이다. 다른 실시예들에서, Fin FET 디바이스는 p 형 Fin FET이다.
핀 구조물(20)이 형성된 후, 도 4b에 도시된 바와 같이, 격리 절연 층(30)이 핀 구조물(20) 위에 형성된다.
격리 절연 층(30)은 LPCVD(low pressure chemical vapor deposition; 저압 화학적 기상 증착), 플라즈마 CVD 또는 유동성 CVD에 의해 형성된 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 하나 이상의 절연 물질 층을 포함한다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 물질이 증착된다. 유동성 유전체 물질은, 그 이름에서 시사하는 바와 같이, 높은 종횡비를 갖는 간극 또는 공간을 충전하기 위해 증착 동안에 "흐르는 것"이 가능하다. 일반적으로, 증착된 막이 흐르게 하도록 허용하기 위해 다양한 화학 물질이 실리콘 함유 전구체에 부가된다. 일부 실시예들에서, 질소 수소 결합이 부가된다. 유동성 유전체 전구체, 구체적으로, 유동성 실리콘 산화물 전구체의 예는, 실리케이트, 실록산, 메틸 실세스퀴옥산(methyl silsesquioxane; MSQ), 하이드로겐 실세스퀴옥산(hydrogen silsesquioxane; HSQ), MSQ와 HSQ의 혼합물, 퍼하이드로실라잔(perhydrosilazane; TCPS), 퍼하이드로 폴리실라잔(perhydro-polysilazane; PSZ), 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS), 또는 트리실리라민(trisilylamine; TSA)과 같은 실리라민을 포함한다. 이러한 유동성 실리콘 산화물 물질은 다수의 동작 공정으로 형성된다. 유동성 막이 증착된 이후에, 원하지 않는 요소(들)을 제거하여 실리콘 산화물을 형성하기 위해 경화되고 그런 다음 어닐링된다. 유동성 막은 붕소 및/또는 인으로 도핑될 수 있다. 일부 실시예들에서, 격리 절연 층(30)은 스핀 온 유리(spin-on-glass; SOG), SiO, SiON, SiOCN 및/또는 불소 도핑된 실리케이트 유리(fluoride-doped silicate glass; FSG) 중 하나 이상의 층으로 형성될 수 있다.
핀 구조물(20) 위에 격리 절연 층(30)을 형성한 이후에, 격리 절연 층(30) 및 마스크 층(패드 산화물 층 및 실리콘 질화물 마스크 층)의 일부를 제거하기 위해 평탄화 동작이 수행된다. 평탄화 동작은 화학적 기계적 연마(chemical mechanical polishing; CMP) 및/또는 에치백 공정을 포함할 수 있다. 그런 다음, 도 4b에 도시된 바와 같이, 채널 층이 되는 핀 구조물(20)의 상부가 노출되도록 격리 절연 층(30)은 추가로 제거된다.
특정 실시예들에서, 격리 절연 층(30)의 부분 제거는 습식 에칭 공정을 사용하여, 예를 들어, 불산(HF)에 기판을 담금으로써 수행된다. 다른 실시예에서, 격리 절연 층(30)의 부분 제거는 건식 에칭 공정을 사용하여 수행된다. 예를 들어, 에칭 가스로서 CHF3 또는 BF3를 사용하는 건식 에칭 공정이 사용될 수 있다.
격리 절연 층(30)을 형성한 이후에, 격리 절연 층(30)의 품질을 향상시키기 위해 열처리, 예를 들어, 어닐링 공정이 수행될 수 있다. 특정 실시예들에서, 열처리 공정은 N2, Ar 또는 He 분위기와 같은 불활성 가스 분위기에서 약 900 ℃ 내지 약 1050 ℃ 범위의 온도에서 약 1.5 초 내지 약 10 초 동안 급속 열처리 어닐링(rapid thermal annealing; RTA)을 사용하여 수행된다.
그런 다음, 도 4c에 도시된 바와 같이, 더미 게이트 구조물(40)이 핀 구조물(20)의 일부 위에 형성된다.
격리 절연 층(30) 및 노출된 핀 구조물(20) 위에 유전체 층 및 폴리 실리콘 층이 형성되고, 그런 다음 폴리 실리콘으로 만들어진 더미 게이트 전극 층(44) 및 더미 게이트 유전체 층(42)을 포함하는 더미 게이트 구조물을 획득하기 위해 패터닝 동작이 수행된다. 일부 실시예들에서, 폴리 실리콘 층의 패터닝은 실리콘 질화물 층 및 산화물 층을 포함하는 하드 마스크를 사용함으로써 수행된다. 더미 게이트 유전체 층(42)은 CVD, PVD, ALD, e-빔 증발 또는 다른 적합한 공정에 의해 형성된 실리콘 산화물일 수 있다. 일부 실시예들에서, 더미 게이트 유전체 층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 하이-k 유전체의 하나 이상의 층을 포함한다. 일부 실시예들에서, 더미 게이트 유전체 층의 두께는 약 1 nm 내지 약 5 nm의 범위에 있다.
일부 실시예들에서, 더미 게이트 전극 층(44)은 균일 도핑 또는 불균일 도핑을 사용하여 도핑된 폴리 실리콘이다. 본 실시예에서, 더미 게이트 전극 층(44)의 폭은 약 30 nm 내지 약 60 nm의 범위에 있다. 일부 실시예들에서, 더미 게이트 전극 층의 두께는 약 30 nm 내지 약 50 nm의 범위에 있다. 게다가, 패터닝 공정에서 패턴 충실도를 향상시키기 위해, 하나 이상의 더미 게이트 구조물들이 더미 게이트 구조물(40)의 양 측면에 인접하게 배치될 수 있다. 일부 실시예들에서, 더미 게이트 구조물(40)의 폭은 약 5 nm 내지 약 40 nm의 범위에 있고, 특정 실시예들에서는, 약 7 nm 내지 약 15 nm의 범위에 있다.
또한, 도 4c에 도시된 바와 같이, 측벽 스페이서(46)가 더미 게이트 구조물(40)의 대향 측면 상에 형성된다. 더미 게이트 구조물(40) 위에 측벽 스페이서(46)를 위한 절연 물질 층이 형성된다. 절연 물질 층은 컨포멀 방식으로 증착되어 더미 게이트 구조물(40)의 측벽과 같은 수직 표면, 수평 표면 및 상부 상에 각각 실질적으로 동일한 두께를 갖도록 형성된다. 일부 실시예들에서, 절연 물질 층은 약 5 nm 내지 약 20 nm 범위의 두께를 갖는다. 절연 물질 층은 하나 이상의 SiN, SiON 및 SiCN 또는 임의의 다른 적합한 유전체 물질을 포함한다. 절연 물질 층은 ALD 또는 CVD, 또는 임의의 다른 적합한 방법에 의해 형성될 수 있다. 다음에, 이방성 에칭에 의해 절연 물질 층의 하부를 제거함으로써 측벽 스페이서(46)를 형성한다. 일부 실시예들에서, 측벽 스페이서(46)는 상이한 절연 물질의 2 개 내지 4 개의 층을 포함한다. 일부 실시예들에서, 더미 게이트 유전체 층(42)의 일부가 측벽 스페이서(46)와 격리 절연 층(30) 사이에 배치된다. 다른 실시예들에서, 더미 게이트 유전체 층(42)의 일부가 측벽 스페이서(46)와 격리 절연 층(30) 사이에 배치되지 않는다.
후속하여, 일부 실시예들에서, 더미 게이트 구조물(40)에 의해 커버되지 않은 핀 구조물(20)의 소스/드레인 영역이 소스/드레인 리세스를 형성하기 위해 에칭(리세스)된다. 소스/드레인 리세스가 형성된 이후에, 소스/드레인 리세스 내에 하나 이상의 소스/드레인 에피택셜 층(60)(도 1c, 도 2c 및 도 3c 참조)이 형성된다. 일부 실시예들에서, 제 1 에피택셜 층, 제 2 에피택셜 층 및 제 3 에피택셜 층이 형성된다. 다른 실시예들에서, 리세스가 형성되지 않고, 에피택셜 층이 핀 구조물 위에 형성된다.
일부 실시예들에서, 제 1 에피택셜 층은 n 형 FinFET의 경우 SiP 또는 SiCP를 포함하고, p 형 FinFET의 경우 B로 도핑된 SiGe를 포함한다. 일부 실시예들에서, 제 1 에피택셜 층에서의 P(인)의 양은 약 1 × 1018 원자/cm3 내지 약 1 × 1020 원자/cm3의 범위에 있다. 일부 실시예들에서, 제 1 에피택셜 층의 두께는 약 5 nm 내지 약 20 nm의 범위에 있고, 다른 실시예들에서는 약 5 nm 내지 약 15 nm의 범위에 있다. 제 1 에피택셜 층이 SiGe일 때, Ge의 양은 일부 실시예들에서 약 25 원자 % 내지 약 32 원자 %이고, 다른 실시예들에서는 약 28 원자 % 내지 약 30 원자 %이다. 일부 실시예들에서, 제 2 에피택셜 층은 n 형 FinFET의 경우 SiP 또는 SiCP 및 p 형 FinFET의 경우 B로 도핑된 SiGe를 포함한다. 일부 실시예들에서, 제 2 에피택셜 층에서의 인의 양은 제 1 에피택셜 층의 인의 양보다 많고, 약 1 × 1020 원자/cm3 내지 약 2 × 1020 원자/cm3의 범위에 있다. 이 실시예에서, 제 2 에피택셜 층의 두께는 약 20 nm 내지 약 40 nm의 범위에 있거나, 다른 실시예들에서는 약 25 nm 내지 약 35 nm의 범위에 있다. 제 2 에피택셜 층이 SiGe일 때, Ge의 양은 일부 실시예들에서 약 35 원자 % 내지 약 55 원자 %이고, 다른 실시예들에서는 약 41 원자 % 내지 약 46 원자 %이다. 일부 실시예들에서, 제 3 에피택셜 층은 SiP 에피택셜 층을 포함한다. 제 3 에피택셜 층은 소스/드레인에서 실리사이드 형성을 위한 희생 층이다. 일부 실시예들에서, 제 3 에피택셜 층에서의 인의 양은 제 2 에피택셜 층의 인의 양보다 적고, 약 1 × 1018 원자/cm3 내지 약 1 × 1021 원자/cm3의 범위에 있다. 제 3 에피택셜 층이 SiGe일 때, Ge의 양은 일부 실시예들에서 약 20 원자 % 미만이고, 다른 실시예들에서는 약 1 원자 % 내지 약 18 원자 %이다.
적어도 하나의 실시예에서, 에피택셜 층(60)은 LPCVD 공정, 분자 빔 에피택시, 원자 층 증착 또는 임의의 다른 적합한 방법에 의해 에피택셜 성장된다. LPCVD 공정은 SiH4, Si2H6 또는 Si3H8과 같은 실리콘 소스 가스; GeH4 또는 G2H6과 같은 게르마늄 소스 가스; CH4 또는 SiH3CH3와 같은 탄소 소스 가스 및 PH3과 같은 인 소스 가스를 사용하여 약 400 ℃ 내지 850 ℃의 온도에서 그리고 약 1 Torr 내지 200 Torr의 압력하에서 수행된다.
그런 다음, 도 4c에 도시된 바와 같이, S/D 에피택셜 층(60) 및 더미 게이트 구조물(40) 위에 층간 유전체(interlayer dielectric; ILD) 층(50)이 형성된다. ILD 층(50)을 위한 물질은 실리콘 산화물, SiCOH 및 SiOC와 같은 Si, O, C 및/또는 H를 포함하는 화합물을 포함할 수 있다. 중합체와 같은 유기 물질이 ILD 층(50)을 위해 사용될 수 있다.
ILD 층(50)이 형성된 이후에, 도 4c에 도시된 바와 같이, 더미 게이트 전극 층(44)의 상부가 노출되도록 화학적 기계적 연마(chemical mechanical polishing; CMP)와 같은 평탄화 동작이 수행된다. 일부 실시예들에서, ILD 층(50)이 형성되기 전에, 실리콘 질화물 층 또는 실리콘 산질화물 층과 같은 콘택 에칭 정지 층이 형성된다.
그런 다음, 더미 게이트 전극 층(44) 및 더미 게이트 유전체 층(42)은 제거되어, 도 4d에 도시된 바와 같이 게이트 공간(47)을 형성한다. 더미 게이트 구조물은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 더미 게이트 전극 층(44)이 폴리 실리콘이고 ILD 층(50)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에천트가 사용되어 더미 게이트 전극 층(44)을 선택적으로 제거할 수 있다. 이후, 더미 게이트 유전체 층(42)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
도 5a는 핀 구조물(20)의 채널 영역이 게이트 공간(47)에서 노출된 이후의 구조물을 도시한다. 도 5a 내지 도 5f에서, 측벽 스페이서(46) 및 ILD 층(50)은 생략되어 있다.
도 5b에 도시된 바와 같이, 도 5g의 S301에서, 핀 구조물(20) 상에 계면 층(81)이 형성되고, 도 5g의 S303에서, 계면 층(81) 상에 게이트 유전체 층(82)이 형성된다. 일부 실시예들에서, 계면 층은 화학적 산화를 사용하여 형성된다. 일부 실시예들에서, 계면 층(81)은 실리콘 산화물, 실리콘 질화물 및 혼합 실리콘-게르마늄 산화물 중 하나를 포함한다. 일부 실시예들에서, 계면 층(81)의 두께는 약 0.2 ㎚ 내지 약 6 ㎚의 범위 내에 있다. 특정 실시예들에서, 게이트 유전체 층(82)은 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 물질, 다른 적합한 유전체 물질 및/또는 이들의 조합과 같은 유전체 물질의 하나 이상의 층을 포함한다. 하이-k 유전체 물질의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, HfO2-Al2O3(hafnium dioxide-alumina) 합금, La2O3, HfO2-La2O3, Y2O3 또는 다른 적합한 하이-k 유전체 물질 및/또는 이들의 조합을 포함한다. 게이트 유전체 층(82)은 CVD, ALD 또는 임의의 적합한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(82)은 각 채널 층 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해, ALD와 같은 고도의 컨포멀 증착 공정을 사용하여 형성된다. 일 실시예에서, 게이트 유전체 층(82)의 두께는 약 1 ㎚ 내지 약 100 ㎚의 범위에 있다.
그런 다음, 도 5c에 도시된 바와 같이, 도 5g의 S305에서, 제 1 전도성 층(83)이 형성된다. 일부 실시예들에서, 제 1 전도성 층(83)은 CVD, PVD, ALD 또는 임의의 적합한 방법에 의해 형성될 수 있다. 일부 실시예들에서, 제 1 전도성 층(83)은 TiN 또는 TiNSi로 만들어진다.
일부 실시예들에서, 도 5g의 S307에서, 제 1 전도성 층(83)이 형성된 이후에, 약 600 ℃ 내지 약 800 ℃의 온도에서 약 1 나노초 내지 약 360 초 동안 제 1 어닐링 동작(레이저 어닐링과 같은 스파이크 어닐링)이 수행된다.
제 1 어닐링은 게이트 유전체 층(82)을 고밀화하고 게이트 유전체 층(82) 내로 질소를 포함시키는 것을 도울 수 있다. 질소는 산소 결핍을 부동태화하고, 누출을 줄이며, 디바이스의 신뢰성을 향상시는 것을 돕는다. 제 1 어닐링은 또한 안정적인 혼합층을 형성하는 것을 도울 수 있으며, 이는 유전체 층 상에 후속 금속 게이트 막 증착을 위한 안정적인 플랫폼을 제공하는 것을 돕는다. 온도가 너무 높은 경우, 제 1 어닐링은 하이-k 게이트 유전체 층(82)에서 결정화 및 결정립계 형성을 야기할 수 있고, 이는 계면 층(81)의 누설 성능 및 재성장에 영향을 미치며, 이는 디바이스 속도를 느리게 한다. 대조적으로, 온도가 너무 낮은 경우, 제 1 어닐링은 하이-k 게이트 유전체 층에서 충분한 고밀화를 제공하지 않을 수 있고, 후속 금속 게이트 증착 공정 동안 디바이스 불안정성/변동을 야기할 수 있다.
일부 실시예들에서, 계면 층(81), 게이트 유전체 층(82) 및 제 1 전도성 층(83)을 포함하는 적층된 구조물은 약 실온(25 ℃) 내지 약 550 ℃의 온도에서 약 4 초 내지 약 15 분 동안 불소 함유 가스(예를 들어, F2 및/또는 NF3)에 침지된다. 불소의 포함은 일 함수 조정 특성을 향상시키고, PFET 디바이스의 Vt를 감소 시키고, 게이트 유전체 층(82)에서 산소 결핍을 부동태화하고, 누설을 감소시키며, 게이트 유전체 층의 단글링 본드를 감소시키는 것을 돕는다. 그 후, 예를 들어, 결정질, 다결정질 또는 비정질 Si로 이루어진 캡핑 층이 제 1 전도성 층(83) 위에 형성되고, 일부 실시예들에서, 약 550 ℃ 내지 약 1300 ℃의 온도에서 약 1 나노초 내지 약 360 초 동안 제 2 어닐링 동작(레이저 어닐링과 같은 스파이크 어닐링)이 수행된다. 일부 실시예들에서, 어닐링 온도는 900 ℃ 내지 1100 ℃이다. 이는 일부 실시예들에서 불소가 캡핑 층, 제 1 전도성 층(83) 및 게이트 유전체 층(82)으로 확산되는 결과를 가져온다. 제 2 어닐링 동작 이후에, 캡핑 층은 제거된다. Si 캡핑 층을 사용하는 제 2 어닐링은 또한 게이트 유전체 층(82)의 품질을 향상시키는 것을 돕는다. 하이-k 유전체 층과 같은 게이트 유전체 층은 결정화 및 결정립계 형성을 피하기 위해 비교적 낮은 온도에서 형성되는 반면, 금속 게이트 막은 비교적 높은 온도에서 증착된다. 따라서, 금속 게이트 증착 전에 하이-k 유전체 층을 보다 열적으로 안정적으로 만드는 것이 바람직하다. 위에서 제시된 바와 같은 온도 범위에서 캡핑 층을 사용하는 제 2 어닐링은 하이-k 유전체 층을 고밀화할 수 있고, 금속 게이트 증착 동안 열 산화물 반전없이 열적으로 안정적으로 만들 수 있다. 제 2 어닐링은 또한 외부 층(예를 들어, 캡핑 층)으로부터 제 1 전도성 층(83), 게이트 유전체 층(82) 및 계면 층(81)으로 불소를 열적으로 확산시키는 것을 돕는다. 캡핑 층은 게이트 유전체 층(82) 및 제 1 전도성 층(83)을 바람직하지 않은 산화 손상으로부터 보호하고 이들 막을 어닐링 분위기로부터 격리시키기 위해 사용된다. 게이트 유전체 층의 열 안정화 이후에, 캡핑 층은 더 이상 최종 디바이스 구조물에서 필요하지 않으므로 제거된다.
다른 실시예들에서, Si 캡핑 층의 형성 및 제 2 어닐링 동작을 수반하는 어떠한 불소 침지 동작도 수행되지 않는다.
이어서, 도 5g의 S311에서, 하나 이상의 WFM 층(86)이 형성된다. 도 5g의 S313에서, 일 함수 조정 층(86) 위에 글루 층(87)과 바디 금속 층(게이트 전극 층)(88)을 포함하는 금속 게이트 층이 형성된다. 일 함수 조정 물질(WFM) 층은 ALD, PVD, CVD, e-빔 증발 또는 다른 적합한 공정에 의해 형성될 수 있다. 또한, WFM 층은 상이한 금속 층을 사용할 수 있는 n 채널 FET 및 p 채널 FET에 대해 개별적으로 형성될 수 있다. 게이트 전극 층(바디 금속 층)(88) 및 글루 층(87)은 CVD, ALD, 전기 도금, 또는 다른 적합한 방법에 의해 형성될 수 있다.
일부 실시예들에서, 도 3g의 S309에서, 제 2 전도성 층(84)(도 5a 내지 5f에 도시되지 않음)이 선택적으로 형성된다.
도 6a, 도 6b 및 도 6c는 본 개시의 실시예들에 따른 게이트 스택의 다양한 구성을 도시한다. 도 6a 내지 도 6c는 본 개시의 실시예들에 따른 상이한 임계 전압을 갖는 n 형 FET에 대한 게이트 구조물의 단면도를 도시한다. 일부 실시예들에서, 반도체 디바이스는 제 1 n 형 FET 영역(N1)에 형성된 제 1 n 형 FET, 제 2 n 형 FET 영역(N2)에 형성된 제 2 n 형 FET 및 제 3 n 형 FET 영역(N3)에 형성된 제 3 n 형 FET를 포함한다. 제 1 n 형 FET의 임계 전압은 제 2 n 형 FET의 임계 전압보다 절대 값이 작고, 제 2 n 형 FET의 임계 전압은 제 3 n 형 FET의 임계 전압보다 절대 값이 작다. 일부 실시예들에서, 제 1 n 형 FET의 게이트 길이(도 1c, 도 2c 및 도 3c에서 Y 방향의 길이)는 제 2 n 형 FET의 게이트 길이보다 작고, 제 2 n 형 FET의 게이트 길이는 제 3 n 형 FET의 게이트 길이보다 작다.
일부 실시예들에서, 도 6a에 도시된 바와 같이, 제 1 n 형 FET 영역(N1)의 게이트 구조물은 채널 영역(20), 계면 층(81), 게이트 유전체 층(82), 제 1 전도성 층(제 1 장벽 층)(83), n 형 WFM 층(100), 글루 층(87) 및 바디 금속 층(88)에 가까우며, 이 순서로 적층된 구조물을 포함한다. 하나 이상의 추가 층이 포함될 수 있다. 일부 실시예들에서, 제 2 n 형 FET 영역(N2)의 게이트 구조물은 채널 영역(20), 계면 층(81), 게이트 유전체 층(82), 제 1 전도성 층(제 1 장벽 층)(83), 제 2 전도성 층(제 2 장벽 층)(84), 제 1 p 형 WFM 층(89-1), n 형 WFM 층(100), 글루 층(87) 및 바디 금속 층(88)에 가까우며, 이 순서로 적층된 구조물을 포함한다. 하나 이상의 추가 층이 포함될 수 있다. 일부 실시예들에서, 제 3 n 형 FET 영역(N3)의 게이트 구조물은 채널 영역(20), 계면 층(81), 게이트 유전체 층(82), 제 1 전도성 층(제 1 장벽 층)(83), 제 2 전도성 층(제 2 장벽 층)(84), 제 1 p 형 WFM 층(89-1), 제 2 p 형 WFM 층(89-2), n 형 WFM 층(100), 글루 층(87) 및 바디 금속 층(88)에 가까우며, 이 순서로 적층된 구조물을 포함한다. 하나 이상의 추가 층이 포함될 수 있다. 제 1 n 형 FET 영역(N1)의 게이트 구조물은 제 2 장벽 층 및 p 형 WFM 층을 포함하지 않는다.
일부 실시예들에서, 도 6b에 도시된 바와 같이, 제 1 n 형 FET 영역(N1)의 제 1 전도성 층(83)의 두께는 제 2 및 제 3 n 형 FET 영역(N2 및 N3)의 제 1 전도성 층(83)의 두께보다 작다.
*일부 실시예들에서, 도 6c에 도시된 바와 같이, 제 1 n 형 FET 영역(N1)의 게이트 구조물은 제 1 장벽 층을 포함하지 않으며, n 형 WFM 층(100)은 게이트 유전체 층(82)과 직접 접촉한다.
n 형 WFM 층(100)은 제 1 및 제 2 p 형 WFM 층(89-1, 89-2)과 상이한 물질로 만들어진다. 일부 실시예들에서, n 형 WFM 층(100)은 약 2.5 eV 내지 4.4 eV 범위의 낮은 일 함수를 갖는 물질로 만들어지고, p 형 WFM 층은 약 4.3 eV 내지 5.8 eV 범위의 높은 일 함수를 갖는 물질로 만들어진다. 일부 실시예들에서, n 형 WFM 층(100)은 알루미늄을 포함한다. 일부 실시예들에서, 제 1 n 형 WFM 층은 TiAl, TiAlC, TaAl 및 TaAlC 중 하나 이상을 포함한다. 일부 실시예들에서, 제 1 및 제 2 p 형 WFM 층(89-1, 89-2)은 TiN, MoN, WCN 및 WN과 같은 금속 질화물을 포함한다. 일부 실시예들에서, 제 1 p 형 WFM 층(89-1)은 제 2 p 형 WFM 층(89-2)과 동일한 물질로 만들어진다. 제 1 p 형 WFM 층(89-1)이 제 2 p 형 WFM 층(89-2)과 동일한 물질로 만들어지는 경우, 제 3 n 형 FET 영역(N3)은 제 2 n 형 FET 영역(N2)의 p 형 WFM 층(89-1)보다 큰 두께를 갖는 p 형 WFM의 단일 층을 포함한다. 다른 실시예들에서, 제 1 p 형 WFM 층(89-1)은 제 2 p 형 WFM 층(89-2)과 상이한 물질로 만들어진다.
일부 실시예들에서, n 형 WFM 층(100)의 두께는 약 0.6 nm 내지 약 40 nm의 범위에 있고, 다른 실시예들에서는 약 1 nm 내지 약 20 nm의 범위에 있다. n 형 WFM 층(100)의 두께는 n 형 FET의 임계 전압에 영향을 미친다. 일부 실시예들에서, 제 1 및 제 2 p 형 WFM 층(89-1, 89-2)의 두께는 약 0.5 nm 내지 약 20 nm의 범위에 있고, 다른 실시예들에서는 약 1 nm 내지 약 10 nm의 범위에 있다. p 형 WFM 층의 두께는 n 형 FET의 임계 전압에 영향을 미친다.
일부 실시예들에서, 글루 층(87)은 TiN, Ti 및/또는 Co로 만들어진다. 일부 실시에들에서, 바디 금속 층(88)은 W, Al, Co 또는 임의의 다른 적합한 금속 물질로 만들어진다.
도 7a, 도 7b, 도 7c, 도 7d, 도 7e 및 도 7f는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다. 순차적 제조 공정에서, 하나 이상의 추가 동작들이 도 7a 내지 도 7f에 도시된 단계들 전에, 그동안에, 및 그 후에 제공될 수 있고, 아래에서 설명되는 동작들 중 일부는 본 방법의 추가 실시예들을 위해 교체되거나 제거될 수 있다는 것을 이해한다. 동작/공정의 순서는 상호 교환 가능할 수 있다.
도 7a에 도시된 바와 같이, 제 1 내지 제 3 n 형 FET의 각각의 채널 영역(20) 상에 계면 층(81)이 형성된다. 계면 층(81) 상에 게이트 유전체 층(예를 들어, 하이-k 게이트 유전체 층)(82)이 형성된다. 게이트 유전체 층(82) 상에 제 1 장벽 층(83)으로서의 제 1 전도성 층이 형성된다. 제 1 전도성 층(83) 상에 제 2 장벽 층(84)으로서의 제 2 전도성 층이 형성된다. 또한, 제 2 전도성 층(84) 상에 제 1 p 형 WFM 층(89-1) 및 제 2 p 형 WFM 층(89-2)이 순차적으로 형성된다.
그런 다음, 하나 이상의 리소그래피 및 에칭 동작을 사용함으로써, 도 7b에 도시된 바와 같이, 제 2 p 형 WFM 층(89-2)은 제 1 및 제 2 n 형 FET 영역(N1, N2)으로부터 제거된다. 일부 실시예들에서, 플라즈마 에칭 동작이 수행된다. 플라즈마 에칭 동작은 N2 및 H2를 포함하는 가스, O2/Cl2를 포함하는 가스 및/또는 O2 가스를 사용한다.
다음으로, 일부 실시예들에서, 유기 물질로 만들어진 하부 반사 방지 층(200)이 형성되고, 하부 반사 방지 층(200) 상에 포토 레지스트 층(205)이 형성된다. 하나 이상의 리소그래피 동작을 사용함으로써, 포토 레지스트 층(205)은 패턴화되어 제 1 n 형 FET 영역(N1)에서 하부 반사 방지 층(200)을 노출시킨다. 그런 다음, 도 7c에 도시된 바와 같이, 노출된 하부 반사 방지 층(200)은 하나 이상의 플라즈마 에칭 동작에 의해 제거되어 제 1 p 형 WFM 층(89-1)을 노출시킨다. 제 2 및 제 3 n 형 FET 영역은 포토 레지스트 층(205) 및 하부 반사 방지 층(200)에 의해 보호된다. 일부 실시예들에서, 하부 반사 방지 층(200)만이 제 2 및 제 3 n 형 FET 영역을 커버한다.
그런 다음, 제 1 n 형 FET 영역(N1)으로부터 제 1 WFM 층(89-1) 및 제 2 전도성 층(84)을 제거하기 위해 하나 이상의 에칭 동작이 수행된다. 일부 실시예들에서, 도 7d에 도시된 바와 같이, 제 1 WFM 층(89-1)과 제 2 전도성 층(84)을 함께 제거하기 위해 습식 에칭 동작이 수행된다. 일부 실시예들에서, 습식 에칭 동작은 습식 에천트를 사용하는 1 단계 동작이다. 일부 실시예들에서, 습식 에천트는 HCl 및 H2O2의 수용액, NH4OH 및 H2O2의 수용액, HCl, NH4OH 및 H2O2의 수용액, HF, NH4OH 및 H2O2의 수용액 및/또는 H3PO4 및 H2O2의 수용액이다.
그런 다음, 도 7e에 도시된 바와 같이, 포토 레지스트 층(205) 및 하부 반사 방지 층(200)은 제거된다. 또한, 도 7f에 도시된 바와 같이, 제 1 n 형 FET 영역(N1)의 제 1 전도성 층(83) 상에, 제 2 n 형 FET 영역(N2)의 제 1 p 형 WFM 층(89-1) 상에 그리고 제 3 n 형 FET 영역(N3)의 제 2 p 형 WFM 층(89-2) 상에 n 형 WFM 층(100)이 형성된다.
일부 실시예들에서, 제 1 WFM 층(89-1) 및 제 2 전도성 층(84)을 제거하기 위한 습식 에칭 동작 동안, 제 1 장벽 층(83)이 또한 부분적으로 제거된다. 이러한 경우에, 도 6b에 도시된 바와 같이, 제 1 n 형 FET 영역(N1)의 제 1 전도성 층(83)의 두께는 제 2 및 제 3 n 형 FET 영역(N2 및 N3)의 제 1 전도성 층(83)의 두께보다 작다. 일부 실시예들에서, 제 1 전도성 층(83)은 습식 에칭 동작에서 완전히 제거된다.
도 8a, 도 8b 및 도 8c는 본 개시의 다른 실시예에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
도 8a 내지 도 8c의 실시예에서, 제 1 WFM 층(89-1) 및 제 2 전도성 층(84)을 제거하기 위해 2 단계 습식 에칭 동작이 수행된다. 도 8a의 구조물은 도 7c의 구조물과 동일하다. 제 1 WFM 층(89-1)을 제거하기 위해 제 1 습식 에칭 동작이 수행된다. 일부 실시예들에서, 제 1 습식 에천트는 HCl 및 H2O2의 수용액, NH4OH 및 H2O2의 조합의 수용액, HCl, NH4OH 및 H2O2의 조합의 수용액, HF, NH4OH 및 H2O2의 수용액 및/또는 H3PO4 및 H2O2의 수용액이다. 그런 다음, 제 2 전도성 층(84)을 제거하기 위해 제 2 습식 에칭 동작이 수행된다. 제 2 습식 에천트는 제 1 습식 에천트와 상이하고, HCl 및 H2O2의 수용액, NH4OH 및 H2O2의 수용액, HCl, NH4OH 및 H2O2의 수용액, HF, NH4OH 및 H2O2의 수용액 및/또는 H3PO4 및 H2O2의 수용액이다. 도 8c에 도시된 바와 같이, 제 1 n 형 FET 영역(N1)으로부터 제 2 전도성 층(84)이 제거된 이후에, 포토 레지스트 층(205) 및 하부 반사 방지 층(200)이 제거된다. 또한, 도 7e 및 도 7f와 유사하게, 제 1 n 형 FET 영역(N1)의 제 1 전도성 층(83) 상에, 제 2 n 형 FET 영역(N2)의 제 1 p 형 WFM 층(89-1) 상에 그리고 제 3 n 형 FET 영역(N3)의 제 2 p 형 WFM 층(89-2) 상에 n 형 WFM 층(100)이 형성된다.
일부 실시예들에서, 제 1 전도성 층(83)은 또한 제 2 습식 에칭 동작에서 부분적으로 에칭되거나 완전히 제거된다.
도 9a, 도 9b, 도 9c 및 도 9d는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
도 9a 내지 도 9c의 실시예에서, 제 1 WFM 층(89-1) 및 제 2 전도성 층(84)을 제거하기 위해 2 단계 에칭 동작이 수행된다.
도 9a의 구조물은 도 7c의 구조물과 동일하다. 제 1 WFM 층(89-1)을 제거하기 위해 제 1 습식 에칭 동작이 수행된다. 일부 실시예들에서, 제 1 습식 에천트는 HCl 및 H2O2의 수용액, NH4OH 및 H2O2의 수용액, HCl, NH4OH 및 H2O2의 수용액, HF, NH4OH 및 H2O2의 수용액 및/또는 H3PO4 및 H2O2의 수용액이다. 도 9b에 도시된 바와 같이, 제 1 n 형 FET 영역(N1)으로부터 제 1 p 형 WFM 층(89-1)이 제거된 이후에, 포토 레지스트 층(205) 및 하부 반사 방지 층(200)은 도 9c에 도시된 바와 같이 제거된다.
그런 다음, 도 9c에 도시된 바와 같이, 제 2 전도성 층(84)을 제거하기 위해 제 2 습식 에칭 동작이 수행된다. 제 2 습식 에천트는 HCl 및 H2O2의 수용액, NH4OH 및 H2O2의 수용액, HCl, NH4OH 및 H2O2의 수용액, HF, NH4OH 및 H2O2의 수용액 및/또는 H3PO4 및 H2O2의 수용액이다. 일부 실시예들에서, 제 2 습식 에천트는 제 1 습식 에천트와 상이하다.
일부 실시예들에서, 제 2 전도성 층(84)은 염화 텅스텐 함유 가스(WClx, x = 2, 3, 4, 5 또는 6) 및/또는 HCl를 사용하는 건식 에칭 동작에 의해 제거된다. 일부 실시예들에서, 건식 에칭은 플라즈마를 사용하지 않고 400 ℃ 내지 600 ℃에서 기판을 가열하는 화학적 에칭이다. 다른 실시예들에서, 건식 에칭은 플라즈마 건식 에칭이다.
또한, 제 2 전도성 층(84)이 제거된 이후에, 도 7e 및 도 7f와 유사하게, 제 1 n 형 FET 영역(N1)의 제 1 전도성 층(83) 상에, 제 2 n 형 FET 영역(N2)의 제 1 p 형 WFM 층(89-1) 상에 그리고 제 3 n 형 FET 영역(N3)의 제 2 p 형 WFM 층(89-2) 상에 n 형 WFM 층(100)이 형성된다.
일부 실시예들에서, 제 1 전도성 층(83)은 또한 제 2 습식 에칭 동작에서 부분적으로 에칭되거나 완전히 제거된다.
도 10a, 도 10b, 도 10c 및 도 10d는 본 개시의 실시예들에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 단계의 단면도를 도시한다.
도 10a 내지 도 10c의 실시예에서, 제 1 WFM 층(89-1) 및 제 2 전도성 층(84)을 제거하기 위해 2 단계 에칭 동작이 수행된다.
도 10a의 구조물은 도 7c의 구조물과 동일하다. 제 1 WFM 층(89-1)을 제거하기 위해 제 1 플라즈마 건식 에칭 동작이 수행된다. 플라즈마 건식 에칭 동작은 N2 및 H2를 포함하는 가스, O2/Cl2를 포함하는 가스 및/또는 O2 가스를 사용한다. 도 10b에 도시된 바와 같이, 제 1 n 형 FET 영역(N1)으로부터 제 1 p 형 WFM 층(89-1)이 제거된 이후에, 포토 레지스트 층(205) 및 하부 반사 방지 층(200)은 도 10c에 도시된 바와 같이 제거된다.
그런 다음, 도 10c에 도시된 바와 같이, 제 2 전도성 층(84)을 제거하기 위해 제 2 습식 에칭 동작이 수행된다. 제 2 습식 에천트는 HCl 및 H2O2의 수용액, NH4OH 및 H2O2의 수용액, HCl, NH4OH 및 H2O2의 수용액, HF, NH4OH 및 H2O2의 수용액 및/또는 H3PO4 및 H2O2의 수용액이다. 일부 실시예들에서, 제 2 습식 에천트는 제 1 습식 에천트와 상이하다.
일부 실시예들에서, 제 2 전도성 층(84)은 염화 텅스텐 함유 가스(WClx, x = 2, 3, 4, 5 또는 6) 및/또는 HCl를 사용하는 건식 에칭 동작에 의해 제거된다. 일부 실시예들에서, 건식 에칭은 플라즈마를 사용하지 않고 400 ℃ 내지 600 ℃에서 기판을 가열하는 화학적 에칭이다. 다른 실시예들에서, 건식 에칭은 플라즈마 건식 에칭이다.
또한, 제 2 전도성 층(84)이 제거된 이후에, 도 7e 및 도 7f와 유사하게, 제 1 n 형 FET 영역(N1)의 제 1 전도성 층(83) 상에, 제 2 n 형 FET 영역(N2)의 제 1 p 형 WFM 층(89-1) 상에 그리고 제 3 n 형 FET 영역(N3)의 제 2 p 형 WFM 층(89-2) 상에 n 형 WFM 층(100)이 형성된다.
일부 실시예들에서, 제 1 전도성 층(83)은 또한 제 2 습식 에칭 동작에서 부분적으로 에칭되거나 완전히 제거된다.
본 개시에서, 적어도 제 2 장벽 층이 제 1 n 형 FET 영역으로부터 제거되기 때문에, WFM 층이 형성되는 더 넓은 게이트 공간을 획득하는 것이 가능하다. 따라서, n 형 FET에서 보다 균일한 임계 전압을 획득하는 것이 가능하다. 또한, 제 2 장벽 층은 습식 에칭 동작 또는 비플라즈마 에칭 동작(화학적 건식 에칭)으로 제거되므로, 하부 층 및/또는 다른 FET 영역에 대한 플라즈마 손상을 방지하는 것이 가능하다.
모든 장점이 반드시 본 명세서에 논의된 것은 아니고, 어떠한 특별한 장점도 모든 실시예들 또는 예들에 요구되지 않으며, 다른 실시예들 또는 예들은 상이한 장점을 제공할 수 있다는 것이 이해될 것이다.
본 개시의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 반도체 물질로 만들어진 채널 영역 위에 형성되고, 제 1 장벽 층이 게이트 유전체 층 상에 형성되고, 제 2 장벽 층이 제 1 장벽 층 상에 형성되고, 제 1 일 함수 조정 층이 제 2 장벽 층 상에 형성되며, 제 1 일 함수 조정 층 및 제 2 장벽 층은 제거된다. 제 1 일 함수 조정 층 및 제 2 장벽 층이 제거된 이후에, 제 2 일 함수 조정 층이 게이트 유전체 층 위에 형성되고, 금속 게이트 전극 층이 제 2 일 함수 조정 층 위에 형성된다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 장벽 층은 TiN 또는 Si로 도핑된 TiN으로 만들어지고, 제 2 장벽 층은 TaN으로 만들어진다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층은 TiN으로 만들어지고, 제 2 일 함수 조정 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 만들어진다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층 및 제 2 장벽 층은 습식 에칭 동작에 의해 함께 제거된다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 습식 에칭 동작의 에천트는 NH4OH, H2O2 및 HCl로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층은 제 1 에칭 동작에 의해 제거되고, 제 2 장벽 층은 제 1 에칭 동작과 상이한 에천트를 사용하는 제 2 에칭 동작에 의해 제거된다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 에칭은 제 1 에천트를 사용하는 습식 에칭이고, 제 2 에칭은 제 2 에천트를 사용하는 습식 에칭이다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 및 제 2 에천트는 NH4OH, H2O2 및 HCl로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하고, 제 1 에천트는 제 2 에천트와 상이하다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 에칭은 제 1 에천트를 사용하는 습식 에칭이고, 제 2 에칭은 제 2 에천트를 사용하는 건식 에칭이고, 제 1 에천트는 NH4OH, H2O2 및 HCl로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하며, 제 2 에천트는 WClx 및 HCl로 이루어진 그룹으로부터 선택된 적어도 하나를 함유하는 가스를 포함한다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층 및 제 2 장벽 층이 제거될 때, 제 1 장벽 층의 일부가 제거되고, 제 2 일 함수 조정 층은 제 1 장벽 층 상에 형성된다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층 및 제 2 장벽 층이 제거된 이후에, 제 1 장벽 층이 제거된다. 제 2 일 함수 조정 층은 게이트 유전체 층 상에 형성된다.
본 개시의 다른 양태에 따르면, 제 1 n 형 전계 효과 트랜지스터(NFET) 및 제 2 NFET를 포함하는 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 제 1 NFET 영역 및 제 2 NFET 영역 각각의 반도체 물질로 만들어진 채널 영역 위에 형성되고, 제 1 장벽 층이 게이트 유전체 층 상에 형성되고, 제 2 장벽 층이 제 1 장벽 층 상에 형성되고, 제 1 일 함수 조정 층이 제 2 장벽 층 상에 형성되고, 제 1 일 함수 조정 층 및 제 2 장벽 층은 제 1 NFET 영역으로부터 제거되는 한편, 제 1 일 함수 조정 층 및 제 2 장벽 층은 제 2 NFET 영역에 유지되고, 제 1 일 함수 조정 층 및 제 2 장벽 층이 제 1 NFET 영역으로부터 제거된 이후에, 제 2 일 함수 조정 층이 제 1 및 제 2 NFET 영역에 형성되고, 금속 게이트 전극 층이 제 2 일 함수 조정 층 위에 형성된다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 장벽 층은 TiN 또는 Si로 도핑된 TiN으로 만들어지고, 제 2 장벽 층은 TaN으로 만들어진다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층은 TiN으로 만들어지고, 제 2 일 함수 조정 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 만들어진다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층 및 제 2 장벽 층은 습식 에칭 동작에 의해 제 1 NFET 영역에서 함께 제거된다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 NFET 영역에서, 제 1 일 함수 조정 층은 제 1 습식 에칭 동작에 의해 제거되고, 제 2 장벽 층은 제 1 습식 에칭 동작과 상이한 에천트를 사용하는 제 2 습식 에칭 동작에 의해 제거된다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층 및 제 2 장벽 층이 제 1 NFET 영역에서 제거될 때, 제 1 장벽 층의 일부가 제거되고, 제 1 NFET 영역에서 제 2 일 함수 조정 층은 제 1 장벽 층 상에 형성되고, 제 1 NFET 영역에서의 제 1 장벽 층의 두께는 제 2 NFET 영역에서의 제 1 장벽 층의 두께보다 작다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층 및 제 2 장벽 층이 제 1 NFET 영역에서 제거된 이후에, 제 1 장벽 층은 제 1 NFET 영역에서 제거되고, 제 1 NFET 영역에서 제 2 일 함수 조정 층은 게이트 유전체 층 상에 형성된다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층 및 제 2 장벽 층이 제 1 NFET 영역으로부터 제거될 때, 제 2 NFET 영역은 하나 이상의 유기 층으로 커버된다.
본 개시의 다른 양태에 따르면, 제 1 n 형 전계 효과 트랜지스터(NFET), 제 2 NFET 및 제 3 NFET를 포함하는 반도체 디바이스를 제조하는 방법에서, 게이트 유전체 층이 제 1 NFET 영역, 제 2 NFET 영역 및 제 3 NFET 영역 각각의 반도체 물질로 만들어진 채널 영역 위에 형성되고, 제 1 장벽 층이 게이트 유전체 층 상에 형성되고, 제 2 장벽 층이 제 1 장벽 층 상에 형성되고, 제 1 일 함수 조정 층이 제 2 장벽 층 상에 형성되고, 제 2 일 함수 조정 층이 제 1 일 함수 조정 층 상에 형성되고, 제 2 일 함수 조정 층은 제 1 및 제 2 NFET 영역으로부터 제거되고 제 3 NFET 영역에서는 제 2 일 함수 조정 층이 유지되고, 제 1 일 함수 조정 층 및 제 2 장벽 층은 제 1 NFET 영역으로부터 제거되고, 제 1 일 함수 조정 층 및 제 2 장벽 층이 제 1 NFET 영역으로부터 제거된 이후에, 제 3 일 함수 조정 층이 제 1, 제 2 및 제 3 NFET 영역에 형성되고, 금속 게이트 전극 층이 제 3 일 함수 조정 층 위에 형성된다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층은 제 1 NFET 영역에서 제 1 에천트를 사용하는 제 1 습식 에칭 동작에 의해 제거되는 한편, 제 2 및 제 3 NFET 영역은 하나 이상의 유기 층에 의해 커버되고, 제 2 장벽 층은 제 1 에천트와 상이한 제 2 에천트를 사용하는 제 2 습식 에칭 동작에 의해 제 1 NFET 영역에서 제거되고, 제 2 및 제 3 NFET 영역은 제 2 에천트에 노출된다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층은 제 1 NFET 영역에서 건식 에칭 동작에 의해 제거되는 한편, 제 2 및 제 3 NFET 영역은 하나 이상의 유기 층에 의해 커버되고, 제 2 장벽 층은 수성 에천트를 사용하는 습식 에칭 동작에 의해 제 1 NFET 영역에서 제거되고, 제 2 및 제 3 NFET 영역은 수성 에천트에 노출된다.
본 개시의 일 양태에 따르면, 반도체 디바이스는 채널 영역 위에 배치된 게이트 구조물 및 소스/드레인 영역을 포함한다. 게이트 구조물은 채널 영역 위의 게이트 유전체 층, 게이트 유전체 층과 직접 접촉하는 일 함수 조정 층, 일 함수 조정 층 위에 배치된 금속 게이트 전극 층을 포함한다. 일 함수 조정 층은 알루미늄을 포함한다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 일 함수 조정 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 만들어진다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 금속 게이트 전극 층은 글루 층 및 바디 금속 층을 포함한다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는 제 1 채널 영역 위에 배치된 제 1 게이트 구조물을 포함하는 제 1 전계 효과 트랜지스터(FET) 및 제 2 채널 영역 위에 배치된 제 2 게이트 구조물을 포함하는 제 2 FET를 포함한다. 제 1 FET의 임계 전압은 제 2 FET의 임계 전압과 상이하다. 제 1 및 제 2 게이트 구조물 각각은 게이트 유전체 층, 게이트 유전체 층 위의 제 1 일 함수 조정 층, 및 제 1 일 함수 조정 층 위에 배치된 금속 게이트 전극 층을 포함한다. 제 2 게이트 구조물은 제 1 일 함수 조정 층 아래에 제 1 장벽 층을 더 포함하고, 제 1 게이트 구조물은 제 1 장벽 층을 포함하지 않는다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 및 제 2 게이트 구조물은 게이트 유전체 층 상에 제 2 장벽 층을 더 포함한다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 게이트 구조물에서의 제 2 장벽 층의 두께는 제 2 게이트 구조물에서의 제 2 장벽 층의 두께보다 작다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 2 장벽 층은 TiN 또는 Si로 도핑된 TiN으로 만들어지고, 제 1 장벽 층은 TaN으로 만들어진다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 2 게이트 구조물은 제 1 장벽 층과 게이트 유전체 층 사이에 제 2 장벽 층을 더 포함하고, 제 1 게이트 구조물은 제 2 장벽 층을 포함하지 않는다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 2 게이트 구조물은 제 1 일 함수 조정 층과 상이한 물질로 만들어진 제 2 일 함수 조정 층을 더 포함하고, 제 1 게이트 구조물은 제 2 일 함수 조정 층을 포함하지 않는다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층은 알루미늄을 포함하고, 제 2 일 함수 조정 층은 TiN을 포함한다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 금속 게이트 전극 층은 글루 층 및 바디 금속 층을 포함한다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 FET는 일부가 제 1 채널 영역인 핀 구조물을 포함하는 핀 FET이고, 제 2 FET는 일부가 제 2 채널 영역인 핀 구조물을 포함하는 핀 FET이다.
본 개시의 다른 양태에 따르면, 반도체 디바이스는 제 1 채널 영역 위에 배치된 제 1 게이트 구조물을 포함하는 제 1 전계 효과 트랜지스터(FET), 제 2 채널 영역 위에 배치된 제 2 게이트 구조물을 포함하는 제 2 FET 및 제 3 채널 영역 위에 배치된 제 3 게이트 구조물을 포함하는 제 3 FET를 포함한다. 제 1 FET의 임계 전압은 제 2 FET의 임계 전압보다 절대 값이 작고, 제 2 FET의 임계 전압은 제 3 FET의 임계 전압보다 절대 값이 작다. 제 1, 제 2 및 제 3 게이트 구조물 각각은 게이트 유전체 층, 게이트 유전체 층 위의 제 1 일 함수 조정 층, 및 제 1 일 함수 조정 층 위에 배치된 금속 게이트 전극 층을 포함한다. 제 2 및 제 3 게이트 구조물은 제 1 일 함수 조정 층 아래에 제 1 장벽 층을 더 포함하고, 제 1 게이트 구조물은 제 1 장벽 층을 포함하지 않는다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1, 제 2 및 제 3 게이트 구조물은 게이트 유전체 층 상에 제 2 장벽 층을 더 포함한다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 게이트 구조물에서의 제 2 장벽 층의 두께는 제 2 게이트 구조물 및 제 3 게이트 구조물에서의 제 2 장벽 층의 두께보다 작다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 2 장벽 층은 TiN 또는 Si로 도핑된 TiN으로 만들어지고, 제 1 장벽 층은 TaN으로 만들어진다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 2 및 제 3 게이트 구조물은 제 1 장벽 층과 게이트 유전체 층 사이에 제 2 장벽 층을 더 포함하고, 제 1 게이트 구조물은 제 2 장벽 층을 포함하지 않는다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 2 및 제 3 게이트 구조물은 제 1 일 함수 조정 층과 상이한 물질로 만들어진 제 2 일 함수 조정 층을 더 포함하고, 제 1 게이트 구조물은 제 2 일 함수 조정 층을 포함하지 않는다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 2 게이트 구조물에서의 제 2 일 함수 조정 층의 두께는 제 3 게이트 구조물에서의 제 2 일 함수 조정 층의 두께보다 작다. 앞서 말한 실시예 및 다음의 실시예 중 하나 이상에서, 제 1 일 함수 조정 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 만들어지고, 제 2 일 함수 조정 층은 TiN을 포함한다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들 또는 예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 본 명세서에 도입된 실시예들 또는 예들의 동일한 이점을 달성 및/또는 동일한 목적을 수행하는 다른 공정 및 구조물을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 물질로 만들어진 채널 영역 위에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 상에 제 1 장벽 층을 형성하는 단계;
상기 제 1 장벽 층 상에 제 2 장벽 층을 형성하는 단계;
상기 제 2 장벽 층 상에 제 1 일 함수 조정 층을 형성하는 단계;
상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층을 제거하는 단계;
상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층이 제거된 이후에, 상기 게이트 유전체 층 위에 제 2 일 함수 조정 층을 형성하는 단계; 및
상기 제 2 일 함수 조정 층 위에 금속 게이트 전극 층을 형성하는 단계
를 포함하는 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제 1 장벽 층은 TiN 또는 Si로 도핑된 TiN으로 만들어지고, 상기 제 2 장벽 층은 TaN으로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서,
상기 제 1 일 함수 조정 층은 TiN으로 만들어지고, 상기 제 2 일 함수 조정 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 2에 있어서,
상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층은 습식 에칭 동작에 의해 함께 제거되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 4에 있어서,
상기 습식 에칭 동작의 에천트는 NH4OH, H2O2 및 HCl로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 2에 있어서,
상기 제 1 일 함수 조정 층은 제 1 에칭 동작에 의해 제거되고, 상기 제 2 장벽 층은 상기 제 1 에칭 동작과는 상이한 에천트를 사용하는 제 2 에칭 동작에 의해 제거되고,
상기 제 1 에칭은 제 1 에천트를 사용하는 습식 에칭이고, 상기 제 2 에칭은 제 2 에천트를 사용하는 습식 에칭이고,
상기 제 1 에천트 및 상기 제 2 에천트는 NH4OH, H2O2 및 HCl로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하며,
상기 제 1 에천트는 상기 제 2 에천트와는 상이한 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 2에 있어서,
상기 제 1 일 함수 조정 층은 제 1 에칭 동작에 의해 제거되고, 상기 제 2 장벽 층은 상기 제 1 에칭 동작과는 상이한 에천트를 사용하는 제 2 에칭 동작에 의해 제거되고,
상기 제 1 에칭은 제 1 에천트를 사용하는 습식 에칭이고, 상기 제 2 에칭은 제 2 에천트를 사용하는 건식 에칭이고,
상기 제 1 에천트는 NH4OH, H2O2 및 HCl로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하며,
상기 제 2 에천트는 WClx 및 HCl로 이루어진 그룹으로부터 선택된 적어도 하나를 함유하는 가스를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 실시예 1에 있어서,
상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층이 제거된 이후에, 상기 제 1 장벽 층의 일부가 제거되고,
상기 제 2 일 함수 조정 층은 상기 제 1 장벽 층 상에 형성되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 1에 있어서,
상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층이 제거된 이후에, 상기 제 1 장벽 층을 제거하는 단계
를 더 포함하고, 상기 제 2 일 함수 조정 층은 상기 게이트 유전체 층 상에 형성되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 제 1 n 형 전계 효과 트랜지스터(n-type field effect transistor; NFET) 및 제 2 NFET를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
제 1 NFET 영역 및 제 2 NFET 영역 각각의 반도체 물질로 만들어진 채널 영역 위에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 상에 제 1 장벽 층을 형성하는 단계;
상기 제 1 장벽 층 상에 제 2 장벽 층을 형성하는 단계;
상기 제 2 장벽 층 상에 제 1 일 함수 조정 층을 형성하는 단계;
상기 제 1 NFET 영역으로부터 상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층을 제거하는 한편, 상기 제 2 NFET 영역에서는 상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층을 유지하는 단계;
상기 제 1 NFET 영역으로부터 상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층을 제거한 이후에, 상기 제 1 NFET 영역 및 상기 제 2 NFET 영역에 제 2 일 함수 조정 층을 형성하는 단계; 및
상기 제 2 일 함수 조정 층 위에 금속 게이트 전극 층을 형성하는 단계
를 포함하는 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 10에 있어서,
상기 제 1 장벽 층은 TiN 또는 Si로 도핑된 TiN으로 만들어지고, 상기 제 2 장벽 층은 TaN으로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 10에 있어서,
상기 제 1 일 함수 조정 층은 TiN으로 만들어지고, 상기 제 2 일 함수 조정 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 만들어지는 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 11에 있어서,
상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층은 습식 에칭 동작에 의해 상기 제 1 NFET 영역에서 함께 제거되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 11에 있어서,
상기 제 1 NFET 영역에서, 상기 제 1 일 함수 조정 층은 제 1 습식 에칭 동작에 의해 제거되고, 상기 제 2 장벽 층은 상기 제 1 습식 에칭 동작과는 상이한 에천트를 사용하는 제 2 습식 에칭 동작에 의해 제거되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 실시예 10에 있어서,
상기 제 1 NFET 영역에서 상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층이 제거된 이후에, 상기 제 1 장벽 층의 일부가 제거되고,
상기 제 1 NFET 영역에서 상기 제 2 일 함수 조정 층은 상기 제 1 장벽 층 상에 형성되고,
상기 제 1 NFET 영역에서의 상기 제 1 장벽 층의 두께는 상기 제 2 NFET 영역에서의 상기 제 1 장벽 층의 두께보다 작은 것인, 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 10에 있어서,
상기 제 1 NFET 영역에서 상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층이 제거된 이후에, 상기 제 1 장벽 층을 상기 제 1 NFET 영역에서 제거하는 단계
를 더 포함하고, 상기 제 1 NFET 영역에서 상기 제 2 일 함수 조정 층은 상기 게이트 유전체 층 상에 형성되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 10에 있어서,
상기 제 1 NFET 영역으로부터 상기 제 1 일 함수 조정 층 및 상기 제 2 장벽 층이 제거될 때, 상기 제 2 NFET 영역은 하나 이상의 유기 층으로 커버(cover)되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 18. 반도체 디바이스에 있어서,
채널 영역 위에 배치된 게이트 구조물; 및
소스/드레인 영역
을 포함하고, 상기 게이트 구조물은,
상기 채널 영역 위의 게이트 유전체 층;
상기 게이트 유전체 층과 직접 접촉하는 일 함수 조정 층;
상기 일 함수 조정 층 위에 배치된 금속 게이트 전극 층
을 포함하고, 상기 일 함수 조정 층은 알루미늄을 포함하는 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서,
상기 일 함수 조정 층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 만들어지는 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 금속 게이트 전극 층은 글루 층(glue layer) 및 바디 금속 층(body metal layer)을 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    채널 영역 위에 배치된 게이트 구조물; 및
    소스/드레인 영역
    을 포함하고,
    상기 게이트 구조물은,
    상기 채널 영역 위의 게이트 유전체층;
    상기 게이트 유전체층과 직접 접촉하는 일 함수 조정층; 및
    상기 일 함수 조정층 위에 배치된 금속 게이트 전극층
    을 포함하고, 상기 일 함수 조정층은 알루미늄을 포함하는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 일 함수 조정층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 만들어지는 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 금속 게이트 전극층은 글루층(glue layer) 및 바디 금속층(body metal layer)을 포함하는 것인, 반도체 디바이스.
  4. 제3항에 있어서, 상기 글루층은 TiN을 포함하는 것인, 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    제1 n형 전계 효과 트랜지스터(n-type field effect transistor; NFET) 및 제2 NFET를 포함하고,
    상기 제1 NFET 및 상기 제2 NFET 각각은,
    반도체 물질로 만들어진 채널 영역;
    상기 채널 영역 위의 게이트 유전체층;
    상기 게이트 유전체층 상의 제1 장벽층;
    상기 제1 장벽층 위의 제2 일 함수 조정층; 및
    상기 제2 일 함수 조정층 위의 금속 게이트 전극층
    을 포함하고,
    상기 제2 NFET은 상기 제2 NFET의 상기 제1 장벽층과 상기 제2 NFET의 상기 제2 일 함수 조정층 사이에 배치된 제2 장벽층 및 제1 일 함수 조정층을 더 포함하고,
    상기 제1 NFET의 상기 제1 장벽층의 두께는 상기 제2 NFET의 상기 제1 장벽층의 두께보다 얇은 것인, 반도체 디바이스.
  6. 제5항에 있어서, 상기 제1 장벽층은 TiN 또는 Si로 도핑된 TiN으로 만들어지고, 상기 제2 장벽층은 TaN으로 만들어지는 것인, 반도체 디바이스.
  7. 제5항에 있어서, 상기 제1 일 함수 조정층은 TiN으로 만들어지고, 상기 제2 일 함수 조정층은 TiAl, TiAlC, TaAl, TaAlC 및 TiAlN으로 이루어진 그룹으로부터 선택된 하나로 만들어지는 것인, 반도체 디바이스.
  8. 제5항에 있어서, 상기 금속 게이트 전극층은 글루층(glue layer) 및 바디 금속층(body metal layer)을 포함하는 것인, 반도체 디바이스.
  9. 제8항에 있어서, 상기 글루층은 TiN을 포함하는 것인, 반도체 디바이스.
  10. 반도체 디바이스에 있어서,
    순서대로 적층된 채널 영역과, 게이트 유전체층과, 제1 재료로 만들어지는 제1 장벽층과, 일 함수 조정층 및 금속 게이트 전극층을 포함하는 제1 n형 전계 효과 트랜지스터(NFET)로서, 상기 제1 장벽층은 제1 두께를 갖는 것인, 상기 제1 NFET; 및
    순서대로 상기 채널 영역과, 상기 게이트 유전체층과, 상기 제1 재료로 만들어지는 제2 장벽층과, 상기 제1 재료와는 상이한 제2 재료로 만들어지는 제3 장벽층과, 상기 일 함수 조정층 및 상기 금속 게이트 전극층을 포함하는 제2 NFET로서, 상기 제2 장벽층은 상기 제1 두께보다 큰 제2 두께를 갖는 것인, 제2 NFET
    을 포함하는 것인, 반도체 디바이스.
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