TWI797398B - 製造半導體裝置的方法以及半導體裝置 - Google Patents

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Abstract

在製造一半導體裝置之一方法中，在由一半導體材料製成之一通道區上方形成一閘極介電層，在該閘極介電層上形成一第一阻障層，在該第一阻障層上形成一第二阻障層，在該第二阻障層上形成一第一功函數調整層，移除該第一功函數調整層及該第二阻障層。在移除該第一功函數調整層及該第二阻障層之後，在該閘極介電層上方形成一第二功函數調整層，且在該第二功函數調整層上方形成一金屬閘極電極層。

Description

製造半導體裝置的方法以及半導體裝置
本發明實施例係有關製造半導體裝置的方法以及半導體裝置。
隨著積體電路的規模不斷縮小及對積體電路之速度的要求愈來愈高，電晶體需要具有較高驅動電流及愈來愈小的尺寸。因此，開發鰭式場效電晶體(FinFET)。FinFET包含一基板上方之垂直半導體鰭片。使用半導體鰭片來形成源極區及汲極區、及介於源極區與汲極區之間之通道區。形成淺溝槽隔離(STI)區以界定半導體鰭片。FinFET亦包含閘極堆疊，其等形成在半導體鰭片之側壁及頂部表面上。閘極堆疊包含介電材料及導電材料之多個層。
本發明的一實施例係關於一種製造一半導體裝置之方法，其包括：在由一半導體材料製成之一通道區上方形成一閘極介電層；在該閘極介電層上形成一第一阻障層；在該第一阻障層上形成一第二阻障層；在該第二阻障層上形成一第一功函數調整層；移除該第一功函數調整層及該第二阻障層；在移除該第一功函數調整層及該第二阻障層之後，在該閘極介電層上方形成一第二功函數調整層；及在該第二功函數調整層上方形成一金屬閘極電極層。
本發明的一實施例係關於一種製造包含一第一n型場效電晶體(NFET)及一第二NFET之一半導體裝置之方法，該方法包括：在由一第一NFET區及一第二NFET區之各者之一半導體材料製成之一通道區上方形成一閘極介電層；在該閘極介電層上形成一第一阻障層；在該第一阻障層上形成一第二阻障層；在該第二阻障層上形成一第一功函數調整層；從該第一NFET區移除該第一功函數調整層及該第二阻障層，而在該第二NFET區中維持該第一功函數調整層及該第二阻障層；在從該第一NFET區移除該第一功函數調整層及該第二阻障層之後，在該第一NFET區及該第二NFET區中形成一第二功函數調整層；及在該第二功函數調整層上方形成一金屬閘極電極層。
本發明的一實施例係關於一種半導體裝置，其包括：一閘極結構，其安置於一通道區上方；及一源極/汲極區，其中：該閘極結構包含：一閘極介電層，其在該通道區上方；一功函數調整層，其與該閘極介電層直接接觸；一金屬閘極電極層，其安置於該功函數調整層上方，該功函數調整層包含鋁。
應瞭解，以下揭露提供用於實施本發明實施例之不同構件之許多不同實施例或實例。下文描述組件及配置之特定實施例或實例以簡化本揭露。當然，此等僅為實例且非意欲限制。舉例而言，元件之尺寸不限於所揭露之範圍或值，但可取決於製程條件及/或裝置之所要性質。此外，在以下描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可經形成插入該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。為簡單及清楚起見可以不同比例任意繪製各種構件。在隨附圖式中，為簡化可省略一些層/構件。
此外，為便於描述，諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語可在本文中用於描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語意欲涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。裝置可以其他方式定向(旋轉90度或按其他定向)且因此可同樣解釋本文中使用之空間相對描述符。另外，術語「由…製成」可意謂「包括」或「由…組成」。此外，在以下製程中，所描述操作中間可能存在一或多個額外操作，且操作順序可能改變。在本揭露中，除非另外描述，否則一片語「A、B及C之一者」意謂「A、B及/或C」 (A、B、C、A及B、A及C、B及C、或A、B及C)，且不意謂來自A之一個元件、來自B之一個元件及來自C之一個元件。在整個揭露中，一源極及一汲極可交換地使用，且一源極/汲極係指源極及汲極之一者或兩者。在以下實施例中，如關於一項實施例(例如，一或多個圖)描述之材料、組態、尺寸、製程及/或操作可用於其他實施例中，且可省略其詳細描述。
所揭露實施例係關於一半導體裝置，特定言之，一場效電晶體(FET)之一閘極結構及其製造方法。諸如本文中揭露之實施例通常不但適用於平面FET而且適用於一鰭式FET (FinFET)、一雙閘極FET、一環繞閘極FET、一歐米茄閘極FET或一環繞式閘極(GAA) FET及/或奈米線電晶體、或在閘極結構中具有一或多個功函數調整材料(WFM)層之任何適合裝置。
在FET結構中，構建具有低臨限電壓(Vt)之多個Vt裝置對於低功率消耗及提高裝置效能至關重要。金屬閘極膜之組合物及厚度在定義裝置功函數Vt方面發揮重要作用。可藉由調整安置於一閘極介電層與一本體金屬閘極電極層(例如，一W層)之間之一或多個功函數調整材料層(WFM)之材料及/或厚度而實現具有不同臨限電壓之多個FET。通常藉由使用一閘極替換技術而形成一金屬閘極結構，其中在一狹窄高縱橫比溝槽(閘極空間)中形成一閘極堆疊，從其移除一犧牲閘極結構。
隨著裝置縮小，形成場效電晶體之一閘極堆疊變得更具挑戰性。困難包含狹窄高縱橫比溝槽中之金屬填充能力、歸因於閘極空間中之阻障層的閘極空間中之空間損耗。特定言之，當在一閘極空間之此一狹窄溝槽中之一閘極介電層上形成一或多個阻障及/或罩蓋層時，溝槽之一隅角處之阻障層之總厚度趨向於比溝槽之一底部平坦部分處更厚。在此一情況中，形成於阻障層上之一功函數調整層將無法充分調整溝槽之隅角處之功函數。此導致金屬閘極結構之隅角處之一較高臨限電壓。
為減小或調整臨限電壓，在形成功函數調整層之前可移除功函數調整層及/或阻障層之一部分。可藉由乾式蝕刻操作進行功函數調整層及/或阻障層之薄化或移除。然而，乾式蝕刻操作亦可損壞底層。另外，不同類型之裝置之不同裝置臨限電壓限制使用相同製程操作來產生不同裝置的能力。此外，金屬閘極結構針對NFET及PFET結構經不同地組態，且用於一個類型之FET之移除及/或薄化操作將導致對其他類型之FET之損壞。
本揭露提供用於移除及/或薄化一功函數調整層及/或一阻障層以抑制對底層及對其他FET之損壞的一新穎製程。
圖1A及圖1B展示剖面圖，且圖1C展示根據本揭露之一實施例之一半導體裝置之一透視圖。圖1A展示沿圖1C之線X1-X1之一剖面圖且圖1B展示沿圖1C之線Y1-Y1之一剖面圖。在圖1A至圖3C中，儘管圖1C、圖2C及圖3C展示三個鰭狀結構，然為簡單起見，圖1A、圖2A及圖3A僅展示兩個鰭狀結構。
在一些實施例中，一半導體裝置包含安置於一鰭狀結構20之一通道區上方的一閘極堆疊80。閘極堆疊80包含一介面層81、一閘極介電層82、作為一第一阻障(或一罩蓋)層之一第一導電層83、一或多個功函數調整材料層或功函數調整材料層(一WFM層) 86、一膠質層87及一本體閘極電極層88，如圖1A中展示。在一些實施例中，鰭狀結構20經設置於一基板10上方且從一隔離絕緣層30突出。此外，在閘極堆疊80之相對側面上安置閘極側壁間隔件46且形成一或多個介電層50以覆蓋閘極側壁間隔件46。在一些實施例中，在閘極側壁間隔件46與隔離絕緣層30之間安置一件絕緣材料42。此外，如圖1C中展示，在凹陷鰭狀結構上方形成源極/汲極磊晶層60。儘管圖1A展示兩個鰭狀結構且圖1C展示三個鰭狀結構，然鰭狀結構之數目不限於圖1A及圖1C中展示之數目。
在一些實施例中，第一導電層83包含金屬氮化物，諸如WN、TaN、TiN及摻雜有Si之TiN (TiNSi)。在一些實施例中，使用TiN。取決於裝置/製程/設計要求，第一導電層83之厚度在一些實施例中係在自約0.5 nm至約10 nm之範圍中，且在其他實施例中係在自約1 nm至約5 nm之範圍中。
在一些實施例中，WFM層86由一導電材料製成，諸如TiN、WN、TaAlC、TiC、TaAl、TaC、Co、Al、TiAl或TiAlC之一單層或此等材料之兩者或兩者以上之一多層。對於n型FET，使用諸如TiAl、TiAlC、TaAl及/或TaAlC之一含鋁層作為一n型WFM層，且對於p型FET，使用TaN、TiN、WN、TiC、WCN、MoN及/或Co之一或多者作為一p型WFM層。在一些實施例中，一n型WFM層由具有自約2.5 eV至約4.4 eV之範圍中之低功函數及/或具有一低電負性之材料構成。在一些實施例中，一p型WFM層由具有自約4.3 eV至5.8 eV之範圍中之一高功函數及/或具有高電負性之材料構成。
在一些實施例中，膠質層87由TiN製成。在一些實施例中，本體閘極電極層88包含導電材料(諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合材料及/或其等之組合)之一或多個層。
圖2A及圖2B展示剖面圖，且圖2C展示根據本揭露之另一實施例之一半導體裝置之一透視圖。圖2A展示沿圖2C之線X1-X1之一剖面圖且圖2B展示沿圖2C之線Y1-Y1之一剖面圖。
在此實施例中，第一導電層未安置在WFM層86與閘極介電層82之間。因此，在形成WFM層86之前之一閘極空間具有比圖1A至圖1C之實施例更寬之一空間。
圖3A及圖3B展示剖面圖，且圖3C展示根據本揭露之另一實施例之一半導體裝置之一透視圖。圖3A展示沿圖3C之線X1-X1之一剖面圖且圖3B展示沿圖3C之線Y1-Y1之一剖面圖。
在此實施例中，在第一導電層83與WFM層86之間形成作為一第二阻障層之一第二導電層84。
在一些實施例中，第二導電層84包含一金屬氮化物，諸如WN、TaN、TiN及TiNSi。在一些實施例中，使用TaN。取決於裝置/製程/設計要求，第二導電層84之厚度在一些實施例中係在自約0.5 nm至約10 nm之範圍中，且在其他實施例中係在自約1 nm至約5 nm之範圍中。在一些實施例中，第二導電層84充當一阻障層或一蝕刻停止層。在一些實施例中，第二導電層84比第一導電層83更薄。
圖4A至圖5F展示根據本揭露之一實施例之半導體裝置之一循序製程之各個階段之剖面圖。圖5G展示根據本揭露之一實施例之製造一半導體裝置之一製程流程。應瞭解，在循序製程中，可在圖4A至圖5F中展示之階段之前、期間及之後提供一或多個額外操作，且可針對方法之額外實施例替換或消除下文描述之一些操作。操作/製程之順序可為可互換的。如關於圖1A至圖3C之實施例描述之材料、組態、尺寸、製程及/或操作可用於以下實施例中，且可省略其詳細描述。
如圖4A中展示，在一基板10上方製造一或多個鰭狀結構20。基板10係(舉例而言)具有約1 × 1015 cm-3 至約1 × 1018 cm-3 之範圍中之一雜質濃度之一p型矽基板。在其他實施例中，基板10係具有約1 × 1015 cm-3 至約1 × 1018 cm-3 之範圍中之一雜質濃度之一n型矽基板。替代地，基板10可包括：另一元素半導體，諸如鍺；一化合物半導體，包含IV-IV族化合物半導體(諸如SiC及SiGe)、III-V族化合物半導體(諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其等之組合。在一項實施例中，基板10係一SOI (絕緣體上矽)基板之一矽層。亦可使用非晶基板(諸如非晶Si或非晶SiC)或絕緣材料(諸如氧化矽)作為基板10。基板10可包含已適合地摻雜有雜質(例如，p型或n型導電性)的各個區。
可藉由任何適合方法圖案化鰭狀結構20。舉例而言，可使用包含雙重圖案化或多重圖案化製程之一或多個光微影製程來圖案化鰭狀結構20。通常，雙重圖案化或多重圖案化製程組合光微影及自對準製程，從而允許產生具有(舉例而言)比原本可使用一單一直接光微影製程獲得之間距更小之間距的圖案。舉例而言，在一項實施例中，一犧牲層形成於一基板上方且使用一光微影製程圖案化。使用一自對準製程在圖案化犧牲層旁邊形成間隔件。接著，移除犧牲層，且接著可使用剩餘間隔件來圖案化鰭狀結構20。
如圖4A中展示，沿Y方向延伸之兩個鰭狀結構20在X方向上安置成彼此鄰近。然而，鰭狀結構之數目不限於兩個。數目可為一個、三個、四個或五個或五個以上。另外，更多個虛設鰭狀結構之一者可安置成鄰近鰭狀結構20之兩側以改良圖案化製程中之圖案保真度。鰭狀結構20之寬度在一些實施例中係在約5 nm至約40 nm之範圍中，且在某些實施例中係在約7 nm至約15 nm之範圍中。鰭狀結構20之高度在一些實施例中係在約100 nm至約300 nm之範圍中，且在其他實施例中係在約50 nm至100 nm之範圍中。鰭狀結構20之間之空間在一些實施例中係在約5 nm至約80 nm之範圍中，且在其他實施例中係在約7 nm至15 nm之範圍中。然而，熟習此項技術者將瞭解，貫穿描述所敘述之尺寸及值僅為實例，且可改變以適合積體電路之不同標度。在一些實施例中，Fin FET裝置係一n型Fin FET。在其他實施例中，Fin FET裝置係一p型Fin FET。
在形成鰭狀結構20之後，在鰭狀結構20上方形成一隔離絕緣層30，如圖4B中展示。
隔離絕緣層30包含藉由LPCVD (低壓化學氣相沈積)、電漿CVD或可流動CVD形成之絕緣材料(諸如氧化矽、氮氧化矽或氮化矽)之一或多個層。在可流動CVD中，沈積可流動介電材料而非氧化矽。顧名思義，可流動介電材料可在沈積期間「流動」以依一高縱橫比填充間隙或空間。通常，將各種化學物質添加至含矽前驅體以允許經沈積膜流動。在一些實施例中，添加氮氫鍵。可流動介電前驅體、尤其可流動氧化矽前驅體之實例包含矽酸鹽、矽氧烷、甲基矽倍半氧烷(MSQ)、氫化矽倍半氧烷(HSQ)、MSQ及HSQ之一混合物、全氫矽氮烷(TCPS)、全氫化聚矽氮烷(PSZ)、原矽酸四乙酯(TEOS)、或甲矽烷基胺(諸如三甲矽烷基胺(TSA))。在一多操作製程中形成此等可流動氧化矽材料。在沈積可流動膜之後，使其固化且接著退火以移除非所要元素以形成氧化矽。可流動膜可摻雜有硼及/或磷。在一些實施例中，可由旋塗玻璃(SOG)、SiO、SiON、SiOCN及/或摻雜氟化物之矽酸鹽玻璃(FSG)之一或多個層形成隔離絕緣層30。
在鰭狀結構20上方形成隔離絕緣層30之後，執行一平坦化操作以便移除隔離絕緣層30及遮罩層(襯墊氧化物層及氮化矽遮罩層)之部分。平坦化操作可包含一化學機械拋光(CMP)及/或一回蝕製程。接著，進一步移除隔離絕緣層30使得暴露將成為一通道層之鰭狀結構20之一上部，如圖4B中展示。
在某些實施例中，使用一濕式蝕刻製程(舉例而言，藉由將基板浸漬於氫氟酸(HF)中)來執行隔離絕緣層30之部分移除。在另一實施例中，使用一乾式蝕刻製程來執行隔離絕緣層30之部分移除。舉例而言，可使用使用CHF3 或BF3 作為蝕刻氣體之一乾式蝕刻製程。
在形成隔離絕緣層30之後，可執行一熱製程(舉例而言，一退火製程)以改良隔離絕緣層30之品質。在某些實施例中，藉由在一惰性氣體環境(諸如N2 、Ar或He環境)中在約900℃至約1050℃之範圍中之一溫度下使用快速熱退火(RTA)來執行熱製程達約1.5秒至約10秒。
接著，在鰭狀結構20之部分上方形成一虛設閘極結構40，如圖4C中展示。
在隔離絕緣層30及暴露鰭狀結構20上方形成一介電層及一多晶矽層，且接著執行圖案化操作以便獲得包含由多晶矽製成之一虛設閘極電極層44及一虛設閘極介電層42的一虛設閘極結構。在一些實施例中，藉由使用包含氮化矽層及氧化物層之一硬遮罩而執行多晶矽層之圖案化。虛設閘極介電層42可為藉由CVD、PVD、ALD、電子束蒸鍍或其他適合製程形成之氧化矽。在一些實施例中，虛設閘極介電層42包含氧化矽、氮化矽、氮氧化矽、或高k介電質之一或多個層。在一些實施例中，虛設閘極介電層之一厚度在約1 nm至約5 nm之範圍中。
在一些實施例中，虛設閘極電極層44使用均勻或非均勻摻雜摻雜多晶矽。在本發明實施例中，虛設閘極電極層44之寬度在約30 nm至約60 nm之範圍中。在一些實施例中，虛設閘極電極層之一厚度在約30 nm至約50 nm之範圍中。另外，更多個虛設閘極結構之一者可安置成鄰近虛設閘極結構40之兩側以改良圖案化製程中之圖案保真度。虛設閘極結構40之寬度在一些實施例中係在約5 nm至約40 nm之範圍中，且在某些實施例中係在約7 nm至約15 nm之範圍中。
此外，如圖4C中展示，在虛設閘極結構40之相對側面上形成側壁間隔件46。在虛設閘極結構40上方形成側壁間隔件46之一絕緣材料層。以一保形方式沈積絕緣材料層使得其形成為在垂直表面(諸如虛設閘極結構40之側壁、水平表面及頂部)上分別具有實質上相等厚度。在一些實施例中，絕緣材料層具有自約5 nm至約20 nm之範圍中之一厚度。絕緣材料層包含SiN、SiON及SiCN或任何其他適合介電材料之一或多者。可藉由ALD或CVD或任何其他適合方法形成絕緣材料層。接著，藉由非等向性蝕刻移除絕緣材料層之底部，藉此形成側壁間隔件46。在一些實施例中，側壁間隔件46包含不同絕緣材料之兩個至四個層。在一些實施例中，虛設閘極介電層42之部分經安置在側壁間隔件46與隔離絕緣層30之間。在其他實施例中，虛設閘極介電層42之部分未安置在側壁間隔件46與隔離絕緣層30之間。
隨後，在一些實施例中，鰭狀結構20之未被虛設閘極結構40覆蓋之一源極/汲極區經向下蝕刻(凹陷)以形成一源極/汲極凹槽。在形成源極/汲極凹槽之後，在源極/汲極凹槽中形成一或多個源極/汲極磊晶層60 (參見圖1C、圖2C及圖3C)。在一些實施例中，形成一第一磊晶層、一第二磊晶層及一第三磊晶層。在其他實施例中，未形成凹槽且在鰭狀結構上方形成磊晶層。
在一些實施例中，第一磊晶層包含用於一n型FinFET之SiP或SiCP、及用於一p型FinFET之摻雜有B之SiGe，在一些實施例中。在一些實施例中，第一磊晶層中之P (磷)之數量在自約1 × 1018 個原子/cm3 至約1 × 1020 個原子/cm3 之範圍中。第一磊晶層之厚度在一些實施例中係在約5 nm至20 nm之範圍中，且在其他實施例中係在約5 nm至約15 nm之範圍中。當第一磊晶層係SiGe時，Ge之數量在一些實施例中為約25原子%至約32原子%，且在其他實施例中為約28原子%至約30原子%。在一些實施例中，第二磊晶層包含用於一n型FinFET之SiP或SiCP、及用於一p型FinFET之摻雜有B之SiGe。在一些實施例中，第二磊晶層中之磷之數量高於第一磊晶層之磷數量且在約1 × 1020 個原子/cm3 至約2 × 1020 個原子/cm3 之範圍中。第二磊晶層之厚度在此實施例中係在約20 nm至40 nm之範圍中，或在其他實施例中係在約25 nm至約35 nm之範圍中。當第二磊晶層係SiGe時，Ge之數量在一些實施例中為約35原子%至約55原子%，且在其他實施例中為約41原子%至約46原子%。在一些實施例中，第三磊晶層包含一SiP磊晶層。第三磊晶層係用於源極/汲極中之矽化物形成之一犧牲層。在一些實施例中，第三磊晶層中之磷之數量小於第二磊晶層之磷數量且在約1 × 1018 個原子/cm3 至約1 × 1021 個原子/cm3 之範圍中。當第三磊晶層係SiGe時，Ge之數量在一些實施例中小於約20原子%，且在其他實施例中為約1原子%至約18原子%。
在至少一項實施例中，藉由一LPCVD製程、分子束磊晶、原子層沈積或任何其他適合方法磊晶生長磊晶層60。在約400℃至850℃之一溫度下且在約1托至200托之壓力下使用矽源氣體(諸如SiH4 、Si2 H6 或Si3 H8 )；鍺源氣體(諸如GeH4 或G2 H6 )；碳源氣體(諸如CH4 或SiH3 CH3 )及磷源氣體(諸如PH3 )來執行LPCVD製程。
接著，如圖4C中展示，在S/D磊晶層60及虛設閘極結構40上方形成一層間介電質(ILD)層50。用於ILD層50之材料包含包括Si、O、C及/或H之化合物，諸如氧化矽、SiCOH及SiOC。諸如聚合物之有機材料可用於ILD層50。
在形成ILD層50之後，執行諸如化學機械拋光(CMP)之一平坦化操作，使得虛設閘極電極層44之頂部暴露，如圖4C中展示。在一些實施例中，在形成ILD層50之前，形成一接點蝕刻停止層(諸如氮化矽層或氮氧化矽層)。
接著，移除虛設閘極電極層44及虛設閘極介電層42，藉此形成一閘極空間47，如圖4D中展示。可使用電漿乾式蝕刻及/或濕式蝕刻來移除虛設閘極結構。當虛設閘極電極層44係多晶矽且ILD層40係氧化矽時，可使用諸如TMAH溶液之濕式蝕刻劑來選擇性地移除虛設閘極電極層44。其後使用電漿乾式蝕刻及/或濕式蝕刻來移除虛設閘極介電層42。
圖5A展示在鰭狀結構20之通道區暴露於閘極空間47中之後之結構。在圖5A至圖5F中，省略側壁間隔件46及ILD層50。
如圖5B中展示，在圖5G之S301，在鰭狀結構20上形成一介面層81，且在圖5G之S303，在介面層81上形成一閘極介電層82。在一些實施例中，藉由使用化學氧化形成介面層。在一些實施例中，介面層81包含氧化矽、氮化矽及混合矽-鍺氧化物之一者。在一些實施例中，介面層81之厚度在自約0.2 nm至約6 nm之範圍中。在一些實施例中，閘極介電層82包含一介電材料之一或多個層，諸如氧化矽、氮化矽、或一高k介電材料、其他適合介電材料及/或其等之組合。高k介電材料之實例包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、La2 O3 、HfO2 -La2 O3 、Y2 O3 或其他適合高k介電材料、及/或其等之組合。可藉由CVD、ALD或任何適合方法形成閘極介電層82。在一項實施例中，使用諸如ALD之一高度保形沈積製程來形成閘極介電層82以便確保在各通道層周圍形成具有一均勻厚度之一閘極介電層。在一項實施例中，閘極介電層82之厚度在自約1 nm至約100 nm之範圍中。
接著，如圖5C中展示，在圖5G之S305，形成一第一導電層83。在一些實施例中，可藉由CVD、PVD、ALD或任何適合方法形成第一導電層83。在一些實施例中，第一導電層83由TiN或TiNSi製成。
在一些實施例中，在圖5G之S307，在形成第一導電層83之後，在一些實施例中在約600℃至約800℃之一溫度下執行一第一退火操作達約1奈秒(尖峰退火，諸如一雷射退火)至約360奈秒。
第一退火可有助於使閘極介電層82緻密化且將氮併入至閘極介電層82中。氮有助於使氧空位鈍化，減少洩漏且改良裝置可靠性。第一退火亦可有助於形成一穩定混合層，此幫助提供一穩定平台以供後續將金屬閘極膜沈積至介電層上。當溫度過高時，第一退火可導致高k閘極介電層82中之結晶及晶界形成，其影響介面層81之洩漏效能及再生長，此降低裝置速度。相比之下，當溫度過低時，第一退火可能無法在高k閘極介電層中提供足夠緻密化且導致在後續金屬閘極沈積製程期間的裝置不穩定性/變動。
在一些實施例中，包含介面層81、閘極介電層82及第一導電層83之堆疊結構在一些實施例中在約室溫(25℃)至約550℃之一溫度下浸入含氟氣體(例如，F2 及/或NF3 )中達約4秒至約15分鐘。併入氟有助於改良功函數調整性質，降低一PFET裝置之Vt，使閘極介電層82中之氧空位鈍化，減少洩漏且減少閘極介電層中之懸鍵。此後，在一些實施例中，在第一導電層83上方形成由(舉例而言)一結晶、多晶或非晶Si製成之一罩蓋層，且在約550℃至約1300℃之一溫度下執行一第二退火操作達約1奈秒(尖峰退火，諸如一雷射退火)至約360秒。在一些實施例中，退火溫度從900℃至1100℃。在一些實施例中，此導致氟擴散至罩蓋層、第一導電層83及閘極介電層82中。在第二退火操作之後，移除罩蓋層。運用Si罩蓋層之第二退火亦有助於改良閘極介電層82之品質。在一相對較低溫度下形成一閘極介電層(諸如一高k介電層)以避免結晶及晶界形成，而在相對較高溫度下沈積金屬閘極膜。因此，期望在金屬閘極沈積之前使高k介電層更加熱穩定。在如上文闡述之溫度範圍下之運用罩蓋層之第二退火可使高k介電層緻密化，且使其熱穩定，而在金屬閘極沈積期間無任何熱氧化物反轉。第二退火亦有助於將氟從外層(例如，罩蓋層)熱擴散至第一導電層83、閘極介電層82及介面層81中。使用罩蓋層來保護閘極介電層82及第一導電層83使其免受非所要氧化損壞且將此等膜與退火氛圍隔離。在閘極介電層之熱穩定之後，最終裝置結構中不再需要罩蓋層且因此移除罩蓋層。
在其他實施例中，未執行伴隨一Si罩蓋層之形成及一第二退火操作之氟浸泡操作。
隨後，在圖5G之S311，形成一或多個WFM層86。在圖5G之S313，在功函數調整層86上方形成包含一膠質層87及一本體金屬層(閘極電極層) 88的一金屬閘極層。可藉由ALD、PVD、CVD、電子束蒸鍍或其他適合製程形成功函數調整材料(WFM)層。此外，可針對可使用不同金屬層之n通道FET及p通道FET單獨形成WFM層。可藉由CVD、ALD、電鍍或其他適合方法形成閘極電極層(本體金屬層) 88及膠質層87。
在一些實施例中，在圖3G之S309，視需要形成一第二導電層84 (圖5A至圖5F中未展示)。
圖6A、圖6B及圖6C展示根據本揭露之實施例之一閘極堆疊之各種組態。圖6A至圖6C展示根據本揭露之實施例之用於具有不同臨限電壓之n型FET之閘極結構之剖面圖。在一些實施例中，一半導體裝置包含形成於一第一n型FET區N1中之一第一n型FET、形成於一第二n型區N2中之一第二n型FET、及形成於一第三n型區N3中之一第三n型FET。第一n型FET之一臨限電壓之一絕對值小於第二n型FET之一臨限電壓，且第二n型FET之臨限電壓之一絕對值小於第三n型FET之一臨限電壓。在一些實施例中，第一n型FET之一閘極長度(圖1C、圖2C及圖3C中之Y方向上之一長度)小於第二n型FET之一閘極長度且第二n型FET之閘極長度小於第三n型FET之一閘極長度。
在一些實施例中，如圖6A中展示，第一n型FET N1之閘極結構包含較接近一通道區20依序堆疊的一介面層81、一閘極介電層82、一第一導電層(一第一阻障層) 83、一n型WFM層100、一膠質層87及一本體金屬層88。可包含一或多個額外層。在一些實施例中，第二n型FET N2之閘極結構包含較接近一通道區20依序堆疊的一介面層81、一閘極介電層82、一第一導電層(一第一阻障層) 83、一第二導電層(一第二阻障層) 84、一第一p型WFM層89-1、一n型WFM層100、一膠質層87及一本體金屬層88。可包含一或多個額外層。在一些實施例中，第三n型FET N3之閘極結構包含較接近一通道區20依序堆疊的一介面層81、一閘極介電層82、一第一導電層(一第一阻障層) 83、一第二導電層(一第二阻障層) 84、一第一p型WFM層89-1、一第二p型WFM層89-2、一n型WFM層100、一膠質層87及一本體金屬層88。可包含一或多個額外層。用於第一n型FET N1之閘極結構不包含第二阻障層及p型WFM層。
在一些實施例中，如圖6B中展示，第一n型FET N1之第一導電層83之厚度小於第二n型FET N2及第三n型FET N3之第一導電層83之厚度。
在一些實施例中，如圖6C中展示，用於第一n型FET N1之閘極結構不包含第一阻障層且n型WFM層100與閘極介電層82直接接觸。
n型WFM層100由與第一p型WFM層89-1及第二p型WFM層89-2不同之材料製成。在一些實施例中，n型WFM層100由具有自約2.5 eV至4.4 eV之範圍中之一低功函數之一材料製成且一p型WFM層由具有自約4.3 eV至5.8 eV之範圍中之一高功函數之一材料製成。在一些實施例中，n型WFM層100包含鋁。在一些實施例中，第一n型WFM層包含TiAl、TiAlC、TaAl及TaAlC之一或多者。在一些實施例中，第一p型WFM層89-1及第二p型WFM層89-2包含金屬氮化物，諸如TiN、MoN、WCN及WN。在一些實施例中，第一p型WFM層89-1由與第二p型WFM層89-2相同之材料製成。當第一p型WFM層89-1由與第二p型WFM層89-2相同之材料製成時，第三n型FET N3包含具有大於第二n型FET N2之一p型WFM層(89-2)之一厚度之一p型WFM之一單層。在其他實施例中，第一p型WFM層89-1由與第二p型WFM層89-2不同之一材料製成。
在一些實施例中，n型WFM層100之一厚度在自約0.6 nm至約40 nm之範圍中，且在其他實施例中係在自約1 nm至約20 nm之範圍中。n型WFM層100之厚度影響n型FET之臨限電壓。在一些實施例中，第一p型WFM層89-1及第二p型WFM層89-1之一厚度在自約0.5 nm至約20 nm之範圍中，且在其他實施例中係在自約1 nm至約10 nm之範圍中。p型WFM層之厚度影響n型FET之臨限電壓。
在一些實施例中，膠質層87由TiN、Ti及/或Co製成。在一些實施例中，本體金屬層88由W、Al、Co或任何其他適合金屬材料製成。
圖7A、圖7B、圖7C、圖7D、圖7E及圖7F展示根據本揭露之實施例之一半導體裝置之一循序製程之各個階段之剖面圖。應瞭解，在循序製程中，可在圖7A至圖7F中展示之階段之前、期間及之後提供一或多個額外操作，且可針對方法之額外實施例替換或消除下文描述之一些操作。操作/製程之順序可為可互換的。
如圖7A中展示，在第一至第三n型FET之通道區20之各者上形成一介面層81。在介面層81上形成一閘極介電層(例如，一高k閘極介電層) 82。在閘極介電層82上形成作為一第一阻障層83之一第一導電層。在第一導電層83上形成作為一第二阻障層84之一第二導電層。此外，在第二導電層84上循序地形成一第一p型WFM層89-1及一第二p型WFM層89-2。
接著，藉由使用一或多個微影及蝕刻操作，從第一n型FET區N1及第二n型FET區N2移除第二p型WFM層89-2，如圖7B中展示。在一些實施例中，執行一電漿蝕刻操作。電漿蝕刻操作利用包含N2 及H2 之一氣體、包含O2 /Cl2 之一氣體及/或O2 氣體。
接著，在一些實施例中，形成由一有機材料製成之一底部抗反射層200且在底部抗反射層200上形成一光阻劑層205。藉由使用一或多個微影操作，圖案化光阻劑層205以暴露第一n型FET區N1中之底部抗反射層200。接著，藉由一或多個電漿蝕刻操作移除經暴露底部抗反射層200以暴露第一p型WFM層89-1，如圖7C中展示。藉由光阻劑層205及底部抗反射層200保護第二及第三n型FET區。在一些實施例中，僅底部抗反射層200覆蓋第二及第三n型FET區。
接著，執行一或多個蝕刻操作以從第一n型FET區N1移除第一WFM層89-1及第二導電層84。在一些實施例中，執行一濕式蝕刻操作以一起移除第一WFM層89-1及第二導電層84，如圖7D中展示。在一些實施例中，濕式蝕刻操作係使用一濕式蝕刻劑之一單步操作。在一些實施例中，濕式蝕刻劑係HCl及H2 O2 之一水溶液、NH4 OH及H2 O2 之一水溶液、HCl之一水溶液、HF、NH4 OH及H2 O2 之一水溶液及/或H3 PO4 及H2 O2 之一水溶液。
接著，如圖7E中展示，移除光阻劑層205及底部抗反射層200。此外，在第一n型FET區N1中之第一導電層83上、在第二n型FET區N2中之第一p型WFM層89-1上且在第三n型FET區N3中之第二p型WFM層89-2上形成一n型WFM層100，如圖7F中展示。
在一些實施例中，在用以移除第一WFM層89-1及第二導電層84之濕式蝕刻操作期間，亦部分移除第一阻障層83。在此一情況中，第一n型FET N1之第一導電層83之厚度小於第二n型FET N2及第三n型FET N3之第一導電層83之厚度，如圖6B中展示。在一些實施例中，在濕式蝕刻操作中完全移除第一導電層83。
圖8A、圖8B及圖8C展示根據本揭露之另一實施例之一半導體裝置之一循序製程之各個階段之剖面圖。
在圖8A至圖8C之實施例中，執行兩步濕式蝕刻操作以移除第一WFM層89-1及第二導電層84。圖8A之結構與圖7C之結構相同。執行一第一濕式蝕刻操作以移除第一WFM層89-1。在一些實施例中，第一濕式蝕刻劑係HCl及H2 O2 之一水溶液、NH4 OH及H2 O2 之組合之一水溶液、HCl、NH4 OH及H2 O2 之組合之一水溶液、HF、NH4 OH及H2 O2 之一水溶液及/或H3 PO4 及H2 O2 之一水溶液。接著，執行一第二濕式蝕刻操作以移除第二導電層84。第二濕式蝕刻劑不同於第一濕式蝕刻劑且係HCl及H2 O2 之一水溶液、NH4 OH及H2 O2 之一水溶液、HCl、NH4 OH及H2 O2 之一水溶液、HF、NH4 OH及H2 O2 之一水溶液及/或H3 PO4 及H2 O2 之一水溶液。在如圖8C中展示般從第一n型FET區N1移除第二導電層84之後，移除光阻劑層205及底部抗反射層200。此外，類似於圖7E及圖7F，在第一n型FET區N1中之第一導電層83上、在第二n型FET區N2中之第一p型WFM層89-1上且在第三n型FET區N3中之第二p型WFM層89-2上形成一n型WFM層100。
在一些實施例中，在第二濕式蝕刻操作中亦部分蝕刻或完全移除第一導電層83。
圖9A、圖9B、圖9C及圖9D展示根據本揭露之實施例之一半導體裝置之一循序製程之各個階段之剖面圖。
在圖9A至圖9C之實施例中，執行兩步蝕刻操作以移除第一WFM層89-1及第二導電層84。
圖9A之結構與圖7C之結構相同。執行一第一濕式蝕刻操作以移除第一WFM層89-1。在一些實施例中，第一濕式蝕刻劑係HCl及H2 O2 之一水溶液、NH4 OH及H2 O2 之一水溶液、HCl、NH4 OH及H2 O2 之一水溶液、HF、NH4 OH及H2 O2 之一水溶液及/或H3 PO4 及H2 O2 之一水溶液。在如圖9B中展示般從第一n型FET區N1移除第一p型WFM層89-1之後，如圖9C中展示般移除光阻劑層205及底部抗反射層200。
接著，執行一第二濕式蝕刻操作以移除第二導電層84，如圖9C中展示。第二濕式蝕刻劑係HCl及H2 O2 之一水溶液、NH4 OH及H2 O2 之一水溶液、HCl、NH4 OH及H2 O2 之一水溶液、HF、NH4 OH及H2 O2 之一水溶液及/或H3 PO4 及H2 O2 之一水溶液。在一些實施例中，第二蝕刻劑不同於第一濕式蝕刻劑。
在一些實施例中，藉由使用含有氯化鎢(WClx ，x=2、3、4、5或6)及/或HCl之一氣體之一乾式蝕刻操作移除第二導電層84。在一些實施例中，乾式蝕刻係未使用電漿且在400℃至600℃下加熱基板之化學蝕刻。在其他實施例中，乾式蝕刻係電漿乾式蝕刻。
此外，類似於圖7E及圖7F，在移除第二導電層84之後，在第一n型FET區N1中之第一導電層83上、在第二n型FET區N2中之第一p型WFM層89-1上且在第三n型FET區N3中之第二p型WFM層89-2上形成一n型WFM層100。
在一些實施例中，在第二濕式蝕刻操作中亦部分蝕刻或完全移除第一導電層83。
圖10A、圖10B、圖10C及圖10D展示根據本揭露之實施例之一半導體裝置之一循序製程之各個階段之剖面圖。
在圖10A至圖10C之實施例中，執行兩步蝕刻操作以移除第一WFM層89-1及第二導電層84。
圖10A之結構與圖7C之結構相同。執行一第一電漿乾式蝕刻操作以移除第一WFM層89-1。電漿乾式蝕刻利用包含N2 及H2 之氣體、包含O2 /Cl2 之氣體及/或O2 氣體。在如圖10B中展示般從第一n型FET區N1移除第一p型WFM層89-1之後，如圖10C中展示般移除光阻劑層205及底部抗反射層200。
接著，執行一第二濕式蝕刻操作以移除第二導電層84，如圖10C中展示。第二濕式蝕刻劑係HCl及H2 O2 之一水溶液、NH4 OH及H2 O2 之一水溶液、HCl、NH4 OH及H2 O2 之一水溶液、HF、NH4 OH及H2 O2 之一水溶液及/或H3 PO4 及H2 O2 之一水溶液。在一些實施例中，第二濕式蝕刻劑不同於第一濕式蝕刻劑。
在一些實施例中，藉由使用含有氯化鎢(WClx ，x=2、3、4、5或6)及/或HCl之一氣體之一乾式蝕刻操作移除第二導電層84。在一些實施例中，乾式蝕刻係未使用電漿且在400℃至600℃下加熱基板之化學蝕刻。在其他實施例中，乾式蝕刻係電漿乾式蝕刻。
此外，類似於圖7E及圖7F，在移除第二導電層84之後，在第一n型FET區N1中之第一導電層83上、在第二n型FET區N2中之第一p型WFM層89-1上且在第三n型FET區N3中之第二p型WFM層89-2上形成一n型WFM層100。
在一些實施例中，在第二濕式蝕刻操作中亦部分蝕刻或完全移除第一導電層83。
在本揭露中，由於從一第一n型FET區移除至少第二阻障層，因此可獲得一WFM層形成至其中之一較寬閘極空間。因此，可在一n型FET中獲得一更均勻臨限電壓。另外，由於運用一濕式蝕刻操作或非電漿蝕刻操作(化學乾式蝕刻)移除第二阻障層，因此可防止對底層及/或其他FET區之電漿損壞。
將瞭解，本文中不一定論述全部優點，無特定優點對於全部實施例或實例而言為必需的，且其他實施例或實例可提供不同優點。
根據本揭露之一個態樣中，在製造一半導體裝置之一方法中，在由一半導體材料製成之一通道區上方形成一閘極介電層，在閘極介電層上形成一第一阻障層，在第一阻障層上形成一第二阻障層，在第二阻障層上形成一第一功函數調整層，移除第一功函數調整層及第二阻障層。在移除第一功函數調整層及第二阻障層之後，在閘極介電層上方形成一第二功函數調整層，且在第二功函數調整層上方形成一金屬閘極電極層。在前述及以下實施例之一或多者中，第一阻障層由TiN或摻雜有Si之TiN製成且第二阻障層由TaN製成。在前述及以下實施例之一或多者中，第一功函數調整層由TiN製成，且第二功函數調整層由選自由TiAl、TiAlC、TaAl、TaAlC及TiAlN組成之群組之一者製成。在前述及以下實施例之一或多者中，藉由一濕式蝕刻操作一起移除第一功函數調整層及第二阻障層。在前述及以下實施例之一或多者中，濕式蝕刻操作之一蝕刻劑包含選自由NH4 OH、H2 O2 及HCl組成之群組之至少一者。在前述及以下實施例之一或多者中，藉由一第一蝕刻操作移除第一功函數調整層且藉由使用不同於第一蝕刻操作之一蝕刻劑之一第二蝕刻操作移除第二阻障層。在前述及以下實施例之一或多者中，第一蝕刻係使用一第一蝕刻劑之一濕式蝕刻且第二蝕刻係使用一第二蝕刻劑之一濕式蝕刻。在前述及以下實施例之一或多者中，第一蝕刻劑及第二蝕刻劑包含選自由NH4 OH、H2 O2 及HCl組成之群組之至少一者，且第一蝕刻劑不同於第二蝕刻劑。在前述及以下實施例之一或多者中，第一蝕刻係使用一第一蝕刻劑之一濕式蝕刻且第二蝕刻係使用一第二蝕刻劑之一乾式蝕刻，第一蝕刻劑包含選自由NH4 OH、H2 O2 及HCl組成之群組之至少一者，且第二蝕刻劑包含含有選自由WClx 及HCl組成之群組之至少一者之一氣體。在前述及以下實施例之一或多者中，當移除第一功函數調整層及第二阻障層時，移除第一阻障層之一部分，且在第一阻障層上形成第二功函數調整層。在前述及以下實施例之一或多者中，在移除第一功函數調整層及第二阻障層之後，移除第一阻障層。在閘極介電層上形成第二功函數調整層。
根據本揭露之另一態樣，在製造包含一第一n型場效電晶體(NFET)及一第二NFET之一半導體裝置之一方法中，在由一第一NFET區及一第二NFET區之各者之一半導體材料製成之一通道區上方形成一閘極介電層，在閘極介電層上形成一第一阻障層，在第一阻障層上形成一第二阻障層，在第二阻障層上形成一第一功函數調整層，從第一NFET區移除第一功函數調整層及第二阻障層，而在第二NFET區中維持第一功函數調整層及第二阻障層，在從第一NFET區移除第一功函數調整層及第二阻障層之後，在第一NFET區及第二NFET區中形成一第二功函數調整層，且在第二功函數調整層上方形成一金屬閘極電極層。在前述及以下實施例之一或多者中，第一阻障層由TiN或摻雜有Si之TiN製成且第二阻障層由TaN製成。在前述及以下實施例之一或多者中，第一功函數調整層由TiN製成，且第二功函數調整層由選自由TiAl、TiAlC、TaAl、TaAlC及TiAlN組成之群組之一者製成。在前述及以下實施例之一或多者中，藉由一濕式蝕刻操作在第一NFET區中一起移除第一功函數調整層及第二阻障層。在前述及以下實施例之一或多者中，在第一NFET區中藉由一第一濕式蝕刻操作移除第一功函數調整層且藉由使用不同於第一濕式蝕刻操作之一蝕刻劑之一第二濕式蝕刻操作移除第二阻障層。在前述及以下實施例之一或多者中，當在第一NFET區中移除第一功函數調整層及第二阻障層時，移除第一阻障層之一部分，在第一NFET區中之第一阻障層上形成第二功函數調整層，且第一NFET區中之第一阻障層之一厚度小於第二NFET區中之第一阻障層之一厚度。在前述及以下實施例之一或多者中，在第一NFET區中移除第一功函數調整層及第二阻障層之後，在第一NFET區中移除第一阻障層，且在第一NFET區中之閘極介電層上形成第二功函數調整層。在前述及以下實施例之一或多者中，當從第一NFET區移除第一功函數調整層及第二阻障層時，第二NFET區被一或多個有機層覆蓋。
根據本揭露之另一態樣，在製造包含一第一n型場效電晶體(NFET)、一第二NFET及一第三NFET之一半導體裝置之一方法中，在由一第一NFET區、一第二NFET區及一第三NFET區之各者之一半導體材料製成之一通道區上方形成一閘極介電層，在閘極介電層上形成一第一阻障層，在第一阻障層上形成一第二阻障層，在第二阻障層上形成一第一功函數調整層，在第一功函數調整層上形成一第二功函數調整層，從第一NFET區及第二NFET區移除第二功函數調整層且在第三NFET區中維持第二功函數調整層，從第一NFET區移除第一功函數調整層及第二阻障層，在從第一NFET區移除第一功函數調整層及第二阻障層之後，在第一NFET區、第二NFET區及第三NFET區中形成一第三功函數調整層，且在第三功函數調整層上方形成一金屬閘極電極層。在前述及以下實施例之一或多者中，在第一NFET區中藉由使用一第一蝕刻劑之一第一濕式蝕刻操作移除第一功函數調整層，而第二NFET區及第三NFET區被一或多個有機層覆蓋，且在第一NFET區中藉由使用不同於第一蝕刻劑之一第二蝕刻劑之一第二濕式蝕刻操作移除第二阻障層，且第二NFET區及第三NFET區暴露於第二蝕刻劑。在前述及以下實施例之一或多者中，在第一NFET區中藉由一乾式蝕刻操作移除第一功函數調整層，而第二NFET區及第三NFET區被一或多個有機層覆蓋，且在第一NFET區中藉由使用一水性蝕刻劑之一濕式蝕刻操作移除第二阻障層，且第二NFET區及第三NFET區暴露於水性蝕刻劑。
根據本揭露之一個態樣，一半導體裝置包含安置於一通道區上方的一閘極結構、及一源極/汲極區。閘極結構包含：一閘極介電層，其在通道區上方；一功函數調整層，其與該閘極介電層直接接觸；一金屬閘極電極層，其安置於該功函數調整層上方。功函數調整層包含鋁。在前述及以下實施例之一或多者中，功函數調整層由選自由TiAl、TiAlC、TaAl、TaAlC及TiAlN組成之群組之一者製成。在前述及以下實施例之一或多者中，金屬閘極電極層包含一膠質層及一本體金屬層。
根據本揭露之另一態樣，一半導體裝置包含：一第一場效電晶體(FET)，其包含安置於一第一通道區上方的一第一閘極結構；及一第二FET，其包含安置於一第二通道區上方的一第二閘極結構。第一FET之一臨限電壓不同於第二FET之一臨限電壓。第一閘極結構及第二閘極結構之各者包含：一閘極介電層；一第一功函數調整層，其在該閘極介電層上方；及一金屬閘極電極層，其安置於該第一功函數調整層上方。第二閘極結構進一步包含第一功函數調整層下方的一第一阻障層，且第一閘極結構不包含第一阻障層。在前述及以下實施例之一或多者中，第一閘極結構及第二閘極結構進一步包含閘極介電層上的一第二阻障層。在前述及以下實施例之一或多者中，第一閘極結構中之第二阻障層之一厚度小於第二閘極結構中之第二阻障層之一厚度。在前述及以下實施例之一或多者中，第二阻障層由TiN或摻雜有Si之TiN製成且第一阻障層由TaN製成。在前述及以下實施例之一或多者中，第二閘極結構進一步包含介於第一阻障層與閘極介電層之間的一第二阻障層，且第一閘極結構不包含第二阻障層。在前述及以下實施例之一或多者中，第二閘極結構進一步包含由不同於第一功函數調整層之一材料製成之一第二功函數調整層，且第一閘極結構不包含第二功函數調整層。在前述及以下實施例之一或多者中，第一功函數調整層包含鋁，且第二功函數調整層包含TiN。在前述及以下實施例之一或多者中，金屬閘極電極層包含一膠質層及一本體金屬層。在前述及以下實施例之一或多者中，第一FET係包含一鰭狀結構之一鰭式FET，其之一部分係第一通道區，且第二FET係包含一鰭狀結構之一鰭式FET，其之一部分係第二通道區。
根據本揭露之另一態樣，一半導體裝置包含：一第一場效電晶體(FET)，其包含安置於一第一通道區上方的一第一閘極結構；一第二FET，其包含安置於一第二通道區上方的一第二閘極結構；及一第三FET，其包含安置於一第三通道區上方的一第三閘極結構。第一FET之一臨限電壓之一絕對值小於第二FET之一臨限電壓，且第二FET之臨限電壓之一絕對值小於第三FET之一臨限電壓。第一閘極結構、第二閘極結構及第三閘極結構之各者包含：一閘極介電層；一第一功函數調整層，其在該閘極介電層上方；及一金屬閘極電極層，其安置於該第一功函數調整層上方。第二閘極結構及第三閘極結構進一步包含第一功函數調整層下方的一第一阻障層，且第一閘極結構不包含第一阻障層。在前述及以下實施例之一或多者中，第一閘極結構、第二閘極結構及第三閘極結構進一步包含閘極介電層上的一第二阻障層。在前述及以下實施例之一或多者中，第一閘極結構中之第二阻障層之一厚度小於第二閘極結構及第三閘極結構中之第二阻障層之一厚度。在前述及以下實施例之一或多者中，第二阻障層由TiN或摻雜有Si之TiN製成且第一阻障層由TaN製成。在前述及以下實施例之一或多者中，第二閘極結構及第三閘極結構進一步包含介於第一阻障層與閘極介電層之間的一第二阻障層，且第一閘極結構不包含第二阻障層。在前述及以下實施例之一或多者中，第二閘極結構及第三閘極結構進一步包含由不同於第一功函數調整層之一材料製成之一第二功函數調整層，且第一閘極結構不包含第二功函數調整層。在前述及以下實施例之一或多者中，第二閘極結構中之第二功函數調整層之一厚度小於第三閘極結構中之第二功函數調整層之一厚度。在前述及以下實施例之一或多者中，第一功函數調整層由選自由TiAl、TiAlC、TaAl、TaAlC及TiAlN鋁組成之群組之一者製成，且第二功函數調整層包含TiN。
前述內容略述數項實施例或實例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為用於設計或修改其他製程及結構之一基礎以實行相同目的及/或達成本文中介紹之實施例或實例之相同優點。熟習此項技術者亦應瞭解，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中作出各種改變、置換及更改。
10:基板 20:鰭狀結構 30:隔離絕緣層 40:虛設閘極結構 42:絕緣材料/虛設閘極介電層 44:虛設閘極電極層 46:側壁間隔件 47:閘極空間 50:介電層/層間介電質(ILD)層 60:源極/汲極磊晶層 80:閘極堆疊 81:介面層 82:閘極介電層 83:第一導電層 84:第二導電層 86:功函數調整材料(WFM)層 87:膠質層 88:本體閘極電極層/本體金屬層 89-1:第一p型功函數調整材料(WFM)層 89-2:第二p型功函數調整材料(WFM)層 100:n型功函數調整材料(WFM)層 200:底部抗反射層 205:光阻劑層 N1:第一n型場效電晶體(FET)區 N2:第二n型場效電晶體(FET)區 N3:第三n型場效電晶體(FET)區 S301:步驟 S303:步驟 S305:步驟 S307:步驟 S309:步驟 S311:步驟 S313:步驟
當結合附圖閱讀時，從以下詳細描述最佳理解本揭露。應強調，根據產業中之標準實踐，各種構件未按比例繪製且僅用於圖解目的。事實上，為了清楚論述可任意增大或減小各種構件之尺寸。
圖1A及圖1B展示剖面圖，且圖1C展示根據本揭露之一實施例之一半導體裝置之一透視圖。
圖2A及圖2B展示剖面圖，且圖2C展示根據本揭露之一實施例之一半導體裝置之一透視圖。
圖3A及圖3B展示剖面圖，且圖3C展示根據本揭露之一實施例之一半導體裝置之一透視圖。
圖4A、圖4B、圖4C及圖4D展示根據本揭露之一實施例之一半導體裝置之一循序製程之各個階段之剖面圖。
圖5A、圖5B、圖5C、圖5D、圖5E及圖5F展示根據本揭露之一實施例之一半導體裝置之一循序製程之各個階段之剖面圖。圖5G展示根據本揭露之一實施例之製造一半導體裝置之一製程流程。
圖6A、圖6B及圖6C展示根據本揭露之實施例之一閘極堆疊之各種組態。
圖7A、圖7B、圖7C、圖7D、圖7E及圖7F展示根據本揭露之實施例之一半導體裝置之一循序製程之各個階段之剖面圖。
圖8A、圖8B及圖8C展示根據本揭露之實施例之一半導體裝置之一循序製程之各個階段之剖面圖。
圖9A、圖9B、圖9C及圖9D展示根據本揭露之實施例之一半導體裝置之一循序製程之各個階段之剖面圖。
圖10A、圖10B、圖10C及圖10D展示根據本揭露之實施例之一半導體裝置之一循序製程之各個階段之剖面圖。
S301:步驟
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Claims (10)

  1. 一種製造一半導體裝置之方法，其包括：在由一半導體材料製成之一通道區上方形成一閘極介電層；在該閘極介電層上形成一第一阻障層；在該第一阻障層上形成一第二阻障層；在該第二阻障層上形成一第一功函數調整層；移除該第一功函數調整層及該第二阻障層；在移除該第一功函數調整層及該第二阻障層之後，在該閘極介電層上方形成一第二功函數調整層，其中該第二功函數調整層及該半導體裝置為相同導電型態；及在該第二功函數調整層上方形成一金屬閘極電極層。
  2. 如請求項1之方法，其中該第一阻障層由TiN或摻雜有Si之TiN製成且該第二阻障層由TaN製成。
  3. 如請求項1之方法，其中：該第一功函數調整層由TiN製成，且該第二功函數調整層由選自由TiAl、TiAlC、TaAl、TaAlC及TiAlN組成之群組之一者製成。
  4. 如請求項1之方法，其中：在移除該第一功函數調整層及該第二阻障層之後，移除該第一阻 障層之一部分，且在該第一阻障層上形成該第二功函數調整層。
  5. 如請求項1之方法，其進一步包括，在移除該第一功函數調整層及該第二阻障層之後，移除該第一阻障層，其中在該閘極介電層上形成該第二功函數調整層。
  6. 一種製造包含一第一n型場效電晶體(NFET)及一第二NFET之一半導體裝置之方法，該方法包括：在由一第一NFET區及一第二NFET區之各者之一半導體材料製成之一通道區上方形成一閘極介電層；在該閘極介電層上形成一第一阻障層；在該第一阻障層上形成一第二阻障層；在該第二阻障層上形成一第一功函數調整層；從該第一NFET區移除該第一功函數調整層及該第二阻障層，而在該第二NFET區中維持該第一功函數調整層及該第二阻障層；在從該第一NFET區移除該第一功函數調整層及該第二阻障層之後，在該第一NFET區及該第二NFET區中形成一第二功函數調整層，其中該第二功函數調整層及該半導體裝置為相同導電型態；及在該第二功函數調整層上方形成一金屬閘極電極層。
  7. 如請求項6之方法，其中：在該第一NFET區中移除該第一功函數調整層及該第二阻障層之 後，移除該第一阻障層之一部分，在該第一NFET區中之該第一阻障層上形成該第二功函數調整層，且該第一NFET區中之該第一阻障層之一厚度小於該第二NFET區中之該第一阻障層之一厚度。
  8. 如請求項6之方法，其進一步包括，在該第一NFET區中移除該第一功函數調整層及該第二阻障層之後，在該第一NFET區中移除該第一阻障層，其中在該第一NFET區中之該閘極介電層上形成該第二功函數調整層。
  9. 一種半導體裝置，其包括：一閘極結構，其安置於一通道區上方；及一源極/汲極區，其中：該閘極結構包含：一閘極介電層，其在該通道區上方；一阻障層，其在該閘極介電層上；一功函數調整層，其與該阻障層直接接觸，其中該阻障層位於該功函數調整層與該閘極介電層之間，且其中該功函數調整層與該半導體裝置為相同導電型態；一金屬閘極電極層，其安置於該功函數調整層上方，該功函數調整層包含鋁。
  10. 如請求項9之半導體裝置，其中該功函數調整層由選自由TiAl、TiAlC、TaAl、TaAlC及TiAlN組成之群組之一者製成。
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