KR20230007127A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들을 관통하며 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 이격되어 배치되는 분리 영역들, 및 상기 분리 영역들의 적어도 일부 상에 배치되는 크랙 방지층들을 포함하고, 상기 분리 영역들 각각은, 하부 영역 및 상기 하부 영역 상에서 상기 제2 방향을 따라 서로 이격되어 상기 하부 영역으로부터 상부로 돌출되도록 배치되는 상부 영역들을 포함하고, 상기 크랙 방지층들은 상기 상부 영역들의 상면들과 접촉한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역 상에서 상기 제1 방향과 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 기판 상에서 상기 게이트 전극들의 아래에 배치되며 상기 채널 구조물들 각각의 상기 채널층과 접촉하는 수평 도전층, 상기 게이트 전극들을 관통하며 상기 제1 방향 및 상기 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 이격되어 배치되는 분리 영역들, 상기 게이트 전극들 및 상기 채널 구조물들을 덮는 셀 영역 절연층, 상기 셀 영역 절연층 상에 배치되며, 상기 제1 방향에서 상기 분리 영역들과 중첩되어 배치되는 개구부들을 갖는 상부 지지층, 및 상기 분리 영역들의 상면들과 접촉하고, 상기 제3 방향을 따른 측면들이 상기 상부 지지층으로 덮인 크랙 방지층들을 포함하고, 상기 분리 영역들은 상기 제3 방향을 따라 제1 폭을 갖고, 상기 크랙 방지층들은 상기 제3 방향을 따라 상기 제1 폭보다 큰 제2 폭을 갖고, 상기 크랙 방지층들의 하면은 상기 채널 구조물들의 상면보다 높은 레벨에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들을 관통하며 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 이격되어 배치되는 분리 영역들, 및 상기 분리 영역들의 적어도 일부 상에 배치되는 크랙 방지층들을 포함하고, 상기 분리 영역들 각각은, 하부 영역 및 상기 하부 영역 상에서 상기 제2 방향을 따라 서로 이격되어 상기 하부 영역으로부터 상부로 돌출되도록 배치되는 상부 영역들을 포함하고, 상기 크랙 방지층들은 상기 상부 영역들의 상면들과 접촉할 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 기판, 상기 기판의 일 측에 배치되는 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 반도체 저장 장치는, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들을 관통하며 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 이격되어 배치되는 분리 영역들, 및 상기 분리 영역들의 적어도 일부 상에 배치되는 크랙 방지층들을 포함하고, 상기 분리 영역들 각각은, 하부 영역 및 상기 하부 영역 상에서 상기 제2 방향을 따라 서로 이격되어 상기 하부 영역으로부터 상부로 돌출되도록 배치되는 상부 영역들을 포함하고, 상기 크랙 방지층들은 상기 상부 영역들의 상면들과 접촉할 수 있다.
분리 영역 상에 상기 분리 영역의 물질보다 영률(Young's modulus)이 큰 물질을 포함하는 크랙 방지층을 배치함으로써, 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 내지 도 1c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 2a 내지 도 2e는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도들이다.
도 5a 내지 도 5d는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 평면도들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11a 내지 도 20b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 22는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 23은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a 내지 도 1c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다. 도 1b는 도 1a의 우측 영역을 확대하여 도시하며, 일부 구성들, 예컨대, 상부 지지층(170), 제1 및 제2 분리 영역들(MS1, MS2), 및 크랙 방지층(190)만 도시한다. 도 1c는 도 1c의 'A' 영역을 확대하여 도시한다.
도 2a 내지 도 2e는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a 및 도 2b는 각각 도 1a의 절단선 I-I' 및 Ⅱ-Ⅱ'를 따른 단면을 도시하고, 도 2c 내지 도 2e는 각각 도 1c의 절단선 Ⅲ-Ⅲ', Ⅳ-Ⅳ', 및 Ⅴ-Ⅴ'를 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 3은 도 2c의 'B' 영역을 확대하여 도시한다.
도 1a 내지 도 3을 참조하면, 반도체 장치(100)는, 제1 영역(R1) 및 제2 영역(R2)을 갖는 기판(101), 기판(101) 상의 제1 및 제2 수평 도전층들(102, 104), 기판(101) 상에 적층된 게이트 전극들(130), 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 게이트 전극들(130)의 적층 구조물을 관통하도록 배치되며 채널층(140)을 각각 포함하는 채널 구조물들(CH), 상기 적층 구조물의 일부를 관통하는 상부 분리 영역들(SS), 상기 적층 구조물을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2), 게이트 전극들(130) 및 채널 구조물들(CH)을 덮는 셀 영역 절연층(160), 셀 영역 절연층(160) 상에 배치되는 상부 지지층(170), 및 제1 및 제2 분리 영역들(MS1, MS2)의 상면들과 접촉하는 크랙 방지층들(190)을 포함할 수 있다. 반도체 장치(100)는, 게이트 전극들(130)의 적층 구조물을 관통하도록 배치되는 지지 구조물들(SP) 및 게이트 전극들(130)과 연결되는 게이트 콘택들(195)을 더 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널 구조물(CH)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링들이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)의 제1 영역(R1)은, 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로, 메모리 셀들이 배치되는 영역일 수 있다. 기판(101)의 제2 영역(R2)은, 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로, 상기 메모리 셀들을 주변 회로 영역과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
제1 및 제2 수평 도전층들(102, 104)은 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 적어도 일부로 기능할 수 있으며, 예를 들어, 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 2a의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 기판(101)과 동일한 도전형의 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나, 진성 반도체(intrinsic semiconductor)층이면서 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 실시예들에 따라 절연층으로 대체되는 것도 가능하다. 예시적인 실시예들에서, 제1 수평 도전층(102)의 상면 및/또는 하면 상에는 상대적으로 얇은 두께의 절연층이 개재될 수도 있다. 이는 반도체 장치(100)의 제조 공정 중에 제거되지 않고 잔존하는 제1 수평 희생층(111)일 수 있다.
게이트 전극들(130)은 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극(130G), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(130S)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(130S, 130G)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상부 게이트 전극들(130S)의 상부 및/또는 하부 게이트 전극(130G)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극(130S, 130G)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은, 제1 영역(R1) 및 제2 영역(R2)에서 연속적으로 연장되는 제1 분리 영역들(MS1)에 의하여, y 방향에서 서로 분리되어 배치될 수 있다. 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다. 게이트 전극들(130)은 제1 영역(R1) 및 제2 영역(R2) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 제2 영역(R2)의 일부에서 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은 y 방향에서도 소정 단위로 서로 단차 구조를 가지도록 배치될 수 있다. 게이트 전극들(130)은 제2 영역(R2)에서 상부의 게이트 전극들(130)로부터 노출된 상면을 통해 게이트 콘택들(195)과 전기적으로 연결될 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 기판(101)의 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널 구조물들(CH) 중 상부 분리 영역들(SS)을 관통하도록 배치되는 채널 구조물들(CH)은, 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들일 수 있다. 또한, 예시적인 실시예들에서, 제1 영역(R1)의 단부에서 제2 영역(R2)에 인접하게 배치된 채널 구조물들(CH)도 더미 채널들일 수 있다.
도 2a의 확대도에 도시된 것과 같이, 채널 구조물들(CH) 각각은, 채널층(140) 외에, 게이트 유전층(145), 채널층(140) 사이의 채널 매립 절연층(150), 및 상단의 채널 패드(155)를 더 포함할 수 있다.
채널층(140)은 내부의 채널 매립 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
채널 패드들(155)은 채널 구조물들(CH)에서 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 채널 매립 절연층(150)의 상면을 덮고 채널층(140)과 측면을 통해 접촉되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
지지 구조물들(SP)은 기판(101)의 제2 영역(R2) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 지지 구조물들(SP)은 반도체 장치(100)의 제조 공정 시 지지대의 역할을 수행할 수 있으며, 채널 구조물들(CH)과 동일하거나 다른 구조를 가질 수 있다. 예를 들어, 지지 구조물들(SP)은 도 2c에 도시된 것과 같이 지지 절연층(105)을 포함하는 절연성 기둥 구조를 가질 수 있다. 다만, 실시예들에 따라, 지지 구조물들(SP)은 채널 구조물들(CH)과 동일한 구조를 가질 수도 있을 것이다. 지지 구조물들(SP)의 높이는, 예를 들어, 채널 구조물들(CH)의 높이와 유사하거나 그보다 높을 수 있다. 지지 절연층(105)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상부 분리 영역들(SS)은 기판(101)의 제1 영역(R1) 상에 배치될 수 있으며, y 방향을 따라 인접하는 제1 및 제2 분리 영역들(MS1, MS2)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부의 상부 게이트 전극들(130S)을 포함한 일부의 게이트 전극들(130)을 관통하도록 배치될 수 있다. 상부 분리 영역들(SS)은, 도 2a에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)은 상부 분리 절연층(103)을 포함할 수 있다. 상부 분리 절연층(103)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 상부 분리 영역들(SS)이 채널 구조물들(CH) 중 더미 채널 구조물들을 관통하도록 배치될 수도 있다.
셀 영역 절연층(160)은 게이트 전극들(130) 및 채널 구조물들(CH)을 덮도록 배치될 수 있다. 셀 영역 절연층(160)은 실시예들에 따라 복수의 절연층들을 포함할 수 있다. 셀 영역 절연층(160)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)은 게이트 전극들(130), 층간 절연층들(120), 및 제1 및 제2 수평 도전층들(102, 104)을 관통하여 x 방향으로 연장되며, 기판(101)과 연결될 수 있다. 도 1a에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2)은 서로 평행하게 배치될 수 있다. 제1 분리 영역들(MS1)은 제1 영역(R1) 및 제2 영역(R2)을 따라 하나로 연장되고, 제2 분리 영역들(MS2)은 제2 영역(R2)에만 배치되거나, 제1 영역(R1) 및 제2 영역(R2)에서 단속적으로 배치될 수 있다. 제1 분리 영역들(MS1)은 게이트 전극들(130)을 y 방향을 따라 분할할 수 있다. 다만, 예시적인 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2)의 배치 순서, 배치 간격 등은 다양하게 변경될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있다.
도 2a 및 도 2c에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2)은, 트렌치 내에 배치되는 분리 절연층들(180)을 포함할 수 있다. 분리 절연층(180)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 분리 절연층(180)은 외측면을 이루는 알루미늄 산화물층 및 내측의 실리콘 산화물층을 포함할 수 있다.
분리 절연층들(180)은 하부 영역들(180L) 및 상부 영역들(180U)을 포함할 수 있다. 하부 영역(180L) 및 상부 영역(180U)은 각각 제1 및 제2 분리 영역들(MS1, MS2)의 하부 영역 및 상부 영역으로 지칭될 수도 있다. 상부 영역들(180U)은 하부 영역들(180L)로부터 z 방향을 따라 상부로 돌출된 영역들일 수 있다. 상부 영역들(180U)은 하부 영역들(180L)로부터 y 방향을 따른 폭이 확장되며 돌출될 수 있다. 상부 영역들(180U)은 하부 영역들(180L)로부터 z 방향을 따라 상부 지지층(170)의 제1 및 제2 개구부들(OP1, OP2) 내로 연장된 영역들일 수 있다.
상부 영역들(180U)은 제1 영역(R1)과 제2 영역(R2)에서 다른 형태를 가질 수 있다. 도 1b에 도시된 것과 같이, 제1 영역(R1)에서, 상부 영역들(180U)은 각각의 하부 영역(180L) 상에서, x 방향을 따라 서로 이격되어 배치될 수 있다. 도 2a 및 도 2b에 도시된 것과 같이, 제1 영역(R1)에서, 상부 영역들(180U)은 상부 지지층(170)의 제1 개구부들(OP1) 내로 연장되도록 배치될 수 있다. 도 1b에 도시된 것과 같이, 제2 영역(R2)에서, 상부 영역들(180U)은, 각각의 하부 영역(180L)을 따라 x 방향으로 연장되도록 배치될 수 있다. 제2 영역(R2)에서, 상부 영역들(180U)은 하부 영역들(180L)에 각각 대응되도록 배치될 수 있다. 도 2c 내지 도 2e에 도시된 것과 같이, 제2 영역(R2)에서, 상부 영역들(180U)은 상부 지지층(170)의 제2 개구부들(OP2) 내로 연장되도록 배치될 수 있다.
도 1c 및 도 3에 도시된 것과 같이, 하부 영역(180L)은 y 방향을 따라 제1 폭(W1)을 갖고, 상부 영역(180U)은 y 방향을 따라 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 하부 영역(180L)과 상부 영역(180U)의 사이에서 폭이 급격히 변경되어 절곡부가 형성될 수 있으며, 하부 영역(180L)의 측면들과 상부 영역(180U)의 측면들은 y 방향에서 서로 쉬프트되어 위치할 수 있다. 하기에 설명하는 것과 같이, 제1 폭(W1) 및 제2 폭(W2)은 상부의 크랙 방지층(190)의 제3 폭(W3)보다 작을 수 있다. 하부 영역들(180L) 및 상부 영역들(180U)은 각각 y 방향을 따른 중앙에 위치하는 심(seam)(AR)을 가질 수 있다. 다만, 실시예들에 따라, 심(AR)은 하부 영역들(180L)에만 배치되거나, 생략될 수도 있을 것이다.
상부 지지층(170)은 제1 및 제2 분리 영역들(MS1, MS2) 및 셀 영역 절연층(160) 상에 배치되며, 제1 및 제2 개구부들(OP1, OP2)을 가질 수 있다. 도 1a 내지 도 1c에 도시된 것과 같이, 상부 지지층(170)의 제1 및 제2 개구부들(OP1, OP2)은 제1 및 제2 분리 영역들(MS1, MS2) 상에서 제1 및 제2 분리 영역들(MS1, MS2)과 중첩되어 배치될 수 있다. 제1 및 제2 개구부들(OP1, OP2)은 평면도 상에서 사각형의 형상으로 도시되었으나, 이에 한정되지 않으며, 공정 조건에 따라 코너가 라운드된 형태를 가질 수 있다. 제1 영역(R1)에서, 제1 개구부들(OP1)은 제1 및 제2 분리 영역들(MS1, MS2)의 연장 방향인 x 방향을 따라 일정 간격으로 서로 이격되어 배치될 수 있다. 제2 영역(R2)에서, 제2 개구부들(OP2)은 제1 및 제2 분리 영역들(MS1, MS2)을 따라 x 방향으로 연장되도록 배치될 수 있다. 제1 및 제2 개구부들(OP1, OP2) 내에는 제1 및 제2 분리 영역들(MS1, MS2)로부터 상부 영역(180U)이 연장되어 배치될 수 있다.
상부 지지층(170)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 상부 지지층(170)은 셀 영역 절연층(160)과 동일하거나 다른 물질로 이루어질 수 있다.
크랙 방지층들(190)은 제1 및 제2 분리 영역들(MS1, MS2)의 일부 상에 배치되어 제1 및 제2 분리 영역들(MS1, MS2)의 상면과 접촉되어 연결될 수 있다. 본 실시예에서, 크랙 방지층들(190)은 제2 영역(R2)에만 배치될 수 있다. 제2 영역(R2)에서, 크랙 방지층들(190)은 제1 및 제2 분리 영역들(MS1, MS2)과 중첩되도록 배치되며, 제1 및 제2 분리 영역들(MS1, MS2)의 연장 방향인 x 방향을 따라 일정 간격으로 배치될 수 있다. 크랙 방지층들(190)은 x 방향 및 y 방향을 따라 열과 행을 이루도록 배치될 수 있다. 실시예들에 따라, 크랙 방지층들(190)은 지그재그 형태 또는 체스판(checkerboard) 형태로 배치될 수도 있을 것이다. 도 1a 내지 도 1c에서, 크랙 방지층들(190)은 사각형의 형상으로 도시되었으나, 이에 한정되지 않으며, 평면도 상에서 원형, 타원형 등의 다양한 형상을 가질 수 있다.
크랙 방지층들(190)은 상부 지지층(170) 및 분리 절연층들(180)의 상부 영역들(180U)을 일부 리세스한 형태로 배치될 수 있다. 크랙 방지층들(190)의 하면은 채널 구조물들(CH) 및 지지 구조물들(SP)의 상면보다 높은 레벨에 위치할 수 있다. 본 실시예에서, 크랙 방지층들(190)의 하면은 상부 지지층(170)의 하면보다 높은 레벨에 위치할 수 있다. 크랙 방지층들(190)의 하면은 분리 절연층들(180)의 심(AR)보다 높은 레벨에 위치할 수 있다. 크랙 방지층들(190)의 상면은 상부 지지층(170)의 상면과 공면을 이룰 수 있다. 크랙 방지층들(190)의 상면 및 상부 지지층(170)의 상면 상에는 캡핑 절연층이 더 배치될 수 있다. 크랙 방지층들(190)은 하면을 통해 분리 절연층들(180)의 상부 영역들(180U)의 상면들과 접촉될 수 있다. 크랙 방지층들(190)의 y 방향을 따른 측면들은 전체가 상부 지지층(170)으로 덮일 수 있고, x 방향을 따른 측면들은 일부가 상부 영역(180U)으로 덮이고 양단을 포함하는 일부는 상부 지지층(170)으로 덮일 수 있다.
크랙 방지층들(190)은 y 방향을 따라 제1 및 제2 분리 영역들(MS1, MS2)보다 큰 폭을 가질 수 있으며, 이에 따라, 제1 및 제2 분리 영역들(MS1, MS2)을 이루는 분리 절연층들(180)보다 큰 폭을 가질 수 있다. 크랙 방지층들(190)은 특히, y 방향을 따라 상부 영역들(180U)의 제2 폭(W2)보다 큰 제3 폭(W3)을 가질 수 있다. 상부 영역들(180U)과의 계면으로부터, 크랙 방지층들(190)의 폭은 상부 영역들(180U)의 폭으로부터 비연속적으로 증가된 것일 수 있다. 이에 따라, y 방향에서, 크랙 방지층(190)의 측면들과 상부 영역(180U)의 측면들은 공면을 이루지 못하며, 서로 이격되거나 y 방향을 따라 쉬프트되어 위치할 수 있다. 크랙 방지층(190)의 측면들과 상부 영역(180U)의 측면들 사이에는 폭의 변경에 따른 절곡부가 형성될 수 있다.
크랙 방지층들(190)은 제1 및 제2 분리 영역들(MS1, MS2)에서 심(AR)의 상단으로부터 상부로 전파되는 크랙(crack)을 방지하기 위한 층일 수 있다. 크랙 방지층들(190)은 제1 및 제2 분리 영역들(MS1, MS2)보다 영률이 큰 물질을 포함할 수 있다. 크랙 방지층들(190)은 셀 영역 절연층(160) 및/또는 상부 지지층(170)보다 영률이 큰 물질을 포함할 수 있다. 크랙 방지층들(190)은 상부 지지층(170)보다 기판(101)과의 열팽창 계수의 차이가 작은 물질을 포함할 수 있다. 예를 들어, 크랙 방지층들(190)과 기판(101) 사이의 열팽창 계수의 차이는, 상부 지지층(170)과 기판(101) 사이의 열팽창 계수의 차이보다 작을 수 있다. 크랙 방지층들(190)은 예를 들어, 실리콘(Si), 실리콘 질화물(SiN), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
크랙 방지층들(190)은 이와 같이 영률이 큰 물질을 포함하며, 제1 및 제2 분리 영역들(MS1, MS2)의 사이에서, 상부 지지층(170)의 일부를 대체하도록 상대적으로 넓은 폭으로 배치됨으로써, y 방향을 따른 제1 및 제2 분리 영역들(MS1, MS2)의 좌우로부터 제1 및 제2 분리 영역들(MS1, MS2)에 가해지는 응력을 감소시킬 수 있다. 상기 응력은, 예를 들어, 기판(101)과, 셀 영역 절연층(160) 및 상부 지지층(170)의 열팽창 계수 차이에 의한 것일 수 있으며, 제1 및 제2 분리 영역들(MS1, MS2)의 외측 방향으로 향하도록 가해질 수 있다. 상기 응력은 크랙을 유발할 수 있으므로, 상기 응력을 감소시킴으로써 크랙의 발생을 억제할 수 있다. 또한, 제1 및 제2 분리 영역들(MS1, MS2)의 상부에 영률이 큰 크랙 방지층(190)을 배치함으로써 제1 및 제2 분리 영역들(MS1, MS2) 및 크랙 방지층(190)을 포함하는 전체 구조물의 강성을 증가시킬 수 있어, 이에 의해서도 크랙을 감소시킬 수 있다. 또한, 제1 및 제2 분리 영역들(MS1, MS2) 내에 크랙이 발생하는 경우에도, 상부의 크랙 방지층(190)에 의해 크랙의 전파가 억제될 수 있다.
크랙 방지층(190)의 z 방향을 따른 두께(T1)는 상기와 같은 크랙 발생 감소를 고려하여 결정될 수 있다. 예를 들어, 크랙 방지층(190)의 두께(T1)는 약 1500 Å 내지 약 5000 Å의 범위, 예를 들어, 약 1800 Å 내지 약 2500 Å의 범위일 수 있다. 시뮬레이션 결과에 따르면, 크랙 방지층(190)의 두께(T1)가 상기 범위보다 작은 경우, 크랙 유발 힘이 감소하는 효과가 적었다. 또한, 크랙 방지층(190)의 두께(T1)의 상한은 상부 지지층(170)의 상단의 레벨을 고려하여 결정될 수 있다. 크랙 방지층(190)의 x 방향을 따른 폭은 실시예들에서 다양하게 변경될 수 있다. 크랙 방지층(190)의 y 방향을 따른 폭은 게이트 콘택들(195)의 배치를 고려하여 게이트 콘택들(195)과 이격을 확보하는 범위에서 결정될 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도들이다. 도 4a 및 도 4b는 각각 도 3에 대응되는 영역을 도시한다.
도 4a를 참조하면, 반도체 장치(100a)에서, 크랙 방지층(190a)은 하면이 상부 지지층(170)의 하면보다 낮은 레벨에 위치할 수 있다.
크랙 방지층(190a)의 하면은 셀 영역 절연층(160) 내에 위치할 수 있다. 본 실시예에서, 크랙 방지층(190a)은 상부 영역(180U)을 보다 깊게 리세스한 형태를 가질 수 있으며, 도 3의 실시예에서보다 두꺼운 두께(T2)를 가질 수 있다. 크랙 방지층(190a)의 하면은 지지 구조물들(SP)의 상면보다 높은 레벨에 위치할 수 있으나, 이에 한정되지는 않는다. 크랙 방지층(190a)의 하면은 하부 영역(180L) 내의 심(AR)보다 높은 레벨에 위치할 수 있다. 또한, 상부 영역(180U) 내에 심(AR)이 있는 경우, 크랙 방지층(190a)의 하면은 상부 영역(180U) 내에 심(AR)보다도 높은 레벨에 위치할 수 있다.
도 4b를 참조하면, 반도체 장치(100b)에서, 크랙 방지층(190b)은 하부 영역(180L)과 접하도록 배치될 수 있다.
크랙 방지층(190b)의 하면은 셀 영역 절연층(160) 내에 위치할 수 있다. 본 실시예에서, 크랙 방지층(190b)은 상부 영역(180U)(도 3 참조) 전체를 리세스한 형태를 가질 수 있으며, 도 3 및 도 4a의 실시예들에서보다 두꺼운 두께(T3)를 가질 수 있다. 크랙 방지층(190b)의 하면은 하부 영역(180L) 내의 심(AR)보다 높은 레벨에 위치할 수 있다. 크랙 방지층(190b)의 하면은 지지 구조물들(SP)의 상면보다 높은 레벨에 위치할 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 예를 들어, 크랙 방지층(190b)은 지지 구조물들(SP)을 리세스하며 아래로 연장될 수도 있을 것이다.
이와 같이, 실시예들에서, 크랙 방지층(190b)의 깊이 또는 두께는 다양하게 변경될 수 있다.
도 5a 내지 도 5d는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 평면도들이다. 도 5a 내지 도 5d는 각각 도 1b에 대응되는 영역을 도시한다.
도 5a를 참조하면, 반도체 장치(100c)에서, 크랙 방지층들(190c)은 제2 영역(R2)에서 제1 및 제2 분리 영역들(MS1, MS2)과 중첩되도록 배치되며, 제1 및 제2 분리 영역들(MS1, MS2)을 따라 x 방향으로 연장되도록 배치될 수 있다. 예를 들어, 크랙 방지층들(190c)은 제2 영역(R2)에서 제1 및 제2 분리 영역들(MS1, MS2) 전체와 중첩되도록 배치될 수 있다. 본 실시예에서, 크랙 방지층들(190c)은 모든 측면들이 상부 지지층(170)으로 덮일 수 있다.
예시적인 실시예들에서, 크랙 방지층들(190c)은 제1 영역(R1)에서도 제1 및 제2 분리 영역들(MS1, MS2)을 따라 x 방향으로 연장되도록 배치될 수 있을 것이다.
도 5b를 참조하면, 반도체 장치(100d)에서, 크랙 방지층들(190d)은 제1 영역(R1)에 더 배치될 수 있다.
제1 영역(R1)에서 크랙 방지층들(190d)은 제1 및 제2 분리 영역들(MS1, MS2)의 일부와 중첩되도록 배치되며, x 방향을 따라 서로 이격되도록 배치될 수 있다. 예를 들어, 크랙 방지층들(190d)은 제1 영역(R1)에서 상부 지지층(170)의 제1 개구부들(OP1)과 중첩되도록 배치될 수 있으며, 제1 개구부들(OP1)보다 평면도 상에서 큰 크기를 가질 수 있다. 다만, 실시예들에 따라, 제1 개구부들(OP1)과 크랙 방지층들(190d)의 상대적인 크기는 다양하게 변경될 수 있다.
도 5c를 참조하면, 반도체 장치(100e)에서, 상부 지지층(170)의 제1 및 제2 개구부들(OP1, OP2) 및 크랙 방지층들(190e)은 제1 영역(R1) 및 제2 영역(R2)에서 동일하거나 유사한 형태로 배치될 수 있다.
제1 영역(R1)에서, 크랙 방지층들(190e)은 도 5b의 실시예에서와 동일한 형태로 배치될 수 있다.
제2 영역(R2)에서, 상부 지지층(170)의 제2 개구부들(OP2)은, 도 1b의 실시예에서와 달리, 제1 및 제2 분리 영역들(MS1, MS2) 상에서 x 방향을 따라 서로 이격되도록 배치될 수 있다. 제2 영역(R2)에서, 크랙 방지층들(190e)은, 제1 영역(R1)에서와 같이, 상부 지지층(170)의 제2 개구부들(OP2)과 중첩되도록 배치될 수 있다. 이에 따라, 크랙 방지층들(190e)은 x 방향을 따라 서로 이격되도록 배치될 수 있다. 예를 들어, 크랙 방지층들(190e)은 제2 영역(R2)에서 상부 지지층(170)의 제2 개구부들(OP2)보다 평면도 상에서 큰 크기를 가질 수 있다. 실시예들에 따라, 제2 개구부들(OP2) 및 이와 중첩되는 크랙 방지층들(190e)은 제1 영역(R1)에서와 같이 지그재그 형태로 배치될 수도 있다. 본 실시예에서, 크랙 방지층들(190e)은 모든 측면들이 상부 지지층(170)으로 덮일 수 있다.
제1 영역(R1) 및 제2 영역(R2)에서, 제1 개구부들(OP1)과 제2 개구부들(OP2)의 상대적인 크기는 다양하게 변경될 수 있다. 이에 따라, 제1 영역(R1) 및 제2 영역(R2)에서, 크랙 방지층들(190e)의 크기도 서로 동일하거나 다를 수 있다. 또는, 제1 영역(R1) 및 제2 영역(R2)에서, 제1 개구부들(OP1)과 제2 개구부들(OP2)의 크기가 서로 다르더라도, 크랙 방지층들(190e)의 크기는 일정할 수도 있을 것이다.
도 5d를 참조하면, 반도체 장치(100f)에서, 크랙 방지층들(190f)은 상부 지지층(170)의 제1 및 제2 개구부들(OP1, OP2)과 중첩되지 않도록 배치될 수 있다.
크랙 방지층들(190f)은 상부 지지층(170)의 제1 및 제2 개구부들(OP1, OP2)과 반드시 중첩되어 배치되어야하는 것은 아니므로, 제1 및 제2 개구부들(OP1, OP2)로부터 이격되거나 접하도록 배치될 수 있다. 이 경우, 크랙 방지층들(190f)은, 도 2a 및 도 2c에 대응되는 단면도들 상에서는, 분리 절연층(180)의 상부 영역들(180U)이 아닌, 하부 영역들(180L)의 상면과 접하도록 배치될 수 있다. 본 실시예에서, 크랙 방지층들(190f)은 모든 측면들이 상부 지지층(170)으로 덮일 수 있다.
실시예들에 따라, x 방향을 따라 제1 및 제2 개구부들(OP1, OP2)의 측면들과 크랙 방지층들(190f)의 측면들이 서로 접하도록 배치될 수도 있을 것이다. 이 경우, 크랙 방지층들(190f)의 x 방향을 따른 측면들의 일부는 상부 영역들(180U)로 덮일 수 있다. 또한, 예시적인 실시예들에서, 크랙 방지층들(190f) 중 일부는 상부 지지층(170)의 제1 및 제2 개구부들(OP1, OP2)과 중첩되고, 다른 일부는 중첩되지 않도록 배치될 수도 있을 것이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 6a는 도 1c에 대응되는 영역을 도시하고, 도 6b는 도 2c에 대응되는 영역을 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100g)에서, 크랙 방지층들(190g)은 평면도 상에서 전체가 제1 및 제2 분리 영역들(MS1, MS2)과 중첩되도록 배치될 수 있다. 이에 따라, 크랙 방지층들(190g)은 분리 절연층들(180)의 상부 영역들(180U)을 리세스한 형태를 가질 수 있다.
도 6b에 도시된 것과 같이, 크랙 방지층(190g)의 측면들은 상부 영역(180U)의 측면들과 공면(coplanar)을 이룰 수 있다. 크랙 방지층(190g)의 측면들은 상부 영역(180U)의 측면들과 동일한 기울기를 가질 수 있으며 서로 연결되도록 배치될 수 있다. 크랙 방지층(190g)은 상부 영역(180U)과의 계면에 인접한 영역에서 y 방향을 따라 제4 폭(W4)을 가질 수 있으며, 상기 제4 폭(W4)은 상부 영역(180U)의 제2 폭(W2)과 실질적으로 동일하거나, 측면의 경사에 따른 차이만 가질 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 7a는 도 1c에 대응되는 영역을 도시하고, 도 7b는 도 2c에 대응되는 영역을 도시한다.
도 7a 및 도 7b를 참조하면, 반도체 장치(100h)에서, 크랙 방지층들(190h)은 제1 및 제2 분리 영역들(MS1, MS2)에 의해 측면들 및 하면들이 둘러싸이도록 배치될 수 있다. 이에 따라, 크랙 방지층들(190h)은 분리 절연층들(180)의 상부 영역들(180U)을 일부 리세스한 형태를 가질 수 있다.
도 7b에 도시된 것과 같이, 크랙 방지층(190h)의 측면들은 상부 영역(180U)으로 덮일 수 있다. 크랙 방지층(190h)은 y 방향을 따라 제5 폭(W5)을 가질 수 있으며, 상기 제5 폭(W5)은 상부 영역(180U)의 제2 폭(W2)보다 작을 수 있다.
이와 같이, 크랙 방지층들(190h)과 상부 영역들(180U)의 상대적인 폭은 실시예들에서 다양하게 변경될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 8는 도 2a에 대응되는 영역을 도시한다.
도 8을 참조하면, 반도체 장치(100i)에서는, 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 하부 및 상부 적층 구조물들로 이루어지고, 채널 구조물들(CHi)이 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CHi)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CHi)을 안정적으로 형성하기 위하여 도입될 수 있다. 실시예들에 따라, 적층된 채널 구조물들의 개수는 다양하게 변경될 수 있다.
채널 구조물들(CHi)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(150)이 서로 연결된 상태일 수 있다. 채널 패드(155)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(155)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다. 상기 하부 적층 구조물의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다. 이와 같이, 복수개가 적층된 채널 구조물들(CHi)의 형태는 다른 실시예들에도 적용될 수 있을 것이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 9는 도 2c에 대응되는 영역을 도시한다.
도 9를 참조하면, 반도체 장치(100j)는, 상하로 적층된 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예를 들어, 도 1a 내지 도 3의 반도체 장치(100)의 경우, 도시되지 않은 영역에서 기판(101) 상에 주변 회로 영역(PERI)이 배치되거나, 본 실시예의 반도체 장치(100j)에서와 같이, 아래에 주변 회로 영역(PERI)이 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 메모리 셀 영역(CELL)에 대한 설명은 도 1a 내지 도 3을 참조한 설명이 동일하게 적용될 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)에는 소자분리층들(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 베이스 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 본 실시예에서, 상부의 기판(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 회로 소자들(220)은 메모리 셀 영역(CELL)의 게이트 전극들(130) 및 채널 구조물들(CH)의 채널층들(140)과 전기적으로 연결될 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(200)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 베이스 기판(201)보다 작게 형성될 수 있다. 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자들(220)과 전기적으로 연결될 수 있다. 이와 같이 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)이 수직하게 적층된 형태는, 다른 실시예들에도 적용될 수 있을 것이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 10은 도 2c에 대응되는 영역을 도시한다.
도 10을 참조하면, 반도체 장치(100k)는, 웨이퍼 본딩 방식으로 접합된 제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)을 포함할 수 있다.
제1 반도체 구조물(S1)에 대해서는 도 9를 참조하여 상술한 주변 회로 영역(PERI)에 대한 설명이 적용될 수 있다. 다만, 제1 반도체 구조물(S1)은, 본딩 구조물인 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)을 더 포함할 수 있다. 제1 본딩 비아들(298)은 최상부의 회로 배선 라인들(280)의 상부에 배치되어, 회로 배선 라인들(280)과 연결될 수 있다. 제1 본딩 패드들(299)은 적어도 일부가 제1 본딩 비아들(298) 상에서 제1 본딩 비아들(298)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 반도체 구조물(S2)의 제2 본딩 패드들(199)과 연결될 수 있다. 제1 본딩 패드들(299)은 제2 본딩 패드들(199)과 함께 제1 반도체 구조물(S1)과 제2 반도체 구조물(S2)의 접합에 따른 전기적 연결 경로를 제공할 수 있다. 제1 본딩 비아들(298) 및 제1 본딩 패드들(299)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 반도체 구조물(S2)에 대해서는, 다른 설명이 없는 경우, 도 1a 내지 도 3을 참조한 설명이 동일하게 적용될 수 있다. 제2 반도체 구조물(S2)은 배선 구조물인, 셀 배선 라인들(196) 및 상부 셀 영역 절연층(165)을 더 포함할 수 있으며, 본딩 구조물인 제2 본딩 비아들(198), 및 제2 본딩 패드들(199)을 더 포함할 수 있다. 제2 반도체 구조물(S2)은 기판(101)의 상면을 덮는 보호층(192)을 더 포함할 수 있다.
셀 배선 라인들(196)은 게이트 전극들(130)의 아래에 배치되며, 제2 본딩 비아들(198)을 연결할 수 있다. 셀 배선 라인들(196)은 도시되지 않은 영역에서 반도체 장치(100k)의 비트라인들 및 상기 비트라인들과 연결되는 셀 콘택 플러그들과 연결될 수 있다. 다만, 실시예들에서, 상기 배선 구조물을 이루는 셀 콘택 플러그들 및 셀 배선 라인들의 층 수 및 배치 형태는 다양하게 변경될 수 있다. 셀 배선 라인들(196)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 최하부의 셀 배선 라인들(196)의 아래에 배치될 수 있다. 제2 본딩 비아들(198)은 셀 배선 라인들(196) 및 제2 본딩 패드들(199)과 연결되고, 제2 본딩 패드들(199)은 제1 반도체 구조물(S1)의 제1 본딩 패드들(299)과 접합될 수 있다. 제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)은, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199)에 의한 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 상기 구리(Cu)-구리(Cu) 본딩 외에, 제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)은 추가적으로 유전체-유전체 본딩에 의해서도 접합될 수 있다. 상기 유전체-유전체 본딩은, 주변 영역 절연층(290) 및 상부 셀 영역 절연층(165) 각각의 일부를 이루며, 제1 본딩 패드들(299) 및 제2 본딩 패드들(199) 각각을 둘러싸는 유전층들에 의한 접합일 수 있다. 이에 의해, 제1 반도체 구조물(S1) 및 제2 반도체 구조물(S2)은 별도의 접착층 없이 접합될 수 있다.
도 11a 내지 도 20b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 20b은, 도 2a 또는 도 2c에 대응되는 영역들을 도시한다.
도 11a 및 도 11b를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 갖는 기판(101) 상에 제1 및 제2 수평 희생층들(111, 112) 및 제2 수평 도전층(104)을 형성하고, 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
제1 및 제2 수평 희생층들(111, 112)은 제2 수평 희생층(112)의 상하에 제1 수평 희생층들(111)이 배치되도록 기판(101) 상에 적층될 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 후속 공정을 통해 제1 영역(R1)에서 제1 수평 도전층(102)(도 2a 참조)으로 교체되는 층들일 수 있다. 예를 들어, 제1 수평 희생층(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 희생층(112)은 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다. 제1 및 제2 수평 희생층들(111, 112)은 적어도 제2 영역(R2)의 일부 영역에서 제거될 수 있다.
제2 수평 도전층(104)은 제1 및 제2 수평 희생층들(111, 112) 상에 형성될 수 있다. 제1 및 제2 수평 희생층들(111, 112)이 제거된 영역에서, 제2 수평 도전층(104)은 기판(101)과 접촉할 수 있다.
희생 절연층들(118)은 후속 공정을 통해 일부가 게이트 전극들(130)(도 2a 및 도 2c 참조)로 교체되는 층일 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 및 희생 절연층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제2 영역(R2)에서 상부의 희생 절연층들(118)이 하부의 희생 절연층들(118)보다 짧게 연장되도록, 마스크층을 이용하여 희생 절연층들(118)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생 절연층들(118)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다.
다음으로, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 덮는 셀 영역 절연층(160)이 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널 구조물들(CH) 및 지지 구조물들(SP)을 형성할 수 있다.
먼저, 제1 영역(R1)에서 희생 절연층들(118) 및 층간 절연층들(120)의 일부를 제거하여 상부 분리 영역들(SS)을 형성할 수 있다. 별도의 마스크층을 이용하여 상부 분리 영역들(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(118) 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착하여 상부 분리 절연층(103)을 형성할 수 있다.
채널 구조물들(CH)은 제1 영역(R1)에서 마스크층을 이용하여 희생 절연층들(118) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 채널홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다음으로, 채널 구조물들(CH) 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 매립 절연층(150), 및 채널 패드(155)를 순차적으로 형성할 수 있다.
게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 매립 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
다음으로, 채널 구조물들(CH)의 상단을 덮도록 셀 영역 절연층(160)을 더 형성한 후, 제2 영역(R2)에 지지 구조물들(SP)을 형성할 수 있다. 지지 구조물들(SP)은, 채널 구조물들(CH)과 유사하게, 제2 영역(R2)에서 지지홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 상기 지지홀들을 절연성 물질로 채워 지지 절연층(105)을 형성함으로써 지지 구조물들(SP)이 형성될 수 있다. 실시예들에 따라, 상기 채널홀들 및 상기 지지홀들은 함께 형성될 수도 있을 것이다.
도 13a 및 도 13b를 참조하면, 제1 및 제2 분리 영역들(MS1, MS2)(도 1a 참조)에 대응되는 영역들에, 희생 절연층들(118)과 층간 절연층들(120)의 적층 구조물을 관통하는 트렌치들(TR)을 형성하고, 제1 수평 도전층(102)을 형성할 수 있다.
먼저, 지지 구조물들(SP) 상에 셀 영역 절연층(160)을 추가로 형성하고 트렌치들(TR)을 형성할 수 있다. 트렌치들(TR)은 희생 절연층들(118)과 층간 절연층들(120)의 적층 구조물을 관통하고, 하부에서 제2 수평 도전층(104)을 관통할 수 있다. 다음으로, 트렌치들(TR) 내에 별도의 희생 스페이서층들을 형성하면서 에치-백(etch-back) 공정에 의해 제1 영역(R1)에서 제2 수평 희생층(112)을 노출시킬 수 있다. 노출된 제2 수평 희생층(112)을 선택적으로 제거하고, 그 후에 상하의 제1 수평 희생층들(111)을 제거할 수 있다.
제1 및 제2 수평 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 및 제2 수평 희생층들(111, 112)의 제거 공정 시에, 제2 수평 희생층(112)이 제거된 영역에서 노출된 게이트 유전층(145)의 일부도 함께 제거될 수 있다. 제1 및 제2 수평 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 영역(R1)에 제1 수평 도전층(102)을 형성한 후, 트렌치들(TR) 내에서 상기 희생 스페이서층들을 제거할 수 있다.
도 14a 및 도 14b를 참조하면, 트렌치들(OP)을 채우는 수직 희생층(119)을 형성할 수 있다.
수직 희생층(119)은 트렌치들(OP)을 채우도록 형성될 수 있다. 수직 희생층(119)은 단일층 또는 복수의 층으로 이루어질 수 있다. 예를 들어, 수직 희생층(119)은 실리콘 질화물/다결정 실리콘의 이중층을 포함할 수 있다.
도 15a 및 도 15b를 참조하면, 셀 영역 절연층(160) 상에 상부 지지층(170)을 형성할 수 있다.
먼저, 평탄화 공정을 통하여, 셀 영역 절연층(160) 상에서 수직 희생층(119)을 제거하여, 수직 희생층(119)이 트렌치들(TR) 내에만 배치되게 할 수 있다. 다음으로, 수직 희생층들(119) 및 셀 영역 절연층(160) 상에 상부 지지층(170)을 형성할 수 있다. 상부 지지층(170)은 후속에서 희생 절연층들(118)의 제거 공정 시에, 층간 절연층들(120)의 적층 구조물을 지지하기 위한 층일 수 있다.
도 16a 및 도 16b를 참조하면, 상부 지지층(170)의 일부를 제거하여 제1 및 제2 개구부들(OP1, OP2)을 형성할 수 있다.
제1 및 제2 개구부들(OP1, OP2)은 도 1b에 도시된 것과 같이 x 방향을 따른 라인 형태로 연장되는 수직 희생층들(119)을 따라 일부 영역들에서 수직 희생층들(119)이 노출되도록 형성될 수 있다. 제1 영역(R1)에서 제1 개구부들(OP1)은 x 방향을 따라 수직 희생층들(119) 상에 서로 이격되도록 형성될 수 있다. 제2 영역(R2)에서 제2 개구부들(OP2)은 수직 희생층들(119)을 따라 x 방향으로 연장되도록 형성될 수 있다. 다만, 실시예들에서, 제1 및 제2 개구부들(OP1, OP2)의 형태는 이에 한정되지 않는다.
제1 및 제2 개구부들(OP1, OP2)은 상부 지지층(170)의 하면보다 깊게 형성되어, 셀 영역 절연층(160)의 일부 및 수직 희생층들(119)의 일부를 제거하며 형성될 수 있다. 다만, 실시예들에 따라, 제1 및 제2 개구부들(OP1, OP2)은 상부 지지층(170)의 하면과 실질적으로 동일한 깊이로 형성될 수도 있을 것이다.
도 17a 및 도 17b를 참조하면, 제1 및 제2 개구부들(OP1, OP2)을 통해 수직 희생층들(119)을 제거하여 트렌치들(TR)을 다시 형성하고, 트렌치들(TR)을 통해 희생 절연층들(118)을 제거하여 터널부들(TL)을 형성할 수 있다.
먼저, 제1 및 제2 개구부들(OP1, OP2)을 통해 수직 희생층들(119)을 선택적으로 제거할 수 있다. 다음으로, 트렌치들(TR)을 통해 희생 절연층들(118)을 선택적으로 제거할 수 있다. 수직 희생층들(119) 및 희생 절연층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 터널부들(TL)이 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 희생 절연층들(118)이 제거된 터널부들(TL)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 분리 절연층들(180)을 형성할 수 있다.
게이트 전극들(130)을 이루는 상기 도전성 물질은 터널부들(TL)을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 트렌치들(TR) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 분리 절연층들(180)을 형성할 수 있다. 상기 도전성 물질의 제거 시에, 게이트 전극들(130)이 트렌치들(TR)로부터 일부 함께 제거될 수 있다. 이 경우, 분리 절연층들(180)은 트렌치들(TR)로부터 게이트 전극들(130)의 측면으로 일부 수평하게 연장되는 영역들을 포함할 수 있다.
분리 절연층들(180)은 트렌치들(TR)을 채우도록 절연 물질을 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 수행하여 형성할 수 있다. 분리 절연층(180)은 하부 영역(180L) 및 상부 영역(180U)을 포함할 수 있다. 상부 영역(180U)은 하부 영역(180L)과의 사이에 절곡부를 형성하며, 상부 지지층(170)의 제1 및 제2 개구부들(OP1, OP2) 내로 연장될 수 있다. 이에 의해, 제1 및 제2 분리 영역들(MS1, MS2)이 형성될 수 있다.
실시예들에 따라, 제1 및 제2 분리 영역들(MS1, MS2)은 분리 절연층들(180) 외에 분리 절연층들(180)의 내부에 배치되는 도전층을 더 포함할 수도 있다. 이 경우, 상기 도전층은 반도체 장치의 공통 소스 라인에 연결되는 소스 콘택으로 기능할 수 있다.
도 19a 및 도 19b를 참조하면, 분리 절연층들(180)의 상부 영역들(180U)을 노출시키는 상부 개구부들(TO)을 형성할 수 있다.
상부 개구부들(TO)은 제2 영역(R2)에서 상부 영역들(180U)을 리세스하여 형성할 수 있다. 다만, 도 5b 내지 도 5d의 실시예들에서와 같이, 실시예들에 따라 상부 개구부들(TO)은 제1 영역(R1)에도 형성될 수 있다. 또한, 도 4a 및 도 4b의 실시예들 및 도 6a 내지 도 7b의 실시예들에서와 같이, 상부 개구부들(TO)의 깊이 및 폭은 실시예들에서 다양하게 변경될 수 있다.
상부 개구부들(TO)의 바닥면들은 분리 절연층들(180)의 심(AG)의 상단보다 높은 레벨에 위치할 수 있다. 예를 들어, 상부 개구부들(TO)은 심(AG)을 오픈하도록 형성되지 않을 수 있다.
도 20a 및 도 20b를 참조하면, 상부 개구부들(TO)에 예비 크랙 방지층(190P)을 형성할 수 있다.
예비 크랙 방지층(190P)은 상부 개구부들(TO)을 채우도록 형성할 수 있다. 예비 크랙 방지층(190P)은 예를 들어, 다결정 실리콘과 같은 실리콘을 포함할 수 있으나, 이에 한정되지는 않는다.
다음으로, 도 2a 및 도 2c를 함께 참조하면, 평탄화 공정을 수행하여 상부 개구부들(TO) 내에만 배치된 크랙 방지층(190)을 형성할 수 있다. 다음으로, 상부에 캡핑 절연층을 형성하고, 게이트 콘택들(195)을 포함하는 상부 배선 구조물을 형성함으로써 반도체 장치(100)를 제조할 수 있다.
도 21은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 21을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1a 내지 도 10을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 22는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 22를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 21의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1a 내지 도 10을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 23은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 23은 도 22의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 22의 반도체 패키지(2003)를 절단선 Ⅵ-Ⅵ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 23을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 22 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 22와 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 반도체 구조물(3100) 및 제2 반도체 구조물(3200)을 포함할 수 있다. 제1 반도체 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 반도체 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 21 참조)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 도 1a 내지 도 10을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 분리 절연층(180)의 일부 상에는 크랙 방지층(190)이 배치될 수 있다.
반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 반도체 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 22 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 MS1, MS2: 분리 영역
SP: 지지 구조물 SS: 상부 분리 영역
101: 기판 102: 제1 수평 도전층
103: 상부 분리 절연층 104: 제2 수평 도전층
105: 지지 절연층 111, 112: 수평 희생층
120: 층간 절연층 130: 게이트 전극
140: 채널층 145: 게이트 유전층
150: 채널 매립 절연층 155: 채널 패드
160: 셀 영역 절연층 170: 상부 지지층
180: 분리 절연층 190: 크랙 방지층

Claims (20)

  1. 제1 영역 및 제2 영역을 갖는 기판;
    상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역 상에서 상기 제1 방향과 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들;
    상기 기판 상에서 상기 게이트 전극들의 아래에 배치되며 상기 채널 구조물들 각각의 상기 채널층과 접촉하는 수평 도전층;
    상기 게이트 전극들을 관통하며 상기 제1 방향 및 상기 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 이격되어 배치되는 분리 영역들;
    상기 게이트 전극들 및 상기 채널 구조물들을 덮는 셀 영역 절연층;
    상기 셀 영역 절연층 상에 배치되며, 상기 제1 방향에서 상기 분리 영역들과 중첩되어 배치되는 개구부들을 갖는 상부 지지층; 및
    상기 분리 영역들의 상면들과 접촉하고, 상기 제3 방향을 따른 측면들이 상기 상부 지지층으로 덮인 크랙 방지층들을 포함하고,
    상기 분리 영역들은 상기 제3 방향을 따라 제1 폭을 갖고, 상기 크랙 방지층들은 상기 제3 방향을 따라 상기 제1 폭보다 큰 제2 폭을 갖고,
    상기 크랙 방지층들의 하면은 상기 채널 구조물들의 상면보다 높은 레벨에 위치하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제3 방향에서, 상기 크랙 방지층들의 측면들과 상기 분리 영역들의 측면들은 서로 이격되어 위치하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 분리 영역들 각각은, 하부 영역 및 상기 하부 영역으로부터 상기 상부 지지층의 상기 개구부들 내로 연장되는 상부 영역들을 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 하부 영역은 상기 제3 방향을 따라 제3 폭을 갖고,
    상기 상부 영역들은 상기 제3 방향을 따라 상기 제3 폭보다 큰 제4 폭을 갖고,
    상기 제4 폭은 상기 제2 폭보다 작은 반도체 장치.
  5. 제3 항에 있어서,
    상기 크랙 방지층들은 상기 하부 영역과 연결되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 크랙 방지층들의 두께는 1500 Å 내지 5000 Å의 범위인 반도체 장치.
  7. 제1 항에 있어서,
    상기 분리 영역들은 제1 영률(Young's modulus)을 갖는 물질을 포함하고, 상기 크랙 방지층들은 상기 제1 영률보다 큰 제2 영률을 갖는 물질을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 크랙 방지층들은 실리콘(Si), 실리콘 질화물(SiN), 및 텅스텐(W) 중 적어도 하나를 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 크랙 방지층들과 상기 기판의 열팽창 계수의 차이는, 상기 상부 지지층과 상기 기판의 열팽창 계수의 차이보다 작은 반도체 장치.
  10. 제1 항에 있어서,
    상기 크랙 방지층들은 상기 분리 영역들 상에서 상기 제2 방향을 따라 서로 이격되어 배치되는 반도체 장치.
  11. 제1 항에 있어서,
    상기 크랙 방지층들은 상기 분리 영역들을 따라 상기 제2 방향으로 연장되는 반도체 장치.
  12. 제1 항에 있어서,
    상기 크랙 방지층들은 상기 제2 영역에만 배치되는 반도체 장치.
  13. 제1 항에 있어서,
    상기 제2 영역에서, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 지지 구조물들을 더 포함하고,
    상기 크랙 방지층들의 하면은 상기 상부 지지층의 하면보다 낮고 상기 지지 구조물의 상면보다 높은 레벨에 위치하는 반도체 장치.
  14. 제1 항에 있어서,
    상기 분리 영역들은 내부에 심(seam)을 포함하고, 상기 크랙 방지층들의 하면은 상기 심보다 높은 레벨에 위치하는 반도체 장치.
  15. 제1 항에 있어서,
    상기 기판의 하부에 배치되며, 상기 게이트 전극들 및 상기 채널 구조물들과 전기적으로 연결되는 회로 소자들을 더 포함하는 반도체 장치.
  16. 기판;
    상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들;
    상기 게이트 전극들을 관통하며 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 이격되어 배치되는 분리 영역들; 및
    상기 분리 영역들의 적어도 일부 상에 배치되는 크랙 방지층들을 포함하고,
    상기 분리 영역들 각각은, 하부 영역 및 상기 하부 영역 상에서 상기 제2 방향을 따라 서로 이격되어 상기 하부 영역으로부터 상부로 돌출되도록 배치되는 상부 영역들을 포함하고,
    상기 크랙 방지층들은 상기 상부 영역들의 상면들과 접촉하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 상부 영역들은 상기 제3 방향을 따라 제1 폭을 갖고, 상기 크랙 방지층들은 상기 제3 방향을 따라 상기 제1 폭보다 큰 제2 폭을 갖는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제3 방향에서, 상기 크랙 방지층들의 측면들은 상기 상부 영역들의 측면들과 공면(coplanar)을 이루는 반도체 장치.
  19. 제16 항에 있어서,
    상기 제2 방향에서, 상기 크랙 방지층들의 측면들은 적어도 일부가 상기 상부 영역들로 덮인 반도체 장치.
  20. 기판, 상기 기판의 일 측에 배치되는 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 반도체 저장 장치는,
    상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고 채널층을 각각 포함하는 채널 구조물들;
    상기 게이트 전극들을 관통하며 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향을 따라 이격되어 배치되는 분리 영역들; 및
    상기 분리 영역들의 적어도 일부 상에 배치되는 크랙 방지층들을 포함하고,
    상기 분리 영역들 각각은, 하부 영역 및 상기 하부 영역 상에서 상기 제2 방향을 따라 서로 이격되어 상기 하부 영역으로부터 상부로 돌출되도록 배치되는 상부 영역들을 포함하고,
    상기 크랙 방지층들은 상기 상부 영역들의 상면들과 접촉하는 데이터 저장 시스템.
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