CN115942741A - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

半导体存储装置及半导体存储装置的制造方法 Download PDF

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Abstract

实施方式提供一种半导体存储装置及半导体存储装置的制造方法，即使在触头与柱接触的情况下，也能够抑制触头中的短路不良。实施方式的半导体存储装置具备：层叠体，其由多个第一导电层和多个第一绝缘层一层一层交替层叠而成，并包含将多个第一导电层加工成阶梯状而成的阶梯部；第一柱，其配置在阶梯部中，在层叠体的层叠方向上延伸；第二柱，其在与层叠方向相交的第一方向上远离阶梯部的位置处，在层叠体内沿层叠方向延伸，并在与多个第一导电层的至少一部分相交的相交部分别形成存储单元，第一柱具有：半导体层或第二导电层，其在层叠方向上延伸并成为第一柱的芯材；第二绝缘层，其覆盖半导体层或第二导电层的侧壁而形成第一柱的衬套层。

Description

半导体存储装置及半导体存储装置的制造方法
相关申请
本申请享有以日本专利申请2021-132297(申请日：2021年8月16日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置及半导体存储装置的制造方法。
背景技术
在三维非易失性存储器等半导体存储装置中，在层叠多个导电层而成的层叠体内三维地配置多个存储单元。多个导电层例如被加工成阶梯状，分别与多个触头连接。另外，在层叠体中例如配置支承层叠体的柱。如果这些触头与柱接触，则有时例如会在触头处产生短路不良。
发明内容
本发明要解决的课题是提供一种即使在触头与柱接触的情况下也能够抑制触头处的短路不良的半导体存储装置以及半导体存储装置的制造方法。
实施方式的半导体存储装置具备：层叠体，其由多个第一导电层和多个第一绝缘层一层一层交替层叠而成，并包含将所述多个第一导电层加工成阶梯状而成的阶梯部；第一柱，其配置在所述阶梯部中，在所述层叠体的层叠方向上延伸；以及第二柱，其在与所述层叠方向相交的第一方向上远离所述阶梯部的位置处，在所述层叠体内沿所述层叠方向延伸，并在与所述多个第一导电层的至少一部分相交的相交部分别形成存储单元，所述第一柱具有：半导体层或第二导电层，其在所述层叠方向上延伸并成为所述第一柱的芯材；以及第二绝缘层，其覆盖所述半导体层或所述第二导电层的侧壁而成为所述第一柱的衬套层。
附图说明
图1A～图1D是示出实施方式1所涉及的半导体存储装置的构成的一例的图。
图2A～图2C是示出实施方式1所涉及的半导体存储装置的制造方法的次序的一例的截面图。
图3A～图3C是示出实施方式1所涉及的半导体存储装置的制造方法的次序的一例的截面图。
图4A～图4C是示出实施方式1所涉及的半导体存储装置的制造方法的次序的一例的截面图。
图5A～图5C是示出实施方式1所涉及的半导体存储装置的制造方法的次序的一例的截面图。
图6A～图6C是示出实施方式1所涉及的半导体存储装置的制造方法的次序的一例的截面图。
图7A及图7B是示出实施方式1所涉及的半导体存储装置的制造方法的次序的一例的截面图。
图8A～图8C是示出实施方式1所涉及的半导体存储装置的制造方法的次序的一例的截面图。
图9A～图9E是示出实施方式1所涉及的半导体存储装置的制造方法的次序的一例的截面图。
图10A～图10E是示出比较例所涉及的半导体存储装置的触头的形成方法的次序的一例的截面图。
图11A及图11B是示出实施方式1的变形例所涉及的半导体存储装置的构成的一例的图。
图12A及图12B是示出实施方式2所涉及的半导体存储装置的构成的一例的截面图。
图13是示出另一实施方式所涉及的半导体存储装置的概略构成的沿X方向的截面图。
具体实施方式
以下，参照附图对本发明进行详细说明。另外，本发明并不限定于下述的实施方式。另外，下述实施方式中的构成要素包括本领域技术人员容易想到的要素或实质上相同的要素。
[实施方式1]
以下，参照附图对实施方式1进行详细说明。
(半导体存储装置的构成例)
图1A～图1D是示出实施方式1所涉及的半导体存储装置1的构成的一例的图。
图1A是半导体存储装置1的沿Y方向的截面图，图1B是半导体存储装置1的沿X方向的截面图。其中，在图1A及图1B中省略了一部分上层布线等。
图1C是半导体存储装置1的俯视图。其中，在图1C中省略了字线WL上的绝缘层51～53等。图1D是柱PL的局部放大截面图。
另外，在本说明书中，X方向和Y方向都是沿着后述的字线WL的面的朝向的方向，X方向与Y方向相互正交。另外，有时将后述的字线WL的电引出方向称为第一方向，该第一方向是沿着X方向的方向。另外，有时将与第一方向相交的方向称为第二方向，该第二方向是沿着Y方向的方向。但是，由于半导体存储装置1可能包含制造误差，所以第一方向与第二方向不一定正交。
如图1A及图1B所示，半导体存储装置1在基板SB上具备层叠体LM。在层叠体LM上依次配置有绝缘层52、53。
基板SB例如是硅基板等半导体基板。在基板SB上的层叠体LM中，多个字线WL和多个绝缘层OL一层一层地交替层叠。
多个作为第一导电层的字线WL例如是钨层或钼层等。多个作为第一绝缘层的绝缘层OL例如是氧化硅层等。层叠体LM中的字线WL以及绝缘层OL的层叠数是任意的。
另外，层叠体LM也可以在最上层的字线WL的更上层具备一个以上的作为第一导电层的选择栅极线。另外，层叠体LM也可以在最下层的字线WL的更下层具备一个以上的作为第一导电层的选择栅极线。这些选择栅极线与字线WL同样，例如是钨层或钼层等。或者，这些选择栅极线也可以是导电性的多晶硅层等。
如图1A所示，在层叠体LM中，在沿着层叠体LM的层叠方向以及X方向的方向上配置有在层叠体LM内延伸的多个板状触头LI。更具体而言，板状触头LI贯穿绝缘层52以及层叠体LM而到达基板SB。层叠体LM在Y方向上被多个板状触头LI分割。
多个板状触头LI的每一个具备氧化硅层等绝缘层55以及钨层或导电性的多晶硅层等导电层22。绝缘层55覆盖板状触头LI的在Y方向上相向的侧壁。导电层22填充在绝缘层55的内侧。
导电层22的底面例如与作为半导体基板等的基板SB连接。导电层22的上表面与贯穿绝缘层53的插塞V0连接。插塞V0与未图示的上层布线连接。通过这样的构成，板状触头LI作为源极线触头发挥作用。
但是，层叠体LM例如也可以在Y方向上被由绝缘层等构成的多个板状部分割。在该情况下，板状部不具有作为源极线触头的功能。
另外，在层叠体LM上设置有包含阶梯部SP的阶梯区域SR、以及在X方向上远离阶梯区域SR配置的存储区域MR。
如图1A所示，在存储区域MR中，在层叠体LM的多个板状触头LI之间分散配置有多个柱PL。
作为第二柱的柱PL在层叠体LM内沿层叠方向延伸。更具体而言，柱PL在绝缘层52中具有上端部，贯穿层叠体LM，到达基板SB。柱PL例如具有圆形、椭圆形或卵型(Oval型)等形状作为沿XY平面的方向的截面形状。
柱PL包括盖层CP、存储层ME、沟道层CN以及芯层CR。盖层CP设置在柱PL上端部的绝缘层52内。存储层ME以覆盖柱PL的外缘部的方式配置。沟道层CN配置在存储层ME的内侧。沟道层CN也配置在柱PL的下端部。芯层CR填充在沟道层CN的内侧。
如图1D所示，存储层ME具有多层结构，在该多层结构中，从柱PL的外周侧依次层叠有阻挡绝缘层BK、电荷储存层CT和隧道绝缘层TN。
盖层CP以及沟道层CN例如是非晶硅层或多晶硅层等半导体层。阻挡绝缘层BK、隧道绝缘层TN以及芯层CR例如是氧化硅层等。电荷储存层CT例如是氮化硅层等。
盖层CP与贯穿绝缘层53、52的插塞CH连接。插塞CH与未图示的位线等上层布线连接。沟道层CN的上端部与盖层CP连接。沟道层CN的下端部与基板SB连接。
根据以上的构成，在柱PL侧面的与各个字线WL相对的部分，分别形成存储单元MC。这样一来，半导体存储装置1例如构成为在存储区域MR中三维地配置有存储单元的三维非易失性存储器。通过从字线WL施加规定的电压，对存储单元MC进行数据的写入和读取。
另外，在字线WL的上层或下层配置选择栅极线的情况下，在与这些选择栅极线相对的柱PL侧面形成选择栅极。通过被从选择栅极线施加规定的电压，选择栅极导通或截止，能够使这些选择栅极所属的柱PL的存储单元MC成为选择状态或非选择状态。
如图1B所示，在层叠体LM的X方向的端部配置有阶梯区域SR。阶梯区域SR具有阶梯部SP，在该阶梯部SP中，多条字线WL被加工成阶梯状而终止。阶梯部SP朝向层叠体LM的外侧降阶。
阶梯部SP被绝缘层51覆盖。绝缘层51例如具有与存储区域MR等中的层叠体LM的上表面大致相等的高度，并向层叠体LM的外侧扩展。层叠体LM上表面的绝缘层52、53也配置在绝缘层51上。
阶梯部SP的各阶由各阶层中的一对绝缘层OL以及字线WL构成。即，在阶梯部SP的各阶引出各阶层的字线WL，这些字线WL正上方的绝缘层OL构成各阶的平台面。另外，在本说明书中，将阶梯部SP的各阶的平台面所朝向的方向规定为上方向。
在构成阶梯部SP的各阶的字线WL上连接有贯穿绝缘层52、51以及构成各阶的平台面的绝缘层OL的触头CC。每个触头CC具有导电层21和绝缘层54。
作为第三导电层的导电层21在阶梯部SP上沿层叠体LM的层叠方向延伸，成为触头CC的芯材。导电层21例如是钨层或铜层等。作为第三绝缘层的绝缘层54覆盖导电层21的侧壁而成为触头CC的衬套层。绝缘层54例如是氧化硅层等。
包含在各个触头CC中的导电层21的下端部与对应的字线WL连接。导电层21的上端部与贯穿绝缘层53的插塞V0连接。插塞V0与未图示的上层布线连接。
上层布线与配置在层叠体LM的外围的未图示的外围电路连接。外围电路例如包含配置在基板SB上的多个晶体管而构成，对存储单元MC的动作有贡献。
根据以上的构成，能够从外围电路经由触头CC以及字线WL等对存储单元MC施加规定的电压，使存储单元MC作为存储元件动作。
另外，在包含阶梯部SP的阶梯区域SR中分散配置有多个柱状部HR。
作为第一柱的柱状部HR在阶梯部SP中沿层叠体LM的层叠方向延伸。更具体而言，柱状部HR在阶梯部SP上方的绝缘层52中具有上端部，贯穿绝缘层51和阶梯部SP的层叠体LM而到达基板SB。柱状部HR例如具有圆形、椭圆形或卵型等形状作为沿XY平面的方向的截面形状。柱状部HR具有半导体层31和绝缘层56。
半导体层31在阶梯部SP中沿层叠方向延伸而成为柱状部HR的芯材。半导体层31例如是非晶硅层或多晶硅层等。半导体层31例如可以是非晶硅和多晶硅混合存在的层。
作为第二绝缘层的绝缘层56覆盖半导体层31的侧壁和底面，成为柱状部HR的衬套层。绝缘层56例如是氧化硅层等。
具有以上构成的柱状部HR对半导体存储装置1的功能没有贡献。如后所述，柱状部HR具有在由牺牲层和绝缘层层叠而成的层叠体形成层叠体LM时，支承这些构成的作用。
图1C示出了阶梯部SP的3个阶。在这3个阶中，从最下层的字线WL引出第(n-1)条字线WLn-1、第n条字线WLn和第(n+1)条字线WLn+1。
在字线WLn-1～WLn+1上分别配置触头CC，并分别与字线WLn-1～WLn+1连接。另外，在字线WLn-1～WLn+1上，多个柱状部HR在避免与触头CC的干涉的同时，从层叠体LM的层叠方向观察例如配置成交错状。
柱状部HR的沿XY平面的截面的面积例如比触头CC的沿XY平面的截面的面积小。另外，虽然未图示，但柱状部HR的沿XY平面的截面的面积例如比柱PL的沿XY平面的截面的面积大。
另外，在存储区域MR中，从层叠体LM的层叠方向观察，柱PL例如配置成交错状。此时，可以使多个柱PL间的间距例如比多个柱状部HR间的间距小。通过这样配置多个柱PL，能够提高层叠体LM中字线WL的每单位面积的柱PL的配置密度，能够提高半导体存储装置1的存储容量。
另一方面，由于柱状部HR专门用于支承层叠体LM，所以例如通过不做成像柱PL那样截面积小、间距窄的精密构成，能够减少制造负荷。
(半导体存储装置的制造方法)
接着，使用图2A～8C说明实施方式1的半导体存储装置1的制造方法。图2A～图8C是示出实施方式1所涉及的半导体存储装置1的制造方法的次序的一例的截面图。
首先，图2A～图3C示出形成阶梯部SP的情形。图2A～图3C示出了之后成为阶梯区域SR的区域沿X方向的区域的截面，与上述图1B对应。
如图2A所示，在半导体基板等基板SB上，形成多个绝缘层NL和多个绝缘层OL一层一层交替层叠而成的层叠体LMs。绝缘层NL例如是氮化硅层等，作为之后被置换为导电材料而成为字线WL的牺牲层发挥作用。
如图2B所示，在层叠体LMs的X方向的端部，将绝缘层NL和绝缘层OL加工成阶梯状而形成阶梯部SP。阶梯部SP通过多次反复进行掩模图案的细化、层叠体LMs的绝缘层NL和绝缘层OL的蚀刻而形成。
即，通过抗蚀剂层等形成覆盖层叠体LMs的上表面的一部分的掩模图案，例如将绝缘层NL和绝缘层OL一层一层地蚀刻去除。另外，通过利用氧等离子体等的处理，使掩模图案端部后退，缩小掩模图案的面积，从而将绝缘层NL和绝缘层OL一层一层地蚀刻去除。
通过多次反复进行这样的处理，将掩模图案的端部处的绝缘层NL和绝缘层OL加工成阶梯状而终止。
如图2C所示，形成覆盖阶梯部SP并到达层叠体LMs的上表面的高度的氧化硅层等绝缘层51。绝缘层51也形成在层叠体LMs的外围区域。另外，进一步形成覆盖层叠体LMs的上表面和绝缘层51的上表面的绝缘层52。
如图3A所示，在阶梯部SP中形成贯穿绝缘层52、51以及阶梯部SP的层叠体LMs而到达基板SB的多个孔HL。该多个孔HL例如通过RIE(Reactive Ion Etching)等等离子体蚀刻而形成。
如图3B所示，形成覆盖孔HL的侧面和底面的绝缘层56。
如图3C所示，在绝缘层56的内侧填充非晶硅层或多晶硅层等而形成半导体层31。由此，在阶梯部SP中形成多个柱状部HR。其中，此时柱状部HR的上端部在绝缘层52的上表面露出。
另外，半导体层31在形成的初期可以是非晶硅层、或者非晶硅与多晶硅混合存在的层。
在这种情况下，可以通过在其后的半导体存储装置1的制造工序中的各种加热处理的定时进行结晶化，使半导体层31整体变异为多晶硅层。或者，也可以在完成品的半导体存储装置1中，使半导体层31保持非晶硅层的原样，或者保持非晶硅与多晶硅混合存在的层的原样。
另外，半导体层31也可以在从形成的初期到完成品的半导体存储装置1为止一直维持多晶硅层的状态。
接着，在图4A～图5C中示出形成柱PL的情形。
图4A～图5C示出之后成为存储区域MR的区域的沿Y方向的截面。其中，如上所述，由于柱PL是圆形、椭圆形或卵型等，所以无论截面的方向如何，都具有同样的截面形状。
如图4A所示，在形成存储区域MR的区域中，通过上述各种处理，在基板SB上形成层叠体LMs，在层叠体LMs上形成绝缘层52。在该状态下，形成贯穿绝缘层52以及层叠体LMs而到达基板SB的多个存储器孔MH。
如图4B所示，在存储器孔MH内形成从存储器孔MH的外周侧起依次层叠有阻挡绝缘层BK、电荷储存层CT以及隧道绝缘层TN的存储层ME。如上所述，阻挡绝缘层BK以及隧道绝缘层TN例如是氧化硅层等，电荷储存层CT例如是氮化硅层等。
存储层ME也形成在存储器孔MH的底面上，其后被去除。
另外，在隧道绝缘层TN的内侧形成非晶硅层或多晶硅层等沟道层CN。沟道层CN也形成在存储器孔MH的底面上。另外，在沟道层CN的更内侧填充氧化硅层等芯层CR。
如图4C所示，将在绝缘层52的上表面露出的芯层CR蚀刻去除至规定深度，形成凹陷DN。
如图5A所示，用非晶硅层或多晶硅层等填充凹陷DN的内部，形成盖层CP。由此，形成多个柱PL。
如图5B所示，将绝缘层52与盖层CP的上表面一起回蚀。由此，减小了盖层CP的厚度。
如图5C所示，堆积通过回蚀而减薄的绝缘层52。由此，盖层CP的上表面被绝缘层52覆盖。
另外，形成图2B以及图2C的阶梯部SP的处理、形成图3A～图3C的柱状部HR的处理、以及形成图4A～图5C的柱PL的处理的处理顺序可以相互替换。
接下来，图6A～图6C示出由层叠体LMs形成层叠体LM的情形。图6A～图6C与图4A～图5C同样，示出之后成为存储区域MR的区域的沿Y方向的截面。
如图6A所示，形成贯穿绝缘层52和层叠体LMs而到达基板SB的狭缝ST。狭缝ST在Y方向上彼此分离地形成有多个，在层叠体LMs中从存储区域MR至阶梯区域SR在沿X方向的方向上延伸。
如图6B所示，例如使热磷酸等绝缘层NL的去除液从狭缝ST向层叠体LMs内部流入，去除层叠体LMs的绝缘层NL。由此，绝缘层OL间的绝缘层NL被去除，形成具有多个间隙层GP的层叠体LMg。
包含多个间隙层GP的层叠体LMg成为脆弱的结构。在存储区域MR中，由多个柱PL支承这种脆弱的层叠体LMg。在阶梯区域SR中，由多个柱状部HR支承层叠体LMg。利用这样的柱PL及柱状部HR等的支承结构，能够抑制剩余的绝缘层OL挠曲、层叠体LMg变形或倒塌的情况。
如图6C所示，从狭缝ST向层叠体LMg内部注入例如钨或钼等导电体的原料气体，填充层叠体LMg的间隙层GP而形成多个字线WL。由此，形成由多个字线WL和多个绝缘层OL一层一层交替层叠而成的层叠体LM。
以上，有时将图6A～图6C所示的去除绝缘层NL而形成字线WL的处理称为取代处理。
接着，图7A以及图7B示出从狭缝ST形成板状触头LI的情形。图7A及图7B与图6A～图6C等同样，示出存储区域MR的沿Y方向的截面。
如图7A所示，在狭缝ST的在Y方向上相向的侧壁上形成绝缘层55。
如图7B所示，在绝缘层55的内侧填充导电层22，由此形成板状触头LI。
但是，也可以与图7A及图7B的例子无关地，在狭缝ST内填充例如氧化硅层等绝缘层，形成不作为源极线触头发挥作用的板状部。
接下来，图8A～图9E示出在阶梯部SP上形成触头CC的情形。
图8A～图8C与图2A～图3C同样，示出阶梯区域SR的沿X方向的截面，与上述的图1B对应。
如图8A所示，在上述图3C所示的处理后，在阶梯区域SR中，也通过图4A～图5C的处理，将柱状部HR的上端部回蚀，并堆积绝缘层52，通过绝缘层52覆盖柱状部HR的上表面。
另外，通过图6A～图6C所示的取代处理，在阶梯区域SR中也将绝缘层NL置换为字线WL，从而构成层叠体LM的一部分。
在该状态下，形成贯穿绝缘层52、51、进而贯穿构成阶梯部SP的各阶的平台部分的绝缘层OL而到达各阶的字线WL的多个接触孔HLc。该多个接触孔HLc例如通过RIE等等离子体蚀刻而一并形成。
更具体而言，例如通过使各个接触孔HLc的下端部在作为到达目标的各阶的字线WL处蚀刻终止，能够一并形成到达深度相互不同的多个接触孔HLc。
如图8B所示，在多个接触孔HLc的各自的侧壁上形成成为触头CC的衬套层的氧化硅层等绝缘层54。
如图8C所示，在绝缘层54的内侧填充钨层或铜层等，形成成为触头CC的芯材的导电层21。由此，形成与多条字线WL分别连接的多个触头CC。
但是，在到此为止说明的半导体存储装置1的制造工序中，有时柱状部HR和触头CC中的至少一者会被倾斜地形成。
作为柱状部HR的倾斜的主要原因，例如可以举出在上述图3A的处理中倾斜地形成了孔HL的情况。孔HL被倾斜地加工的原因例如是，存在在等离子体蚀刻中，在等离子体中生成的离子相对于基板SB倾斜入射的情况。另外，还存在在上述图6A～图6C的取代处理时，具有多个间隙层GP的层叠体LMg变形，已经形成的柱状部HR随之倾斜的情况。
作为触头CC的倾斜的主要原因，例如可以举出在上述图8A的处理中，在等离子体中生成的离子相对于基板SB倾斜地入射，导致接触孔HLc倾斜地形成的情况。
另外，柱状部HR和触头CC中的至少一者倾斜地形成的情况还包括柱状部HR和触头CC中的至少一者以具有弯曲的形状的方式形成、或者以从中途弯折的方式形成的情况。这样一来，柱状部HR和触头CC在延伸方向上的倾斜角也可能不恒定。
由于柱状部HR和触头CC中的至少一者的一部分或全部相对于另一者倾斜，从而例如触头CC的下端部可能接触于柱状部HR的与该触头CC相邻的侧面。
图9A～图9E是触头CC的下端部与柱状部HR的侧面接触而形成的情形的一例。图9A～图9E是阶梯部SP的沿X方向的局部放大截面图，示出包含从最下层起第3条字线WL而构成的阶。
在图9A～图9E的例子中，示出了以下情况，即：柱状部HR相对于基板SB大致垂直地形成，相对于此，接触孔HLc倾斜地形成，由此，触头CC的下端部与柱状部HR接触。
但是，在相对于基板SB大致垂直的触头CC接触于相对于基板SB倾斜形成的柱状部HR的情况下、或者相对于基板SB倾斜的触头CC接触于相对于基板SB倾斜形成的柱状部HR的情况下，触头CC也与图9A～图9E的例子同样地形成。
如图9A所示，柱状部HR在阶梯部SP中形成完毕，另外，通过取代处理，阶梯部SP的绝缘层NL被置换为字线WL。
如图9B所示，在与柱状部HR接近的位置，接触孔HLc例如向柱状部HR侧倾斜地形成。此时，例如接触孔HLc的下端部与柱状部HR的侧面接触。
加工接触孔HLc的蚀刻条件以获得对绝缘层52、51的高蚀刻速率的方式被调整。因此，在接触孔HLc所接触的柱状部HR侧面，绝缘层56的一部分被去除，柱状部HR的作为芯材的半导体层31在接触孔HLc内露出。
其中，以获得对半导体层31的高选择性的方式预先调整上述蚀刻条件，使接触孔HLc的下端部在柱状部HR的半导体层31处蚀刻终止。由此，能够抑制柱状部HR的内侧在大范围内被蚀刻去除的情况。
但是，即使在这种情况下，有时也会在去除柱状部HR侧面的绝缘层56的同时进行等离子体蚀刻，使得接触孔HLc的最下端到达例如比到达目标的字线WL更下方的位置。由此，有时会在比到达目标的字线WL更下方的位置，形成从字线WL上的接触孔HLc下端部起沿着半导体层31的侧面延伸的间隙VD。该间隙VD是去除柱状部HR的绝缘层56而产生的绝缘层56的厚度程度的空间。
如图9C所示，形成覆盖接触孔HLc的侧壁和底面的绝缘层54。此时，在接触孔HLc内露出的柱状部HR的半导体层31也被绝缘层54覆盖。另外，此时，例如以成为柱状部HR的绝缘层56的层厚以上的层厚的方式形成绝缘层54。由此，接触孔HLc下端部的间隙VD就被绝缘层54大致完全填充。
如图9D所示，例如通过RIE等等离子体蚀刻去除接触孔HLc底面的绝缘层54。由此，成为连接对象的字线WL的上表面在接触孔HLc内露出。
此时，通过使用具有高各向异性的蚀刻条件，使得覆盖接触孔HLc侧壁和柱状部HR的半导体层31侧壁的绝缘层54不被去除而残留。另外，由于接触孔HLc下端部的间隙VD具有极高的纵横比，所以抑制了等离子体蚀刻向间隙VD内的进行。因此，间隙VD中填充的绝缘层54也不被去除而残留。
如图9E所示，在绝缘层54的内侧填充导电层21。由此，形成导电层21的下端部与字线WL连接的触头CC。但是，由于在间隙DV内填充有绝缘层54，所以导电层21不会到达连接对象的字线WL的下方，例如能够抑制与连接对象的字线WL的下层的字线WL接触的情况。
另外，在接触孔HLc内露出的柱状部HR的半导体层31被绝缘层54覆盖。因此，抑制了半导体层31与触头CC的导电层21的接触，抑制了例如对触头CC的电特性产生影响的情况。
如上所述，即使在与柱状部HR接触的情况下，也形成与连接对象的字线WL连接的触头CC。
在这种情况下，在柱状部HR的半导体层31与触头CC的导电层21之间，有时会在层叠体LM的层叠方向的至少一部分上产生未介存有绝缘层56的部分。
但是，即使在这种情况下，在柱状部HR的半导体层31与触头CC的导电层21之间也至少介存有绝缘层54。即，在这种情况下，柱状部HR的半导体层31在层叠体LM的层叠方向的一部分上与触头CC的绝缘层54接触。这样一来，柱状部HR的半导体层31与触头CC的导电层21至少通过绝缘层54绝缘。
另外，通过与柱状部HR的接触，触头CC下端部与字线WL上表面的接触面积比通常窄。但是，如果能够得到通常的触头CC下端部与字线WL上表面的接触面积的一半以上的接触面积，则能够充分地确保导电层21与字线WL的电导通。
其后，在绝缘层52上形成绝缘层53，形成贯穿绝缘层53并与板状触头LI及触头CC分别连接的插塞V0。另外，形成贯穿绝缘层53、52而与柱PL连接的插塞CH。进一步地，形成与插塞V0、CH分别连接的上层布线等。
如上所述，实施方式1的半导体存储装置1得以被制造。
(比较例)
接着，使用图10A～10E说明比较例的半导体存储装置。图10A～10E是示出比较例所涉及的半导体存储装置的触头CCx的形成方法的次序的一例的截面图。更具体而言，图10A～10E是比较例的半导体存储装置所具备的阶梯部SP的沿X方向的局部放大截面图，示出包含从最下层起第3条字线WL而构成的阶。
如上所述，专门用于支承层叠体的柱状部有时更简便地例如仅由单体的绝缘层构成。如图10A所示，比较例的半导体存储装置的柱状部HRx由在层叠体LM的层叠方向上延伸的氧化硅层等绝缘层56x构成。
在形成有这样的柱状部HRx的阶梯部SP中，如下所述，由于将字线WL引出到上层布线的触头CCx，有时会在多条字线WL之间发生短路。
如图10B所示，接触孔HLcx与柱状部HRx接近并斜交而形成，在下端部与柱状部HRx接触。
在接触孔HLcx的蚀刻条件下，例如柱状部HRx的绝缘层56x以高蚀刻速率被蚀刻。因此，根据接触孔HLcx的斜交角度，从柱状部HRx的侧壁侧到中心部附近被接触孔HLcx侵蚀。
另外，如图10B的例子所示，在柱状部HRx内，等离子体蚀刻向下方进行，有时也会形成从到达目标的字线WL上的接触孔HLcx下端部到下层的字线WL的深度位置的空间VDx，从而下层的字线WL的侧端部在柱状部HRx内露出。
如图10C所示，形成覆盖接触孔HLcx的侧壁和底面的绝缘层54x。绝缘层54x覆盖到达目标的字线WL的上表面，并且还覆盖被接触孔HLcx侵蚀的柱状部HRx侧面的蚀刻端面。
但是，在接触孔HLcx下端部形成有在柱状部HRx内到达至到达目标字线WL的下层的字线WL的空间VDx。由于该空间VDx具有较大的容积，所以有时例如会如图10C的例子所示，绝缘层54x内含空隙而填充于空间VDx。或者，有时空间VDx的上方不会被完全堵塞，从而在接触孔HLcx内具有开口地形成绝缘层54x。
如图10D所示，去除接触孔HLcx底面的绝缘层54x。在此，绝缘层54x在空间VDx内内含空隙而被不完全填充，或者在空间VDx上方具有开口地形成。因此，绝缘层54x的一部分或全部被从空间VDx内去除。
另外，由于空间VDx具有比较大的容积，纵横比也比较低，所以在空间VDx内也容易进行等离子体蚀刻。由此，可以进一步促进绝缘层54x从空间VDx的去除。
在绝缘层54x的一部分或全部被去除后的空间VDx内，例如接触孔HLcx的到达对象的字线WL的下层的字线WL的侧端部露出。
如图10E所示，在绝缘层54x的内侧填充导电层21x。由此，形成触头CCx。
此时，导电层21x与在接触孔HLcx下端部露出的连接对象的字线WL连接，并且也填充到去除了绝缘层54x后的空间VDx内，例如也与连接对象的字线WL的下层的字线WL的侧端部连接。
由此，就会在触头CCx的连接对象的字线WL与其下层的字线WL之间产生短路不良SHT。
根据实施方式1的半导体存储装置1，柱状部HR具有：在层叠体LM的层叠方向上延伸而成为柱状部HR的芯材的半导体层31、以及覆盖半导体层31的侧壁而成为柱状部HR的衬套层的绝缘层56。
由此，即使在触头CC与柱状部HR接触的情况下，也能够抑制触头CC中的短路不良。另外，由于触头CC与柱状部HR的接触在一定程度上被容许，所以例如能够减小触头CC与柱状部HR之间的距离，能够以更高密度在阶梯部SP中配置柱状部HR，从而抑制层叠体LMg的倒塌等。
根据实施方式1的半导体存储装置1，触头CC所具有的绝缘层54的沿层叠体LM的各层的方向的层厚在柱状部HR所具有的绝缘层56的沿层叠体LM的各层的方向的层厚以上。
由此，即使在形成了从接触孔HLc的最下端延伸到下层的字线WL的间隙VD的情况下，也能够用绝缘层54填充该间隙VD。因此，能够抑制下层的字线WL与触头CC的导电层21之间的接触。
根据实施方式1的半导体存储装置1，即使在触头CC的下端部与柱状部HR的侧面接触的情况下，在柱状部HR的作为芯材的半导体层31与触头CC的导电层21之间也至少介存有触头CC的绝缘层54。
由此，能够抑制半导体层31与导电层21的接触，抑制例如对触头CC的电特性等产生影响的情况。
根据实施方式1的半导体存储装置1的制造方法，在接触孔HLc的下端部与柱状体HR的侧面接触的情况下，使接触孔HLc的下端部在柱状部HR的至少半导体层31处蚀刻终止。
由此，能够抑制柱状部HR被接触孔HLc较大地侵蚀的情况。另外，即使在接触孔HLc下端部形成了上述间隙VD的情况下，也能够将其保持在较小的状态。因此，间隙VD容易被绝缘层54填充。另外，能够在去除接触孔HLc底面的绝缘层54时，抑制间隙VD内的绝缘层54被去除的情况。
(变形例)
在上述实施方式1中，柱状部HR配置在阶梯区域SR。但是，支承层叠体的柱状部也可以配置在存储区域。在存储区域中，不会产生上述那样的字线间的短路不良等。因此，也可以在存储区域配置例如不具有芯材而仅由绝缘层等构成的柱状部。
但是，在阶梯区域配置上述柱状部HR的情况下，优选在存储区域也同样地配置柱状部HR。这是因为，不需要为阶梯区域和存储区域分别制作柱状部HR，能够降低半导体存储装置的制造负荷，削减制造成本。
图11A和图11B示出具有上述构成的实施方式1的变形例的半导体存储装置1m。
图11A和图11B是示出实施方式1的变形例所涉及的半导体存储装置1m的构成的一例的图。
图11A是包含半导体存储装置1m的存储区域MRm的沿着X方向的截面图。其中，在图11A中省略了一部分上层布线等。图11B是半导体存储装置1m的存储区域MRm的沿XY平面的截面图。在图11B的截面图中，示出了任意阶层的字线WL的截面。
另外，在图11A和图11B中，对与上述实施方式1的半导体存储装置1相同的构成赋予相同的符号，并省略其说明。
如图11A所示，在半导体存储装置1m的存储区域MRm中配置有具有与上述实施方式1的柱状部HR相同的构成的柱状部HRm。
即，作为第一柱的柱状部HRm在存储区域ME中在层叠体LM内沿层叠方向延伸，并到达基板SB。柱状部HRm具有在层叠体LM的层叠方向上延伸而成为柱状部HRm的芯材的半导体层31、和覆盖半导体层31的侧壁而成为柱状部HRm的衬套层的绝缘层56。
如图11B所示，在存储区域MRm中，例如从层叠体LM的层叠方向观察，多个柱PL配置成交错状。多个柱状部HRm分散配置在这些柱PL之间。在存储区域MRm中，柱状部HRm的配置密度例如比柱PL的配置密度低。由此，能够提高半导体存储装置1m的存储容量。但是，柱状部HRm与柱PL的比率是任意的。
柱状部HRm例如具有圆形、椭圆形或卵型等形状作为沿XY平面的方向的截面形状。柱状部HR的沿XY平面的截面的面积例如比柱PL的沿XY平面的截面的面积大。
另外，虽然未图示，但在半导体存储装置1m中，也在阶梯区域分散配置有上述的多个柱状部HR。
根据变形例的半导体存储装置1m，起到与上述实施方式1的半导体存储装置1同样的效果。
[实施方式2]
以下，参照附图对实施方式2进行详细说明。实施方式2的半导体存储装置与上述实施方式1的不同点在于，层叠体是2段层叠的两级(2Tier)类型。
图12A及图12B是示出实施方式2所涉及的半导体存储装置2的构成的一例的截面图。图12A是包含半导体存储装置2的存储区域MRc的沿着Y方向的截面图。图12B是包含半导体存储装置2的阶梯区域SRc的沿着X方向的截面图。
其中，在图12A和图12B中，省略了一部分上层布线等。另外，在图12B中，省略了阶梯部SPc的几个阶。
另外，在图12A和图12B中，对与上述实施方式1的半导体存储装置1相同的构成赋予相同的符号，并省略其说明。
如图12A及图12B所示，半导体存储装置2具备层叠成2段的下部层叠体LMa和上部层叠体LMb。
下部层叠体LMa具备与上述实施方式1的层叠体LM相同的构成。即，下部层叠体LMa在基板SB上具有多个作为第一导电层的字线WL和多个作为第一绝缘层的绝缘层OL一层一层地交替层叠而成的构成。
另外，下部层叠体LMa分散配置在存储区域MRc中，具有贯穿下部层叠体LMa而到达基板SB的多个作为第二柱的柱PLa。柱PLa除了不包含盖层CP这一点以外，具有与上述实施方式1的柱PL相同的构成。
另外，下部层叠体LMa具有配置在X方向端部的阶梯区域SRc的下部阶梯部SPa。下部阶梯部SPa具有与上述实施方式1的阶梯部SP相同的构成。即，下部阶梯部SPa具有将多条字线WL和多个绝缘层OL加工成阶梯状而终止的构成，并向下部层叠体LMa的外侧降阶。
另外，下部层叠体LMa具有分散配置在阶梯区域SRc的多个作为第一柱的柱状部HRa。多个柱状部HRa分别具有与上述实施方式1的柱状部HR相同的构成。即，柱状部HRa具有：在下部层叠体LMa的层叠方向上延伸而成为柱状部HRa的芯材并到达基板SB的半导体层31、和覆盖半导体层31的侧壁以及底面而成为柱状部HRa的衬套层的绝缘层56。
多个柱状部HRa中的一部分柱状部HRa配置在下部阶梯部SPa中。多个柱状部HRa中的另一部分柱状部HRa在与上部层叠体LMb的后述的上部阶梯部SPb在层叠方向上重叠的位置、即上部阶梯部SPb的下方位置处贯穿下部层叠体LMa内。
上部层叠体LMb配置在下部层叠体LMa上，具有多个作为第一导电层的字线WL和多个作为第一绝缘层的绝缘层OL一层一层交替层叠而成的构成。
另外，上部层叠体LMb具有分散配置在存储区域MRc中、贯穿上部层叠体LMb并与多个柱PLa的上端部分别连接的多个作为第四柱的柱PLb。柱PLb具有与上述实施方式1的柱PL相同的构成。
即，柱PLb具有在上端部具有盖层CP、从外周侧起依次配置有存储层ME和沟道层CN、在沟道层CN的内部填充有芯层CR的构成。沟道层CN也配置在柱PLa的底面，与对应的柱PLa的沟道层CN连接。另外，柱PLb的存储层ME也在沟道层CN的外侧的位置处与柱PLa的存储层ME连接。
这样一来，半导体存储装置2所具备的柱包括：配置在下部层叠体LMa中的多个柱PLa、配置在上部层叠体LMb中且下端部与多个柱PLa的上端部分别连接的多个柱PLb。
另外，上部层叠体LMb具有配置在X方向端部的阶梯区域SRc的上部阶梯部SPb。上部阶梯部SPb具有将多条字线WL和多个绝缘层OL加工成阶梯状而终止的构成。
上部阶梯部SPb的最下阶配置在上述下部阶梯部SPa的最上阶上方的、比下部阶梯部SPa的最上阶更靠近存储区域MRc的位置。即，上部阶梯部SPb从上述下部阶梯部SPa的最上阶持续朝向存储区域MR侧升阶。
由此，构成随着朝向靠近存储区域MR的方向，从下部阶梯部SPa向上部阶梯部SPb持续升阶的阶梯部SPc。
另外，上部层叠体LMb具有分散配置在阶梯区域SRc的多个作为第三柱的柱状部HRb。多个柱状部HRb各自例如是在上部层叠体LMb的层叠方向上延伸并与多个柱状部HRa的上端部分别连接的氧化硅层等绝缘体。
更具体而言，多个柱状部HRb中的一部分柱状部HRb配置在与下部阶梯部SPa在层叠方向上重叠的位置、即下部阶梯部SPa的上方位置。这些柱状部HRb贯穿绝缘层52而在绝缘层51中沿上部层叠体LMb的层叠方向延伸。另外，这些柱状部HRb的下端部与配置在下部阶梯部SPa的各阶上的柱状部HRa的上端部连接。
多个柱状部HRb中的另一部分柱状部HRb配置在上部阶梯部SPb的各阶上。这些柱状部HRb贯穿绝缘层52、51以及上部阶梯部SPb的各层，在上部阶梯部SPb的下方位置处与配置在下部层叠体LMa中的多个柱状部HRa的上端部分别连接。
这样一来，半导体存储装置2所具备的柱状部包括：配置在下部层叠体LMa中的多个柱状部HRa、和配置在上部层叠体LMb中且下端部与多个柱状部HRa的上端部分别连接的多个柱状部HRb。
另一方面，具有与上述实施方式1相同的构成的板状触头LI不分成上下部结构，而是贯穿绝缘层52、上部层叠体LMb和下部层叠体LMa而到达基板SB。
多个板状触头LI在沿着X方向的方向上在上部层叠体LMb以及下部层叠体LMa中延伸。由此，上部层叠体LMb和下部层叠体LMa都在Y方向上被分割。但是，上部层叠体LMb和下部层叠体LMa也可以由不具有导电层22的板状部在Y方向上分割。
另外，在上部阶梯部SPb的各阶和下部阶梯部SPa的各阶上配置有多个触头CC，其与构成该各阶的字线WL分别连接。由此，在上部阶梯部SPb和下部阶梯部SPa中，各阶层的字线WL被引出到未图示的上层布线。
与上述实施方式1的情况相同，这些触头CC也有可能与接近的柱状部HRa、HRb接触。另外，在这种情况下，延伸到层叠方向的更深的位置而与下部阶梯部SPa的各字线WL连接的触头CC与配置在下部阶梯部SPa上的柱状部HRa接触的可能性高。
因此，如上所述，在半导体存储装置2中，具有与上述实施方式1的柱状部HR相同的构成的柱状部HRa配置在下部阶梯部SPa、以及下部层叠体LMa中与上部阶梯部SPb在层叠方向上重叠的位置。
另一方面，如上所述，在上部阶梯部SPb中，触头CC与柱状部HRb接触的可能性低。因此，可以在下部层叠体LMa的上方、即上部层叠体LMb所属的阶层中，配置例如由绝缘体构成的柱状部HRb来代替柱状部HRa。
根据实施方式2的半导体存储装置2，具备在下部阶梯部SPa的上方位置以及上部阶梯部SPb中沿层叠方向延伸的多个柱状部HRb，多个柱状部HRa的上端部与多个柱状部HRb的下端部分别连接。
这样一来，通过在上部层叠体LMb所属的阶层配置具有更简单的结构的柱状部HRb，能够降低半导体存储装置2的制造负荷，削减制造成本。
除此之外，根据实施方式2的半导体存储装置2，能起到与上述实施方式1的半导体存储装置1同样的效果。
另外，在上述实施方式2中，在上部层叠体LMb所属的阶层中配置柱状部HRb。但是，也可以在上部层叠体LMb所属的阶层中配置具有与上述实施方式1的柱状部HR相同的构成的柱状部。
另外，在上述的实施方式2中，半导体存储装置2是具备上部层叠体LMb和下部层叠体LMa的两级(2Tier)类型。但是，级(Tier)数是任意的，例如也可以是三级(3Teir)以上。半导体存储装置2这样的多级(Multi-Tier)型半导体存储装置是通过将层叠体LMs、阶梯部SP、柱PL以及柱状部HR各自按例如每级分开形成而制造的。
即，每形成一级的量的层叠体LMs，就在该层叠体LMs上形成阶梯部SP、柱PL和柱状部HR。在此，可以在例如属于比较上层的阶层的层叠体LMs上，形成结构更简单的柱状部HRb。
在形成了所有的级后，形成贯穿各级的层叠体LMs的狭缝ST并进行取代处理，另外，在各级的阶梯部形成与各个字线WL分别连接的多个触头CC。
通过采用这样的制造方法，在多级(Multi-Tier)型的半导体存储装置中，容易进一步增加字线WL的层叠数。
[其他实施方式]
以下，对其他实施方式进行说明。
在上述实施方式1、2及变形例等中，柱状部HR、HRa具备半导体层31作为芯材。但是，在等离子体蚀刻处理中，只要是能够对绝缘层52、51等获得高选择性的材料，则也可以使用其他材料作为柱状部的芯材。作为一例，作为第一柱的柱状体的芯材例如也可以是钨层等作为第二导电层的导电层。
另外，在上述实施方式1、2及变形例等中，包含阶梯部SP的阶梯区域SR配置在层叠体LM的X方向的端部。但是，例如也可以将包含将层叠体挖成研钵状而形成的阶梯部的阶梯区域配置在层叠体内的规定位置。
另外，在上述实施方式1、2及变形例等中，在层叠体LM外围的基板SB上配置了对存储单元MC的动作有贡献的外围电路。但是，层叠体也可以配置于在基板上包含晶体管而配置的外围电路的上方。
图13示出在层叠体LMt的内部配置阶梯区域SRt、在层叠体LMt的下方具有外围电路CUA的半导体存储装置3的例子。
图13是示出另一实施方式所涉及的半导体存储装置3的概略构成的沿X方向的截面图。其中，在图13中考虑到图面的易见性而省略了影线。另外，在图13中，省略了层叠体LMt的绝缘层OL和一部分上层布线。
如图13所示，半导体存储装置3在基板SB上具备外围电路CUA和层叠体LMt。
外围电路CUA包括配置在基板SB上的晶体管TR和晶体管TR上层的布线等，并被绝缘层50覆盖。在绝缘层50上配置有作为导电性的多晶硅层等的源极线SL。在源极线SL上配置有多个字线WL隔着未图示的绝缘层层叠而成的层叠体LMt。层叠体LMt被绝缘层51覆盖。
在层叠体LMt中，多个存储区域MR、阶梯区域SRt以及贯通触头区域TP彼此在X方向上排列配置。分别配置有多个柱PL的多个存储区域MR在其间夹着阶梯区域SRt和贯通触头区域TP，并在X方向上远离这些阶梯区域SRt和贯通触头区域TP而配置。
阶梯区域SRt包括多条字线WL在层叠方向上挖掘成研钵状而成的阶梯部SPt。阶梯部SPt例如从存储区域MR侧向贯通触头区域TP侧降阶。
阶梯部SPt的各阶由各阶层的字线WL构成。各阶层的字线WL经由阶梯部SPt的Y方向外侧的区域，在夹着阶梯区域SRt的X方向两侧保持电导通。在阶梯部SPt的各阶的平台部分，分别配置有将各阶层的字线WL和上层布线连接的触头CC。另外，在阶梯部SPt的各阶的平台部分配置有上述柱状部HR(未图示)。
在阶梯区域SRt的X方向的一侧配置有贯通触头区域TP。在贯通触头区域TP配置有贯穿层叠体LMt的贯通触头C4。贯穿触头C4将配置在下方的基板SB上的外围电路CUA和与阶梯部SPt的触头CC连接的上层布线连接。从触头CC施加到存储单元的各种电压经由贯通触头C4和上层布线等由外围电路CUA控制。
此外，外围电路也可以配置在层叠体的上方。在这种情况下，通过在与外围电路不同的基板上形成包含各种构成的层叠体，并将形成有外围电路的基板和形成有层叠体的基板贴合，能够得到这样的配置的半导体存储装置。
虽然已经描述了本发明的一些实施方式，但是这些实施方式是作为例子给出的，不旨在限制本发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式、其变形包含在发明的范围、主旨中，并且包含在与权利要求书所记载的发明及其均等的范围中。
[符号的说明]
1、1m、2、3：半导体存储装置；21、22：导电层；31：半导体层；54～56：绝缘层；CC：触头；HR、HRa、HRb、HRm.：柱状部；LI：板状触头；LM、LMg、LMs、LMt：层叠体；LMa：下部层叠体；LMb：上部层叠体；MC：存储单元；MR、MRc、MRm：存储区域；NL、OL：绝缘层；PL、PLa、PLb：柱；SP、SPc、SPt：阶梯部；SPa：下部阶梯部；SPb：上部阶梯部；SR、SRc、SRt：阶梯区域；WL：字线。

Claims (20)

1.一种半导体存储装置，其具备：
层叠体，其由多个第一导电层和多个第一绝缘层一层一层交替层叠而成，并包含将所述多个第一导电层加工成阶梯状而成的阶梯部；
第一柱，其配置在所述阶梯部中，在所述层叠体的层叠方向上延伸；
第二柱，其在与所述层叠方向相交的第一方向上远离所述阶梯部的位置处，在所述层叠体内沿所述层叠方向延伸，并在与所述多个第一导电层的至少一部分相交的相交部分别形成存储单元；以及
触头，其配置在所述阶梯部上，与所述多个第一导电层中的一个连接，
所述第一柱具有：
半导体层或第二导电层，其在所述层叠方向上延伸并成为所述第一柱的芯材；以及
第二绝缘层，其覆盖所述半导体层或所述第二导电层的侧壁而成为所述第一柱的衬套层。
2.根据权利要求1所述的半导体存储装置，其中，
所述触头具有：
第三导电层，其在所述层叠方向上延伸；以及
第三绝缘层，其覆盖所述第三导电层的侧壁，
所述第三绝缘层在沿着所述层叠体的各层的方向上的层厚为所述第二绝缘层在沿着所述层叠体的各层的方向上的层厚以上。
3.根据权利要求2所述的半导体存储装置，其中，
所述第一柱和所述触头中的至少一者的一部分或全部相对于另一者斜交，
所述触头的下端部与所述第一柱的侧面接触。
4.根据权利要求3所述的半导体存储装置，其中，
在所述第一柱的所述芯材与所述触头的所述第三导电层之间至少介存有所述第三绝缘层。
5.根据权利要求4所述的半导体存储装置，其中，
在所述第一柱的所述芯材与所述触头所具有的所述第三导电层之间，在所述层叠方向的至少一部分上未介存有所述第二绝缘层。
6.根据权利要求4所述的半导体存储装置，其中，
所述第一柱的所述芯材在所述层叠方向的至少一部分上与所述触头具有的所述第3绝缘层接触。
7.根据权利要求2所述的半导体存储装置，其中，
所述第一柱包括多个第一柱，其分散配置在所述阶梯部中，
所述触头包括多个触头，其与所述多个第一导电层中的每一个分别连接。
8.根据权利要求2所述的半导体存储装置，其中，
所述第二柱包括多个第二柱，其分散配置于在所述第一方向上远离所述阶梯部的存储区域中，
所述第一柱包括多个第一柱，其一部分分散配置在所述阶梯部中，另一部分分散配置在所述存储区域中。
9.根据权利要求1所述的半导体存储装置，其中，
还具备：
上部层叠体，其由所述多个第一导电层和所述多个第一绝缘层一层一层地交替层叠而成，包括从所述阶梯部的最上阶朝向配置有所述第二柱的区域持续升阶的上部阶梯部；以及
多个第三柱，其在所述阶梯部的上方位置及所述上部阶梯部中沿所述层叠方向延伸，
所述第一柱包括多个第一柱，其分别配置于在所述层叠方向上与所述上部阶梯部重叠的所述层叠体内的位置、以及所述阶梯部中，
所述多个第一柱的上端部与所述多个第三柱的下端部分别连接。
10.根据权利要求9所述的半导体存储装置，其中，
所述多个第三柱中的每一个是绝缘体。
11.一种半导体存储装置的制造方法，包括以下步骤：
形成层叠体，所述层叠体由多个第一导电层和多个第一绝缘层一层一层交替层叠而成，并包含将所述多个第一导电层加工成阶梯状而成的阶梯部，
在所述阶梯部中形成第一柱，所述第一柱具有：在所述层叠体的层叠方向上延伸而成为芯材的半导体层或第二导电层、以及覆盖所述半导体层或所述第二导电层的侧壁而成为衬套层的第二绝缘层，
在与所述层叠方向相交的第一方向上远离所述阶梯部的位置处形成第二柱，所述第二柱在所述层叠体内沿所述层叠方向延伸，并在与所述多个第一导电层的至少一部分相交的相交部分别形成存储单元，
在所述阶梯部上形成触头，所述触头具有在所述层叠方向上延伸的第三导电层和覆盖所述第三导电层的侧壁的第三绝缘层，且所述触头与所述多个第一导电层中的一个连接。
12.根据权利要求11所述的半导体存储装置的制造方法，其中，
形成所述触头的步骤包括以下步骤：
以使得所述第三绝缘层在沿着所述层叠体的各层的方向上的层厚为所述第二绝缘层在沿着所述层叠体的各层的方向上的层厚以上的方式，形成所述第三绝缘层。
13.根据权利要求11所述的半导体存储装置的制造方法，其中，
形成所述触头的步骤包括以下步骤：
在所述阶梯部上形成在所述层叠方向上延伸的接触孔，
在所述接触孔的侧壁上形成所述第三绝缘层，
在所述第三绝缘层的内侧填充所述第三导电层。
14.根据权利要求13所述的半导体存储装置的制造方法，其中，
形成所述触头的步骤包括以下步骤：
在所述第一柱和所述接触孔中的至少一者的一部分或全部相对于另一者斜交并且所述接触孔的下端部与所述第一柱的侧面接触的情况下，至少使第三绝缘层介存于所述接触孔与所述第一柱的所述芯材之间，并将所述第三导电层填充到所述接触孔内。
15.根据权利要求13所述的半导体存储装置的制造方法，其中，
形成所述触头的步骤包括以下步骤：
在所述第一柱和所述接触孔中的至少一者的一部分或全部相对于另一者斜交并且所述接触孔的下端部与所述第一柱的侧面接触的情况下，使所述接触孔的下端部在所述第一柱的至少所述芯材处蚀刻终止。
16.根据权利要求15所述的半导体存储装置的制造方法，其中，
形成所述触头的步骤包括以下步骤：
在所述接触孔的下端部与所述第一柱的侧面接触并且所述第一柱的所述芯材露出的情况下，用所述第三绝缘层覆盖所述芯材。
17.根据权利要求11所述的半导体存储装置的制造方法，其中，
形成所述第一柱的步骤包括：将多个第一柱分散形成在所述阶梯部中的步骤，
形成所述触头的步骤包括：在所述阶梯部的各阶上形成与所述多个第一导电层中的每一个分别连接的多个触头的步骤。
18.根据权利要求17所述的半导体存储装置的制造方法，其中，
形成所述多个触头的步骤包括以下步骤：
在所述阶梯部上一并形成在所述层叠方向上延伸的多个接触孔。
19.根据权利要求11所述的半导体存储装置的制造方法，其中，
形成所述第二柱的步骤包括：将多个第二柱分散形成于在所述第一方向上远离所述阶梯部的存储区域中的步骤，
形成所述第一柱的步骤包括：将多个第一柱分别分散形成于所述阶梯部和所述存储区域中的步骤。
20.根据权利要求11所述的半导体存储装置的制造方法，其中，
所述制造方法还包括以下步骤：在所述层叠体上形成由所述多个第一导电层和所述多个第一绝缘层一层一层交替层叠而成的上部层叠体，并在所述上部层叠体中形成从所述阶梯部的最上阶朝向配置有所述第二柱的区域持续升阶的上部阶梯部，
形成所述第一柱的步骤包括：将多个第一柱分别形成于在所述层叠方向上与所述上部阶梯部重叠的所述层叠体内的位置、以及所述阶梯部中的步骤，
所述制造方法还包括以下步骤：在所述阶梯部的上方位置及所述上部阶梯部中分别形成作为在所述层叠方向上延伸的绝缘体的多个第三柱，并将所述多个第三柱的各自的下端部与所述多个第一柱的上端部连接。
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