KR20180046430A - 반도체 메모리 소자 - Google Patents

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KR20180046430A
KR20180046430A KR1020160141224A KR20160141224A KR20180046430A KR 20180046430 A KR20180046430 A KR 20180046430A KR 1020160141224 A KR1020160141224 A KR 1020160141224A KR 20160141224 A KR20160141224 A KR 20160141224A KR 20180046430 A KR20180046430 A KR 20180046430A
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blocking structure
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정재호
김동우
윤장근
김선영
조후성
김우중
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역과 주변회로 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 상에 배치된 적층 구조체, 상기 적층 구조체는 접지 선택 라인, 워드 라인 및 상기 접지 선택 라인과 상기 워드 라인 사이에서 상기 기판의 상기 주변회로 영역 상으로 연장하는 절연막을 포함하고, 상기 기판의 상기 주변회로 영역과 상기 절연막 사이에 배치되는 버퍼막 및 상기 기판의 상기 주변회로 영역 상에서, 상기 절연막 및 상기 버퍼막을 관통하며 서로 평행한 제 1 및 제 2 차단 구조체들을 포함하되, 상기 버퍼막은 상기 제 1 차단 구조체와 상기 제 2 차단 구조체 사이에 배치되는 제 1 부분을 포함하고, 상기 제 1 부분의 폭은 상기 제 1 차단 구조체와 상기 제 2 차단 구조체 사이의 최소 거리보다 작은 반도체 메모리 소자.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 개선된 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역과 주변회로 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 상에 배치된 적층 구조체, 상기 적층 구조체는 접지 선택 라인, 워드 라인 및 상기 접지 선택 라인과 상기 워드 라인 사이에서 상기 기판의 상기 주변회로 영역 상으로 연장하는 절연막을 포함하고, 상기 기판의 상기 주변회로 영역과 상기 절연막 사이에 배치되는 버퍼막 및 상기 기판의 상기 주변회로 영역 상에서, 상기 절연막 및 상기 버퍼막을 관통하며 서로 평행한 제 1 및 제 2 차단 구조체들을 포함하되, 상기 버퍼막은 상기 제 1 차단 구조체와 상기 제 2 차단 구조체 사이에 배치되는 제 1 부분을 포함하고, 상기 제 1 부분의 폭은 상기 제 1 차단 구조체와 상기 제 2 차단 구조체 사이의 최소 거리보다 작은 반도체 메모리 소자.
본 발명의 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역과 주변회로 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 상에 배치된 적층 구조체, 상기 적층 구조체는 접지 선택 라인, 워드 라인 및 상기 접지 선택 라인과 상기 워드 라인 사이에서 상기 기판의 상기 주변회로 영역 상으로 연장하는 절연막을 포함하고, 상기 절연막을 관통하며 서로 평행한 제 1 차단 구조체 및 제 2 차단 구조체 및 상기 제 1 차단 구조체 및 상기 제 2 차단 구조체 사이에 배치된 상기 절연막을 관통하며, 상기 기판과 접촉하는 지지 기둥을 포함할 수 있다.
본 발명의 실시예에 따르면, 기판의 주변회로 영역 상에 배치되며 서로 평행한 제 1 차단 구조체 및 제 2 차단 구조체가 접지 선택 라인과 워드 라인 사이에서 기판의 주변회로 영역 상으로 연장하는 절연막 내에 배치되고, 제 1 차단 구조체 및 제 2 차단 구조체 사이에 배치된 절연막의 일부분은 기판과 상기 절연막의 일부분 사이에 배치되며, 제 1 차단 구조체 및 제 2 차단 구조체의 최소 거리보다 작은 폭을 갖는 버퍼막의 제 1 부분에 의해 지지될 수 있다. 이에 따라, 절연막의 일부분이 기판으로부터 분리되는 것을 방지할 수 있다.
본 발명의 실시예에 따르면, 기판의 주변회로 영역 상에 배치되며 서로 평행한 제 1 차단 구조체 및 제 2 차단 구조체가 접지 선택 라인과 워드 라인 사이에서 기판의 주변회로 영역 상으로 연장하는 절연막 내에 배치되고, 제 1 차단 구조체 및 제 2 차단 구조체 사이에 배치된 절연막의 일부분 내에, 기판과 접촉하는 지지 기둥이 제공될 수 있다. 지지 기둥이 절연막의 일부분을 지지해주어, 절연막의 일부분이 기판으로부터 분리되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타낸 간략 회로도이다.
도 2는 반도체 메모리 칩들을 포함하는 반도체 웨이퍼를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2에 도시된 하나의 반도체 메모리 칩을 확대한 확대도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 3의 A 부분을 확대한 확대도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 4의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 도 5의 a 부분을 확대한 확대도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 4의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2에 도시된 하나의 반도체 메모리 칩을 확대한 확대도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 11의 A 부분을 확대한 확대도이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 12의 Ⅳ-Ⅳ'선 방향으로 자른 단면도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 11의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 11의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2에 도시된 하나의 반도체 메모리 칩을 확대한 확대도이다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2에 도시된 하나의 반도체 메모리 칩을 확대한 확대도이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 3의 A 부분을 확대한 확대도이다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 단면도이다.
도 20a 내지 도 25a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 4의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 20b 내지 도 25b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 3의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
도 2는 반도체 메모리 칩들을 포함하는 반도체 웨이퍼를 나타낸 평면도이다. 도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2에 도시된 하나의 반도체 메모리 칩을 확대한 확대도이다. 도 4는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 3의 A 부분을 확대한 확대도이다. 도 5는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 4의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 6은 도 5의 a 부분을 확대한 확대도이다. 도 7은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 8은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 2를 참조하면, 반도체 웨이퍼(1000)는 복수 개의 반도체 메모리 칩들(MC) 및 제 1 및 제 2 스크라이빙 영역들(SR1, SR2)을 포함할 수 있다. 반도체 메모리 칩들(MC)은 서로 교차하는 제 1 방향(X) 및 제 2 방향(Y)으로 이격 배치될 수 있다. 제 1 스크라이빙 영역들(SR1)은 제 1 방향(X)으로 인접하는 반도체 메모리 칩들(MC) 사이에 위치하며, 제 2 방향(Y)으로 연장할 수 있다. 제 2 스크라이빙 영역들(SR2)은 제 2 방향(Y)으로 인접하는 반도체 메모리 칩들(MC) 사이에 위치하며, 제 1 방향(X)으로 연장할 수 있다. 제 1 스크라이빙 영역들(SR1) 및 제 2 스크라이빙 영역들(SR2)은 서로 교차할 수 있다. 복수 개의 반도체 메모리 칩들(MC)은 제 1 및 제 2 스크라이빙 영역들(SR1, SR2)이 절단되어 서로 분리될 수 있다.
도 3을 참조하면, 하나의 반도체 메모리 칩(MC)의 기판(100)은 주변회로 영역(10), 메모리 소자 영역들(20) 및 잔여 스크라이빙 영역(30)을 포함할 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 잔여 스크라이빙 영역(30)은 기판(100)의 가장자리에 배치될 수 있으며, 도 2를 참조하여 설명한 제 1 및 제 2 스크라이빙 영역들(SR1, SR2)의 일부분일 수 있다.
주변회로 영역(10)은 제 1 주변회로 영역들(PR1), 제 2 주변회로 영역(PR2) 및 제 3 주변회로 영역(PR3)을 포함할 수 있다. 제 1 주변회로 영역들(PR1)은 제 1 방향(X)으로 이격 배치될 수 있다. 일 예로, 제 1 주변회로 영역들(PR1)은 로우 디코더(Row-Decoder) 영역들일 수 있다. 제 1 주변회로 트랜지스터들(미도시)이 기판(100)의 로우 디코더 영역들 상에 배치될 수 있으며, 제 1 주변회로 트랜지스터들은 도 1에서 전술한 접지 선택 라인(GSL), 워드 라인들(WL0, WL1, WL2) 및 스트링 선택 라인들(SSL0, SSL1, SSL2)에 신호를 가할 수 있다.
제 2 주변회로 영역(PR2)은 제 1 주변회로 영역들(PR1)의 일측들과 잔여 스크라이빙 영역(30) 사이에 위치할 수 있다. 일 예로, 제 2 주변회로 영역(PR2)은 페이지 버퍼(Page Buffer) 영역일 수 있다. 제 2 주변회로 트랜지스터들(미도시)이 기판(100)의 페이지 버퍼 영역 상에 배치될 수 있으며, 제 2 주변회로 트랜지스터들은 도 1에서 전술한 비트 라인들(BL0, BL1, BL2)에 신호를 가할 수 있다.
제 3 주변회로 영역(PR3)이 제 2 주변회로 영역(PR2)의 일측과 잔여 스크라이빙 영역(30) 사이에 위치할 수 있다. 일 예로, 제 3 주변회로 영역(PR3)은 컨트롤 로직(Control logic) 영역일 수 있다. 제 3 주변회로 트랜지스터들(미도시)이 기판(100)의 컨트롤 로직 영역 상에 배치될 수 있으며, 제 3 주변회로 트랜지스터들은 제 1 주변회로 트랜지스터들 및 제 2 주변회로 트랜지스터들을 구동할 수 있다.
메모리 소자 영역들(20) 각각은 제 1 주변회로 영역들(PR1) 사이에 위치할 수 있다. 도 4 및 도 5를 같이 참조하면, 기판(100)의 메모리 소자 영역(20)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR) 둘레의 콘택 영역(CR)을 포함할 수 있다. 적층 구조체들(ST)이 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 배치될 수 있다. 적층 구조체들(ST)은 제 1 방향(X)으로 연장할 수 있고, 기판(100)의 상면 상에서 제 2 방향(Y)으로 이격 배치될 수 있다. 적층 구조체들(ST) 사이의 기판(100) 내에 공통 소오스 영역(CSR)이 배치될 수 있다. 공통 소오스 영역(CSR)은 제 1 방향(X)으로 연장할 수 있다. 공통 소오스 영역(CSR)은 도 1에 도시된 공통 소오스 라인(CSL)일 수 있다. 이 경우, 공통 소오스 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
적층 구조체들(ST) 각각은 절연막(102), 절연 패턴들(104) 및 게이트 전극들(130a, 130b, 130c)을 포함할 수 있다. 게이트 전극들(130a, 130b, 130c)은 기판(100)의 상면에 대해 수직인 제 3 방향(Z)으로 적층될 수 있다. 게이트 전극들(130a, 130b, 130c)의 제 1 방향(X)으로의 길이들은 서로 다를 수 있다. 예를 들어, 게이트 전극들(130a, 130b, 130c)의 제 1 방향(X)으로의 길이들은 기판(100)으로부터 멀어질수록 짧아질 수 있다. 게이트 전극들(130a, 130b, 130c)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
게이트 전극들(130a, 130b, 130c)은 접지 선택 게이트 전극(130a), 스트링 선택 게이트 전극(130c), 및 접지 선택 게이트 전극(130a) 및 스트링 선택 게이트 전극(130c) 사이의 셀 게이트 전극들(130b)을 포함할 수 있다. 접지 선택 게이트 전극(130a)은 도 1에 도시된 접지 선택 라인(GSL)일 수 있고, 셀 게이트 전극들(130b)은 도 1에 도시된 워드 라인들(WL)일 수 있고, 스트링 선택 게이트 전극(130c)은 도 1에 도시된 스트링 선택 라인(SSL)일 수 있다.
절연막(102)은 접지 선택 게이트 전극(130a)과 최하층의 셀 게이트 전극(130b) 사이에서 제 1 내지 제 3 주변회로 영역들(PR1, PR2, PR3) 및 잔여 스크라이빙 영역(30)의 기판(100) 상으로 연장할 수 있다. 절연막(102)의 상면은 최하층 셀 게이트 전극(130b)의 상면보다 낮은 레벨에 위치할 수 있다. 절연막(102)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
절연 패턴들(104)은 인접하는 셀 게이트 전극들(130b) 사이, 최상층 셀 게이트 전극(130b)과 스트링 선택 게이트 전극(130c) 사이, 및 스트링 선택 게이트 전극(130c)의 상면 상에 배치될 수 있다. 각 절연 패턴(104)의 제 1 방향(X)으로의 길이는 그것의 바로 위에 배치된 게이트 전극의 제 1 방향(X)으로의 길이와 실질적으로 동일할 수 있다. 기판(100)의 콘택 영역(CR) 상에서, 각 셀 게이트 전극(130b) 및 스트링 선택 게이트 전극(130c)의 단부는 이것의 바로 위에 위치하는 절연 패턴(104)에 의해 노출될 수 있다. 예를 들어, 기판(100)의 콘택 영역(CR) 상에서, 적층 구조체(ST)의 단부는 계단 형상을 가질 수 있다.
수직 채널부들(VC)이 기판(100)의 셀 어레이 영역(CAR) 상에 배치된 적층 구조체들(ST)을 관통할 수 있다. 평면적 관점에서, 수직 채널부들(VC)은 도 4에 도시된 것처럼, 제 2 방향(Y)으로 일렬 또는 지그재그 형태로 배열될 수 있다. 각 수직 채널부(VC)는 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태를 포함할 수 있다. 수직 채널부들(VC)은 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부들(VC)은 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
전하 저장 구조체(140)가 수직 채널부(VC)과 적층 구조체(ST) 사이에 배치될 수 있다. 예를 들어, 전하 저장 구조체(140)은 셀 게이트 전극들(130b)과 각 수직 채널부(VC) 사이 및 스트링 선택 게이트 전극(130c)과 각 수직 채널부(VC) 사이에 배치되며, 각 수직 채널부(VC)의 측벽들을 따라 제 3 방향(Z)으로 연장할 수 있다. 전하 저장 구조체(140)는 각 수직 채널부(VC)의 외측벽들을 감싸는 형상을 가질 수 있다. 전하 저장 구조체(140)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막 중 적어도 하나를 포함한 단일막 또는 복수 개의 막들을 포함할 수 있다.
도 6에 도시된 것과 같이, 전하 저장 구조체(140)는 터널 절연막(TL), 블로킹 절연막(BLL) 및 터널 절연막(TL)과 블로킹 절연막(BLL) 사이의 전하 저장막(CTL)을 포함할 수 있다. 터널 절연막(TL)은 각 수직 채널부(VC)에 인접하게 배치될 수 있고, 수직 채널부(VC)의 외측벽을 감쌀 수 있다. 블로킹 절연막(BLL)은 게이트 전극들(130a, 130b, 130c)에 인접하게 배치될 수 있다. 블로킹 절연막(BLL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있고, 전하 저장막(CTL)은 실리콘 질화막을 포함할 수 있고, 터널 절연막(TL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
각 수직 채널부들(VC)에 의해 둘러싸인 내부 공간 내에 갭필막(142)이 배치될 수 있다. 갭필막(142)은 절연물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 패드(D)가 각 수직 채널부들(VC), 전하 저장 구조체(140) 및 갭필막(142)의 상부에 배치될 수 있다. 복수 개의 패드들(D)은 수직 채널부들(VC)과 전기적으로 연결될 수 있다. 패드(D)는 도전물질 또는 수직 채널부들(VC)과 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
반도체 기둥(SP)이 각 수직 채널부들(VC)과 기판(100) 사이에 배치될 수 있다. 반도체 기둥(SP)은 기판(100)의 상면들 상에 배치되며, 접지 선택 게이트 전극(130a)을 관통할 수 있다. 수직 채널부들(VC)과 복수 개의 반도체 기둥들(SP)은 서로 전기적으로 각각 연결될 수 있다. 반도체 기둥들(SP)은 기판(100)과 동일한 도전형의 반도체 또는 진성 반도체일 수 있다. 예를 들어, 반도체 기둥들(SP)은 단결정의 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
수평 절연막(150)이 전하 저장 구조체들(140)와 셀 및 스트링 선택 게이트 전극들(130b, 130c) 사이 및 접지 선택 게이트 전극(130a)과 반도체 기둥(SP) 사이에 배치되며, 게이트 전극들(130a, 130b, 130c)의 상면들 및 하면들 상으로 연장할 수 있다. 예를 들어, 수평 절연막(150)은 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
도 5, 도 7 및 도 8을 같이 참조하면, 버퍼 절연막(15)이 기판(100)과 적층 구조체들(ST) 사이에 배치될 수 있다. 버퍼 절연막(15)은 기판(100)의 제 1 내지 제 3 주변회로 영역들(PR1, PR2, PR3) 및 잔여 스크라이빙 영역(30)의 기판(100)의 상면 상으로 연장할 수 있다. 버퍼 절연막(15)은 기판(100)의 상면과 접촉할 수 있다. 예를 들어, 버퍼 절연막(15)은 실리콘 산화막 또는 열 산화막을 포함할 수 있다.
버퍼막(101)이 기판(100)의 제 1 내지 제 3 주변회로 영역들(PR1, PR2, PR3) 상에 배치된 버퍼 절연막(15)과 절연막(102) 사이에 배치될 수 있으며, 기판(100)의 잔여 스크라이빙 영역(30) 상에 배치된 버퍼 절연막(15)과 절연막(102) 사이로 연장할 수 있다. 버퍼막(101)의 상면은 절연막(102)과 접촉할 수 있다. 버퍼막(101)은 적층 구조체들(ST)의 하부들의 측벽들과 접촉할 수 있다. 버퍼막(101)은 예를 들어, 실리콘 질화막을 포함할 수 있다.
층간 절연 패턴(135)이 기판(100)의 콘택 영역(CR), 제 1 내지 제 3 주변회로 영역들(PR1, PR2, PR3) 및 잔여 스크라이빙 영역(30) 상에 배치될 수 있다. 층간 절연 패턴(135)은 기판(100)의 제 1 내지 제 3 주변회로 영역들(PR1, PR2, PR3) 및 잔여 스크라이빙 영역(30) 상에 배치된 절연막(102)의 상면 및 적층 구조체들(ST)의 단부들을 덮을 수 있다. 층간 절연 패턴(135)의 상면은 최상층 절연 패턴(104)의 상면과 동일한 레벨에 위치할 수 있다. 층간 절연 패턴(135)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
제 1 층간 절연막(148)이 기판(100)의 셀 어레이 영역(CAR), 콘택 영역(CR), 제 1 내지 제 3 주변회로 영역들(PR1, PR2, PR3), 및 잔여 스크라이빙 영역(30) 상에 배치될 수 있다. 제 1 층간 절연막(148)은 최상층 절연 패턴(104)의 상면, 층간 절연 패턴(135)의 상면 및 패드들(D)의 상면들을 덮을 수 있다. 제 1 층간 절연막(148)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
콘택 구조체들(CSC)이 기판(100)의 셀 어레이 영역(CAR) 상에 배치될 수 있다. 하나의 콘택 구조체(CSC)는 제 2 방향(Y)으로 인접하는 적층 구조체들(ST) 사이에 형성된 공통 소오스 트렌치들(T1) 내에 배치될 수 있다. 콘택 구조체들(CSC)은 제 1 방향(X)으로 연장할 수 있다. 평면적 관점에서, 콘택 구조체들(CSC)은 제 1 방향(X)으로 연장된 라인 형상 또는 직사각형 형상을 가질 수 있다. 다른 예로, 콘택 구조체들(CSC)은 공통 소오스 영역(CSR)을 따라 제 1 방향(X)으로 배열될 수 있다. 콘택 구조체들(CSC) 각각은 기판(100) 내에 배치된 공통 소오스 영역(CSR)과 전기적으로 연결될 수 있다.
콘택 구조체들(CSC) 각각은 공통 소오스 콘택(164) 및 공통 소오스 스페이서(162)를 포함할 수 있다. 공통 소오스 콘택(164)은 공통 소오스 영역(CSR)과 전기적으로 연결될 수 있다. 공통 소오스 콘택(164)은 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 공통 소오스 스페이서(162)는 공통 소오스 콘택(164)의 외측벽을 감쌀 수 있다. 공통 소오스 스페이서(162)는 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
도 3 및 도 7을 같이 참조하면, 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)가 기판(100)의 제 3 주변회로 영역(PR3) 상에 배치될 수 있다. 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)는 서로 평행하며 제 1 방향(X)으로 연장할 수 있다. 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)는 버퍼 절연막(15), 버퍼막(101), 절연막(102), 층간 절연 패턴(135) 및 제 1 층간 절연막(148)을 관통하여 형성된 제 1 차단 트렌치(T2) 및 제 2 차단 트렌치(T3) 내에 각각 형성될 수 있다. 제 1 및 제 2 차단 구조체들(BSC1, BSC2)은 기판(100)과 접촉할 수 있다. 제 1 차단 구조체(BSC1)의 상면 및 제 2 차단 구조체(BSC2)의 상면은 기판(100)으로부터 콘택 구조체들(CSC)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
제 1 차단 구조체(BSC1)과 제 2 차단 구조체(BSC2) 사이의 최소 거리(L2)는 제 2 방향(Y)으로의 적층 구조체들(ST)의 최소 폭들(L1) 보다 클 수 있다. 예를 들어, 제 1 차단 구조체(BSC1)과 제 2 차단 구조체(BSC2) 사이의 최소 거리(L2)는 제 2 방향(Y)으로의 적층 구조체들(ST)의 최소 폭들(L1) 보다 약 1.5배 이상 더 클 수 있다. 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)는 열에 의한 게이트 전극들(130a, 130b, 130c)의 팽창 및 수축으로 인해 절연막(102) 및 층간 절연 패턴(135)에 가해지는 응력(stress)을 완화시키는 기능을 할 수 있다.
제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2) 각각은 금속 패턴(168) 및 스페이서(166)를 포함할 수 있다. 금속 패턴(168)은 제 1 방향(X)으로 연장된 라인 형상 또는 직사각형 형상을 가질 수 있다. 스페이서(166)는 금속 패턴(168)의 외측벽을 감쌀 수 있다. 금속 패턴(168)은 공통 소오스 콘택들(164)의 물질과 동일한 물질을 포함할 수 있다. 금속 패턴(168)은 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 스페이서(166)는 공통 소오스 스페이서들(162)의 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 스페이서(166)는 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
버퍼막(101)은 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2) 사이에 배치된 제 1 부분(P1)을 포함할 수 있다. 제 1 부분(P1)의 폭(W1)은 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2) 사이의 최소 거리(L2) 보다 작을 수 있다. 제 1 부분(P1)은 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)로부터 이격될 수 있다. 제 1 부분(P1)의 상면은 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2) 사이에 배치된 절연막(102)의 일부분과 접촉할 수 있다. 일 실시예에서, 버퍼막(101)의 제 1 부분(P1)은 제 1 차단 구조체(BSC1)과 제 2 차단 구조체(BSC2) 사이에 배치된 절연막(102)의 일부분, 층간 절연 패턴(135)의 일부분 및 제 1 층간 절연막(148)의 일부분을 지지할 수 있다.
제 1 더미 불순물 영역(DPR1)이 제 1 차단 구조체(BSC1)와 수직적으로 중첩하는 기판(100)의 일부분 내에 배치될 수 있고, 제 2 더미 불순물 영역(DPR2)이 제 2 차단 구조체(BSC2)와 수직적으로 중첩하는 기판(100)의 일부분 내에 배치될 수 있다. 예를 들어, 제 1 더미 불순물 영역(DPR1) 및 제 2 더미 불순물 영역(DPR2)은 기판(100)의 제 3 주변회로 영역(PR3) 내에 배치될 수 있다. 제 1 더미 불순물 영역(DPR1)은 제 1 차단 구조체(BSC1)를 따라 제 1 방향(X)으로 연장할 수 있고, 제 2 더미 불순물 영역(DPR2)은 제 2 차단 구조체(BSC2)를 따라 제 1 방향(X)으로 연장할 수 있다. 제 1 더미 불순물 영역(DPR1) 및 제 2 더미 불순물 영역(DPR2)은 공통 소오스 영역(CSR)과 같은 도전형을 가질 수 있다.
제 1 더미 도전 패턴(182) 및 제 2 더미 도전 패턴(184)이 기판(100)의 제 3 주변회로 영역(PR3) 상에 배치된 버퍼 절연막(15)과 절연막(102) 사이에 배치될 수 있다. 제 1 더미 도전 패턴(182)은 제 1 차단 구조체(BSC1)에 의해 관통될 수 있고, 제 1 차단 구조체(BSC1)의 측벽을 둘러쌀 수 있다. 제 2 더미 도전 패턴(184)은 제 2 차단 구조체(BSC2)에 의해 관통될 수 있고, 제 2 차단 구조체(BSC2)의 측벽을 둘러쌀 수 있다. 제 1 더미 도전 패턴(182) 및 제 2 더미 도전 패턴(184)은 버퍼막(101)의 제 1 부분(P1)을 사이에 두고 서로 이격될 수 있다. 평면적 관점에서, 제 1 더미 도전 패턴(182) 및 제 2 더미 도전 패턴(184)은 버퍼막(101)에 의해 고립될 수 있다. 제 1 더미 도전 패턴(182) 및 제 2 더미 도전 패턴(184)은 게이트 전극들(130a, 130b, 130c)의 물질과 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 더미 도전 패턴(182) 및 제 2 더미 도전 패턴(184)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
제 1 더미 절연막(186)이 제 1 더미 도전 패턴(182)과 버퍼막(101) 사이에 배치될 수 있다. 제 1 더미 절연막(186)은 제 1 더미 도전 패턴(182)의 상면 및 하면 상으로 연장할 수 있고, 제 1 차단 구조체(BSC1)의 스페이서(166)의 외측벽을 감쌀 수 있다. 제 2 더미 절연막(188)이 제 2 더미 도전 패턴(184)과 버퍼막(101) 사이에 배치될 수 있다. 제 2 더미 절연막(188)은 제 2 더미 도전 패턴(184)의 상면 및 하면 상으로 연장할 수 있고, 제 2 차단 구조체(BSC2)의 스페이서(166)의 외측벽을 감쌀 수 있다. 제 1 더미 절연막(186) 및 제 2 더미 절연막(188)은 수평 절연막(150)의 물질과 동일한 물질을 포함할 수 있다. 제 1 더미 절연막(186) 및 제 2 더미 절연막(188)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
도 3 및 도 8을 같이 참조하면, 얼라인먼트 패턴들(AP)이 기판(100)의 잔여 스크라이빙 영역(30) 상에 배치될 수 있다. 얼라인먼트 패턴들(AP)은 버퍼막(101), 절연막(102), 층간 절연 패턴(135) 및 제 1 층간 절연막(148)을 관통하여 기판(100)의 상면과 접촉할 수 있다. 얼라인먼트 패턴들(AP)의 상면들은 제 1 차단 구조체(BSC1)의 상면, 제 2 차단 구조체(BSC2)의 상면 및 콘택 구조체들(CSC)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 도 3에 도시된 것과 같이, 동일한 방향으로 연장하며, 서로 인접하는 얼라인먼트 패턴들(AP) 사이의 최소 거리(L3)는 제 2 방향(Y)으로의 적층 구조체들(ST)의 최소 폭들(L1) 보다 클 수 있고, 제 1 차단 구조체(BSC1)와 제 2 차단 구조체(BSC2) 사이의 최소 거리(L2)와 실질적으로 동일할 수 있다. 얼라인먼트 패턴들(AP)은 마스크를 이용한 식각 및/또는 포토 공정 시, 마스크와 기판(100)을 정렬하기 위한 정렬 키로 사용될 수 있다.
얼라인먼트 패턴들(AP) 각각은 금속 패턴(168') 및 스페이서(166')를 포함할 수 있다. 스페이서(166')는 금속 패턴(168')의 측벽을 감쌀 수 있다. 금속 패턴(168')은 공통 소오스 콘택들(164), 및 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)의 금속 패턴들(168)의 물질들과 동일한 물질을 포함할 수 있다. 금속 패턴(168')은 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 스페이서(166')는 공통 소오스 스페이서들(162), 및 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)의 스페이서들(166)의 물질들과 동일한 물질을 포함할 수 있다. 예를 들어, 스페이서(166')는 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
버퍼막(101)은 동일한 방향으로 연장하며, 서로 인접하는 얼라인먼트 패턴들(AP) 사이에 배치된 제 2 부분(P2)을 포함할 수 있다. 제 2 부분(P2)의 폭(W2)은 서로 인접하는 얼라인먼트 패턴들(AP) 사이의 최소 거리(L3) 보다 작을 수 있다. 제 2 부분(P2)은 얼라인먼트 패턴들(AP)로부터 서로 이격될 수 있다. 제 2 부분(P2)은 동일한 방향으로 연장하며, 서로 인접하는 얼라인먼트 패턴들(AP) 사이에 배치된 절연막(102)의 일부분과 접촉하여, 얼라인먼트 패턴들(AP 사이에 제공되는 절연막(102)의 일부분, 층간 절연 패턴(135)의 일부분 및 제 1 층간 절연막(148)의 일부분을 지지할 수 있다.
제 3 더미 불순물 영역들(DPR3)이 얼라인먼트 패턴들(AP)과 수직적으로 중첩하는 기판(100)의 일부분들 내에 배치될 수 있다. 제 3 더미 불순물 영역들(DPR3)은 공통 소오스 영역(CSR), 제 1 더미 불순물 영역(DPR1) 및, 제 2 더미 불순물 영역(DPR2)과 같은 도전형을 가질 수 있다.
제 3 더미 도전 패턴들(183)이 기판(100)의 잔여 스크라이빙 영역(30) 상에 배치된 버퍼 절연막(15)과 절연막(102) 사이에 배치될 수 있다. 제 3 더미 도전 패턴들(183)은 버퍼막(101)의 제 2 부분(P2)을 사이에 두고 서로 이격될 수 있다. 제 3 더미 도전 패턴들(183) 각각은 얼라인먼트 패턴(AP)에 의해 관통될 수 있다. 제 3 더미 도전 패턴들(183)은 얼라인먼트 패턴들(AP)의 측벽들을 각각 둘러쌀 수 있다. 제 3 더미 도전 패턴들(183)은 게이트 전극들(130a, 130b, 130c), 제 1 더미 도전 패턴(182), 및 제 2 더미 도전 패턴(184)의 물질들과 동일한 물질을 포함할 수 있다. 제 3 더미 도전 패턴들(183)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
제 3 더미 절연막들(187)이 제 3 더미 도전 패턴들(183)과 버퍼막(101) 사이에 배치될 수 있다. 제 3 더미 절연막들(187) 각각은 제 3 더미 도전 패턴(183)의 상면 및 하면 상으로 연장할 수 있고, 얼라인먼트 패턴들(AP) 각각의 스페이서(166')의 외측벽을 감쌀 수 있다. 제 3 더미 절연막들(187)은 제 1 더미 절연막(186), 제 2 더미 절연막(188), 및 수평 절연막(150)의 물질들과 동일한 물질을 포함할 수 있다. 제 3 더미 절연막들(187)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
도 5, 도 7, 및 도 8을 같이 참조하면, 제 2 층간 절연막(190)이 제 1 층간 절연막(148) 상에 배치될 수 있다. 제 2 층간 절연막(190)은 콘택 구조체들(CSC)의 상면들, 제 1 차단 구조체(BSC1)의 상면, 제 2 차단 구조체(BSC2)의 상면, 및 얼라인먼트 패턴들(AP)의 상면들을 덮을 수 있다. 제 2 층간 절연막(190)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
비트라인 콘택 플러그들(BCP)이 패드들(D) 상에 배치될 수 있다. 비트라인 콘택 플러그들(BCP)은 제 1 층간 절연막(148) 및 제 2 층간 절연막(190)을 관통하여 패드들(D) 및 수직 채널부들(VC)과 전기적으로 연결될 수 있다. 셀 콘택 플러그들(SCP)이 게이트 전극들(130a, 130b, 130c)의 단부들 상에 각각 배치될 수 있다. 셀 콘택 플러그들(SCP)은 기판(100)의 콘택 영역(CR) 상에 배치될 수 있고, 게이트 전극들(130a, 130b, 130c)과 전기적으로 연결될 수 있다.
비트 라인들(BL) 및 연결 배선들(IBL)이 제 2 층간 절연막(190) 상에 배치될 수 있다. 비트 라인들(BL)은 제 2 방향(Y)으로 연장하며 적층 구조체들(ST)을 가로지를 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그들(BCP)과 전기적으로 연결될 수 있다. 연결 배선들(IBL)은 셀 콘택 플러그들(SCP)과 전기적으로 연결될 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 4의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 5를 참조하여 설명된 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 9를 참조하면, 수직 채널부들(VC) 및 전하 저장 구조체들(140)은 접지 선택 게이트 전극(130a), 및 버퍼 절연막(15)을 관통하여 기판(100)과 접촉할 수 있다. 즉, 도 11에 도시된 반도체 메모리 소자는 도 5에 도시된 반도체 기둥들(SP)이 생략될 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 3의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 7을 참조하여 설명된 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 10을 참조하면, 제 1 더미 게이트 패턴(40a) 및 제 2 더미 게이트 패턴(40b)이 기판(100)의 제 3 주변회로 영역(PR3) 상에 배치될 수 있다. 제 1 더미 게이트 패턴(40a)은 제 1 차단 구조체(BSC1)와 버퍼막(101)의 제 1 부분(P1) 사이의 기판(100)의 상면 상에 배치될 수 있고, 제 2 더미 게이트 패턴(40b)은 제 2 차단 구조체(BSC2)와 버퍼막(101)의 제 1 부분(P1) 사이의 기판(100)의 상면 상에 배치될 수 있다. 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2) 사이에 배치된 버퍼 절연막(15)의 일부분은 제 1 더미 게이트 패턴(40a) 및 제 2 더미 게이트 패턴(40b)의 상면들 및 측벽들을 덮을 수 있다. 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2) 사이에 배치된 버퍼 절연막(15)의 일부분의 상면은 절연막(102)의 상면보다 낮은 레벨에 위치할 수 있다. 일 실시예에서, 제 1 차단 구조체(BSC1)과 제 2 차단 구조체(BSC2) 사이의 최소 거리(L2; 도 3 참조)는 제 2 방향(Y)으로의 적층 구조체들(ST)의 최소 폭들(L1; 도 3 참조)과 같거나 더 클 수 있다.
제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2) 사이에 배치된 제 1 더미 도전 패턴(182)의 일부분은 제 1 더미 게이트 패턴(40a)의 상면 상에 배치될 수 있고, 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2) 사이에 배치된 제 2 더미 도전 패턴(184)의 일부분은 제 2 더미 게이트 패턴(40b)의 상면 상에 배치될 수 있다.
버퍼막(101)의 제 1 부분(P1)은 제 1 더미 게이트 패턴(40a) 및 제 2 더미 게이트 패턴(40b) 사이에 배치된 버퍼 절연막(15)의 일부분과 절연막(102) 사이에 배치될 수 있으며, 제 1 더미 게이트 패턴(40a)의 상면과 절연막(102) 사이 및 제 2 더미 게이트 패턴(40b)의 상면과 절연막(102) 사이로 연장할 수 있다. 제 1 더미 게이트 패턴(40a) 및 제 2 더미 게이트 패턴(40b) 사이에 배치된 제 1 부분(P1)의 상면은 상기 제 1 더미 게이트 패턴(40a)의 상면 상에 배치된 제 1 부분(P1)의 상면 및 제 2 더미 게이트 패턴(40b)의 상면 상에 배치된 제 1 부분(P1)의 상면 보다 낮은 레벨에 위치할 수 있다.
제 1 더미 게이트 패턴(40a) 및 제 2 더미 게이트 패턴(40b) 각각은 더미 게이트 절연막(41), 더미 게이트 도전 패턴(43), 더미 캡핑 패턴(45), 및 더미 스페이서들(47)을 포함할 수 있다. 더미 게이트 절연막(41)은 기판(100)의 상면 상에 배치될 수 있다. 더미 게이트 절연막(41)은 예를 들어, 열 산화막 또는 실리콘 산화막을 포함할 수 있다. 더미 게이트 도전 패턴(43)은 더미 게이트 절연막(41)의 상면 상에 배치될 수 있다. 더미 게이트 도전 패턴(43)은 반도체 물질(예를 들어, 폴리 실리콘), 금속 물질(예를 들어, 텅스텐) 및 금속 실리사이드 물질(예를 들어, 텅스텐 실리사이드 물질) 중 적어도 하나를 포함할 수 있다. 더미 캡핑 패턴(45)은 더미 게이트 도전 패턴(43)의 상면 상에 배치될 수 있다. 더미 캡핑 패턴(45)은 절연물질(예를 들어, 실리콘 산화막)을 포함할 수 있다. 더미 스페이서들(47)은 더미 게이트 절연막(41), 더미 게이트 도전 패턴(43), 및 더미 캡핑 패턴(45)의 측벽들 상에 배치될 수 있다. 더미 스페이서들(47)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2에 도시된 하나의 반도체 메모리 칩을 확대한 확대도이다. 도 12는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 11의 A 부분을 확대한 확대도이다. 도 13은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 12의 Ⅳ-Ⅳ'선 방향으로 자른 단면도이다. 도 14는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 11의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 3, 도 4, 도 5, 및 도 7을 참조하여 설명된 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 11, 도 12, 도 13 및 도 14를 참조하면, 셀 지지 기둥들(201)이 기판(100)의 콘택 영역(CR) 상에 배치될 수 있고, 주변회로 지지 기둥들(204)이 기판(100)의 제 3 주변회로 영역(PR3) 상에 배치될 수 있다. 제 1 차단 구조체(BSC1)과 제 2 차단 구조체(BSC2) 사이의 최소 거리(L2)는 제 2 방향(Y)으로의 적층 구조체들(ST)의 최소 폭들(L1)과 같거나 더 작을 수 있다.
셀 지지 기둥들(201)은 셀 콘택 플러그들(SCP) 각각의 양 옆에 배치될 수 있다. 각 셀 지지 기둥(201)은 층간 절연 패턴(135), 게이트 전극들(130a, 130b, 130c) 중 적어도 하나, 절연 패턴들(104) 중 적어도 하나, 절연막(102) 및 버퍼 절연막(15)을 관통하여 기판(100)의 상면과 접촉할 수 있다. 각 셀 지지 기둥(201)은 제 3 방향(Z)으로 신장된 원기둥 형태일 수 있다. 각 셀 지지 기둥(201)의 상면은 패드(D)의 상들 및 층간 절연 패턴(135)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 셀 지지 기둥들(201)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
주변회로 지지 기둥들(204)이 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2) 사이에 배치될 수 있다. 각 주변회로 지지 기둥(204)은 제 1 및 제 2 차단 구조체들(BSC1, BSC2) 사이에 배치된 층간 절연 패턴(135)의 일부분, 절연막(102)의 일부분 및 버퍼 절연막(15)의 일부분을 관통하여 기판(100)과 접촉할 수 있다. 각 주변회로 지지 기둥(204)은 제 3 방향(Z)으로 신장된 원기둥 형태일 수 있다. 주변회로 지지 기둥들(204)의 상면들은 셀 지지 기둥들(201)의 상면들, 패드들(D)의 상면들, 및 층간 절연 패턴(135)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 주변회로 지지 기둥들(204)의 상면들은 제 1 및 제 2 차단 구조체들(BSC1, BSC2)의 상면들보다 낮은 레벨에 위치할 수 있다. 일 실시예에서, 주변회로 지지 기둥들(204)이 기판(100)과 접촉하며 제 1 및 제 2 차단 구조체들(BSC1, BSC3) 사이에 배치된 층간 절연 패턴(135)의 일부분 및 절연막(102)의 일부분 내에 제공되어, 층간 절연 패턴(135)의 일부분 및 절연막(102)의 일부분이 주변회로 지지 기둥들(204)에 의해 지지될 수 있다. 주변회로 지지 기둥들(204)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
더미 도전 패턴(185)이 제 3 주변회로 영역(PR3) 상에 배치된 버퍼 절연막(15)과 절연막(102) 사이에 배치될 수 있다. 더미 도전 패턴(185)은 버퍼막(101)에 의해 둘러싸일 수 있다. 더미 도전 패턴(185)이 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)에 의해 관통될 수 있다. 더미 도전 패턴(185)은 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)의 측벽들을 둘러쌀 수 있다. 더미 도전 패턴(185)은 게이트 전극들(130a, 130b, 130c)의 물질과 동일한 물질을 포함할 수 있다.
더미 절연막(189)이 더미 도전 패턴(185) 및 버퍼막(101) 사이에 배치되며, 더미 도전 패턴(185)의 상면 및 하면 상으로 연장할 수 있다. 더미 절연막(189)은 제 1 및 제 2 차단 구조체들(BSC1, BSC2)의 스페이서들(166)의 외측벽들을 덮을 수 있다. 더미 절연막(189)은 수평 절연막(150)의 물질과 동일한 물질을 포함할 수 있다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 11의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 14를 참조하여 설명된 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 15를 참조하면, 주변회로 지지 기둥들(204) 각각은 지지 반도체 기둥(SSP), 지지 수직 채널부(SVP), 지지 전하 저장 구조체(S140), 지지 갭필막(S142), 및 지지 패드(SD)를 포함할 수 있다.
지지 반도체 기둥(SSP)은 기판(100)의 상면 상에 배치되며, 버퍼 절연막(15), 더미 절연막(189) 및 더미 도전 패턴(185)을 관통할 수 있다. 지지 반도체 기둥(SSP)의 상면은 절연막(102)의 상면보다 낮은 레벨에 위치할 수 있다. 지지 반도체 기둥(SSP)은 반도체 기둥들(SP)의 물질과 동일한 물질을 포함할 수 있다. 지지 수직 채널부(SVP)는 지지 반도체 기둥(SSP)의 상면 상에 배치될 수 있다. 지지 수직 채널부(SVP)는 층간 절연 패턴(135) 및 절연막(102)의 상부를 관통할 수 있다. 지지 수직 채널부(SVC)는 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태를 포함할 수 있다. 지지 수직 채널부(SVC)는 수직 채널부들(VC)의 물질들과 동일한 물질을 포함할 수 있다.
지지 전하 저장 구조체(S140)는 지지 수직 채널부(SVP)의 외측벽을 감싸는 형상을 가질 수 있다. 지지 전하 저장 구조체(S140)은 전하 저장 구조체들(140)의 물질들과 동일한 물질을 포함할 수 있다. 지지 갭필막(S142)이 지지 수직 채널부(SVP)에 의해 둘러싸인 내부 공간 내에 배치될 수 있다. 지지 갭필막(S142)은 갭필막들(142)의 물질들과 동일한 물질을 포함할 수 있다. 지지 수직 채널부(SVP), 지지 전하 저장 구조체(S140), 및 지지 갭필막(S142)의 상부에 지지 패드(SD)가 배치될 수 있다. 지지 패드(SD)는 패드들(D)의 물질들과 동일한 물질을 포함할 수 있다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2에 도시된 하나의 반도체 메모리 칩을 확대한 확대도이다. 설명의 간결함을 위해, 도 3 및 도 7을 참조하여 설명된 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 16을 참조하면, 제 2 차단 구조체들(BSC2), 및 제 2 차단 구조체들(BSC2) 사이의 제 1 차단 구조체(BSC1)가 기판(100)의 제 3 주변회로 영역(PR3) 상에 배치될 수 있다. 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체들(BSC2)은 제 1 방향(X)으로 연장하여 서로 평행할 수 있다. 제 1 차단 구조체(BSC1)는 제 1 부분(PS1) 및 제 2 부분(PS2)을 포함할 수 있다. 제 2 차단 구조체들(BSC2) 각각은 제 1 부분(PP1) 및 제 2 부분(PP2)을 포함할 수 있다. 제 1 차단 구조체(BSC1)의 제 1 부분(PS1)과 제 2 차단 구조체(BSC2)의 제 1 부분(PP1)은 제 2 방향(Y)으로 서로 인접할 수 있고, 제 1 차단 구조체(BSC1)의 제 2 부분(PS2) 및 제 2 차단 구조체(BSC2)의 제 2 부분(PP2)은 제 2 방향(Y)으로 서로 인접할 수 있다.
제 1 차단 구조체(BSC1)의 제 1 부분(PS1) 및 제 2 차단 구조체(BSC2)의 제 1 부분(PP1) 사이의 최소 거리(L4)는 제 2 방향(Y)으로의 적층 구조체들(ST)의 최소 폭들(L1)과 실질적으로 동일할 수 있다. 그리고, 제 1 차단 구조체(BSC1)의 제 2 부분(PS2) 및 제 2 차단 구조체(BSC2)의 제 2 부분(PP2) 사이의 최소 거리(L5)는 제 2 방향(Y)으로의 적층 구조체들(ST)의 최소 폭들(L1) 보다 클 수 있다. 예를 들어, 제 1 차단 구조체(BSC1)의 제 2 부분(PS2) 및 제 2 차단 구조체(BSC2)의 제 2 부분(PP2) 사이의 최소 거리(L5)는 제 2 방향(Y)으로의 적층 구조체들(ST)의 최소 폭들(L1) 보다 약 1.5배 이상 더 클 수 있다. 일 예로, 제 2 차단 구조체들(BSC2)은 각이 진 선(angular line) 형태일 수 있고, 제 1 차단 구조체(BSC1)는 직선(straight line) 형태일 수 있다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2에 도시된 하나의 반도체 메모리 칩을 확대한 확대도이다. 설명의 간결함을 위해, 도 3 및 도 7을 참조하여 설명된 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 17을 참조하면, 제 3 차단 구조체(BSC3) 및 제 4 차단 구조체(BSC4)가 기판(100)의 제 1 주변회로 영역들(PR1) 상에 배치될 수 있다. 제 3 차단 구조체(BSC3) 및 제 4 차단 구조체(BSC4)는 제 2 방향(Y)으로 연장할 수 있다. 제 3 차단 구조체(BSC3) 및 제 4 차단 구조체(BSC4)의 최소 거리(L6)는 제 2 방향(Y)으로의 적층 구조체들(ST)의 최소 폭들(L1) 보다 클 수 있고, 제 1 차단 구조체(BSC1)과 제 2 차단 구조체(BSC2) 사이의 최소 거리(L2) 및 얼라인먼트 패턴들(AP)의 최소 거리(L3)와 실질적으로 동일할 수 있다.
제 3 차단 구조체(BSC3) 및 제 4 차단 구조체(BSC4)은 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)와 동일하게, 기판(100)의 제 1 주변회로 영역들(PR1) 상에 배치된 제 1 층간 절연막(148), 층간 절연 패턴(135), 절연막(102), 및 버퍼 절연막(15)을 관통하여 기판(100)의 상면과 접촉할 수 있다. 제 3 차단 구조체(BSC3) 및 제 4 차단 구조체(BSC4) 각각은 금속 패턴(미도시) 및 금속 패턴(미도시)의 외측벽을 감싸는 스페이서(미도시)를 포함할 수 있다. 제 3 차단 구조체(BSC3) 및 제 4 차단 구조체(BSC4)의 금속 패턴들은 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)의 금속 패턴들(168)의 물질들과 동일한 물질을 포함할 수 있고, 제 3 차단 구조체(BSC3) 및 제 4 차단 구조체(BSC4)의 스페이서들은 제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2)의 스페이서들(166)의 물질들과 동일한 물질을 포함할 수 있다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 3의 A 부분을 확대한 확대도이다. 설명의 간결함을 위해, 도 3 및 도 4를 참조하여 설명된 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 18을 참조하면, 한 쌍의 제 1 적층 구조체(ST1) 및 제 2 적층 구조체(ST2)가 기판(100)의 각 메모리 소자 영역(20) 상에 배치될 수 있다. 한 쌍의 제 1 적층 구조체(ST1) 및 제 2 적층 구조체(ST2)는 복수 개로 제공되며, 제 2 방향(Y)으로 이격 배치될 수 있다. 제 1 적층 구조체(ST1)의 스트링 선택 게이트 전극(130c) 및 제 2 적층 구조체(ST2)의 스트링 선택 게이트 전극(130c)은 콘택 구조체(CSC)에 의해 물리적 및 전기적으로 분리될 수 있다.
연결 전극부(ECP)가 한 쌍의 제 1 적층 구조체(ST1) 및 제 2 적층 구조체(ST2) 사이에 배치될 수 있다. 연결 전극부(ECP)는 기판(100)으로부터 동일한 높이에 위치하는 제 1 적층 구조체(ST1)의 각 셀 게이트 전극(130b)과 제 2 적층 구조체(ST2)의 각 셀 게이트 전극(130b) 사이, 및 제 1 적층 구조체(ST1)의 접지 선택 게이트 전극(130a)과 제 2 적층 구조체(ST2)의 접지 선택 게이트 전극(130a) 사이에 배치될 수 있다. 연결 전극부(ECP)는 제 2 방향(Y)으로 연장하여 제 2 방향(Y)으로 마주보며 동일한 높이에 위치하는 셀 게이트 전극들(130b), 및 제 2 방향(Y)으로 마주보며 동일한 높이에 위치하는 접지 선택 게이트 전극들(130a)과 전기적으로 연결할 수 있다. 즉, 기판(100)으로부터 동일한 높이에 위치하는 제 1 적층 구조체(ST1)의 각 셀 게이트 전극(130b)과 제 2 적층 구조체(ST2)의 각 셀 게이트 전극(130b)은 연결 전극부(ECP)에 의해 등전위 상태를 가질 수 있고, 제 1 적층 구조체(ST1)의 접지 선택 게이트 전극(130a)과 제 2 적층 구조체(ST2)의 접지 선택 게이트 전극(130a)은 연결 전극부(ECP)에 의해 등전위 상태를 가질 수 있다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 단면도이다. 설명의 간결함을 위해, 도 5, 도 6, 도 7, 및 도 8을 참조하여 설명된 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 19를 참조하면, 기판(100)의 셀 어레이 영역(CAR) 상에서, 채널 구조체들(CHS)이 적층 구조체(ST)을 관통할 수 있다. 각 채널 구조체(CHS)는 게이트 전극들(130a, 130b, 130c), 절연 패턴들(104), 절연막(102), 및 버퍼 절연막(15)을 관통할 수 있다.
채널 구조체들(CHS) 각각은 적층 구조체(ST)을 관통하는 제 1 및 제 2 수직 채널들(VC1, VC2) 및 적층 구조체(ST) 아래에서 제 1 및 제 2 수직 채널들(VC1, VC2)을 연결하는 수평 채널(HS)을 포함할 수 있다. 제 1 및 제 2 수직 채널들(VC1, VC2)은 적층 구조체(ST)를 관통하는 수직 홀들 내에 제공될 수 있다. 수평 채널(HS)은 기판(100) 상부에 형성된 리세스부 내에 제공될 수 있다.
일 예에서, 수평 채널(HS)은 제 1 및 제 2 수직 채널들(VC1, VC2)과 연속적으로 연결되는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 즉, 제 1 및 제 2 수직 채널들(VC1, VC2)과 수평 채널(HS)은 일체형 파이프 형태를 가질 수 있다. 다시 말해, 제 1 및 제 2 수직 채널들(VC1, VC2)과 수평 채널(HS)은 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있다. 여기서, 반도체막은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 갖는 반도체 물질로 이루어질 수 있다. 전하 저장 구조체들이 채널 구조체들(CHS)과 게이트 전극들(103a, 103b, 103c) 사이에 개재될 수 있다.
일 예에 따르면, 각 채널 구조체(CHS)의 제 1 수직 채널(VC1)은 비트 라인(BL)에 연결될 수 있으며, 제 2 수직 채널(VC2)은 공통 소오스 라인(CSL)에 연결될 수 있다. 그리고, 채널 구조체들(CHS)은 전기적으로 서로 분리될 수 있다.
도 20a 내지 도 25a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 4의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 20b 내지 도 25b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 3의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 20a 및 도 20b를 참조하면, 버퍼 절연막(15)이 기판(100)의 주변회로 영역(10), 메모리 소자 영역들(20) 및 잔여 스크라이빙 영역(30) 상에 형성될 수 있다. 기판(100)의 주변회로 영역(10)은 도 3에 도시된 것과 같이, 제 1 주변회로 영역(PR1), 제 2 주변회로 영역(PR2) 및 제 3 주변회로 영역(PR3)을 포함할 수 있다. 기판(100)의 메모리 소자 영역들(20) 각각은 셀 어레이 영역(CAR) 및 콘택 영역(CR)을 포함할 수 있다. 버퍼 절연막(15)은 예를 들어, 실리콘 산화막 또는 열 산화막을 포함할 수 있다.
버퍼막(101)이 버퍼 절연막(15) 상에 형성될 수 있다. 버퍼막(101)은 버퍼 절연막(15)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 버퍼막(101)은 실리콘 질화막을 포함할 수 있다. 절연막(102)이 버퍼막(101) 상에 형성될 수 있다. 절연막(102)은 버퍼막(101)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 절연막(102)은 실리콘 산화막을 포함할 수 있다.
몰드 구조체(MS)가 절연막(102) 상에 형성될 수 있다. 몰드 구조체(MS)는 절연막(102) 상에 교대로 그리고 반복적으로 형성된 희생막들(103) 및 절연막들(105)을 포함할 수 있다. 희생막들(103)은 절연막(102)과 식각 선택성을 갖는 물질로 형성될 수 있다. 희생막들(103)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 절연막들(105)은 희생막들(103)과 식각 선택성을 갖는 물질로 형성될 수 있다. 절연막들(105)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
도 21a 및 도 21b를 참조하면, 몰드 구조체(MS)는 콘택 영역(CR) 상에서 계단 구조(stepwise structure)로 패턴될 수 있다. 즉, 몰드 구조체(MS)는 계단 구조의 단부들를 가질 수 있다. 몰드 구조체(MS)를 패터닝하는 것은, 기판(100)의 제 1 내지 제 3 주변회로 영역들(PR1, PR2, PR3) 및 잔여 스크라이빙 영역(30) 상에 형성된 몰드 구조체(MS)의 최상층 절연막(105)의 일부를 노출시키는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여 절연막들(105) 및 희생막들(103)을 식각하는 공정과, 마스크 패턴(미도시)의 폭을 감소시켜, 식각하고자 하는 절연막들(105) 및 희생막들(103)의 평면적을 넓히는 공정을 반복적으로 진행하는 것을 포함할 수 있다. 패터닝된 몰드 구조체(MS)는 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 국소적으로 배치될 수 있다. 절연막(102)의 상면 일부분이 기판(100)의 제 1 내지 제 3 주변회로 영역(PR1, PR2, PR3), 및 잔여 스크라이빙 영역(30) 상에서 노출될 수 있다.
기판(100)의 콘택 영역(CR) 상에서, 희생막들(103)의 단부들의 상면들이 노출될 수 있다. 제 1 방향(X)으로의 희생막들(103)의 길이들은 기판(100)으로부터 멀어질수록 작아질 수 있고, 제 1 방향(X)으로의 절연막들(105)의 길이들은 기판(100)으로부터 멀어질수록 작아질 수 있다. 각 절연막들(105)의 제 1 방향(X)으로의 길이는 각 절연막들(105) 상에 바로 위에 위치하는 희생막(103)의 제 1 방향(X)으로의 길이와 서로 같을 수 있다.
몰드 구조체(MS)의 단부들 및 절연막(102)의 상면 상에 층간 절연 패턴(135)이 형성될 수 있다. 층간 절연 패턴(135)은 기판(100)의 콘택 영역(CR) 상에서 노출된 희생막들(103)의 단부들의 상면들, 및 기판(100)의 제 1 내지 제 3 주변회로 영역들(PR1, PR2, PR3) 및 잔여 스크라이빙 영역(30) 상에서 노출된 절연막(102)의 상면을 덮을 수 있다. 몰드 구조체(MS)의 최상층 절연막(105)의 상면은 층간 절연 패턴(135)에 의해 노출될 수 있다. 층간 절연 패턴(135)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
도 22a 및 도 22b를 참조하면, 채널홀들(CH)이 몰드 구조체(MS), 절연막(102), 버퍼막(101), 및 버퍼 절연막(15)을 패터닝하여 형성될 수 있다. 예를 들어, 채널홀들(CH)은 최상층 절연막(105) 및 층간 절연 패턴(135) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 사용하여 몰드 구조체(MS), 절연막(102), 버퍼막(101), 및 버퍼 절연막(15)을 이방성 식각하여 형성될 수 있다. 기판(100)의 상면 일부분들이 채널홀들(CH)에 의해 노출될 수 있다. 과식각에 의해, 기판(100)의 상면이 리세스될 수 있다. 채널홀들(CH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
반도체 기둥들(SP)이 채널홀들(CH) 내에 형성될 수 있다. 반도체 기둥들(SP)은 채널홀들(CH)에 의해 노출된 기판(100)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 기판(100)으로부터 성장하여 형성될 수 있다. 반도체 기둥들(SP)은 기판(100)과 동일한 방향성을 갖는 물질을 포함할 수 있으며, 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
전하 저장 구조체들(140)이 채널홀들(CH)의 측벽들 상에 형성될 수 있다. 전하 저장 구조체들(140)은 채널홀들(CH)의 측벽들을 덮고, 채널홀들(CH)에 의해 노출된 반도체 기둥들(SP)의 상면들의 일부분을 덮을 수 있다. 도 6에 도시된 것과 같이, 전하 저장 구조체들(140) 각각은 채널홀들(CH) 각각의 측벽 상에 차례로 형성된 블로킹 절연막(BLL), 전하 저장막(CTL), 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, Al2O3, HfO2)을 포함할 수 있고, 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 있고, 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고 유전막(예를 들어, Al2O3, HfO2)을 포함할 수 있다.
수직 채널부들(VC)이 전하 저장 구조체들(140)이 형성된 채널홀들(CH) 내에 형성될 수 있다. 수직 채널부들(VC)은 전하 저장 구조체들(140)의 내벽들 및 전하 저장 구조체들(140)에 의해 노출된 반도체 기둥들(SP)의 상면들을 컨포말하게 덮을 수 있다. 수직 채널부들(VC)은 예를 들어, 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부들(VC)은 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
갭필막들(142)이 수직 채널부들(VC)로 둘러싸인 내부 공간들 내에 형성될 수 있다. 갭필막들(142)은 채널홀들(CH)을 완전히 채울 수 있다. 갭필막들(142)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 갭필막들(142)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다. 갭필막들(142)을 형성하기 전에, 수직 채널부들(VC)에 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 공정이 더 실시될 수 있다. 이 공정은 수직 채널부들(VC) 내에 존재하는 결정 결함들이 수소 어닐링 단계에 의해 치유될 수 있다.
패드들(D)이 수직 채널부들(VC), 전하 저장 구조체들(140) 및 갭필막들(142)의 상부들에 형성될 수 있다. 패드들(D)은 수직 채널부들(VC), 전하 저장 구조체들(140) 및 갭필막들(142)의 상부들을 식각하여 리세스 영역들을 형성한 후, 리세스 영역들 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드들(D)은 수직 채널부들(VC)의 상부들에 수직 채널부들(VC)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
도 23a 및 도 23b를 참조하면, 제 1 층간 절연막(148)이 몰드 구조체(MS) 및 층간 절연 패턴(135) 상에 형성될 수 있다. 제 1 층간 절연막(148)을 식각 마스크로 사용하여, 기판(100)의 상면이 노출될 때까지 몰드 구조체(MS), 층간 절연 패턴(135), 절연막(102), 버퍼막(101) 및 버퍼 절연막(15)을 패터닝할 수 있다. 이에 따라, 공통 소오스 트랜치들(T1)이 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 형성될 수 있고, 제 1 및 제 2 차단 트렌치들(T2, T3)이 기판(100)의 제 3 주변회로 영역(PR3) 상에 형성될 수 있다.
공통 소오스 트렌치들(T1)은 몰드 구조체(MS), 절연막(102), 버퍼막(101) 및 버퍼 절연막(15)을 이방성 식각 공정으로 패터닝하여 형성될 수 있고, 제 1 및 제 2 차단 트렌치들(T2, T3)은 층간 절연 패턴(135), 절연막(102), 버퍼막(101), 및 버퍼 절연막(15)을 이방성 식각 공정으로 패터닝하여 형성될 수 있다. 공통 소오스 트렌치들(T1)은 제 1 방향(X)으로 연장하며 서로 평행하게 형성될 수 있고, 제 1 및 제 2 차단 트렌치들(T2, T3)은 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장하며 서로 평행하게 형성될 수 있다. 제 1 및 제 2 차단 트렌치들(T2, T3) 사이의 최소 거리는 공통 소오스 트랜치들(T1) 사이의 최소 거리 보다 클 수 있다. 예를 들어, 제 1 및 제 2 차단 트렌치들(T2, T3) 사이의 최소 거리는 공통 소오스 트랜치들(T1) 사이의 최소 거리 보다 약 1.5배 이상 클 수 있다.
공통 소오스 트렌치들(T1)이 형성됨에 따라, 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 제 2 방향(Y)으로 이격 배치되는 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST) 각각은 버퍼막(101), 절연막(102), 희생막들(103)이 패터닝되어 형성된 희생 패턴들(103a), 및 절연막들(105)이 패터닝되어 형성된 절연 패턴들(104)을 포함할 수 있다. 희생 패턴들(103a) 및 절연 패턴들(104)은 절연막(102)의 상면 상에서 교대로 그리고 반복적으로 배치될 수 있다. 적층 구조체들(ST)의 측벽들은 공통 소오스 트렌치들(T1)에 의해 노출될 수 있다.
도 24a 및 도 24b를 참조하면, 공통 소오스 트렌치들(T1)에 의해 노출된 버퍼막(101)의 일부분 및 희생 패턴들(103a)이 제거될 수 있고, 제 1 및 제 2 차단 트렌치들(T2, T3)에 의해 노출된 버퍼막(101)의 일부분이 제거될 수 있다. 버퍼막(101)의 일부분들 및 희생 패턴들(103a)은 습식 식각 및/또는 등방성 건식 식각 공정을 수행하여 제거될 수 있다. 이에 따라, 제 1 리세스 영역들(RR1)이 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 형성될 수 있고, 제 2 및 제 3 리세스 영역들(RR2, RR3)이 기판(100)의 제 3 주변회로 영역(PR3) 상에 형성될 수 있다. 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 형성된 버퍼막(101)의 일부분이 완전히 제거되어, 버퍼막(101)은 기판(100)의 제 1 내지 제 3 주변회로 영역들(PR1, PR2, PR3) 및 잔여 스크라이빙 영역(30) 상에 국소적으로 배치될 수 있다.
제 1 리세스 영역들(RR1)은 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 배치된 버퍼 절연막(15)과 절연막(102) 사이, 절연막(102)과 최하층의 절연 패턴(104) 사이, 및 절연 패턴들(104) 사이에 형성될 수 있다. 일 예로, 제 1 리세스 영역들(RR1)은 공통 소오스 트렌치들(T1)로부터 버퍼 절연막(15)과 절연막(102) 사이, 절연막(102)과 최하층의 절연 패턴(104) 사이, 및 절연 패턴들(104) 사이로 수평적으로 연장될 수 있다.
제 2 및 제 3 리세스 영역들(RR2, RR3)은 기판(100)의 제 3 주변회로 영역(PR3) 상에 배치된 버퍼 절연막(15) 및 절연막(102) 사이에 형성될 수 있다. 일 예로, 제 2 리세스 영역(RR2)은 제 1 차단 트렌치(T2)로부터 버퍼 절연막(15) 및 절연막(102) 사이로 수평적으로 연장될 수 있고, 제 3 리세스 영역(RR3)은 제 2 차단 트렌치(T3)로부터 버퍼 절연막(15) 및 절연막(102) 사이로 수평적으로 연장될 수 있다. 제 2 및 제 3 리세스 영역들(RR2, RR3)은 제 1 및 제 2 차단 트렌치들(T2, T3) 사이에 배치된 절연막(102)의 일부분과 제 1 및 제 2 차단 트렌치들(T2, T3) 사이에 배치된 버퍼 절연막(15)의 일부분 사이에 개재된 버퍼막(101)의 제 1 부분(P1)에 의해 수평적으로 이격될 수 있다.
일 실시예에서, 제 1 및 제 2 차단 트렌치들(T2, T3) 사이의 최소 거리가 공통 소오스 트렌치들(T1) 사이의 최소 거리 보다 크므로, 공통 소오스 트렌치들(T1) 사이에 배치된 희생 패턴들(103a)과 버퍼막(101)의 일부분의 폭들은 제 1 차단 트렌치(T2) 및 제 2 차단 트렌치(T3) 사이에 배치된 버퍼막(101)의 일부분의 폭보다 작을 수 있다. 이에 따라, 공통 소오스 트렌치들(T1) 사이에 배치된 희생 패턴들(103a) 및 버퍼막(101)의 일부분이 완전히 제거되는 동안 제 1 및 제 2 차단 트렌치들(T2, T3) 사이에 배치된 버퍼막(101)의 일부분은 완전히 제거되지 않고 버퍼막(101)의 제 1 부분(P1)이 남을 수 있다. 버퍼막(101)의 제 1 부분(P1)은 제 1 및 제 2 차단 트렌치들(T2, T3) 사이에 배치된 절연막(102)의 일부분, 층간 절연 패턴(135)의 일부분, 및 제 1 층간 절연막(148)의 일부분을 지지할 수 있다. 이에 따라, 버퍼막(101)의 제 1 부분(P1)에 의해 기판(100)으로부터 제 1 및 제 2 차단 트렌치들(T2, T3) 사이에 배치된 절연막(102)의 일부분, 층간 절연 패턴(135)의 일부분, 및 제 1 층간 절연막(148)의 일부분이 분리되는 것을 방지할 수 있다.
도 25a 및 도 25b를 참조하면, 수평 절연막(150)이 제 1 리세스 영역들(RR1) 내에 형성될 수 있고, 제 1 더미 절연막(186)이 제 2 리세스 영역(RR2) 내에 형성될 수 있고, 제 2 더미 절연막(188)이 제 3 리세스 영역(RR3) 내에 형성될 수 있다. 예를 들어, 수평 절연막(150)은 제 1 리세스 영역들(RR1) 및 공통 소오스 트렌치들(T1)에 의해 노출된 버퍼 절연막(15)의 상면 및 측벽, 절연막(102)의 표면들, 절연 패턴들(104)의 표면들, 반도체 기둥들(SP)의 측벽들, 전하 저장 구조체들(140)의 외측벽들, 및 제 1 층간 절연막(148)의 측벽들을 컨포말하게 덮을 수 있다. 제 1 더미 절연막(186)은 제 2 리세스 영역(RR2) 및 제 1 차단 트렌치(T2)에 의해 노출된 버퍼 절연막(15)의 상면 및 측벽들, 절연막(102)의 하면 및 측벽들, 버퍼막(101)의 측벽들, 층간 절연 패턴(135)의 측벽들 및 제 1 층간 절연막(148)의 측벽들을 컨포말하게 덮을 수 있다. 제 2 더미 절연막(188)은 제 3 리세스 영역(RR3) 및 제 2 차단 트렌치(T3)에 의해 노출된 버퍼 절연막(15)의 상면 및 측벽들, 절연막(102)의 하면 및 측벽들, 버퍼막(101)의 측벽들, 층간 절연 패턴(135)의 측벽들, 및 제 1 층간 절연막(148)의 측벽들을 컨포말하게 덮을 수 있다.
수평 절연막(150), 제 1 더미 절연막(186), 및 제 2 더미 절연막(188)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(150), 제 1 더미 절연막(186), 및 제 2 더미 절연막(188)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 수평 절연막(150), 제 1 더미 절연막(186), 및 제 2 더미 절연막(188)은 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2))일 수 있다.
접지 선택 게이트 전극(310a), 셀 게이트 전극들(310b) 및 스트링 선택 게이트 전극(310c)이 제 1 리세스 영역들(RR1) 내에 국부적으로 형성될 수 있고, 제 1 더미 도전 패턴(182)이 제 2 리세스 영역(RR2) 내에 국부적으로 형성될 수 있고, 제 2 더미 도전 패턴(184)이 제 3 리세스 영역(RR3) 내에 국부적으로 형성될 수 있다. 접지 선택 게이트 전극(210a), 셀 게이트 전극들(210b), 스트링 선택 게이트 전극(210c), 제 1 더미 도전 패턴(182), 및 제 2 더미 도전 패턴(184)은 공통 소오스 트렌치들(T1), 제 1 차단 트렌치(T2), 및 제 2 차단 트렌치(T3) 및 제 1 내지 제 3 리세스 영역들(RR1, RR2, RR3)을 채우는 금속막을 형성하고, 공통 소오스 트렌치들(T1), 제 1 차단 트렌치(T2), 및 제 2 차단 트렌치(T3) 내에 형성된 금속막을 제거하여 형성될 수 있다. 공통 소오스 영역들(CSR)이 공통 소오스 트렌치들(T1)에 의해 노출된 기판(100)의 일부분들 내에 형성될 수 있고, 제 1 더미 불순물 영역(DPR1)이 제 1 차단 트렌치(T2)에 의해 노출된 기판(100)의 일부분 내에 형성될 수 있고, 제 2 더미 불순물 영역(DPR2)이 제 2 차단 트렌치(T3)에 의해 노출된 기판(100)의 일부분 내에 형성될 수 있다. 공통 소오스 영역들(CSR), 제 1 더미 불순물 영역(DPR1) 및 제 2 더미 불순물 영역(DPR2)은 이온 주입 공정을 통해 형성될 수 있다. 공통 소오스 영역들(CSR), 제 1 더미 불순물 영역(DPR1) 및 제 2 더미 불순물 영역(DPR2)은 기판(100)과 다른 도전형을 가질 수 있다.
다시 도 5 및 도 7을 참조하면, 콘택 구조체들(CSC)이 공통 소오스 트렌치들(T1) 내에 형성될 수 있고, 제 1 차단 구조체(BSC1)가 제 1 차단 트렌치(T2) 내에 형성될 수 있고, 제 2 차단 구조체(BSC2)가 제 2 차단 트렌치(T3) 내에 형성될 수 있다. 콘택 구조체들(CSC) 각각은 공통 소오스 스페이서(162) 및 공통 소오스 콘택(164)을 포함할 수 있다. 공통 소오스 스페이서(162)는 공통 소오스 트렌치들(T1) 각각의 측벽들을 덮을 수 있다. 공통 소오스 콘택(164)은 공통 소오스 스페이서(162)가 형성된 공통 소오스 트렌치(T1)의 나머지 공간을 채워 형성될 수 있다.
제 1 차단 구조체(BSC1) 및 제 2 차단 구조체(BSC2) 각각은 스페이서(166) 및 금속 패턴(168)을 포함할 수 있다. 스페이서(166)은 제 1 차단 트렌치(T2) 및 제 2 차단 트렌치(T3) 각각의 측벽들을 덮을 수 있다. 금속 패턴(168)은 스페이서(166)가 형성된 제 1 차단 트렌치(T2) 및 제 2 차단 트렌치(T3) 각각의 나머지 공간을 채워 형성될 수 있다. 공통 소오스 스페이서(162)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 공통 소오스 콘택(164), 금속 패턴(168)은 예를 들어, 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다. 도면에 도시하지 않았지만, 도 3 및 도 8에 도시된 얼라인먼트 패턴들(AP)이 콘택 구조체들(CSC), 제 1 차단 구조체(BSC1), 및 제 2 차단 구조체(BSC2)가 형성될 때 같이 형성될 수 있다.
제 2 층간 절연막(190)이 제 1 층간 절연막(148) 상에 형성될 수 있다. 제 2 층간 절연막(190)은 콘택 구조체들(CSC) 및 제 1 층간 절연막(148)의 상면들을 덮을 수 있다. 제 2 층간 절연막(190)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 비트라인 콘택 플러그들(BCP)이 패드들(D) 상에 형성될 수 있고, 셀 콘택 플러그들(SCP)이 접지 선택 게이트 전극(130a)의 단부, 셀 게이트 전극들(130b)의 단부들 및 스트링 선택 게이트 전극(130c)의 단부 상에 형성될 수 있다. 비트라인 및 셀 콘택 플러그들(BCP, SCP)은 예를 들어, 금속막 및 금속 실리사이드막을 포함할 수 있다.
비트 라인들(BL) 및 연결 배선들(IBL)이 제 2 층간 절연막(190) 상에 형성될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BCP)과 전기적으로 연결될 수 있고, 연결 배선들(IBL)은 셀 콘택 플러그들(SCP)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역과 주변회로 영역을 포함하는 기판;
    상기 기판의 상기 셀 어레이 영역 상에 배치된 적층 구조체, 상기 적층 구조체는 접지 선택 라인, 워드 라인 및 상기 접지 선택 라인과 상기 워드 라인 사이에서 상기 기판의 상기 주변회로 영역 상으로 연장하는 절연막을 포함하고;
    상기 기판의 상기 주변회로 영역과 상기 절연막 사이에 배치되는 버퍼막; 및
    상기 기판의 상기 주변회로 영역 상에서, 상기 절연막 및 상기 버퍼막을 관통하며 서로 평행한 제 1 및 제 2 차단 구조체들을 포함하되,
    상기 버퍼막은 상기 제 1 차단 구조체와 상기 제 2 차단 구조체 사이에 배치되는 제 1 부분을 포함하고,
    상기 제 1 부분의 폭은 상기 제 1 차단 구조체와 상기 제 2 차단 구조체 사이의 최소 거리보다 작은 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제 1 부분의 상면은 상기 제 1 차단 구조체 및 상기 제 2 차단 구조체 사이에 배치된 상기 절연막의 일부분과 접촉하는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 1 부분은 상기 제 1 차단 구조체 및 상기 제 2 차단 구조체로부터 이격된 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제 1 차단 구조체 및 상기 제 2 차단 구조체 각각은:
    금속 패턴; 및
    상기 금속 패턴을 감싸는 스페이서를 포함하는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 적층 구조체의 일측의 상기 기판 상에 배치되며, 공통 소오스 콘택 및 상기 공통 소오스 콘택을 감싸는 공통 소오스 스페이서를 포함하는 콘택 구조체를 더 포함하되,
    상기 금속 패턴과 상기 공통 소오스 콘택은 동일한 물질을 포함하고,
    상기 스페이서와 상기 공통 소오스 스페이서는 동일한 물질을 포함하는 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 적층 구조체의 일측의 상기 기판 상에 배치되는 콘택 구조체를 더 포함하되,
    상기 콘택 구조체의 상면은 상기 기판으로부터 상기 제 1 차단 구조체 및 상기 제 2 차단 구조체의 상면들과 동일한 레벨에 위치하는 반도체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 기판의 상기 주변회로 영역과 상기 절연막 사이에 배치되고, 상기 제 1 차단 구조체의 측벽을 둘러싸는 제 1 더미 도전 패턴; 및
    상기 기판의 상기 주변회로 영역과 상기 절연막 사이에 배치되고, 상기 제 2 차단 구조체의 측벽을 둘러싸는 제 2 더미 도전 패턴을 더 포함하되,
    상기 제 1 더미 도전 패턴 및 상기 제 2 더미 도전 패턴은 상기 버퍼막의 상기 제 1 부분을 사이에 두고 서로 이격된 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 제 1 더미 도전 패턴과 상기 버퍼막 사이에 배치되며, 상기 제 1 더미 도전 패턴의 상하면들 상으로 연장하는 제 1 더미 절연막; 및
    상기 제 2 더미 도전 패턴과 상기 버퍼막 사이에 배치되며, 상기 제 2 더미 도전 패턴의 상하면들 상으로 연장하는 제 2 더미 절연막을 더 포함하는 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 적층 구조체는 제 1 방향으로 연장하되,
    상기 제 1 방향에 교차하는 제 2 방향으로의 상기 적층 구조체의 최소 폭은 상기 제 1 차단 구조체와 상기 제 2 차단 구조체 사이의 상기 최소 거리보다 작은 반도체 메모리 소자.
  10. 셀 어레이 영역과 주변회로 영역을 포함하는 기판;
    상기 기판의 상기 셀 어레이 영역 상에 배치된 적층 구조체, 상기 적층 구조체는 접지 선택 라인, 워드 라인, 및 상기 접지 선택 라인과 상기 워드 라인 사이에서 상기 기판의 상기 주변회로 영역 상으로 연장하는 절연막을 포함하고;
    상기 주변회로 영역 상에 배치된 상기 절연막을 관통하며 서로 평행한 제 1 차단 구조체 및 제 2 차단 구조체; 및
    상기 제 1 차단 구조체 및 상기 제 2 차단 구조체 사이에 배치된 상기 절연막을 관통하며, 상기 기판과 접촉하는 지지 기둥을 포함하는 반도체 메모리 소자.

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