JP2016530719A - 半導体構造および半導体構造の製造方法 - Google Patents

半導体構造および半導体構造の製造方法 Download PDF

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Abstract

半導体構造は、誘電体材料と制御ゲートとの交互の積層と、制御ゲートに横方向に隣接する電荷蓄積構造と、各電荷蓄積構造と隣接する制御ゲートとの間の電荷ブロック材料と、誘電体材料と制御ゲートとの交互の積層を通って延びるチャネル材料と、を含んでもよい。積層内の誘電体材料の各々は、異なる密度および／または異なる除去速度の少なくとも二つの部分を有する。このような半導体構造の製造方法も開示される。【選択図】図１４

Description

［優先権の主張］
本出願は、８月１２日に出願された米国特許出願整理番号１３／９６４，２８２“ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＳＴＲＵＣＴＵＲＥＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＡＢＲＩＣＡＴＩＯＮ ＯＦ ＳＡＭＥ”の出願日の利益を享受する権利を主張する。
種々の実施形態においては、本開示は、概して、半導体デバイス設計および製造に関する。より詳細には、本開示は、三次元に配置されたメモリセルを有するメモリデバイスの設計および製造に関する。
半導体メモリデバイスは、揮発性メモリデバイスおよび不揮発性メモリデバイスに分類されることがある。揮発性メモリデバイスとは対照的に、フラッシュメモリデバイスなどの不揮発性メモリデバイスは、電力のない場合でも記憶されたデータを維持する。したがって、フラッシュメモリデバイスなどの不揮発性メモリデバイスは、メモリカードおよび電子デバイスで広く使用されている。デジタル情報技術の急速な成長により、デバイスの寸法が縮小しない場合には、その寸法を維持しつつ、フラッシュメモリデバイスのメモリ密度を増加させ続ける需要が存在する。
三次元（３Ｄ）ＮＡＮＤフラッシュメモリデバイスは、メモリ密度を増加するために開発されてきた。３Ｄ−ＮＡＮＤアーキテクチャは、複数の電荷蓄積構造（例えば、浮遊ゲート、電荷トラップなど）を有するメモリセルの積層と、制御ゲートと誘電体材料との交互の積層と、電荷蓄積構造（以降、ほぼ浮遊ゲートとして例示的に称される）と隣接する制御ゲートとの間に配置された電荷ブロック材料と、を含む。酸化シリコンなどの酸化物材料は、従来、誘電体材料として使用される。電荷ブロック材料は、酸化物−窒化物−酸化物（ＯＮＯ）材料などのインターポリ誘電体（ＩＰＤ）材料であってもよい。
図１は、３Ｄ−ＮＡＮＤフラッシュメモリデバイスを形成するためにさらに処理され得る半導体構造１００を示す。半導体構造１００は、選択ゲートソース（ＳＧＳ）または選択ゲートドレイン（ＳＧＤ）などの選択デバイスの制御ゲートとして使用するための、材料１０３上の制御ゲート１０８と誘電体材料１０５との交互の積層１１０と、複数の浮遊ゲート４００と、浮遊ゲート４００と隣接する制御ゲート１０８との間に配置された電荷ブロック材料（４１１、４１２、４１３）と、積層１１０、制御ゲート材料１０３、誘電体材料１０２およびソース１０１の一部を通って延びるチャネル材料５００と、を含む。ソース１０１は、単結晶シリコンを含む半導体基板などの基板（図示せず）内、および／または基板上に形成することができる。任意で、半導体構造１００は、エッチング停止時材料１０４を含んでもよい。本明細書には図示されていないが、他の実施形態においては、図示された材料１０１は、（例えば、ソースの代わりに）ビット線を形成するか、ビット線の一部であってもよい。制御ゲート１０８は、Ｌ１の高さを各々有する。浮遊ゲート４００は、Ｌ２の高さを各々有する。個別の浮遊ゲート４００の周囲に電荷ブロック材料（４１１、４１２、４１３）が存在することによって、各個別の浮遊ゲート４００の高さＬ２は、隣接する制御ゲートの高さＬ１のほぼ半分である。例えば、電流の方向における（例えば、メモリセルのストリングのピラー内の）浮遊ゲートの高さは、約３０ｎｍである隣接する制御ゲートの高さと比較すると、約１５ｎｍである可能性がある。さらに、浮遊ゲートは、隣接する制御ゲートと整列されていない。
使用中および動作中に、電荷は、浮遊ゲートと隣接する誘電体材料との間に水平方向に配置されたＩＰＤ材料の一部の上など、ＩＰＤ材料の一部の上にトラップされ得る。ＩＰＤ材料がＯＮＯ材料であるとき、電荷は、制御ゲートと浮遊ゲートとの間にはないＩＰＤ材料の水平方向の窒化物部分内にトラップされ得る。トラップされた電荷は、プログラム、消去または温度サイクルなどを通じて、ＩＰＤ材料に沿って移動することができる。ＩＰＤ材料の存在は、ＩＰＤ材料の窒化物材料へとプログラミング／消去用の直接の経路を生成し、セルプログラム−消去サイクルを低下させる。このような電荷トラップまたは電荷移動は、メモリセルの閾値電圧（Ｖｔ）を変化させるか、または窒化物内のこのような電荷トラップを有しないメモリセルに対して、インクリメンタルステップパルスプログラミング（ＩＳＰＰ）を低下させる可能性がある。電荷トラップは、３Ｄ−ＮＡＮＤフラッシュメモリデバイスのチャネル特性および信頼性の可制御性を脅かす。
水平方向のＩＰＤ部分内の電荷トラップを最小限化するために、隣接する制御ゲートの高さに対して、浮遊ゲートの高さを増加させることなどによって、水平方向のＩＰＤ部分の量を減少させることが望ましい。望ましくない電荷トラップを減少させることに加えて、チャネルを通る電流の方向における浮遊ゲートの高さを増加させることは、より高度なチャネルコンダクタンス調整（例えば、より高いオン／オフ比）、セルノイズの減少（例えば、より大きい浮遊ゲート）および信頼性の獲得を提供することがある。隣接する制御ゲートとほぼ同一の高さに浮遊ゲートの高さを増加させるための試みは、多数の堆積／ドライ／ウェットエッチングステップの追加を必要とし、その結果、複雑かつよりコストの高い製造プロセスを生じる。さらに、これらの追加の堆積／ドライ／ウェットエッチングステップは、限界寸法の望ましくない増加としばしば関連する。
したがって、比較的少ない追加処理を使用し、製造された構造の他の特性および性能を脅かすことなく、隣接する制御ゲートの高さとほぼ同一の高さを有する浮遊ゲートを形成するための製造プロセスを有することは、有益であろう。
３Ｄ−ＮＡＮＤフラッシュメモリデバイスを処理するために適切な半導体構造を示す。 本開示の一実施形態による、酸化物材料を有する半導体構造の形成におけるある段階の断面図である。 本開示の一実施形態による、酸化物材料を有する半導体構造の形成におけるある段階の断面図である。 本開示の一実施形態による、酸化物材料を有する半導体構造の形成におけるある段階の断面図である。 本開示の一実施形態による、酸化物材料を有する半導体構造の形成におけるある段階の断面図である。 制御ゲート凹部の形成後の酸化物材料の一部の除去に対する、拡大された断面図である。 制御ゲート凹部の形成後の酸化物材料の一部の除去に対する、拡大された断面図である。 制御ゲート凹部の形成後の酸化物材料の一部の除去に対する、拡大された断面図である。 制御ゲート凹部の形成後の酸化物材料の一部の除去に対する、拡大された断面図である。 本開示の一実施形態により、酸化物材料を有する半導体構造の形成中のある段階の断面図である。 本開示の一実施形態により、酸化物材料を有する半導体構造の形成中のある段階の断面図である。 本開示の一実施形態により、酸化物材料を有する半導体構造の形成中のある段階の断面図である。 本開示の一実施形態により、酸化物材料を有する半導体構造の形成中のある段階の断面図である。 本開示の一実施形態により、酸化物材料を有する半導体構造の形成中のある段階の断面図である。 本開示の一実施形態により、酸化物材料を有する半導体構造の形成中のある段階の断面図である。 本開示の一実施形態により、酸化物材料を有する半導体構造の形成中のある段階の断面図である。 本開示の一実施形態により、酸化物材料を有する半導体構造の形成中のある段階の断面図である。 本開示の別の実施形態による、半導体構造の形成中のある段階の断面図であり、ここで、交互の誘電体材料は、同一のエッチング化学に晒されると、異なる除去速度を有する異なる材料の少なくとも二つの部分を含む。 本開示の別の実施形態による、半導体構造の形成中のある段階の断面図であり、ここで、交互の誘電体材料は、同一のエッチング化学に晒されると、異なる除去速度を有する異なる材料の少なくとも二つの部分を含む。 本開示の別の実施形態による、半導体構造の形成中のある段階の断面図であり、ここで、交互の誘電体材料は、同一のエッチング化学に晒されると、異なる除去速度を有する異なる材料の少なくとも二つの部分を含む。 本開示の別の実施形態による半導体構造の形成中のある段階の断面図であり、ここで、交互の誘電体材料は、同一のエッチング化学に晒されると、異なる除去速度を有する異なる材料の少なくとも二つの部分を含む。
以下の記述は、本開示の実施形態の十分な理解を提供するために、材料種、材料の厚さおよび処理条件などの具体的な詳細事項を提供する。しかしながら、本開示の実施形態はこれらの具体的詳細事項を使用することなく実施することができることを当業者には理解されたい。実際には、本開示の実施形態は、本産業で使用される従来の製造技術と組み合わせて使用されてもよい。
さらに、本明細書に提供される記述は、半導体デバイス構造を形成するための完全なプロセスフローを形成せず、以下に記述される半導体デバイス構造は、完全な半導体デバイスを形成しない。本開示の実施形態を理解するために必要なプロセス処理および構造のみが、以下に詳細に記述される。完全な半導体デバイスを形成するための追加処理は、従来の製造技術によって実施されてもよい。また、本出願に添付する図面は、例示の目的のためだけのものであり、必ずしも同じ縮尺で描かれるとは限らない。図面間で共通の構成要素は、同一の参照番号を保持してもよい。さらに、本明細書に記述され、図示された材料は層として形成され得るが、材料は、それに限定されることはなく、他の三次元構造で形成されてもよい。
本明細書で用いられるように、“第一の（ｆｉｒｓｔ）”“第二の（ｓｅｃｏｎｄ）”“第三の（ｔｈｉｒｄ）”または“上部（ｔｏｐ）”“中間（ｍｉｄｄｌｅ）”“下部（ｂｏｔｔｏｍ）”などの任意の相対的用語は、本開示および添付の図面を理解するうえで明瞭性および簡潔性のために用いられ、如何なる特定の優先、方向または順序を暗示したり、依存することはない。“第一の（ｆｉｒｓｔ）”“第二の（ｓｅｃｏｎｄ）”“上部（ｔｏｐ）”“中間（ｍｉｄｄｌｅ）”“下部（ｂｏｔｔｏｍ）”などの語は、種々の構成要素を記述するために本明細書で用いられるが、これらの構成要素はこれらの用語によって限定されるべきではないことを理解されたい。これらの語は、ある構成要素を他の構成要素から区別するためにのみ用いられる。
本明細書で用いられるように、“水平方向（ｈｏｒｉｚｏｎｔａｌ）”および“横方向（ｌａｔｅｒａｌ）”という語は、ウェーハまたは基板の実際の方向とは関係なく、ウェーハまたは基板の平面または表面に平行な平面として定義される。“垂直方向（ｖｅｒｔｉｃａｌ）”という語は、上記で定義されるように、水平方向平面に垂直な方向のことを称する。“高さ（ｈｅｉｇｈｔ）”という語は、上記で定義されるように、水平方向平面に垂直な方向における構造の寸法として定義される。
本明細書で用いられるように、所与のパラメータ、特性もしくは条件に対する“実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）”という語は、許容可能な製造公差内など小程度の相違で、所与のパラメータ、特性もしくは条件が満たされることを当業者が理解する程度のことを意味する。
本明細書で用いられるように、“限界寸法（最小径、ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）”という語は、デバイスの所望の性能を達成するため、かつデバイスの性能の一貫性を維持するための、設計公差内の形体の寸法を意味し、含む。この寸法は、フォトリソグラフィー、エッチング（ドライ／ウエット）、拡散または堆積処理を含み得るがそのいずれにも限定はされない製造プロセスの様々な組み合わせの結果として、デバイス構造において得られてもよい。
図２−図１４は、本開示の一実施形態により、３Ｄ−ＮＡＮＤフラッシュメモリデバイス用の複数の浮遊ゲートを形成する種々の段階の断面図である。
図２は、ソース１０１と、ソース酸化物材料１０２と、選択デバイス（例えば、ＳＧＳ）の制御ゲートとして使用される材料１０３と、任意でエッチング停止材料１０４と、（メモリセルの）酸化物材料１０５と制御ゲート１０８との交互の積層１１０と、を含む半導体構造１００を示す。酸化物材料１０５は、異なる密度を有する複数の部分を含んでもよく、複数の部分は、図２では参照番号１０５ａ、１０５ｂ、１０５ｃによって示される。酸化物部分１０５ａ、１０５ｂ、１０５ｃは、図２では別々に示されているが、これは、酸化物部分１０５ａ、１０５ｂ、１０５ｃが異なる材料から形成されることを必ずしも意味するものではない。むしろ、酸化物部分１０５ａ、１０５ｂ、１０５ｃは、同一の材料から形成されることがあるが、密度が異なる。例示として、酸化物材料１０５は、上部酸化物部分１０５ｃ、中間酸化物部分１０５ｂ、下部酸化物部分１０５ａを含んでもよく、上部酸化物部分１０５ｃおよび下部酸化物部分１０５ａの密度は、互いに実質的に同一であるが、中間酸化物部分１０５ｂの密度よりも低い。酸化物材料１０５は、異なる密度を有する３つの部分を含むものとして図示されているが、酸化物材料１０５は、より詳細に記述されるように、より少ない部分またはより多い部分を含んでもよい。ソース１０１は、ドープされたポリシリコン、けい化タングステン（ＷＳｉｘ）またはソース用の他の従来の材料から形成されてもよい。半導体構造１００の他の材料を除去することなく、積層１１０の材料が選択的に除去され得るように、エッチング停止材料１０４は、酸化アルミニウムであるか、または他の従来のエッチング停止材料であってもよい。
本明細書で用いられるように、“基板（ｓｕｂｓｔｒａｔｅ）”という語は、追加材料が形成されるベース材料または構造を意味し、含む。基板は、例えば、半導体基板、支持構造上のベース半導体基板、その上に形成された材料、構造もしくは領域のうち一つ以上を有する金属電極または半導体基板であってもよい。基板は、従来のシリコン基板または半導電性材料の層を含む他のバルク基板であってもよい。本明細書で用いられるように、“バルク基板（ｂｕｌｋ ｓｕｂｓｔｒａｔｅ）”という語は、シリコンウェーハのみでなく、シリコン・オン・サファイア（ＳＯＳ）基板およびシリコン・オン・グラス（ＳＯＧ）基板などのシリコン・オン・インシュレータ（ＳＯＩ）基板、ベース半導体基板もしくは他の半導体材料、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ、ここでｘは例えば、０．２から０．８の間のモル分率である）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）またはリン化インジウム（ＩｎＰ）など光電子材料上のシリコンのエピタキシャル層も意味し、含む。さらに、以下の記述において、“基板（ｓｕｂｓｔｒａｔｅ）”に対して参照が行われるときには、ベース半導体構造もしくは基板内の材料、領域もしくは接合を形成するために、以前の処理動作が実施される。一実施形態においては、基板は、シリコン基板などのシリコン含有材料である。基板はドープされてもよいし、ドープされなくてもよい。一実施形態においては、基板は、ｐ型にドープされたポリシリコンであってもよい。
図２に示されるように、半導体基板１００は、其々の材料の膜を含んでもよい。ソース１０１、ソース酸化物材料１０２、制御ゲート材料１０３、エッチング停止材料１０４および制御ゲート材料１０８は、本明細書では詳細には記述されない従来の技術によって形成されてもよい。
酸化物材料１０５の異なる部分は、材料の形成中に処理条件を調整することによって、エッチング停止材料１０４上に形成されてもよい。一実施形態においては、酸化物材料１０５は、プラズマ増強化学蒸着（ＰＥＣＶＤ）プロセスを使用して形成されてもよい。エッチング部分は、別の部分を形成する前に所望の厚さに形成されてもよい。酸化物部分１０５ａ、１０５ｂ、１０５ｃは、適切なエッチング化学に晒されるとき、一部が選択的に除去され得るほど十分に異なる密度であってもよい。各酸化物部分の密度（ｇ／ｃｍ３の単位で測定される）は、従来技術であるため本明細書で詳細には記述されていないＸ線反射測定法（ＸＲＲ）を使用して決定されてもよい。幾つかの実施形態においては、ある酸化物部分の密度は、隣接する（複数の）酸化物部分の密度の約６倍（６×）低い密度と、約２倍高い（２×）密度との間であってもよく、即ち、ある酸化物部分は、（複数の）隣接する酸化物部分に対して、約６倍低い密度から、約２倍高い密度の間の密度であってもよい。しかしながら、酸化物部分の密度における差異は、半導体構造の特定の集積スキームに依存して変化してもよいことを理解されたい。
種々のプロセスパラメータは、異なる密度の酸化物部分を含む酸化物材料１０５を形成しながら、調製されてもよい。このような処理パラメータの例は、堆積プロセス中に印加されるＲＦ電力／エネルギーの量およびＲＦ周波数を含むがそのいずれにも限定はされない。限定しない例として、各酸化物部分の密度は、酸化物部分の形成中に印加される周波数および電力を変化させることによって適合されてもよい。高周波数（ＨＦ）は、約１ＭＨｚから約３００ＭＨｚの間のＲＦ周波数であり、低周波数（ＬＦ）は、約３０ＫＨｚから約１ＭＨｚの間のＲＦ周波数であってもよい。高周波数（ＨＦ）電力は、約１０ワットから約１０００ワットの間のＲＦ電力であり、低周波数（ＬＦ）電力は、約１０ワットから約５００ワットの間のＲＦ電力であってもよい。幾つかの実施形態においては、高周波数（ＨＦ）は、約１３．５６ＭＨｚのＲＦ周波数であってもよい。幾つかの実施形態においては、低周波数（ＬＦ）は、約３５０ＫＨｚのＲＦ周波数であってもよい。
酸化物部分が高電力／低周波数を使用して形成される場合、イオンの表面衝突がより多く生じ、その結果、高密度の酸化物部分が生成され得る。逆に、低電力／低周波数が使用される場合、イオンの表面衝突はあまり生じなくなり、その結果、比較的低密度の酸化物材料の部分が生成され得る。
調整され得るさらなる処理パラメータは、堆積時間、成分ガスの種類および比率、圧力、成分ガスの流速、温度または堆積後の処理などを含むがそのいずれにも限定はされない。これらの処理パラメータは、ＲＦ電力および周波数のうちの少なくとも一つを調整するのと比較すると、酸化物材料の密度に対して与える影響が少なく、酸化物材料の密度は、これらのパラメータのうちの一つ以上を調整することによってさらに適合され得る。例えば、堆積時間がより長くなると、より短い堆積時間と比較して、より高い密度を有する酸化物部分を生成することがある。幾つかの処理パラメータは、異なる密度の少なくとも二つの酸化物部分を含む酸化物材料を得るために制御されてもよい。幾つかの実施形態においては、処理パラメータは、所望の密度の酸化物材料が達成されるようにプログラムされてもよい。
堆積された酸化物材料の密度は、任意で、堆積後の処理によって改変されてもよい。限定しない例として、堆積後の処理は、高周波数（ＨＦ）および低周波数（ＬＦ）の混合周波数プラズマ処理に対して酸化物材料１０５を晒すことを含んでもよい。混合周波数プラズマ処理は、上部酸化物部分１０５ｃを高密度化する可能性がある。酸化物材料１０５の所望の深さの高密度化は、幾つかの要因に依存することがあり、この幾つかの要因は、堆積後の処理中に使用されるＲＦ電力、堆積後の処理の期間またはその双方を含むがそのいずれにも限定はされない。
幾つかの実施形態においては、異なる密度の少なくとも二つの酸化物部分を有する酸化物材料は、堆積中のＲＦ電力を調整し、混合周波数プラズマ処理を使用して堆積後の処理を適用することによって、達成されてもよい。幾つかの実施形態においては、異なる密度の少なくとも二つの酸化物部分を有する酸化物材料は、約６０ワットから約１３０ワットのＲＦ電力で酸化物材料を形成することと、約３５０／０ワットから１２００／１００ワットの組み合わせの高周波数／低周波数電力（ＨＦ／ＬＦ）を有する混合周波数プラズマ処理を使用して、約２秒から約１２０秒の堆積後の処理を適用することと、によって得られてもよい。
幾つかの実施形態においては、異なる密度の少なくとも二つの酸化物部分を有する酸化物材料は、高周波数（ＨＦ）を使用して酸化物材料を堆積することと、その後、高周波数（ＨＦ）プラズマ処理に酸化物材料を晒すことによって達成されてもよい。幾つかの実施形態においては、これは、高周波数（ＨＦ）を使用して酸化物材料を堆積することと、その後、高周波数（ＨＦ）および低周波数（ＬＦ）の混合周波数プラズマ処理に酸化物材料を晒すことによって達成されてもよい。幾つかの実施形態においては、これは、高周波数（ＨＦ）および低周波数（ＬＦ）の混合周波数を使用して酸化物材料を堆積することと、その後、高周波数（ＨＦ）プラズマ処理に酸化物材料を晒すことによって達成されてもよい。幾つかの実施形態においては、これは、高周波数（ＨＦ）および低周波数（ＬＦ）の混合周波数を使用して酸化物材料を堆積することと、その後、高周波数（ＨＦ）および低周波数（ＬＦ）の混合周波数プラズマ処理に酸化物材料を晒すことによって達成されてもよい。
幾つかの実施形態においては、酸化物材料は、テトラエチルオルトシリケート（ＴＥＯＳ）および酸素を使用して堆積されてもよい。幾つかの実施形態においては、酸化物材料は、シラン（ｓｉｌａｎｅ）および酸素を使用して堆積されてもよい。一実施形態においては、酸化物材料は酸化シリコンであってもよい。
幾つかの実施形態においては、異なる密度の少なくとも二つの酸化物部分を有する酸化物材料の形成は、一つの反応室内で実施されてもよい。これらのインサイチュ（ｉｎ−ｓｉｔｕ）堆積の実施形態においては、処理パラメータは、ある酸化物部分を形成するために調整され、その後、異なる密度を有する別の酸化物部分の形成用に調整されてもよい。
或いは、幾つかの実施形態においては、異なる密度の少なくとも二つの酸化物部分を有する酸化物材料の形成は、二つ以上の反応室内で実施されてもよい。限定しない例として、酸化物材料のある酸化物部分は、第一の反応室内で形成され、その後、異なる密度の別の酸化物部分が第二の反応室内で形成されてもよい。
制御ゲート材料１０８は、如何なる従来の方法によって酸化物材料１０５上に形成されてもよいので、本明細書で詳細には記述されない。制御ゲート材料は、如何なる既知の導電性材料であってもよい。このような導電性材料の限定しない例としては、ｎ型にドープされたポリシリコン、ｐ型にドープされたポリシリコンまたはドープされていないポリシリコンを含むことがある。一実施形態においては、制御ゲート材料は、ｎ型にドープされたポリシリコンであってもよい。酸化物材料１０５および制御ゲート材料１０８の形成は、酸化物材料１０５および制御ゲート１０８の交互の積層１１０を生成するために、繰り返されてもよい。
図３を参照すると、エッチング停止材料１０４内で停止する、酸化物材料１０５および制御ゲート材料１０８の交互の積層１１０を通る開口２００を作成するために、図２の半導体構造１００は、一度のエッチングプロセスまたは複数のエッチングプロセスを受けさせる。例示として、積層１１０は、異方性ドライエッチングプロセスを使用してエッチングされてもよい。制御ゲート材料１０３の表面は、その後のエッチングプロセスに晒されることがある。開口２００は、如何なる従来のエッチング化学（即ち、反応性イオンエッチング）を使用して形成されてもよいので、本明細書では詳細には記述されていない。図３の構造１００は、唯一の開口２００のみを図示しているが、半導体構造１００は、二つ以上の開口を含んでもよいことを理解されたい。
図４に示されるように、高さＬ１を有する制御ゲート凹部３０１を作成するために、積層１１０内の制御ゲート材料１０８の一部は、隣接する酸化物材料１０５に対して、選択的に除去されてもよい。ここで、制御ゲート凹部３０１の上部境界および下部境界は、隣接する酸化物材料１０５の側壁によって画定される。制御ゲート凹部３０１の高さＬ１は、隣接する制御ゲート材料１０８の厚さと実質的に同一であってもよい。制御ゲート凹部３０１は、制御ゲート材料１０８の一部を横方向に除去することによって形成されてもよい。幾つかの実施形態においては、制御ゲート凹部３０１は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）の溶液を使用して半導体構造１００をウェットエッチングすることによって形成されてもよい。
図５に示されるように、積層１１０内の酸化物材料１０５の一部は、制御ゲート凹部３０１の高さを増加させるために除去されてもよい。制御ゲート凹部３０１に隣接する酸化物材料１０５の部分は、酸化物材料に対して、如何なる従来のウェットエッチング化学を使用して除去されてもよい。幾つかの実施形態においては、酸化物材料の一部は、フッ化水素（ＨＦ）溶液、ならびにＨＦおよびＮＨ４Ｆを含む酸化物エッチング緩衝（ＢＯＥ）溶液から成る群から選択されたエッチャントでエッチングすることによって除去されてもよい。酸化物材料１０５は異なる密度の酸化物部分を有するため、酸化物部分は、エッチング化学に晒されると、異なる速度で除去されてもよい。例示として、上部酸化物部分１０５ｃおよび下部酸化物部分１０５ａの一部は、中間酸化物部分１０５ｂの一部を除去することなく除去されてもよい。制御ゲート凹部３０１上の上部酸化物部分１０５ｃおよび制御ゲート凹部３０１下の下部酸化物部分１０５ａは、制御ゲート材料１０８上の上部酸化物部分１０５ｃおよび制御ゲート材料１０８下の下部酸化物部分１０５ａの一部をそのまま残しながら、エッチング化学によって除去されてもよい。
図５に示されるように、上部酸化物部分１０５ｃおよび下部酸化物部分１０５ａは、結果として生じる制御ゲート凹部３０２が高さＬ２を有するように除去されてもよく、ここで高さＬ２は、制御ゲート凹部３０１の元の高さＬ１よりも大きい。除去される酸化物材料１０５の量、制御ゲート凹部３０２の高さＬ２および制御ゲート凹部３０２の外形は、種々の要因によって制御され得る。ここで、種々の要因とは、酸化物材料１０５の各酸化物部分の密度、酸化物材料１０５内の各酸化物部分の厚さ、またはエッチングの種類およびエッチング条件を含むがそのいずれにも限定はされない。制御ゲート凹部３０２の高さおよび外形は、図６Ａ−図６Ｄを参照してより詳細に図示され、議論されるように、酸化物材料１０５の各酸化物部分の密度に依存することがある。
図６Ａ−図６Ｄは、図５内の“Ｗ”と表示された領域の拡大図である。図６Ａにおいては、酸化物材料１０５は、上部酸化物部分１０５ｃ、中間酸化物部分１０５ｂおよび下部酸化物部分１０５ａを含み、上部酸化物部分１０５ｃおよび下部酸化物部分１０５ａの密度は、実質的に同一であり、中間酸化物部分１０５ｂの密度は、上部酸化物部分１０５ｃおよび下部酸化物部分１０５ｃの密度よりも高い。ある酸化物材料１０５の上部酸化物部分１０５ｃおよび別の酸化物材料１０５の下部酸化物部分１０５ａは、各制御ゲート凹部３０１の境界を画定する。制御ゲート凹部３０１に隣接する上部酸化物部分１０５ｃおよび下部酸化物部分１０５ａは、ほぼ同一の密度を有するため、これらの材料の一部は、実質的に同一速度で除去される一方、中間酸化物部分１０５ｂを含む他の露出された材料が実質的により遅い速度で除去される。したがって、上部酸化物部分１０５ｃおよび下部酸化物部分１０５ａに対する垂直方向の除去量は、実質的に同一である。しかしながら、制御ゲート材料１０８を被覆するか、制御ゲート材料１０８の下にある上部酸化物部分１０５ｃおよび下部酸化物部分１０５ａの一部は、中間酸化物部分１０５ｂに加えてそのままであってもよい。酸化物材料１０５の一部は水平方向にも除去され得るが、それは限界寸法（ＣＤ）における損失につながり、ＣＤにおける損失は、開口２００の最初のＣＤを適切に選択することによって補償されることがある。したがって、図６Ａ内の構造の酸化物材料１０５の水平方向のエッチングは、図６Ｂ内の構造の酸化物材料１０５の水平方向のエッチングと比較して、ＣＤに対して影響をあまり与えずに生じることがある。設計規則／要件に従い、それによって、所望のデバイス性能が確実に達成されるように、限界寸法の損失を最小限化することが望ましい。
したがって、制御ゲート凹部３０２の寸法、高さおよび外形は、酸化物材料１０５内の酸化物部分（例えば、１０５ａ、１０５ｂ、１０５ｃ）の種類および密度、各酸化物部分の厚さ、エッチング条件および他の種々の既知の要因を適切に選択することによって制御されてもよい。
図２−図５は、上部酸化物部分１０５ａ、中間酸化物部分１０５ｂおよび下部酸化物部分１０５ｃを含むものとして上述され、図示されているが、上部酸化物部分１０５ｂおよび下部酸化物部分１０５ａは、中間酸化物部分１０５ｂよりも低い密度を有する場合、半導体構造１００の意図される使用に応じて、酸化物部分の他の構成および他の相対密度が使用されることがある。他の実施形態においては、以下により詳細に説明されるように、酸化物材料１０５は、単一の酸化物部分を含んでもよいし、異なる密度の二つの酸化物部分を含んでもよい。
図６Ｂにおいて、酸化物材料１０５は、酸化物材料１０５の高さにわたって、実質的に同一の密度を有する実質的に均一な酸化物材料を含み、さらなる処理ステップ後に図１の半導体構造を提供する。図５のウェットエッチングプロセス中、制御ゲート凹部３０２の高さＬ２が高さＬ１よりも大きくなるように、酸化物材料１０５の一部は、水平方向（矢印“Ｈ”で図示される）および垂直方向（矢印“Ｖ”で図示される）において除去されてもよい。積層１１０内の酸化物材料１０５は単一の密度を有する酸化物材料で形成されるので、垂直方向および水平方向内の除去量は実質的に同一である。
図６Ｃにおいて、酸化物材料１０５は、酸化物部分１０５ｄ上の酸化物部分１０５ａを含み、酸化物部分１０５ａは、酸化物部分１０５ｄよりも低い密度を有する。酸化物材料１０５の酸化物部分１０５ｄは、隣接する制御ゲート１０８の上部境界に直接接触し、酸化物部分１０５ａは、隣接する制御ゲート１０８の下部境界に直接接触する。酸化物部分１０５ａは酸化物部分１０５ｄよりも低い密度を有するため、同一のエッチング化学に晒されると、酸化物部分１０５ａは、酸化物部分１０５ｄよりも速い速度で除去されることがある。したがって、制御ゲート凹部３０２隣接する酸化物部分１０５ａ、１０５ｄに対する垂直方向でのエッチング量は、同一のエッチング化学に晒されても、同一ではない。図示されるように、垂直方向内の酸化物部分１０５ａのエッチングは、酸化物部分１０５ａ、１０５ｄの異なる密度によって、垂直方向における酸化物部分１０５ｄのエッチングよりも速い。
図６Ｄにおいては、酸化物材料１０５は、酸化物部分１０５ａ上に酸化物部分１０５ｄを含み、酸化物部分１０５ａは、酸化物部分１０５ｄよりも低い密度を有する。酸化物材料１０５の酸化物部分１０５ａは、隣接する制御ゲート１０８の上部境界に直接接触し、酸化物部分１０５ｄは、隣接する制御ゲート１０８の下部境界に直接接触する。酸化物部分１０５ａは酸化物部分１０５ｄよりも低い密度を有するため、酸化物部分１０５ａは、同一のエッチング化学に晒されると、酸化物部分１０５ｄよりも速い速度で除去される。したがって、制御ゲート凹部３０２に隣接する酸化物部分１０５ａ、１０５ｄに対する垂直方向におけるエッチング量は、同一のエッチング化学に晒されても、同一ではない。図示されるように、垂直方向における酸化物部分１０５ａのエッチングは、酸化物部分１０５ａ、１０５ｄの異なる密度によって、垂直方向における酸化物部分１０５ｄのエッチングよりも速い。
幾つかの実施形態においては、酸化物材料１０５は、上部酸化物部分１０５ｃ、中間酸化物部分１０５ｂ、および下部酸化物部分１０５ａを含んでもよく、上部酸化物部分１０５ｃおよび下部酸化物部分１０５ａの密度は、実質的に同一であり、上部酸化物部分１０５ｃおよび下部酸化物部分１０５ａの密度は、中間酸化物部分１０５ｂの密度よりも約６倍低い（即ち、６倍小さい密度である）密度までの密度である。
幾つかの実施形態においては、酸化物材料１０５は、上部酸化物部分１０５ｃ、中間酸化物部分１０５ｂ、および下部酸化物部分１０５ａを含んでもよく、上部酸化物部分１０５ｃの密度は、中間酸化物部分１０５ｂの密度よりも約６倍低い密度（即ち、６倍小さい密度）から約２倍高い密度（即ち、２倍大きい密度）の間の密度であり、下部酸化物部分１０５ａの密度は、中間酸化物部分１０５ｂの密度よりも約６倍低い密度（即ち、６倍小さい密度）から約２倍高い密度（即ち、２倍大きい密度）の間の密度である。上部酸化物部分１０５ｃおよび下部酸化物部分１０５ａの密度は、互いに同一であってもよいし、同一でなくてもよい。
図７−図９を参照すると、インターポリ誘電体（ＩＰＤ）材料などの電荷ブロック材料は、図９の半導体構造を提供するために、制御ゲート凹部３０２の露出表面上および半導体構造１００の開口２００の側壁および底面上に形成されてもよい。本開示の一実施形態においては、電荷ブロック材料は、誘電体材料４１１、４１２および４１３を含むインターポリ誘電体（ＩＰＤ）材料である。一実施形態においては、電荷ブロック材料は、酸化物４１１−窒化物４１２−酸化物４１３（ＯＮＯ）材料のみから成るインターポリ誘電体（ＩＰＤ）材料である。
図７においては、酸化物材料などの第一の誘電体材料４１１は、制御ゲート材料１０８の側壁上に選択的に形成されてもよい。限定しない例として、第一の誘電体材料４１１は、酸化シリコン、窒化シリコン、酸窒化シリコンまたは他の高いｋを有する絶縁体材料を含んでもよい。
幾つかの実施形態においては、第一の誘電体材料４１１は、酸化シリコンであってもよい。誘電体材料を形成するために如何なる従来の方法が使用されてもよい。限定しない例として、誘電体材料は、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）またはその組み合わせによって形成されてもよい。第一の誘電体材料４１１を選択的に形成するために、第一の誘電体材料４１１は、制御ゲート材料１０８上に成長してもよい。一実施形態においては、第一の誘電体材料４１１は、インサイチュ（ｉｎ ｓｉｔｕ）水蒸気発生（ＩＳＳＧ）プロセス、物理蒸着（ＰＶＤ）、炉成長（拡散）またはその組み合わせを通じて、制御ゲート材料１０８の露出表面上に成長してもよい。
図８においては、窒化物材料などの第二の誘電体材料４１２は、酸化物材料１０５の露出表面と、制御ゲート凹部３０２内の第一の誘電体材料４１１と、エッチング停止材料１０４と制御ゲート材料１０３の露出表面との上に実質的にコンフォーマルに形成される。幾つかの実施形態においては、第二の誘電体材料４１２は窒化シリコンである。窒化物材料を形成するために如何なる従来の方法が使用されてもよいので、本明細書では詳細には記述されない。
第三の誘電体材料４１３は、第二の誘電体材料４１２上に実質的にコンフォーマルに形成されてもよく、図９の半導体構造１００を提供する。化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）またはその組み合わせなど、第三の誘電体材料４１３を形成するための如何なる従来の方法が使用されてもよい。第三の誘電体材料４１３は、酸化シリコン、窒化シリコン、酸窒化シリコンまたは他の高いｋを有する絶縁材料を含んでもよい。幾つかの実施形態においては、第三の誘電体材料４１３は、酸化シリコンである。第一の誘電体材料４１１および第三の誘電体材料４１３は、同一の酸化物材料または異なる酸化物材料が使用されるように独立して選択されてもよい。選択された材料によって、インターポリ誘電体（ＩＰＤ）材料は、開口２００の側壁上の制御ゲート凹部３０３に隣接する領域の少なくとも上に、第一の誘電体酸化物材料４１１−第二の誘電体窒化物材料４１２−第一の誘電体酸化物材料４１３の酸化物−窒化物−酸化物（ＯＮＯ）材料を含んでもよい。ＩＰＤ材料（４１１、４１２、４１３）は、結果として生じる制御ゲート凹部の高さＬ３が隣接する制御ゲート１０８の高さＬ１に実質的に等しくなるように、制御ゲート凹部３０３内の領域を占めることがある。
図１０を参照すると、浮遊ゲート材料４００は、制御ゲート凹部３０３の残りの体積を実質的に充填するために、第三の誘電体材料４１３に隣接する制御ゲート凹部３０３内に形成されてもよい。浮遊ゲート材料４００は、ＩＰＤ材料（４１１、４１２、４１３）によって、隣接する制御ゲート材料１０８から分離されてもよい。したがって、半導体構造１００は、別々であって、ＩＰＤ材料（４１１、４１２、４１３）によって互いに、かつ制御ゲート１０８から分離された浮遊ゲート４００を含む。限定しない例として、浮遊ゲート材料４００は、シリコン、ゲルマニウム、またはシリコンゲルマニウムを含んでもよい。一実施形態においては、浮遊ゲート材料４００は、ｎ型にドープされたポリシリコン、ｐ型にドープされたポリシリコン、またはドープされていないポリシリコンなどのポリシリコンである。制御ゲート材料１０８および浮遊ゲート材料４００は、同一の材料または異なる材料が使用されるように独立して選択されてもよい。一実施形態においては、制御ゲート材料１０８および浮遊ゲート材料４００は、ポリシリコンである。浮遊ゲート材料４００を形成するための如何なる従来の方法が使用されてもよいので、本明細書には詳細には記述されない。
制御ゲート凹部３０３を実質的に充填した後、アンモニア蒸気、フッ化アンモニウムと硝酸との混合物（ＮＨ４Ｆ／ＨＮＯ３）、オゾンまたはフッ化水素酸（ＨＦ）混合物またはサイクル、フッ化水素酸と硝酸との混合物（ＨＦ／ＨＮＯ３）または水酸化テトラメチルアンモニウム（ＴＭＡＨ）プロセスを使用して、あらゆる過剰の浮遊ゲート材料４００が除去されてもよい。あらゆる過剰の浮遊ゲート材料４００を除去するために使用されるプロセスは、浮遊ゲート材料４００のドーピングの関数であってもよい。例えば、浮遊ゲート材料４００がｎ型にドープされたポリシリコンである場合、過剰の浮遊ゲート材料４００を除去するために、ＴＭＡＨプロセスが使用されてもよい。浮遊ゲート材料４００の垂直方向の露出表面は、第三の誘電体材料４１３の垂直方向の露出表面と実質的に同一平面であってもよい。図１０に示されるように、浮遊ゲート４００の高さＬ３は、制御ゲート材料１０８の高さＬ１と実質的に同一であってもよい。
図１１を参照すると、開口２００の深さは、その後、開口２００が制御ゲート材料１０３を通ってソース酸化物材料１０２の少なくとも一部へと延びるように、増加してもよい。開口２００の深さは、従来の技術によって制御ゲート材料１０３およびソース酸化物材料１０２をエッチングすることによって増加してもよく、本明細書で詳細には記述されない。
図１２に示されるような幾つかの実施形態においては、トンネル誘電体材料５１１（以降、時に例として、“トンネル酸化物材料”と称される）は、浮遊ゲート４００の露出表面および制御ゲート材料１０３上に形成されてもよい。幾つかの実施形態においては、トンネル酸化物材料５１１は、酸化シリコンであってもよい。トンネル酸化物材料を形成するための如何なる従来の方法が使用されてもよい。トンネル誘電体材料５１１を選択的に形成するために、トンネル酸化物材料５１１は、浮遊ゲート４００の露出表面および制御ゲート材料１０３上に成長してもよい。
幾つかの実施形態においては、ポリシリコンライナーなどのライナー材料が開口２００の側壁上などの開口２００の露出表面上に形成されてもよい。例えば、図１２に示されるように、ライナー材料５１２は、第三の誘電体材料４１３の露出表面上、トンネル酸化物材料５１１上およびソース酸化物材料１０２の露出側壁上に形成されてもよい。ライナー材料５１２は、下流の処理動作から酸化物材料を保護することがある。
図１３を参照すると、開口２００の深さは、ソース１０１に対する電気的接触を可能とするために、ソース酸化物材料１０２を通って延びてもよい。図１３の実施形態に示されるように、開口２００が積層１１０、エッチング停止材料１０４、制御ゲート材料１０３、ソース酸化物材料１０２およびソース１０１の少なくとも一部を通って延びるように、ソース酸化物材料１０２とソース１０１の少なくとも一部の残りの厚さは除去されてもよい。ソース酸化物材料１０２およびソース１０１の少なくとも一部を除去するための如何なる従来の方法が使用されてもよいので、本明細書では詳細には記述されない。
図１４においては、チャネル材料５００は、半導体構造１００の開口２００を実質的に充填するために形成されてもよい。限定しない例として、チャネル材料５００は、導電性を有するようにドープされたポリシリコンであってもよい。チャネル材料５００を形成するための如何なる従来の方法が使用されてもよいので、本明細書では詳細には記述されない。
幾つかの実施形態においては、図１３の半導体構造１００は、チャネル材料５００で開口２００を実質的に充填する前に洗浄プロセスに晒されてもよい。洗浄プロセスのために如何なる従来の方法が使用されてもよいので、本明細書では詳細には記述されない。
本明細書で記述されるように、本開示の一つ以上の実施形態は、限界寸法を脅かすことなく、かつ、プロセスに複雑な処理を追加することなく、より高い浮遊ゲートを形成することを可能にすることがある。同一の高さで浮遊ゲートおよび制御ゲートを形成するようにプロセスを改変することによって、浮遊ゲートおよび制御ゲートは整列してもよい。
本明細書では誘電体材料とは異なる密度の部分を有する酸化物材料を使用して種々の実施形態が記述されているが、他の誘電体材料が使用されてもよいことを理解されたい。誘電体材料は、電力および周波数などの処理パラメータが調整可能であり、結果として異なる密度を有する絶縁体材料の一部を生じるＰＥＣＶＤプロセスによって形成することができる任意の絶縁体材料であってもよい。限定しない例として、誘電体材料は、酸化シリコン、窒化シリコン、酸窒化シリコンまたは他の高いｋを有する絶縁体材料であってもよい。
半導体構造は、酸化物材料と制御ゲートとの交互の積層であって、各酸化物材料は、異なる密度の少なくとも二つの酸化物部分を含む交互の積層と、制御ゲートに横方向に隣接する電荷蓄積構造（例えば、浮遊ゲートまたは電荷トラップ）と、各電荷蓄積構造と横方向に隣接する制御ゲートとの間の電荷ブロック材料と、酸化物材料と制御ゲートとの交互の積層を通って延びるピラーと、を含んでもよい。
半導体構造は、誘電体材料と制御ゲートとの交互の積層であって、誘電体材料は上部、中間部および下部を含み、上部および下部は中間部よりも低い密度を有する交互の積層と、隣接する制御ゲートの高さと実質的に同一の高さを有する電荷蓄積構造と、電荷蓄積構造と隣接する制御ゲートとの間の電荷ブロック材料と、酸化物材料および制御ゲートの交互の積層を通って延びるチャネル材料と、を含んでもよい。
図１５−図１８は、本開示の一実施形態による３Ｄ−ＮＡＮＤフラッシュメモリデバイスに対する複数の浮遊ゲートを形成する幾つかの段階の断面図であり、積層の交互の誘電体材料は、単一のエッチング化学（即ち、同一のエッチング化学）に晒されると、異なる除去速度を有する異なる材料の少なくとも二つの部分を含んでもよい。交互の誘電体材料における異なる材料は、実質的に同一の密度を有してもよいし、異なる密度を有してもよい。
図１５は、ソース１０１’と、ソース酸化物材料１０２と’、選択デバイス（例えば、ＳＧＳ）の制御ゲートとして使用される材料１０３’と、任意でエッチング停止材料１０４’と、（メモリセルの）誘電体材料１０５’および制御ゲート１０８’の交互の積層１１０’と、積層１１０’を通って延びる開口２００’と、を含む半導体構造１００’を示す。誘電体材料１０５’は、同一のエッチング化学に晒されると、異なる除去速度を有する異なる材料の少なくとも二つの部分を含んでもよい。誘電体材料内の異なる材料は同一の密度であってもよいし、同一の密度でなくてもよい。交互の誘電体材料の異なる部分に対して適切な材料の限定しない例は、酸化物ベース材料、窒化物ベース材料、酸窒化物ベース材料またはその組み合わせを含んでもよい。
幾つかの実施形態においては、積層の誘電体材料の各々は、少なくとも第一の材料部分と第二の材料部分とを含んでもよく、第一の材料部分は、同一のエッチング化学に晒されると、第二の材料部分のエッチング速度よりも少なくとも約２倍大きいエッチング速度を有する。しかしながら、半導体構造の特定の集積スキームによって、誘電体材料部分の除去速度の差異は変化し得ることを理解されたい。
限定しない例として、図１５に示されるように、誘電体材料１０５’は、上部材料部分１０５ｃ’、中間材料部分１０５ｂ’、下部材料部分１０５ａ’を含んでもよく、同一のエッチング化学に晒されると、上部材料部分１０５ｃ’は、下部材料部分１０５ａ’と実質的に同一の除去速度を有し、中間材料部分１０５ｂ’よりも高い除去速度を有する。限定しない例として、誘電体材料１０５’の上部材料部分および下部材料部分（１０５ｃ’と１０５ａ’）は、酸化シリコン（ＳｉＯｘ）材料を含んでもよく、中間材料部分１０５ｂ’は、窒化シリコン（ＳｉＮｘ）材料を含んでもよい。別の限定しない例として、誘電体材料１０５’の上部材料部分および下部材料部分（１０５ｃ’と１０５ａ’）は、酸化シリコン材料（ＳｉＯｘ）材料を含んでもよく、中間材料部分１０５ｂ’は、酸窒化シリコン（ＳｉＯｘＮｙ）材料を含んでもよい。
図１５の構造１００’は、唯一つの開口２００’のみを図示しているが、半導体構造１００’は、二つ以上の開口を含んでもよいことを理解されたい。さらに、図１５には、誘電体材料１０５’が３つの部分を含むものとして図示されているが、誘電体材料１０５’は、２つ以下の材料部分または４つ以上の材料部分を含んでもよいことを理解されたい。
図１６に示されるように、積層１１０’内の制御ゲート材料１０８’の一部および誘電体材料１０５’の一部は、制御ゲート凹部３０２’を作成するために除去されてもよく、制御ゲート凹部３０２’の上部境界および下部境界は、隣接する誘電体材料１０５’の側壁によって画定される。限定しない例として、図１６に示されるように、隣接する制御ゲート１０８’の高さＬ１よりも大きい高さＬ２を有する制御ゲート凹部３０２’を提供するために、誘電体材料１０５’の上部材料部分および下部材料部分（１０５ｃ’、１０５ａ’）は、中間材料部分１０５ｂ’の一部を実質的に除去することなく除去されてもよい。限定しない例として、誘電体材料１０５’の上部材料部分および下部材料部分（１０５ｃ’および１０５ａ’）は、酸化シリコン材料（ＳｉＯｘ）のみから成り、中間材料部分１０５ｂ’は、窒化シリコン（ＳｉＮｙ）材料のみから成り、上部材料部分および下部材料部分（１０５ｃ’および１０５ａ’）の酸化シリコン（ＳｉＯｘ）材料は、フッ化水素（ＨＦ）溶液およびＨＦとＮＨ４Ｆとを含む緩衝酸化物エッチング（ＢＯＥ）溶液のみから成る群から選択されたエッチャントでエッチングすることによって、中間材料部分１０５ｂ’の窒化シリコン（ＳｉＮｙ）材料よりも速い速度で除去されてもよい。
したがって、制御ゲート凹部３０２’の寸法、高さおよび外形は、誘電体材料１０５’内の各誘電体部分（例えば、１０５ａ’、１０５ｂ’、１０５ｃ’）の材料、各材料部分の厚さ、エッチング条件および他の種々の既知の要因を適切に選択することによって制御されてもよい。
図１７を参照すると、結果として生じる制御ゲート凹部の高さＬ３が、隣接する制御ゲート材料１０８’の高さＬ１に実質的に等しくなるように、制御ゲート凹部３０２’内の領域を占めるように、インターポリ誘電体（ＩＰＤ）材料などの電荷ブロックトラップ構造（４１１’−４１２’−４１３’）が、制御ゲート凹部３０２’の露出表面上に形成されてもよい。浮遊ゲート材料４００’は、その後、制御ゲート凹部の残りの体積を実質的に充填するために、制御ゲート凹部内に形成されてもよい。
図１８に示されるような幾つかの実施形態においては、トンネル誘電体材料５１１’が浮遊ゲート４００’および制御ゲート材料１０３’の露出表面上に形成されてもよい。ライナー材料５１２’は、開口２００’の露出表面上に形成されてもよく、チャネル材料５００’が開口２００’を実質的に充填するために形成されてもよい。
半導体構造は、誘電体材料と制御ゲートとの交互の積層、制御ゲートに横方向に隣接し、其々の横方向に隣接する制御ゲートと実質的に同一の高さを有する電荷蓄積構造と、各電荷蓄積構造と其々の横方向に隣接する制御ゲートとの間の電荷ブロック材料と、誘電体材料と制御ゲートとの交互の積層を通って延びるピラーと、を含んでもよく、積層の各誘電体材料は、同一のエッチング化学に晒されると、異なる除去速度を有する異なる材料の少なくとも二つの部分を含む。
半導体構造（図１４の１００、図１８の１００’）は、半導体デバイスの作成のためにさらなる処理に晒されることがある。一実施形態においては、半導体構造（１００、１００’）は、３Ｄ−ＮＡＮＤフラッシュメモリデバイスなどの半導体デバイスを形成するために、従来技術によってさらに処理されてもよい。しかしながら、３Ｄ−ＮＡＮＤフラッシュメモリデバイスに関連して実施形態が記述されたが、本開示はそのように限定されることはない。本開示は、電荷蓄積構造を使用し得る他の半導体構造およびメモリデバイスに適用可能である。
図２−図１８は、３Ｄ−ＮＡＮＤデバイス用の電荷蓄積構造（４００、４００’）を有する半導体構造（１００、１００’）を形成する幾つかの実施形態を示し、積層（１１０、１１０’）内の交互の酸化物材料（１０５、１０５’）および制御ゲート材料（１０８、１０８’）の数を必ずしも限定するわけではない。さらに、電荷蓄積構造（４００、４００’）の位置、数および形状、またはチャネル材料（５００、５００’）の外形および形状は、図示された実施形態に限定されることはない。
半導体構造を形成する方法は、酸化物材料の間に形成される電荷蓄積構造の高さを増加させるため、所定の構造に電荷蓄積構造の外形を形成するため、またはその双方のために、このような酸化物材料に対して最適化されたウェットエッチングプロセスと組み合わせて、異なる密度の少なくとも二つの酸化物部分を有する酸化物材料を使用することを含むことができる。
このような一方法は、酸化物材料の堆積プロセスを改変し、制御ゲート凹部内に電荷ブロック材料を形成する前に、酸化物材料のウェットエッチングプロセスを追加する。このような一方法は、限界寸法を脅かすことなく、かつ複雑なステップを追加することなく、電荷蓄積構造の高さを増加させることを可能にすることがある。
本開示は種々の改変および代替形態が可能であるが、本明細書では例示として、特定の実施形態が図面内で示され、記述されてきた。しかしながら、本開示は、開示された特定の形態に限定することを意図するものではない。むしろ、本開示は、以下に添付する請求項およびその法的均等物によって定義されるように、本開示の範囲内にある全ての改変、均等物および代替物を包含するものである。
図２−図５は、上部酸化物部分１０５ｃ、中間酸化物部分１０５ｂおよび下部酸化物部分１０５ａを含むものとして上述され、図示されているが、上部酸化物部分１０５ｃおよび下部酸化物部分１０５ａは、中間酸化物部分１０５ｂよりも低い密度を有する場合、半導体構造１００の意図される使用に応じて、酸化物部分の他の構成および他の相対密度が使用されることがある。他の実施形態においては、以下により詳細に説明されるように、酸化物材料１０５は、単一の酸化物部分を含んでもよいし、異なる密度の二つの酸化物部分を含んでもよい。
第三の誘電体材料４１３は、第二の誘電体材料４１２上に実質的のコンフォーマルに形成されてもよく、図９の半導体構造１００を提供する。化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）またはその組み合わせなど、第三の誘電体材料４１３を形成するための如何なる従来の方法が使用されてもよい。第三の誘電体材料４１３は、酸化シリコン、窒化シリコン、酸窒化シリコンまたは他の高いｋを有する絶縁材料を含んでもよい。幾つかの実施形態においては、第三の誘電体材料４１３は、酸化シリコンである。第一の誘電体材料４１１および第三の誘電体材料４１３は、同一の酸化物材料または異なる酸化物材料が使用されるように独立して選択されてもよい。選択された材料によって、インターポリ誘電体（ＩＰＤ）材料は、開口２００の側壁上の制御ゲート凹部３０３に隣接する領域の少なくとも上に、第一の誘電体酸化物材料４１１−第二の誘電体窒化物材料４１２−第三の誘電体酸化物材料４１３の酸化物−窒化物−酸化物（ＯＮＯ）材料を含んでもよい。ＩＰＤ材料（４１１、４１２、４１３）は、結果として生じる制御ゲート凹部の高さＬ３が隣接する制御ゲート１０８の高さＬ１に実質的に等しくなるように、制御ゲート凹部３０３内の領域を占めることがある。

Claims (20)

  1. 半導体構造を製造する方法であって、
    誘電体材料と制御ゲート材料との交互の積層を形成することであって、前記積層の前記誘電体材料の各々は、同一のエッチング化学に晒されると、異なる除去速度を有するように形成された材料の少なくとも二つの部分を含む、ことと、
    誘電体材料と制御ゲート材料との交互の前記積層を通る開口を形成することと、
    前記制御ゲート材料に隣接する制御ゲート凹部を形成するために、前記制御ゲート材料の一部を除去することと、
    前記制御ゲート凹部の高さを増加させるために、前記制御ゲート凹部に隣接する前記誘電体材料の一部を除去することと、
    前記制御ゲート材料の露出表面に隣接する電荷ブロック材料を形成することと、
    電荷蓄積構造を形成するために、電荷蓄積材料で前記制御ゲート凹部を充填することと、
    を含む、
    ことを特徴とする方法。
  2. 電荷蓄積構造を形成するために、電荷蓄積材料で前記制御ゲート凹部を充填することは、
    前記電荷蓄積構造を形成することであって、前記電荷蓄積構造の各々は、前記隣接する制御ゲート材料と実質的に同一の高さを含む、ことを含む、
    ことを特徴とする請求項１に記載の方法。
  3. 誘電体材料と制御ゲート材料との交互の積層を形成することは、
    酸化物材料と制御ゲート材料との交互の積層を形成することであって、前記積層の前記酸化物材料の各々は、異なる密度の少なくとも二つの酸化物部分を含む、
    ことを特徴とする請求項１に記載の方法。
  4. 酸化物材料と制御ゲート材料との積層を形成することは、
    約２５ワットから約２００ワットのＲＦ電力で化学蒸着プロセスによって、異なる密度の少なくとも二つの酸化物部分を含む前記酸化物材料を形成することを含む、
    ことを特徴とする請求項３に記載の方法。
  5. 酸化物材料と制御ゲート材料との交互の積層を形成することは、
    一つの反応室内でｉｎ−ｓｉｔｕ化学蒸着プロセスによって、異なる密度の少なくとも二つの酸化物部分を各々含む前記酸化物材料を形成することを含む、
    ことを特徴とする請求項３に記載の方法。
  6. 誘電体材料と制御ゲート材料との交互の積層を形成することは、
    誘電体材料と制御ゲート材料との交互の積層を形成することであって、前記積層の前記誘電体材料の各々は、少なくとも第一の材料部分と第二の材料部分とを含み、前記第一の材料部分は、同一のエッチング化学に晒されると、前記第二の材料部分のエッチング速度よりも少なくとも約２倍速いエッチング速度を有するように形成される、ことを含む、
    ことを特徴とする請求項１に記載の方法。
  7. 誘電体材料と制御ゲート材料との交互の積層を形成することは、
    誘電体材料と制御ゲート材料との交互の積層を形成することであって、前記積層の前記誘電体材料の各々は、上部材料部分、中間材料部分および下部材料部分を含み、前記上部材料部分は、同一のエッチング化学に晒されると、前記下部材料部分と実質的に同一の除去速度を有し、前記中間材料部分よりも速い除去速度を有する、ことを含む、
    ことを特徴とする請求項１に記載の方法。
  8. 誘電体材料と制御ゲート材料との交互の積層を形成することであって、前記積層の前記誘電体材料の各々は、上部材料部分、中間材料部分および下部材料部分を含む、ことは、
    酸化シリコン材料を含む前記上部材料部分および下部材料部分と、窒化シリコン材料を含む前記中間材料部分とを形成することを含む、
    ことを特徴とする請求項７に記載の方法。
  9. 誘電体材料と制御ゲート材料との交互の積層を形成することであって、前記積層の前記誘電体材料の各々は、上部材料部分、中間材料部分および下部材料部分を含む、ことは、
    酸化シリコン材料を含む前記上部材料部分および下部材料部分と、酸窒化シリコン材料を含む前記中間材料部分とを形成することを含む、
    ことを特徴とする請求項７に記載の方法。
  10. 前記電荷蓄積構造の露出表面上にトンネル誘電体材料を形成することをさらに含む、
    ことを特徴とする請求項１に記載の方法。
  11. 前記開口をチャネル材料で充填することをさらに含む、
    ことを特徴とする請求項１に記載の方法。
  12. 誘電体材料と制御ゲートとの交互の積層であって、前記積層の前記誘電体材料の各々は、異なる密度の少なくとも二つの部分を含む、交互の積層と、
    前記制御ゲート横方向に隣接する電荷蓄積構造と、
    前記電荷蓄積構造の各々と、前記隣接する制御ゲートとの間の電荷ブロック材料と、
    誘電体材料と制御ゲートとの交互の前記積層を通って延びるチャネル材料と、
    を含む、
    ことを特徴とする半導体構造。
  13. 前記電荷蓄積構造の各々は、前記隣接する制御ゲートと実質的に同一の高さを有する、
    ことを特徴とする請求項１２に記載の半導体構造。
  14. 前記少なくとも二つの誘電体部分内の一誘電体の密度は、前記少なくとも二つの誘電体部分の隣接する誘電体部分の密度よりも約６倍低い密度から約２倍高い密度の間である、
    ことを特徴とする請求項１２に記載の半導体構造。
  15. 前記誘電体材料は上部誘電体部分、中間誘電体部分および下部誘電体部分を含み、前記上部誘電体部分の密度は、前記下部誘電体部分の密度と実質的に等しく、前記中間誘電体部分の密度よりも低い、
    ことを特徴とする請求項１２に記載の半導体構造。
  16. 前記誘電体材料は上部誘電体部分、中間誘電体部分および下部誘電体部分を含み、前記中間誘電体部分の密度は、前記上部誘電体部分の密度および前記下部誘電体部分の密度よりも高い、
    ことを特徴とする請求項１２に記載の半導体構造。
  17. 前記誘電体材料は酸化物材料を含む、
    ことを特徴とする請求項１２に記載の半導体構造。
  18. 前記電荷ブロック材料は、酸化物−窒化物−酸化物（ＯＮＯ）材料を含む、
    ことを特徴とする請求項１２に記載の半導体構造。
  19. 前記チャネル材料と前記電荷蓄積構造との間にトンネル誘電体材料をさらに含む、
    ことを特徴とする請求項１２に記載の半導体構造。
  20. 前記構造は三次元ＮＡＮＤフラッシュメモリデバイスを含む、
    ことを特徴とする請求項１２に記載の半導体構造。
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