JP2010087185A - シリコン酸化膜の形成方法、コンピュータ読み取り可能な記憶媒体およびプラズマ酸化処理装置 - Google Patents

シリコン酸化膜の形成方法、コンピュータ読み取り可能な記憶媒体およびプラズマ酸化処理装置 Download PDF

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Abstract

【課題】 ゲート絶縁膜等の用途に適した、優れた絶縁特性を有するシリコン酸化膜を形成する。
【解決手段】 複数の孔を有する平面アンテナ３１により処理容器１にマイクロ波を導入するプラズマ酸化処理装置１００において、処理ガス中の酸素の割合を０．１％以上１０％以下の範囲内、処理容器１内の圧力を１．３Ｐａ以上２６６．Ｐａ以下の範囲内に設定し、高周波電源４４から、ウエハＷを載置する載置台２の電極にウエハＷの面積当り０．１４Ｗ／ｃｍ２以上２．１３Ｗ／ｃｍ２以下の範囲内の出力で高周波電力を供給し、ウエハＷにＲＦバイアスを印加しながら、ウエハＷのシリコンに対してプラズマ酸化処理を行う。
【選択図】図１

Description

本発明は、例えば、ゲート絶縁膜等の用途に適用可能な良質なシリコン酸化膜（ＳｉＯ２）膜を形成するシリコン酸化膜の形成方法、それに用いるコンピュータ読み取り可能な記憶媒体およびプラズマ酸化処理装置に関する。
シリコン表面を酸化してシリコン酸化膜を形成する方法としては、酸化炉やＲＴＰ（Rapid Thermal Process）装置を用いる熱酸化処理と、プラズマ処理装置を用いるプラズマ酸化処理に大別される。
例えば、熱酸化処理の一つである酸化炉によるウエット酸化処理では、８００℃超の温度にシリコン基板を加熱し、ＷＶＧ（Water Vapor Generator；水蒸気ジェネレーター）を用いて酸化雰囲気に曝すことによりシリコン表面を酸化してシリコン酸化膜を形成する。熱酸化処理は、良質なシリコン酸化膜を形成できる方法であると考えられている。しかし、熱酸化処理は、８００℃超の高温による処理が必要であることから、サーマルバジェットが増大し、熱応力によってシリコン基板に歪みなどを生じさせてしまうという問題があった。
一方、プラズマ酸化処理に関しては、アルゴンガスと酸素ガスを含み、酸素の流量比率が約１％の処理ガスを用い、１３３．３Ｐａの処理圧力で形成されたマイクロ波励起プラズマをシリコン表面に作用させてプラズマ酸化処理を行なうことによりシリコン酸化膜を形成する方法が提案されている（例えば、特許文献１）。この特許文献１の方法では、処理温度が４００℃前後と比較的低温でプラズマ酸化処理を行うことができるため、熱酸化処理におけるサーマルバジェットの増大や基板の歪みなどの問題を回避することができる。
上記特許文献１では、酸素の流量比率が約１％、処理圧力が１３３．３Ｐａという低圧力・低酸素濃度の条件でプラズマを形成している。このような低圧力・低酸素濃度の条件でプラズマ酸化処理を行うことにより、高い酸化レートが得られる。しかし、低圧力・低酸素濃度のプラズマ酸化処理によって得られたシリコン酸化膜は、膜中にＳｉ−Ｏ結合の欠陥が多く、初期耐圧不良を引き起こしてデバイスの歩留まりを低下させる原因になる、という問題があった。このような問題点は、相対的により高い処理圧力（例えば４００Ｐａ）、より高い酸素濃度（例えば２０％）で処理を行うことによって改善されるが、処理圧力と酸素濃度を高めていくと、酸化レートが下がり、スループットが低下する。また、処理圧力と酸素濃度を高めていくと、シリコン酸化膜の表面や、Ｓｉ／ＳｉＯ２界面の平坦性が悪化して絶縁膜としての耐久性が低下する、という問題があった。
そこで、低圧力・低酸素濃度条件でのプラズマ酸化処理の長所を損なうことなく、絶縁特性に優れたシリコン酸化膜を形成するために、処理ガス中の酸素の割合が１％以下で、かつ圧力が０．１３３〜１３３Ｐａの第１の処理条件でプラズマを形成してシリコン酸化膜を形成する第１の酸化処理工程と、処理ガス中の酸素の割合が２０％以上で、かつ圧力が４００〜１３３３Ｐａの第２の処理条件でプラズマを形成してシリコン酸化膜を形成する第２の酸化処理工程と、を含むシリコン酸化膜の形成方法が提案されている（特許文献２）。
ＷＯ２００４／００８５１９号 特開２００８−９１４０９号
近年の半導体装置の微細化に伴い、例えばトランジスタやフラッシュメモリ素子などのゲート絶縁膜には、繰り返しストレスが加えられてもその絶縁特性が低下せず、リーク電流の発生を極力抑制できるように高い絶縁耐久性を有する膜質が求められるようになっている。また、近年では、半導体ウエハの処理枚数を多くし、スループットを向上させる観点から、所定の膜厚のシリコン酸化膜を短時間に形成できるように酸化レートの向上が求められている。このように方向性の異なる二つの要求に対して、従来のプラズマ酸化処理の手法では、その両方を同時に満足させることは困難であった。
上記特許文献２では、低圧力・低酸素濃度条件と、これよりも相対的に高い圧力・高い酸素濃度条件による２ステップのプラズマ処理によって、低圧力・低酸素濃度条件での長所である高い酸化レートと、シリコン酸化膜の表面およびＳｉ／ＳｉＯ２界面の平坦性を維持しながら、その短所であった膜中の欠陥を抑制することによって、緻密で欠陥の少ないシリコン酸化膜を得ている。しかし、特許文献２の技術は、２ステップの処理を前提とするため、スループットを向上させるという側面では改善の余地が残されていた。
本発明は、上記事情に鑑みてなされたものであって、ゲート絶縁膜等の用途に適した優れた絶縁特性を有するシリコン酸化膜を短時間に形成する方法を提供することを目的とする。
本発明に係るシリコン酸化膜の形成方法は、プラズマ処理装置の処理容器内で、被処理体の表面に露出したシリコンに酸素を含有する処理ガスのプラズマを作用させて酸化処理を施し、シリコン酸化膜を形成するシリコン酸化膜の形成方法であって、
前記処理ガス中の酸素の割合が０．１％以上１０％以下の範囲内であり、かつ前記処理容器内の圧力が１．３Ｐａ以上２６６．６Ｐａ以下の範囲内の条件で前記プラズマを生成させるとともに、前記処理容器内において被処理体を載置する載置台に被処理体の面積当り０．１４Ｗ／ｃｍ２以上２．１３Ｗ／ｃｍ２以下の範囲内の出力で高周波電力を供給して被処理体にバイアスを印加しながらシリコンを酸化することを特徴とする。
本発明のシリコン酸化膜の形成方法において、前記高周波電力の周波数は、４００ｋＨｚ以上６０ＭＨｚ以下の範囲内であることが好ましい。
また、本発明のシリコン酸化膜の形成方法において、処理温度は室温以上６００℃以下の範囲内であることが好ましい。
また、本発明のシリコン酸化膜の形成方法において、前記プラズマは、前記処理ガスと、複数のスロットを有する平面アンテナにより前記処理容器内に導入されるマイクロ波と、によって形成されるマイクロ波励起プラズマであることが好ましい。この場合、前記マイクロ波のパワー密度が、被処理体の面積あたり０．２５５Ｗ／ｃｍ２以上２．５５Ｗ／ｃｍ２以下の範囲内であることが好ましい。
本発明に係るコンピュータ読み取り可能な記憶媒体は、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
前記制御プログラムは、実行時に、プラズマ処理装置の処理容器内で、被処理体の表面に露出したシリコンに酸素を含有する処理ガスのプラズマを作用させてシリコン酸化膜を形成する処理において、前記処理ガス中の酸素の割合が０．１％以上１０％以下の範囲内であり、かつ前記処理容器内の圧力が１．３Ｐａ以上２６６．６Ｐａ以下の範囲内の条件で前記プラズマを生成させるとともに、前記処理容器内において被処理体を載置する載置台に被処理体の面積当り０．１４Ｗ／ｃｍ２以上２．１３Ｗ／ｃｍ２以下の範囲内の出力で高周波電力を供給して被処理体にバイアスを印加するように、コンピュータに前記プラズマ処理装置を制御させるものであることを特徴とする。
本発明に係るプラズマ酸化処理装置は、プラズマを用いて被処理体を処理する上部が開口した処理容器と、
前記処理容器の前記開口を塞ぐ誘電体部材と、
前記誘電体部材の外側に設けられ、前記処理容器内に電磁波を導入するためのアンテナと、
前記処理容器内に酸素を含有する処理ガスを供給するガス供給機構と、
前記処理容器内を減圧排気する排気機構と、
前記処理容器内で被処理体を載置する載置台と、
前記載置台に接続された高周波電源と、
前記処理容器内で、被処理体の表面に露出したシリコンに前記処理ガスのプラズマを作用させてシリコン酸化膜を形成する処理において、前記処理ガス中の酸素の割合が０．１％以上１０％以下の範囲内であり、かつ前記処理容器内の圧力が１．３Ｐａ以上２６６．６Ｐａ以下の範囲内の条件で前記プラズマを生成させるとともに、前記処理容器内において被処理体を載置する載置台に被処理体の面積当り０．１４Ｗ／ｃｍ２以上２．１３Ｗ／ｃｍ２以下の範囲内の出力で高周波電力を供給して被処理体にバイアスを印加するように制御する制御部と、
を備えたことを特徴とする。
本発明のシリコン酸化膜の形成方法では、被処理体を載置する載置台に被処理体の面積当り０．１４Ｗ／ｃｍ２以上２．１３Ｗ／ｃｍ２以下の範囲内の出力で高周波電力を供給して被処理体にバイアスを印加しながら、処理ガス中の酸素の割合を０．１％以上１０％以下の範囲内とし、かつ処理圧力を１．３Ｐａ以上２６６．６Ｐａ以下の範囲内としてプラズマ酸化処理を行うことで、絶縁膜としての耐久性に優れたシリコン酸化膜を高い酸化レートで形成できる。このシリコン酸化膜は、例えばトランジスタのゲート絶縁膜、フラッシュメモリ素子のトンネル酸化膜等のゲート絶縁材料として好適なものである。
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の実施の形態にかかるシリコン酸化膜の形成方法に利用可能なプラズマ酸化処理装置１００の概略構成を模式的に示す断面図である。また、図２は、図１のプラズマ酸化処理装置１００の平面アンテナを示す平面図である。
プラズマ酸化処理装置１００は、複数のスロット状の孔を有する平面アンテナ、特にＲＬＳＡ（Ｒａｄｉａｌ Ｌｉｎｅ Ｓｌｏｔ Ａｎｔｅｎｎａ；ラジアルラインスロットアンテナ）にて直接処理容器内にマイクロ波を導入して処理容器内でプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波励起プラズマを発生させ得るＲＬＳＡマイクロ波プラズマ処理装置として構成されている。プラズマ酸化処理装置１００では、１×１０１０〜５×１０１２／ｃｍ３のプラズマ密度で、かつ０．７〜２ｅＶの低電子温度を有するプラズマによる処理が可能である。従って、プラズマ酸化処理装置１００は、各種半導体装置の製造過程において、シリコン酸化膜（例えばＳｉＯ２膜）を形成する目的で好適に利用できる。
プラズマ酸化処理装置１００は、主要な構成として、気密に構成された処理容器１と、処理容器１内にガスを供給するガス供給機構１８と、処理容器１内を減圧排気するための排気機構としての排気装置２４と、処理容器１の上部に設けられ、処理容器１内にマイクロ波を導入するマイクロ波導入機構２７と、これらプラズマ酸化処理装置１００の各構成部を制御する制御部５０と、を備えている。
処理容器１は、接地された略円筒状の容器により形成されている。なお、処理容器１は角筒形状の容器により形成してもよい。処理容器１は、アルミニウム等の材質からなる底壁１ａと側壁１ｂとを有している。
処理容器１の内部には、被処理体であるウエハＷを水平に載置するための載置台２が設けられている。載置台２は、例えばＡｌＮ、Ａｌ２Ｏ３等のセラミックスにより構成されており、その中でも特に熱伝導性の高い材質例えばＡｌＮが好ましい。この載置台２は、排気室１１の底部中央から上方に延びる円筒状の支持部材３により支持されている。支持部材３は、例えばＡｌＮ等のセラミックスにより構成されている。
また、載置台２には、その外縁部または全面をカバーし、かつウエハＷをガイドするためのカバー部材４が設けられている。このカバー部材４は、環状に形成され、載置台２の載置面及び／または側面をカバーしている。なお、載置台２の全面をカバーする場合は、カバー部材４の上にウエハＷが載置される。カバー部材４によって、載置台２とプラズマの接触を遮断し、スパッタリングを防止して、ウエハＷへの不純物の混入防止を図ることができる。カバー部材４は、例えば石英、単結晶シリコン、ポリシリコン、アモルファスシリコン、ＳｉＮ等の材質で構成され、これらの中でもプラズマとの相性がよい石英がもっとも好ましい。また、カバー部材４を構成する前記材質は、アルカリ金属、金属などの不純物の含有量が少ない高純度のものが好ましい。
また、載置台２には、抵抗加熱型のヒータ５が埋め込まれている。このヒータ５は、ヒータ電源５ａから給電されることにより載置台２を加熱して、その熱で被処理基板であるウエハＷを均一に加熱する。
また、載置台２には、熱電対（ＴＣ）６が配備されている。この熱電対６によって温度計測を行うことにより、ウエハＷの加熱温度を例えば室温から９００℃までの範囲で制御可能となっている。
また、載置台２には、ウエハＷを処理容器１内に搬入する際にウエハＷの受け渡しに用いるウエハ支持ピン（図示せず）が設けられている。各ウエハ支持ピンは、載置台２の表面に対して突没可能に設けられている。
処理容器１の内周には、石英からなる円筒状のライナー７が設けられている。また、載置台２の外周側には、処理容器１内で均一な排気を実現するため、多数の排気孔８ａを有する石英製のバッフルプレート８が環状に設けられている。このバッフルプレート８は、複数の支柱９により支持されている。
処理容器１の底壁１ａの略中央部には、円形の開口部１０が形成されている。底壁１ａにはこの開口部１０と連通し、下方に向けて突出する排気室１１が設けられている。この排気室１１には、排気管１２が接続されており、この排気管１２は排気装置２４に接続されている。このようにして、処理容器１内を真空排気できるように構成されている。
処理容器１の上部には、開口部を有する蓋枠１３が配置されている。蓋枠１３の内周は、内側（処理容器内空間）へ向けて突出し、環状の支持部１３ａを形成している。
処理容器１の側壁１ｂには、環状をなすガス導入部１５が設けられている。このガス導入部１５は、酸素含有ガスやプラズマ励起用ガスを供給するガス供給機構１８に接続されている。なお、ガス導入部１５はノズル状またはシャワー状に設けてもよい。
また、処理容器１の側壁１ｂには、プラズマ酸化処理装置１００と、これに隣接する搬送室（図示せず）との間で、ウエハＷの搬入出を行うための搬入出口１６と、この搬入出口１６を開閉するゲートバルブ１７とが設けられている。
ガス供給機構１８は、例えば不活性ガス供給源１９ａおよび酸素含有ガス供給源１９ｂおよび水素ガス供給源１９ｃを有している。なお、ガス供給機構１８は、上記以外の図示しないガス供給源として、例えば処理容器１内雰囲気を置換する際に用いるパージガス供給源、処理容器１内をクリーニングする際に用いるクリーニングガス供給源等を有していてもよい。
不活性ガスとしては、例えばＮ２ガスや希ガスなどを用いることができる。希ガスとしては、例えばＡｒガス、Ｋｒガス、Ｘｅガス、Ｈｅガスなどを用いることができる。これらの中でも、経済性に優れている点でＡｒガスを用いることが特に好ましい。また、酸素含有ガスとしては、例えば酸素ガス（Ｏ２）、一酸化窒素（ＮＯ）、一酸化二窒素（Ｎ２Ｏ）などを用いることができる。
不活性ガス、酸素含有ガスおよび水素ガスは、ガス供給機構１８の不活性ガス供給源１９ａ、酸素含有ガス供給源１９ｂおよび水素ガス供給源１９ｃから、ガスライン（配管）２０を介してガス導入部１５に至り、ガス導入部１５から処理容器１内に導入される。各ガス供給源に接続する各々のガスライン２０には、マスフローコントローラ２１およびその前後の開閉バルブ２２が設けられている。このようなガス供給機構１８の構成により、供給されるガスの切替えや流量等の制御が出来るようになっている。
排気機構としての排気装置２４は、例えばターボ分子ポンプなどの高速真空ポンプを備えている。前記のように、排気装置２４は、排気管１２を介して処理容器１の排気室１１に接続されている。処理容器１内のガスは、排気室１１の空間１１ａ内へ均一に流れ、さらに空間１１ａから排気装置２４を作動させることにより、排気管１２を介して外部へ排気される。これにより、処理容器１内を所定の真空度、例えば０．１３３Ｐａまで高速に減圧することが可能となっている。
次に、マイクロ波導入機構２７の構成について説明する。マイクロ波導入機構２７は、主要な構成として、透過板２８、平面アンテナ３１、遅波材３３、金属カバー３４、導波管３７、マッチング回路３８およびマイクロ波発生装置３９を備えている。
誘電体部材としての透過板２８は、蓋枠１３において内周側に突出した支持部１３ａ上に配備されている。マイクロ波を透過させる透過板２８は、誘電体、例えば石英やＡｌ２Ｏ３、ＡｌＮ等のセラミックス等の部材で構成されている。この透過板２８と支持部１３ａとの間は、Ｏリング等のシール部材２９を介して気密にシールされている。したがって、処理容器１内は気密に保持される。
アンテナとしての平面アンテナ３１は、透過板２８の上方（処理容器１の外側）において、載置台２と対向するように設けられている。平面アンテナ３１は、円板状をなしている。なお、平面アンテナ３１の形状は、円板状に限らず、例えば四角板状でもよい。この平面アンテナ３１は、蓋枠１３の上端に係止されている。
平面アンテナ３１は、例えば表面が金または銀メッキされた銅板、アルミニウム板、ニッケル板およびそれらの合金などの導電性部材で構成されている。平面アンテナ３１は、マイクロ波を放射する多数のスロット状のマイクロ波放射孔３２を有している。マイクロ波放射孔３２は、所定のパターンで平面アンテナ３１を貫通して形成されている。
個々のマイクロ波放射孔３２は、例えば図２に示すように、細長い長方形状（スロット状）をなしている。そして、典型的には隣接するマイクロ波放射孔３２が「Ｌ」字状に配置されている。また、このように所定の形状（例えばＬ字状）に組み合わせて配置されたマイクロ波放射孔３２は、さらに全体として同心円状に配置されている。
マイクロ波放射孔３２の長さや配列間隔は、マイクロ波の波長（λｇ）に応じて決定される。例えば、マイクロ波放射孔３２の間隔は、λｇ／４〜λｇとなるように配置される。なお、図２においては、同心円状に形成された隣接するマイクロ波放射孔３２どうしの間隔をΔｒで示している。なお、マイクロ波放射孔３２の形状は、円形状、円弧状等の他の形状であってもよい。さらに、マイクロ波放射孔３２の配置形態は特に限定されず、同心円状のほか、例えば、螺旋状、放射状等に配置することもできる。
平面アンテナ３１の上面（平面アンテナ３１と金属カバー３４との間で形成される偏平導波管）には、真空よりも大きい誘電率を有する遅波材３３が設けられている。この遅波材３３は、真空中ではマイクロ波の波長が長くなることから、マイクロ波の波長を短くしてプラズマを調整する機能を有している。遅波材の材質としては、例えば石英、ポリテトラフルオロエチレン樹脂、ポリイミド樹脂などを用いることができる。
なお、平面アンテナ３１と透過板２８との間、また、遅波材３３と平面アンテナ３１との間は、それぞれ接触させても離間させてもよいが、接触させることが好ましい。
処理容器１の上部には、これら平面アンテナ３１および遅波材３３を覆うように、金属カバー３４が設けられている。金属カバー３４は、例えばアルミニウムやステンレス鋼等の金属材料によって構成されている。金属カバー３４と平面アンテナ３１によって、偏平導波路が形成され、マイクロ波を処理容器１内に均一に供給できるようになっている。蓋枠１３の上端と金属カバー３４とは、シール部材３５によりシールされている。また、金属カバー３４の壁体の内部には、冷却水流路３４ａが形成されている。この冷却水流路３４ａに冷却水を通流させることにより、金属カバー３４、遅波材３３、平面アンテナ３１および透過板２８を冷却できるようになっている。なお、金属カバー３４は接地されている。
金属カバー３４の上壁（天井部）の中央には、開口部３６が形成されており、この開口部３６には導波管３７が接続されている。導波管３７の他端側には、マッチング回路３８を介してマイクロ波を発生するマイクロ波発生装置３９が接続されている。
導波管３７は、上記金属カバー３４の開口部３６から上方へ延出する断面円形状の同軸導波管３７ａと、この同軸導波管３７ａの上端部にモード変換器４０を介して接続された水平方向に延びる矩形導波管３７ｂとを有している。モード変換器４０は、矩形導波管３７ｂ内をＴＥモードで伝播するマイクロ波をＴＥＭモードに変換する機能を有している。
同軸導波管３７ａの中心には内導体４１が延在している。この内導体４１は、その下端部において平面アンテナ３１の中心に接続固定されている。このような構造により、マイクロ波は、同軸導波管３７ａの内導体４１を介して平面アンテナ３１により形成される偏平導波路へ放射状に効率よく均一に伝播される。
以上のような構成のマイクロ波導入機構２７により、マイクロ波発生装置３９で発生したマイクロ波が導波管３７を介して平面アンテナ３１へ伝搬され、さらにマイクロ波放射孔３２（スロット）から透過板２８を介して処理容器１内に導入されるようになっている。なお、マイクロ波の周波数としては、例えば２．４５ＧＨｚが好ましく用いられ、他に８．３５ＧＨｚ、１．９８ＧＨｚ等を用いることもできる。
また、載置台２の表面側には電極４２が埋設されている。この電極４２には、給電線４２ａによって、マッチングボックス（Ｍ．Ｂ．）４３を介してバイアス印加用の高周波電源４４が接続されている。つまり、電極４２に高周波電力を供給することによって、基板であるウエハＷにバイアスを印加できる構成となっている。電極４２の材質としては、例えばモリブデン、タングステンなどの導電性材料を用いることができる。電極４２は、例えば網目状、格子状、渦巻き状等の形状に形成されている。
プラズマ酸化処理装置１００の各構成部は、制御部５０に接続されて制御される構成となっている。制御部５０は、典型的にはコンピュータであり、例えば図３に示したように、ＣＰＵを備えたプロセスコントローラ５１と、このプロセスコントローラ５１に接続されたユーザーインターフェース５２および記憶部５３を備えている。プロセスコントローラ５１は、プラズマ酸化処理装置１００において、例えば温度、圧力、ガス流量、マイクロ波出力、バイアス印加用の高周波出力などのプロセス条件に関係する各構成部（例えば、ヒータ電源５ａ、ガス供給機構１８、排気装置２４、マイクロ波発生装置３９、高周波電源４４など）を統括して制御する制御手段である。
ユーザーインターフェース５２は、工程管理者がプラズマ酸化処理装置１００を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ酸化処理装置１００の稼働状況を可視化して表示するディスプレイ等を有している。また、記憶部５３には、プラズマ酸化処理装置１００で実行される各種処理をプロセスコントローラ５１の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記録されたレシピなどが保存されている。
そして、必要に応じて、ユーザーインターフェース５２からの指示等にて任意のレシピを記憶部５３から呼び出してプロセスコントローラ５１に実行させることで、プロセスコントローラ５１による制御のもとでプラズマ酸化処理装置１００の処理容器１内で所望の処理が行われる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、フラッシュメモリ、ＤＶＤ、ブルーレイディスクなどに格納された状態のものを利用できる。さらに、前記レシピを他の装置から例えば専用回線を介して伝送させて利用することも可能である。
このように構成されたプラズマ酸化処理装置１００では、６００℃以下例えば室温（２５℃程度）以上６００℃以下の低温で下地膜や基板（ウエハＷ）等へのダメージフリーなプラズマ処理を行うことができる。また、プラズマ酸化処理装置１００は、プラズマの均一性に優れていることから、大口径のウエハＷ（被処理体）に対してもプロセスの均一性を実現できる。
次に、ＲＬＳＡ方式のプラズマ酸化処理装置１００を用いたプラズマ酸化処理について適宜図４も参照しながら説明する。まず、ゲートバルブ１７を開にして搬入出口１６からウエハＷを処理容器１内に搬入し、載置台２上に載置する。
次に、処理容器１内を減圧排気しながら、ガス供給機構１８の不活性ガス供給源１９ａ、酸素含有ガス供給源１９ｂおよび水素ガス供給源１９ｃから、不活性ガス、酸素含有ガスおよび必要に応じて水素ガスを所定の流量でそれぞれガス導入部１５を介して処理容器１内に導入する。このようにして、処理容器１内を所定の圧力に調節する。
次に、マイクロ波発生装置３９で発生させた所定周波数例えば２．４５ＧＨｚのマイクロ波を、マッチング回路３８を介して導波管３７に導く。導波管３７に導かれたマイクロ波は、矩形導波管３７ｂおよび同軸導波管３７ａを順次通過し、内導体４１を介して平面アンテナ３１に供給される。つまり、マイクロ波は、矩形導波管３７ｂ内ではＴＥモードで伝搬し、このＴＥモードのマイクロ波はモード変換器４０でＴＥＭモードに変換されて、同軸導波管３７ａ内を平面アンテナ３１に向けて伝搬されていく。そして、マイクロ波は、平面アンテナ３１に貫通形成されたスロット状のマイクロ波放射孔３２から透過板２８を介して処理容器１内においてウエハＷの上方空間に放射される。この際のマイクロ波出力は、例えばパワー密度として０．２５５〜２．５５Ｗ／ｃｍ２の範囲内から選択することができる。
平面アンテナ３１から透過板２８を経て処理容器１内に放射されたマイクロ波により、処理容器１内で電磁界が形成され、不活性ガスおよび酸素含有ガス等の処理ガスをプラズマ化する。被処理体であるウエハＷをこのプラズマに曝すことにより、酸素（Ｏ）含有プラズマ中のラジカルおよびイオンが、図４（ａ）に示したように、ウエハＷのシリコン層６０に作用し、図４（ｂ）に示したようにシリコン層６０の表面が酸化され、シリコン酸化膜７０が形成される。なお、シリコン層６０としては、単結晶シリコン、多結晶シリコンまたはアモルファスシリコンを挙げることができる。
また、プラズマ酸化処理を行なっている間、載置台２の電極４２に高周波電源４４から所定の周波数およびパワーの高周波電力を供給する。この高周波電源４４から供給される高周波電力によってウエハＷへＲＦバイアスが印加され、プラズマの０．７〜２ｅＶの低い電子温度を維持しつつ、プラズマ酸化処理が促進される。すなわち、ＲＦバイアスは、プラズマ中の酸素イオンをウエハＷへ引き込むように作用するため、シリコンの酸化レートを増大させるように作用する。従って、ＲＦバイアスによって酸化活性種のイオンがウエハＷに引き込まれ、シリコン酸化膜７０を形成することができる。
本発明で用いるマイクロ波励起プラズマは、マイクロ波が平面アンテナ３１の多数のマイクロ波放射孔３２から放射されることにより、略１×１０１０〜５×１０１２／ｃｍ３の高密度で、かつウエハＷ近傍では、略１．２ｅＶ以下の低電子温度プラズマとなる。このようにして形成されるプラズマは、基板（ウエハＷ）へのイオン等によるプラズマダメージが少ない。その結果、プラズマ中の活性種例えばラジカルやイオンの作用によりウエハＷ表面に形成されたシリコン層６０に対してプラズマ酸化処理が行われ、ダメージのないシリコン酸化膜７０が形成されるのである。
＜プラズマ酸化処理条件＞
ここで、プラズマ酸化処理装置１００において行なわれるプラズマ酸化処理の好ましい条件について説明を行う。処理ガスとしては、希ガスとしてＡｒガスを、酸素含有ガスとしてＯ２ガスをそれぞれ使用することが好ましい。このとき、処理ガス中に含まれるＯ２ガスの流量比率（体積比率）は、高密度なイオンを生成させてシリコン酸化膜の表面およびＳｉ／ＳｉＯ２界面を平坦化する観点から、０．１％以上１０％以下の範囲内が好ましく、０．５％以上２％以下の範囲内がより好ましい。
また、処理圧力は、高密度なイオンを生成させてシリコン酸化膜の表面およびＳｉ／ＳｉＯ２界面を平坦化する観点から、１．３Ｐａ以上２６６．６Ｐａ以下の範囲内に設定することが好ましく、６．７Ｐａ以上１３３Ｐａ以下の範囲内がより好ましい。
本実施の形態では、プラズマ酸化処理を行なっている間、高周波電源４４から所定の周波数および高周波電力を載置台２の電極に供給する。高周波電源４４から供給される高周波電力の周波数は、例えば１００ｋＨｚ以上６０ＭＨｚ以下の範囲内が好ましく、４００ｋＨｚ以上１３．５ＭＨｚ以下の範囲内がより好ましい。高周波電力は、ウエハＷの面積当たりのパワー密度として例えば０．１４Ｗ／ｃｍ２以上２．１３Ｗ／ｃｍ２以下の範囲内で供給することが好ましく、０．２３Ｗ／ｃｍ２以上１．２Ｗ／ｃｍ２以下の範囲内で供給することがより好ましい。
また、高周波のパワーは１００Ｗ以上１５００Ｗ以下の範囲内が好ましく、３００Ｗ以上１０００Ｗ以下の範囲内がより好ましい。載置台２の電極４２に供給された高周波電力は、プラズマの低い電子温度を維持しつつ、プラズマ中のイオン種をウエハＷへ引き込む作用を有している。従って、載置台２の電極４２に高周波電力を供給してウエハＷにバイアスを印加することにより、プラズマ酸化の速度を向上させることができる。また、本実施の形態では、ウエハＷへバイアスを印加しても、低電子温度のプラズマであるため、シリコン酸化膜へのプラズマ中のイオン等によるダメージがなく、低温かつ短時間で良質なシリコン酸化膜を形成することが出来る。
また、プラズマ酸化処理におけるマイクロ波のパワー密度は、安定かつ均一にプラズマを生成させる観点から、０．２５５Ｗ／ｃｍ２以上２．５５Ｗ／ｃｍ２以下の範囲内とすることが好ましい。なお、本発明においてマイクロ波のパワー密度は、ウエハＷの面積１ｃｍ２あたりのマイクロ波パワーを意味する。例えば３００ｍｍ径以上のウエハＷを処理する場合には、マイクロ波パワーを５００Ｗ以上５０００Ｗ未満の範囲内とすることが好ましく、１０００Ｗ以上４０００Ｗ以下とすることがより好ましい。
また、ウエハＷの加熱温度は、載置台２の温度として、例えば室温（２５℃程度）以上６００℃以下の範囲内とすることが好ましく、２００℃以上５００℃以下の範囲内に設定することがより好ましく、４００℃以上５００℃以下の範囲内に設定することが望ましい。
以上の条件は、制御部５０の記憶部５３にレシピとして保存されている。そして、プロセスコントローラ５１がそのレシピを読み出してプラズマ酸化処理装置１００の各構成部例えばガス供給機構１８、排気装置２４、マイクロ波発生装置３９、ヒータ電源５ａ、高周波電源４４などへ制御信号を送出することにより、所望の条件でのプラズマ酸化処理が実現する。
本実施の形態のシリコン酸化膜の形成方法では、載置台２の電極４２に高周波電力を供給してプラズマ中のイオンをウエハＷに引き込むことによって酸化速度を極端に高めるとともに、処理圧力を２６６．６Ｐａ以下に設定し、かつ処理ガス中のＯ２比率を１０％以下に設定した。このような条件設定により、酸化活性種としてイオン主体の酸化を行っている。
以上のように、プラズマ酸化処理装置１００を用いてシリコンのプラズマ酸化処理を行うことにより、シリコン酸化膜の表面およびＳｉ／ＳｉＯ２界面が平坦で、絶縁膜としての耐久性に優れた良質なシリコン酸化膜７０を所望の膜厚例えば２ｎｍ以上１５ｎｍ以下、好ましくは４ｎｍ以上１０ｎｍ以下で形成することができる。このように形成されたシリコン酸化膜７０は、例えば、トランジスタや半導体メモリ装置のゲート絶縁膜として好ましく適用可能である。
なお、得られたシリコン酸化膜の膜質をさらに向上させるために、例えばＮＯ、Ｎ２Ｏガスなどのガス雰囲気中で、８００℃以上１１００℃以下、好ましくは８５０℃以上９５０℃以下の温度で短時間（例えば５〜６０秒間、好ましくは１０〜３０秒間）の熱処理を行うことが好ましい。熱処理工程を追加することによって、シリコン酸化膜中のＳｉ−Ｏ結合等の欠陥を修復する効果が得られ、より膜質を改善することができる。
次に、本発明の効果を確認した試験結果について説明する。プラズマ酸化処理装置１００を用い、下記の二通りの条件（条件１、条件２）でシリコン基板に対してプラズマ酸化処理を行い、シリコン酸化膜を形成した。条件１は、低圧力・低酸素濃度で基板（ウエハＷ）にＲＦバイアスを印加した場合であり、条件２は、条件１に比較して高い圧力・高い酸素濃度で基板にＲＦバイアスを印加した場合である。ここでは、便宜上、条件１を「低圧・低酸素バイアス印加」、条件２を「高圧・高酸素バイアス印加」と記す。条件１、２で形成したシリコン酸化膜（膜厚８ｎｍ）をＭＯＳキャパシタのゲート絶縁膜として使用し、１２０℃で０．１Ａ／ｃｍ２のストレスを加えることで定電流ＴＤＤＢ(絶縁膜経時破壊)試験を行い、絶縁破壊に至るまでの膜通過総電子量（Ｑｂｄ）を測定した。ＴＤＤＢ試験の結果を図５に、Ｑｂｄの測定結果を図６にそれぞれ示した。なお、図６の縦軸のＦはＭＯＳキャパシタの累積不良率を示す。また、比較のために、８００℃のウエット熱酸化処理によって形成したシリコン酸化膜についてもデバイスに組み込んで同様に電気的特性の評価を行った。
＜条件１＞
処理圧力；１３３．３Ｐａ
Ａｒガス流量；９９０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２ガス流量；１０ｍＬ／ｍｉｎ（ｓｃｃｍ）
高周波電力の周波数：１３．５６ＭＨｚ
高周波電力のパワー：６００Ｗ（パワー密度０．８４９Ｗ／ｃｍ２）
マイクロ波の周波数：２．４５ＧＨｚ
マイクロ波パワー：４０００Ｗ（パワー密度２．０５Ｗ／ｃｍ２）
処理温度：４６５℃
目標膜厚：８ｎｍ（４５６秒）
ウエハ径：３００ｍｍ
＜条件２＞
処理圧力；６６７Ｐａ
Ａｒガス流量；１２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２ガス流量；３８８ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｈ２ガス流量；１２ｍＬ／ｍｉｎ（ｓｃｃｍ）
高周波電力の周波数：１３．５６ＭＨｚ
高周波電力のパワー：６００Ｗ（パワー密度０．８４９Ｗ／ｃｍ２）
マイクロ波の周波数：２．４５ＧＨｚ
マイクロ波パワー：４０００Ｗ（パワー密度２．０５Ｗ／ｃｍ２）
処理温度：４６５℃
目標膜厚：８ｎｍ（４０５秒）
ウエハ径：３００ｍｍ
図５から、低圧・低酸素バイアス印加の条件１では、高圧・高酸素バイアス印加の条件２に比べてＴＤＤＢ特性が優れており、熱酸化と比較しても同等以上の耐久性を有するものであった。低圧・低酸素バイアス印加では、プラズマ中のイオン性が強まるため、荒れているＳｉ表面の凸部にイオンが集中して選択的に酸化が進行する結果、シリコン酸化膜の表面とＳｉ／ＳｉＯ２界面が平坦化し、ＴＤＤＢ特性を改善させる効果が得られるものと考えられた。また、図６から、Ｑｂｄ値は、熱酸化と、高圧・高酸素バイアス印加の条件２がほぼ同様のプロファイルを示したのに対し、低圧・低酸素バイアス印加の条件１では、熱酸化や条件２に比べてＱｂｄ値が高く、信頼性の高いシリコン酸化膜であることが示された。
上記結果から、低圧・低酸素バイアス印加の条件１では、絶縁膜としての耐久性に優れ信頼性の高い良質なシリコン酸化膜を所望の膜厚で形成できることが確認された。
本発明方法により形成されるシリコン酸化膜は、フラッシュメモリ素子等に使用される比較的厚膜のトンネル酸化膜として利用できる。例えば、図７に示したようなＳＯＮＯＳ構造の半導体メモリ装置２０１のゲート絶縁膜（トンネル酸化膜）として好適に利用できる。この半導体メモリ装置２０１は、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成されたゲート絶縁膜１１１と、第１の窒化珪素膜１１２と、第２の窒化珪素膜１１３と、第３の窒化珪素膜１１４と、ブロック酸化珪素膜１１５と、さらにその上に積層されたコントロールゲート電極１１６とを備えている。このうち、第１の窒化珪素膜１１２、第２の窒化珪素膜１１３、第３の窒化珪素膜１１４は、主に電荷を蓄積する領域としての窒化珪素膜積層体１０２ａを形成している。また、シリコン基板１０１には、ゲート電極１１６の両側に位置するように、表面から所定の深さでｎ型拡散層である第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。そして、ゲート絶縁膜１１１としてのシリコン酸化膜の形成に、本発明方法を適用することにより、半導体メモリ装置２０１に高い信頼性を付与することができる。
また、本発明方法により形成されるシリコン酸化膜は、例えば図８に示したようなフローティングゲート構造の半導体メモリ装置３０１のゲート絶縁膜（トンネル酸化膜）としても好適に利用できる。この半導体メモリ装置３０１は、半導体層としてのｐ型のシリコン基板１０１と、このｐ型のシリコン基板１０１上に積層形成されたゲート絶縁膜１２１と、フローティングゲート電極１２２と、ＯＮＯ構造をなす酸化珪素膜１２３、窒化珪素膜１２４および酸化珪素膜１２５と、さらにその上に積層されたコントロールゲート電極１２６を備えている。また、シリコン基板１０１には、表面から所定の深さでｎ型拡散層である第１のソース・ドレイン１０４および第２のソース・ドレイン１０５が形成され、両者の間はチャネル形成領域１０６となっている。そして、ゲート絶縁膜１２１としてのシリコン酸化膜の形成に、本発明方法を適用することにより、半導体メモリ装置３０１に高い信頼性を付与することができる。
以上、本発明の実施の形態を挙げて説明したが、本発明は上記実施の形態に限定されることなく、種々の変形が可能である。例えば上記実施の形態では、本発明のシリコン酸化膜の形成方法を行う装置として最適なＲＬＳＡ方式のプラズマ処理装置を例に挙げて説明した。しかし、例えばＩＣＰプラズマ方式、ＥＣＲプラズマ方式、表面反射波プラズマ方式、マグネトロンプラズマ方式等の他の方式のプラズマ処理装置を使用することも可能である。
本発明のシリコン酸化膜の形成方法の実施に適したプラズマ酸化処理装置の一例を示す概略断面図である。 平面アンテナの構造を示す図面である。 制御部の構成を示す説明図である。 プラズマ酸化処理の工程例を示す図面である。 ＴＤＤＢ試験の結果を示すグラフ図面である。 Ｑｂｄの測定結果を示すグラフ図面である。 本発明方法を適用可能な半導体メモリ装置の一例を示す説明図である。 本発明方法を適用可能な半導体メモリ装置の別の例を示す説明図である。
符号の説明
１…処理容器、２…載置台、３…支持部材、５…ヒータ、１２…排気管、１５…ガス導入部、１６…搬入出口、１７…ゲートバルブ、１８…ガス供給機構、１９ａ…不活性ガス供給源、１９ｂ…酸素含有ガス供給源、１９ｃ…水素ガス供給源、２４…排気装置、２８…透過板、２９…シール部材、３１…平面アンテナ、３２…マイクロ波放射孔、３７…導波管、３７ａ…同軸導波管、３７ｂ…矩形導波管、３９…マイクロ波発生装置、４４…高周波電源、５０…制御部、５１…プロセスコントローラ、５２…ユーザーインターフェース、５３…記憶部、６０…シリコン層、７０…シリコン酸化膜、１００…プラズマ酸化処理装置、Ｗ…ウエハ（半導体基板）

Claims (7)

  1. プラズマ処理装置の処理容器内で、被処理体の表面に露出したシリコンに酸素を含有する処理ガスのプラズマを作用させて酸化処理を施し、シリコン酸化膜を形成するシリコン酸化膜の形成方法であって、
    前記処理ガス中の酸素の割合が０．１％以上１０％以下の範囲内であり、かつ前記処理容器内の圧力が１．３Ｐａ以上２６６．６Ｐａ以下の範囲内の条件で前記プラズマを生成させるとともに、前記処理容器内において被処理体を載置する載置台に被処理体の面積当り０．１４Ｗ／ｃｍ２以上２．１３Ｗ／ｃｍ２以下の範囲内の出力で高周波電力を供給して被処理体にバイアスを印加しながらシリコンを酸化することを特徴とするシリコン酸化膜の形成方法。
  2. 前記高周波電力の周波数は、４００ｋＨｚ以上６０ＭＨｚ以下の範囲内であることを特徴とする請求項１に記載のシリコン酸化膜の形成方法。
  3. 処理温度が室温以上６００℃以下の範囲内であることを特徴とする請求項１または請求項２に記載のシリコン酸化膜の形成方法。
  4. 前記プラズマは、前記処理ガスと、複数のスロットを有する平面アンテナにより前記処理容器内に導入されるマイクロ波と、によって形成されるマイクロ波励起プラズマであることを特徴とする請求項１から請求項３のいずれか１項に記載のシリコン酸化膜の形成方法。
  5. 前記マイクロ波のパワー密度が、被処理体の面積あたり０．２５５Ｗ／ｃｍ２以上２．５５Ｗ／ｃｍ２以下の範囲内であることを特徴とする請求項４に記載のシリコン酸化膜の形成方法。
  6. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
    前記制御プログラムは、実行時に、プラズマ処理装置の処理容器内で、被処理体の表面に露出したシリコンに酸素を含有する処理ガスのプラズマを作用させてシリコン酸化膜を形成する処理において、前記処理ガス中の酸素の割合が０．１％以上１０％以下の範囲内であり、かつ前記処理容器内の圧力が１．３Ｐａ以上２６６．６Ｐａ以下の範囲内の条件で前記プラズマを生成させるとともに、前記処理容器内において被処理体を載置する載置台に被処理体の面積当り０．１４Ｗ／ｃｍ２以上２．１３Ｗ／ｃｍ２以下の範囲内の出力で高周波電力を供給して被処理体にバイアスを印加するように、コンピュータに前記プラズマ処理装置を制御させるものであることを特徴とするコンピュータ読み取り可能な記憶媒体。
  7. プラズマを用いて被処理体を処理する上部が開口した処理容器と、
    前記処理容器の前記開口を塞ぐ誘電体部材と、
    前記誘電体部材の外側に設けられ、前記処理容器内に電磁波を導入するためのアンテナと、
    前記処理容器内に酸素を含有する処理ガスを供給するガス供給機構と、
    前記処理容器内を減圧排気する排気機構と、
    前記処理容器内で被処理体を載置する載置台と、
    前記載置台に接続された高周波電源と、
    前記処理容器内で、被処理体の表面に露出したシリコンに前記処理ガスのプラズマを作用させてシリコン酸化膜を形成する処理において、前記処理ガス中の酸素の割合が０．１％以上１０％以下の範囲内であり、かつ前記処理容器内の圧力が１．３Ｐａ以上２６６．６Ｐａ以下の範囲内の条件で前記プラズマを生成させるとともに、前記処理容器内において被処理体を載置する載置台に被処理体の面積当り０．１４Ｗ／ｃｍ２以上２．１３Ｗ／ｃｍ２以下の範囲内の出力で高周波電力を供給して被処理体にバイアスを印加するように制御する制御部と、
    を備えたことを特徴とするプラズマ酸化処理装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016530719A (ja) * 2013-08-12 2016-09-29 マイクロン テクノロジー， インク． 半導体構造および半導体構造の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5567392B2 (ja) * 2010-05-25 2014-08-06 東京エレクトロン株式会社 プラズマ処理装置
JP2014194921A (ja) * 2013-03-01 2014-10-09 Tokyo Electron Ltd マイクロ波処理装置及びマイクロ波処理方法
CN103855035A (zh) * 2014-03-27 2014-06-11 上海华力微电子有限公司 一种制备栅介质层的设备
US10818804B2 (en) 2015-10-28 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Floating gate isolation and method for manufacturing the same
CN112447472B (zh) * 2019-08-27 2023-03-07 中微半导体设备(上海)股份有限公司 改善气体均一分布的等离子体反应装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729898A (ja) * 1993-07-15 1995-01-31 Tadahiro Omi 半導体製造方法
JP2003282567A (ja) * 2002-03-26 2003-10-03 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び半導体装置
WO2006129643A1 (ja) * 2005-05-31 2006-12-07 Tokyo Electron Limited プラズマ処理装置およびプラズマ処理方法
JP2008251855A (ja) * 2007-03-30 2008-10-16 Tokyo Electron Ltd シリコン酸化膜の形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228751B1 (en) * 1995-09-08 2001-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TWI235433B (en) 2002-07-17 2005-07-01 Tokyo Electron Ltd Oxide film forming method, oxide film forming apparatus and electronic device material
TW200511430A (en) * 2003-05-29 2005-03-16 Tokyo Electron Ltd Plasma processing apparatus and plasma processing method
JP5089121B2 (ja) 2006-09-29 2012-12-05 東京エレクトロン株式会社 シリコン酸化膜の形成方法およびプラズマ処理装置
US7910495B2 (en) * 2006-09-29 2011-03-22 Tokyo Electron Limited Plasma oxidizing method, plasma processing apparatus, and storage medium
JP2008124424A (ja) * 2006-10-16 2008-05-29 Tokyo Electron Ltd プラズマ成膜装置及びプラズマ成膜方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729898A (ja) * 1993-07-15 1995-01-31 Tadahiro Omi 半導体製造方法
JP2003282567A (ja) * 2002-03-26 2003-10-03 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び半導体装置
WO2006129643A1 (ja) * 2005-05-31 2006-12-07 Tokyo Electron Limited プラズマ処理装置およびプラズマ処理方法
JP2008251855A (ja) * 2007-03-30 2008-10-16 Tokyo Electron Ltd シリコン酸化膜の形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016530719A (ja) * 2013-08-12 2016-09-29 マイクロン テクノロジー， インク． 半導体構造および半導体構造の製造方法
US10103160B2 (en) 2013-08-12 2018-10-16 Micron Technology, Inc. Semiconductor structures including dielectric materials having differing removal rates
US11063059B2 (en) 2013-08-12 2021-07-13 Micron Technology, Inc. Semiconductor structures including dielectric materials having differing removal rates
US11889693B2 (en) 2013-08-12 2024-01-30 Micron Technology, Inc. Semiconductor devices including stack oxide materials having different densities or different oxide portions, and semiconductor devices including stack dielectric materials having different portions

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