CN105493266A - 半导体结构和制造半导体结构的方法 - Google Patents

半导体结构和制造半导体结构的方法 Download PDF

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Abstract

半导体结构可包含：交替电介质材料和控制栅极的堆叠；电荷存储结构，其侧向邻近于所述控制栅极；电荷阻挡材料，其在所述电荷存储结构中的每一者与所述邻近控制栅极之间；以及沟道材料，其延伸通过交替电介质材料和控制栅极的所述堆叠。所述堆叠中的所述电介质材料中的每一者具有至少两个不同密度和/或不同移除速率的部分。还揭示制造此类半导体结构的方法。

Description

半导体结构和制造半导体结构的方法
优先权主张
本申请案主张2013年8月12日申请的序列号为13/964,282的美国专利申请案“半导体结构和制造半导体结构的方法(SEMICONDUCTORSTRUCTURESANDMETHODSOFFABRICATIONOFSAME)”的申请日的权益。
技术领域
本发明在各种实施例中大体上涉及半导体装置设计和制造。更特定来说，本发明涉及具有三维地布置的存储器单元的存储器装置的设计和制造。
背景技术
半导体存储器装置可分类成易失性存储器装置和非易失性存储器装置。与易失性存储器装置相比，非易失性存储器装置(例如，快闪存储器装置)即使在移除电力时也保持所存储的数据。因此，非易失性存储器装置(例如，快闪存储器装置)广泛用于存储卡和电子装置中。归因于快速发展的数字信息技术，需要不断增大快闪存储器装置的存储器密度同时维持(如果不是减小)装置的大小。
已研究三维(3D)-NAND快闪存储器装置来增大存储器密度。3D-NAND架构包含：具有多个电荷存储结构(例如，浮动栅极、电荷陷阱或类似物)的存储器单元的堆叠；交替的控制栅极和电介质材料的堆叠；以及安置在电荷存储结构(在下文中作为实例主要称为浮动栅极)与邻近控制栅极之间的电荷阻挡材料。氧化物材料(例如，氧化硅)常规地用作电介质材料。电荷阻挡材料可为互聚电介质(IPD)材料，例如氧化物-氮化物-氧化物(ONO)材料。
图1展示可经进一步处理以形成3D-NAND快闪存储器装置的半导体结构100。半导体结构100包含：材料103上的交替控制栅极108和电介质材料105的堆叠110，材料103待用作选择装置(例如，选择门源极(SGS)或选择门漏极(SGD))的控制栅极；多个浮动栅极400；电荷阻挡材料(411、412、413)，其定位在浮动栅极400与邻近控制栅极108之间；以及沟道材料500，其延伸通过堆叠110、控制栅极材料103、电介质材料102和源极101的一部分。源极101可形成在衬底(未展示)(例如，包括单晶硅的半导体衬底)中和/或形成在衬底上。任选地，半导体结构100可包含蚀刻停止材料104。虽然未在本文中描绘，但在其它实施例中，所描绘的材料101可形成位线(例如，而不是源极)或作为位线的一部分。控制栅极108各自具有高度L1。浮动栅极400各自具有高度L2。归因于在离散浮动栅极400周围存在电荷阻挡材料(411、412、413)，每一离散浮动栅极400的高度L2大约为邻近控制栅极的高度L1的一半。例如，与邻近控制栅极的高度(其为大约30nm)相比，浮动栅极在电流方向上(例如，在一串存储器单元的支柱中)的高度可为大约15nm。此外，浮动栅极不与邻近控制栅极对准。
在使用和操作期间，电荷可被捕获在IPD材料的部分上，例如捕获在水平安置在浮动栅极与邻近电介质材料之间的IPD材料的部分上。当IPD材料为ONO材料时，电荷可被捕获在IPD材料的不处于控制栅极与浮动栅极之间的水平氮化物部分中。被捕获的电荷可(例如)通过编程、擦除或温度循环沿着IPD材料迁移。IPD材料的存在产生用于编程/擦除到IPD材料的氮化物材料中的直接路径，且使单元编程擦除循环降级。此电荷捕获或移动可改变存储器单元的阈值电压(Vt)，或相对于不具有氮化物中的此电荷捕获的存储器单元，使增量阶跃脉冲编程(ISPP)降级。电荷捕获危害沟道特性的可控性和3D-NAND快闪存储器装置的可靠性。
为最小化水平IPD部分中的电荷捕获，希望例如通过相对于邻近控制栅极的高度增大浮动栅极的高度来减少水平IPD部分的量。除减少不期望的电荷捕获之外，增大浮动栅极在通过沟道的电流方向上的高度可提供更高的沟道传导调制程度(例如，更高的开启/关闭比率)、减少的单元噪声(例如，更大的浮动栅极)和可靠性增益。将浮动栅极的高度增大到与邻近控制栅极的高度大约相同的尝试需要添加许多沉积/干式/湿式蚀刻步骤，从而导致复杂且相对昂贵的制造工艺。此外，这些额外沉积/干式/湿式蚀刻步骤通常与临界尺寸的不期望增大相关联。
因此，将为有益的是，具有用于形成具有与邻近控制栅极的高度大约相同的高度的浮动栅极的制造工艺，其利用相对少的额外动作且不危害制成结构的其它性质和性能。
附图说明
图1展示适合于处理3D-NAND快闪存储器装置的半导体结构；
图2到5为根据本发明的实施例的具有氧化物材料的半导体结构的形成中的各个阶段的横截面图；
图6A到6D为形成控制栅极凹陷部之后氧化物材料的各个部分的移除的放大横截面图；
图7到14为根据本发明的实施例的具有氧化物材料的半导体结构的形成中的各个阶段的横截面图；以及
图15到18为根据本发明的另一实施例的半导体结构的形成中的各个阶段的横截面图，其中交替电介质材料包括在暴露于相同蚀刻化学过程时具有不同移除速率的至少两个不同材料部分。
具体实施方式
以下描述提供具体细节(例如，材料类型、材料厚度和处理条件)以便提供对本发明的实施例的透彻描述。然而，所属领域的一般技术人员将理解，本发明的实施例可在不采用这些具体细节的情况下实践。实际上，本发明的实施例可结合在行业中采用的常规制造技术来实践。
此外，本文中提供的描述不形成用于形成半导体装置结构的完整工艺流程，且下文描述的半导体装置结构不形成完整的半导体装置。下文仅详细描述理解本发明的实施例所必需的那些工艺动作和结构。用于形成完整半导体装置的额外动作可通过常规制造技术来执行。并且，本申请案的附图仅用于说明性目的，且因此未必按比例绘制。图之间所共有的元件可保持相同数字标示。此外，虽然本文中描述和说明的材料可形成为层，但所述材料不限于形成为层且可以其它三维配置形成。
如本文中所使用，任何关系术语(例如，“第一”、“第二”和“第三”或“顶部”、“中间”和“底部”)是为清楚起见和便于理解本发明和附图而使用，且不暗含或取决于任何特定优先、定向或次序。应理解，虽然术语“第一”、“第二”、“顶部”、“中间”和“底部”在本文中用于描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一个元件。
如本文中使用，术语“水平”和“侧向”定义为平行于晶片或衬底的平面或表面的平面，而与所述晶片或衬底的实际定向无关。术语“垂直”是指垂直于如上文定义的水平平面的方向。术语“高度”定义为在垂直于如上文定义的水平平面的方向上结构的尺寸。
如本文中使用，术语“实质上”在参考给定参数、性质或条件时在一定程度上意味着所属领域的一般技术人员将理解，给定参数、性质或条件带有较小程度的变化(例如，在可接受的制造公差内)。
如本文中使用，术语“临界尺寸”表示且包含为了实现装置的所要性能和维持装置的性能一致性，在设计公差内的特征的尺寸。此尺寸可由于制造工艺的不同组合(其可包含但不限于光刻、蚀刻(干式/湿式)、扩散或沉积动作)而在装置结构上获得。
图2到14为形成根据本发明的一个实施例的3D-NAND快闪存储器装置的多个浮动栅极的各个阶段的横截面图。
图2展示半导体结构100，其包含：源极101；源极氧化物材料102；材料103，其待用作选择装置(例如，SGS)的控制栅极；(任选地)蚀刻停止材料104；以及(存储器单元的)交替氧化物材料105和控制栅极108的堆叠110。氧化物材料105可包含具有不同密度的多个部分，其在图2中由参考数字105a、105b、105c指示。虽然氧化物部分105a、105b、105c在图2中展示为相异，但这不一定暗示氧化物部分105a、105b、105c由不同材料形成。相反，氧化物部分105a、105b、105c可由相同材料形成但在密度上不同。以实例方式，氧化物材料105可包含顶部氧化物部分105c、中间氧化物部分105b以及底部氧化物部分105a，其中顶部氧化物部分105c和底部氧化物部分105a的密度彼此实质上相同但低于中间氧化物部分105b的密度。虽然氧化物材料105被说明为包含具有不同密度的三个部分，但氧化物材料105可包含更少的部分或更多的部分，如将更详细描述。源极101可由掺杂多晶硅、硅化钨(WSix)或用于源极的其它常规材料形成。蚀刻停止材料104可为氧化铝或其它所选择的常规蚀刻停止材料，使得可在不移除半导体结构100的其它材料的情况下选择性地移除堆叠110的材料。
如本文中使用，术语“衬底”表示且包含其上形成额外材料的基底材料或构造。举例来说，衬底可为半导体衬底、支撑结构上的基底半导体材料、金属电极或在其上形成有一或多种材料、结构或区域的半导体衬底。衬底可为常规硅衬底或包括半导电材料层的其它块状衬底。如本文中所使用，术语“块状衬底”不仅表示和包含硅晶片，而且还包含绝缘体上硅(SOI)衬底，例如，蓝宝石上硅(SOS)衬底和玻璃上硅(SOG)衬底、基底半导体基础上的硅的外延层或其它半导体或光电子材料，例如硅锗(Si1-xGex，其中x为例如0.2与0.8之间的摩尔分率)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)以及其它材料。此外，当在以下描述中参考“衬底”时，可能已执行先前工艺动作以在基底半导体结构或基础中形成材料、区域或结。在一个实施例中，衬底为含硅材料，例如，硅衬底。衬底可经掺杂或无掺杂。在一个实施例中，衬底可为p掺杂多晶硅。
如图2中所展示，半导体结构100可包含相应材料的膜。源极101、源极氧化物材料102、控制栅极材料103、蚀刻停止材料104以及控制栅极材料108可通过未在本文中详细描述的常规技术形成。
可通过在材料的形成期间调整工艺条件而在蚀刻停止材料104上形成氧化物材料105的不同部分。在一个实施例中，可使用等离子增强化学气相沉积(PECVD)工艺形成氧化物材料105。每一部分可在形成另一部分之前形成到期望厚度。氧化物部分105a、105b、105c可具有充分不同的密度，使得若干部分可在经受合适蚀刻化学过程时被选择性地移除。可使用X射线反射测定法(XRR)确定每一氧化物部分的密度(以g/cm3为单位测量)，X射线反射测定法(XRR)为常规技术且因此未在本文中予以详细描述。在一些实施例中，一个氧化物部分的密度可从为邻近氧化物部分的密度的大约6分之一(6x)到比邻近氧化物部分的密度高大约2倍(2x)，即，氧化物部分的致密程度可从为邻近氧化物部分的大约6分之一到相对于邻近氧化物部分大大约2倍。然而，应理解，可取决于半导体结构的特定集成方案改变氧化物部分的密度差异。
可在形成包含不同密度的氧化物部分的氧化物材料105时调整各种工艺参数。此类处理参数的非限制性实例包含沉积工艺期间的所施加的RF功率/能量的量和RF频率。作为非限制性实例，可通过改变在氧化物部分的形成期间施加的频率和功率来定制氧化物部分中的每一者的密度。高频(HF)可为从大约1MHz到大约300MHz的RF频率，且低频(LF)可为从大约30KHz到大约1MKz的RF频率。高频(HF)功率可为大约10瓦特到大约1000瓦特的RF功率，且低频(LF)可为从大约10瓦特到大约500瓦特的RF功率。在一些实施例中，高频(HF)可为大约13.56MHz的RF频率。在一些实施例中，低频(LF)可为大约350KHz的RF频率。
如果使用高功率/低频形成氧化物部分，那么可出现更多的离子表面撞击且因此可产生高密度的氧化物部分。相反，如果使用低功率/低频，那么可出现更少的表面离子撞击且因此可产生相对较低密度的氧化物材料部分。
可经调整的额外处理参数包含但不限于沉积时间、组分气体的类型和比率、压力、组分气体的流率、温度或后沉积处理等等。虽然这些处理参数相比于调整RF功率和频率中的至少一者来说可对氧化物材料的密度具有较小影响，但可通过调整这些参数中的一或多者来定制氧化物材料的密度。例如，与更短的沉积时间相比，更长的沉积时间可产生具有更高密度的氧化物部分。可控制若干处理参数以获得包含至少两个不同密度的氧化物部分的氧化物材料。在一些实施例中，处理参数可经编程使得实现所要的氧化物材料密度。
可通过后沉积处理来任选地修改经沉积氧化物材料的密度。作为非限制性实例，后沉积处理可包含使氧化物材料105经受高频(HF)和低频(LF)的混合频率等离子处理。混合频率等离子处理可使顶部氧化物部分105c的密度增加。氧化物材料105的所需的致密化深度可取决于若干因素，其包含但不限于，后沉积处理期间采用的RF功率、后沉积处理的持续时间或两者。
在一些实施例中，可通过在沉积期间调整RF功率并使用混合频率等离子处理施加后沉积处理来实现具有至少两个不同密度的氧化物部分的氧化物材料。在一些实施例中，可通过以从大约60瓦特到大约130瓦特的RF功率形成氧化物材料并使用混合频率等离子处理(其具有从大约350/0瓦特到1200/100瓦特的高频/低频功率(HF/LF)组合)施加从大约2秒到大约120秒的后沉积处理来获得具有至少两个不同密度的氧化物部分的氧化物材料。
在一些实施例中，可通过使用高频(HF)沉积氧化物材料且接着使氧化物材料经受高频(HF)等离子处理来实现具有至少两个不同密度的氧化物部分的氧化物材料。在一些实施例中，这可通过使用高频(HF)沉积氧化物材料且接着使氧化物材料经受高频(HF)和低频(LF)的混合频率等离子处理来实现。在一些实施例中，这可通过使用高频(HF)和低频(LF)的混合频率沉积氧化物材料且接着使氧化物材料经受高频(HF)等离子处理来实现。在一些实施例中，这可通过使用高频(HF)和低频(LF)的混合频率沉积氧化物材料且接着使氧化物材料经受高频(HF)和低频(HF)的混合频率等离子处理来实现。
在一些实施例中，可使用原硅酸四甲酯(TEOS)和氧气来沉积氧化物材料。在一些实施例中，可使用硅烷和氧气来沉积氧化物材料。在一个实施例中，氧化物材料可为氧化硅。
在一些实施例中，可在一个反应室中进行具有至少两个不同密度的氧化物部分的氧化物材料的形成。在这些原位沉积实施例中，处理参数可经调整以形成一个氧化物部分且接着经调整以用于形成具有不同密度的另一氧化物部分。
替代地，在一些实施例中，可在多于一个反应室中进行具有至少两个不同密度的氧化物部分的氧化物材料的形成。作为非限制性实例，可在第一反应室中形成氧化物材料的一个氧化物部分，且接着可在第二反应室中形成不同密度的另一氧化物部分。
控制栅极材料108可通过任何常规方法形成在氧化物材料105上，且因此未在本文中予以详细描述。控制栅极材料可属于任何已知导电材料。此类导电材料的非限制性实例可包含n掺杂多晶硅、p掺杂多晶硅或无掺杂多晶硅。在一个实施例中，控制栅极材料可为n掺杂多晶硅。可重复氧化物材料105和控制栅极材料108的形成以产生交替氧化物材料105和控制栅极108的堆叠110。
参考图3，图2的半导体结构100经受单个蚀刻工艺或多个蚀刻工艺以产生通过交替氧化物材料105和控制栅极材料108的堆叠110的开口200，开口200在蚀刻停止材料104中停止。以实例方式，可使用各向异性干式蚀刻工艺蚀刻堆叠110。可在蚀刻工艺之后暴露控制栅极材料103的表面。开口200可使用任何常规蚀刻化学过程(即，反应性离子蚀刻)形成，且因此未在本文中予以详细描述。虽然图3的结构100仅展示一个开口200，但应理解，半导体结构100可包含一个以上开口。
如图4中展示，可相对于邻近氧化物材料105选择性地移除堆叠110中的控制栅极材料108的一部分以产生具有高度L1的控制栅极凹陷部301，其中控制栅极凹陷部301的上边界和下边界由邻近氧化物材料105的侧壁界定。控制栅极凹陷部301的高度L1可与邻近控制栅极材料108的厚度实质上相同。可通过侧向移除控制栅极材料108的部分来形成控制栅极凹陷部301。在一些实施例中，可通过使用四甲基氢氧化铵(TMAH)的溶液湿式蚀刻半导体结构100来形成控制栅极凹陷部301。
如图5中展示，可移除堆叠110中的氧化物材料105的一部分以增大控制栅极凹陷部301的高度。可使用用于氧化物材料的任何常规湿式蚀刻化学过程移除邻近于控制栅极凹陷部301的氧化物材料105的部分。在一些实施例中，可通过使用选自由氟化氢(HF)溶液和包括HF和NH4F的缓冲氧化物蚀刻(BOE)溶液组成的群组的蚀刻剂来移除氧化物材料的部分。因为氧化物材料105具有不同密度的氧化物部分，所以氧化物部分可在暴露于蚀刻化学过程时以不同速率被移除。以实例方式，可在不移除中间氧化物部分105b的一部分的情况下移除顶部氧化物部分105c和底部氧化物部分105a的一部分。控制栅极凹陷部301上方和下方的顶部氧化物部分105c和底部氧化物部分105a可通过蚀刻化学过程移除，而控制栅极材料108上方和下方的顶部氧化物部分105c和底部氧化物部分105a的部分可保留。
如图5中展示，可移除顶部氧化物部分105c和底部氧化物部分105a使得所得控制栅极凹陷部302具有高度L2，其大于控制栅极凹陷部301的原始高度L1。所移除的氧化物材料105的量、控制栅极凹陷部302的高度L2和控制栅极凹陷部302的轮廓可通过各种因素来控制，其包含但不限于，氧化物材料105的每一氧化物部分的密度、氧化物材料105中的每一氧化物部分的厚度或蚀刻类型和条件。控制栅极凹陷部302的高度和轮廓可取决于氧化物材料105中的每一氧化物部分的密度，如参考图6A到6D更详细展示和论述。
图6A到6D为图5中标记为W的区域的放大视图。在图6A中，氧化物材料105包含顶部氧化物部分105c、中间氧化物部分105b和底部氧化物部分105a，其中顶部氧化物部分105c和底部氧化物部分105a的密度实质上相同，并且中间氧化物部分105b的密度高于顶部氧化物部分105c和底部氧化物部分105a的密度。一个氧化物材料105的顶部氧化物部分105c和另一氧化物材料105的底部氧化物部分105a界定每一控制栅极凹陷部301的边界。因为邻近控制栅极凹陷部301的顶部氧化物部分105c和底部氧化物部分105a具有大约相同的密度，所以这些材料的部分以实质上相同速率被移除，而其它暴露材料(包含中间氧化物部分105b)以实质上较慢速率被移除。因此，顶部氧化物部分105c和底部氧化物部分105a在垂直方向上的移除量实质上相同。然而，除中间氧化物部分105b之外，上覆在控制栅极材料108上或下伏在控制栅极材料108下的顶部氧化物部分105c和底部氧化物部分105a的部分可保持在原位。虽然还可在水平方向上移除氧化物材料105的部分(这导致临界尺寸(CD)的损失)，但可通过适当选择开口200的初始CD来补偿CD损失。因此，与对图6B中的结构的氧化物材料105的水平蚀刻相比，对图6A中的结构的氧化物材料105的水平蚀刻可在对CD具有较少影响的情况下发生。期望最小化临界尺寸的损失以符合设计规则/要求，且因此确保实现所要装置性能。
因此，可通过适当选择氧化物材料105中的氧化物部分(例如，105a、105b、105c)的类型和密度、每一氧化物部分的厚度、蚀刻条件和其它各种已知因素来控制控制栅极凹陷部302的尺寸、高度和轮廓。
虽然图2到5已在上文描述和说明为包含顶部氧化物部分105a、中间氧化物部分105b和底部氧化物部分105c(其中顶部氧化物部分105a和底部氧化物部分105b具有低于中间氧化物部分105b的密度)，但可取决于半导体结构100的预期用途使用其它配置和其它相对密度的氧化物部分。在其它实施例中且如下文更详细解释，氧化物材料105可包含具有不同密度的单个氧化物部分或两个氧化物部分。
图6B，氧化物材料105包含跨越氧化物材料105的高度具有实质上相同密度的实质上均匀氧化物材料，这在进一步处理步骤之后提供图1的半导体结构。在图5的湿式蚀刻工艺期间，可在水平方向(展示为箭头“H”)和垂直方向(展示为箭头“V”)上移除氧化物材料105的一部分，使得控制栅极凹陷部302的高度L2大于高度L1。因为堆叠110中氧化物材料105由具有单一密度的氧化物材料制成，所以垂直方向上的移除量和水平方向上的移除量实质上相同。
在图6C中，氧化物材料105包含氧化物部分105d上的氧化物部分105a，其中氧化物部分105a具有低于氧化物部分105d的密度。氧化物材料105的氧化物部分105d与邻近控制栅极108的上边界直接接触，而氧化物部分105a与邻近控制栅极108的下边界直接接触。因为氧化物部分105a具有低于氧化物部分105d的密度，所以氧化物部分105a在暴露于相同蚀刻化学过程时可以比氧化物部分105d快的速率被移除。因此，当暴露于相同蚀刻化学过程时，邻近控制栅极凹陷部302的氧化物部分105a、105d在垂直方向上的蚀刻量不相同。如所展示，归因于氧化物部分105a、105d的不同密度，氧化物部分105a在垂直方向上的蚀刻比氧化物部分105d在垂直方向上的蚀刻快。
在图6D中，氧化物材料105包含氧化物部分105a上的氧化物部分105d，其中氧化物部分105a具有低于氧化物部分105d的密度。氧化物材料105的氧化物部分105a与邻近控制栅极108的上边界直接接触，而氧化物部分105d与邻近控制栅极108的下边界直接接触。因为氧化物部分105a具有低于氧化物部分105d的密度，所以氧化物部分105a在暴露于相同蚀刻化学过程时以比氧化物部分105d快的速率被移除。因此，当暴露于相同蚀刻化学过程时，邻近控制栅极凹陷部302的氧化物部分105a、105d在垂直方向上的蚀刻量不相同。如所展示，归因于氧化物部分105a、105d的不同密度，氧化物部分105a在垂直方向上的蚀刻比氧化物部分105d在垂直方向上的蚀刻快。
在一些实施例中，氧化物材料105可包含顶部氧化物部分105c、中间氧化物部分105b和底部氧化物部分105a，其中顶部氧化物部分105c的密度和底部氧化物部分105a的密度实质上相同，并且顶部氧化物部分105c和底部氧化物部分105a的密度可低达中间氧化物部分105b的密度的大约6分之一(即，致密程度为6分之一)。
在一些实施例中，氧化物材料105可包含顶部氧化物部分105c、中间氧化物部分105b和底部氧化物部分105a，其中顶部氧化物部分105c的密度从为中间氧化物部分105的密度的大约6分之一(即，致密程度为6分之一)到比中间氧化物部分105b的密度高大约2倍(即，致密程度高2倍)，并且底部氧化物部分105a的密度从为中间氧化物部分105b的密度的大约6分之一(即，致密程度为6分之一)到比中间氧化物部分105b的密度高大约2倍(即，致密程度高2倍)。顶部部分105c的密度和底部部分105a的密度可或可不彼此相同。
现参考图7到9，电荷阻挡材料(例如，互聚电介质(IPD)材料)可形成在控制栅极凹陷部302的暴露表面和半导体结构100的开口200的侧壁和底板上以提供图9的半导体结构。在本发明的一个实施例中，电荷阻挡材料为包含电介质材料411、412和413的互聚电介质(IPD)材料。在一个实施例中，电荷阻挡材料为由氧化物411-氮化物412-氧化物413(ONO)材料组成的互聚电介质(IPD)材料。
在图7中，第一电介质材料411(例如，氧化物材料)可选择性地形成在控制栅极材料108的侧壁上。作为非限制性实例，第一电介质材料411可包含氧化硅、氮化硅、氮氧化硅或其它高k绝缘材料。
在一个实施例中，第一电介质材料411可为氧化硅。可使用用于形成电介质材料的任何常规方法。作为非限制性实例，可通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或其组合形成电介质材料。为选择性地形成第一电介质材料411，第一电介质材料411可生长在控制栅极材料108上。在一个实施例中，可通过原位蒸汽生成(ISSG)工艺、物理气相沉积(PVD)、炉生长(扩散)或其组合在控制栅极材料108的暴露表面上生长第一电介质材料411。
在图8中，第二电介质材料412(例如，氮化物材料)实质上共形地形成在氧化物材料105的暴露表面、控制栅极凹陷部302中的第一电介质材料411、蚀刻停止材料104和控制栅极材料103的暴露表面上。在一些实施例中，第二电介质材料412为氮化硅。可使用用于形成氮化物材料的任何常规方法，且因此未在本文中详细描述所述方法。
第三电介质材料413可实质上共形地形成在第二电介质材料412上，从而提供图9的半导体结构100。可使用用于形成第三电介质材料413的任何常规方法，例如，化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或其组合。第三电介质材料413可包含氧化硅、氮化硅、氮氧化硅或其它高k绝缘材料。在一些实施例中，第三电介质材料413为氧化硅。第一和第三电介质材料411、413可经独立选择使得使用相同或不同氧化物材料。取决于所选择的材料，互聚电介质(IPD)材料可至少在开口200的侧壁上接近控制栅极凹陷部303的区域上包含第一电介质氧化物材料411-第二电介质氮化物材料412-第一电介质氧化物材料413的氧化物-氮化物-氧化物(ONO)材料。IPD材料(411、412、413)可占据控制栅极凹陷部303中的区域，使得所得控制栅极凹陷部的高度L3实质上等于邻近控制栅极材料108的高度L1。
参考图10，浮动栅极材料400可邻近于第三电介质材料413而形成在控制栅极凹陷部303中以实质上填充控制栅极凹陷部303的剩余体积。浮动栅极材料400可通过IPD材料(411、412、413)与邻近控制栅极材料108分离。因此，半导体结构100包含浮动栅极400，其是离散的且通过IPD材料(411、412、413)彼此隔离并且与控制栅极108隔离。作为非限制实例，浮动栅极材料400可包含硅、锗或硅锗。在一个实施例中，浮动栅极材料400为多晶硅，例如n掺杂多晶硅、p掺杂多晶硅或无掺杂多晶硅。控制栅极材料108和浮动栅极材料400可经独立选择使得使用相同或不同材料。在一个实施例中，控制栅极材料108和浮动栅极材料400为多晶硅。可使用用于形成浮动栅极材料400的任何常规方法，且因此未在本文中详细描述所述方法。
在实质上填充控制栅极凹陷部303之后，可使用氨蒸汽、氟化铵和硝酸的混合物(NH4F/HNO3)、臭氧或氢氟酸(HF)混合或循环、氢氟酸和硝酸的混合物(HF/HNO3)或四甲基氢氧化铵(TMAH)工艺移除任何过量浮动栅极材料400。用于移除任何过量浮动栅极材料400的工艺可依据对浮动栅极材料400的掺杂而变化。例如，如果浮动栅极材料400为n掺杂多晶硅，那么可使用TMAH工艺来移除过量浮动栅极材料400。浮动栅极材料400的垂直、暴露表面可与第三电介质材料413的垂直、暴露表面实质上共面。如图10中展示，浮动栅极400的高度L3可与控制栅极材料108的高度L1实质上相同。
参考图11，接着可增大开口200的深度使得开口200延伸通过控制栅极材料103并延伸到源极氧化物材料102的至少一部分中。可通过借助常规技术(其未在本文中予以详细描述)蚀刻控制栅极材料103和源极氧化物材料102来增大开口200的深度。
在如图12中展示的一些实施例中，隧道电介质材料511(下文有时作为实例称为“隧道氧化物材料”)可形成在浮动栅极400和控制栅极材料103的暴露表面上。在一些实施例中，隧道氧化物材料511可为氧化硅。可使用用于形成隧道氧化物材料的任何常规方法。为选择性地形成隧道电介质材料511，可在浮动栅极400和控制栅极材料103的暴露表面上生长隧道氧化物材料511。
在一些实施例中，衬里材料(例如，多晶硅衬里)可形成在开口200的暴露表面上(例如，形成在开口200的侧壁上)。例如，如图12中展示，衬里材料512可形成在第三电介质材料413和隧道氧化物材料511的暴露表面以及源极氧化物材料102的暴露侧壁上。衬里材料512可保护氧化物材料免受下游工艺动作的影响。
参考图13，可使开口200的深度延伸通过源极氧化物材料102以允许与源极101的电接触。如图13的实施例中所展示，可移除源极氧化物材料102的剩余厚度和源极101的至少一部分，使得开口200延伸通过堆叠110、蚀刻停止材料104、控制栅极材料103、源极氧化物材料102和源极101的至少一部分。可使用用于移除源极氧化物材料102和源极101的至少一部分的任何常规方法，且因此未在本文中详细描述所述方法。
在图14中，可形成沟道材料500以实质上填充半导体结构100的开口200。作为非限制性实例，沟道材料500可为导电掺杂多晶硅。可使用用于形成沟道材料500的任何常规方法，且因此未在本文中详细描述所述方法。
在一些实施例中，图13的半导体结构100可在使用沟道材料500实质上填充开口200之前经受清洁工艺。可使用用于清洁工艺的任何常规方法，且因此未在本文中详细描述所述方法。
如本文中描述，本发明的一或多个实施例可使得能够在不危害临界尺寸且不将复杂动作添加到工艺的情况下形成浮动栅极的增大高度。通过修改工艺以形成相同高度的浮动栅极和控制栅极，可对准浮动栅极和控制栅极。
虽然已使用具有不同密度的部分的氧化物材料作为电介质材料来描述各个实施例，但应理解，可使用其它电介质材料。电介质材料可为可通过PECVD工艺形成的任何绝缘材料，在所述工艺中处理参数(例如，功率和频率)可调整且产生具有不同密度的绝缘材料的部分。作为非限制性实例，电介质材料可为氧化硅、氮化硅、氮氧化硅或其它高k绝缘材料。
半导体结构可包含：交替氧化物材料和控制栅极的堆叠，氧化物材料中的每一者包括至少两个不同密度的氧化物部分；电荷存储结构(例如，浮动栅极或电荷陷阱)，其侧向邻近于控制栅极；电荷阻挡材料，其在电荷存储结构中的每一者与侧向邻近的控制栅极之间；以及支柱，其延伸通过交替氧化物材料和控制栅极的堆叠。
半导体结构可包含：交替电介质材料和控制栅极的堆叠，电介质材料包括顶部部分、中间部分和底部部分，顶部部分和底部部分具有低于中间部分的密度；电荷存储结构，其具有与邻近控制栅极的高度实质上相同的高度；电荷阻挡材料，其在电荷存储结构与邻近控制栅极之间；以及沟道材料，其延伸通过交替氧化物材料和控制栅极的堆叠。
图15到18为形成根据本发明的一个实施例的3D-NAND快闪存储器装置的多个浮动栅极的一些阶段的横截面图，其中堆叠的交替电介质材料可包含在暴露于单个蚀刻化学过程(即，相同蚀刻化学过程)时具有不同移除速率的至少两个不同材料部分。交替电介质材料中的不同材料可具有实质上相同的密度或具有不同密度。
图15展示半导体结构100′，其包含：源极101′；源极氧化物材料102′；材料103′，其待用作选择装置(例如，SGS)的控制栅极；(任选地)蚀刻停止材料104′；(存储器单元的)交替电介质材料105′和控制栅极108′的堆叠110′；以及开口200′，其延伸通过堆叠110′。电介质材料105′可包含在暴露于相同蚀刻化学过程时具有不同移除速率的至少两个不同材料部分。电介质材料中的不同材料可或可不具有相同密度。适合于交替电介质材料的不同部分的材料的非限制性实例可包含基于氧化物的材料、基于氮化物的材料、基于氮氧化物的材料或其组合。
在一些实施例中，堆叠的电介质材料中的每一者可包含至少第一材料部分和第二材料部分，其中当暴露于相同蚀刻化学过程时，第一材料部分具有比第二材料部分的蚀刻速率大至少约2倍的蚀刻速率。然而，应理解，取决于半导体结构的特定集成方案，电介质材料部分的移除速率差异可不同。
以非限制性实例方式，如图15中所展示，电介质材料105′可包含顶部材料部分105c′、中间材料部分105b′和底部材料部分105a′，其中当暴露于相同蚀刻化学过程时，顶部材料部分105c′具有与底部材料部分105a′实质上相同的移除速率以及比中间材料部分105b′的移除速率高的移除速率。作为非限制性实例，电介质材料105′的顶部和底部材料部分(105c′和105a′)可包含氧化硅(SiOx)材料，且中间材料部分105b′可包含氮化硅(SiNy)材料。作为另一非限制性实例，电介质材料105′的顶部和底部材料部分(105c′和105a′)可包含氧化硅(SiOx)材料，且中间材料部分105b′可包含氮氧化硅(SiOxNy)材料。
虽然图15的结构100′仅展示一个开口200′，但应理解，半导体结构100′可包含多于一个开口。此外，虽然电介质材料105′在图15中说明为包含三个部分，但应理解，电介质材料105′可包含比三个材料部分更少或比三个材料部分更多的材料部分。
如图16中展示，可移除堆叠110′中的控制栅极材料108′的部分和电介质材料105′的部分以产生控制栅极凹陷部302′，其中控制栅极凹陷部302′的上边界和下边界由邻近电介质材料105′的侧壁界定。作为非限制性实例，如图16中所展示，可在不实质上移除中间材料部分105b′的一部分的情况下移除电介质材料105′的顶部和底部材料部分(105c′、105a′)，以使得控制栅极凹陷部302′具有高度L2，L2大于邻近控制栅极108′的高度L1。作为非限制性实例，当电介质材料105′的顶部和底部材料部分105c′和105a′)由氧化硅(SiOx)材料组成且中间材料部分105b′由氮化硅(SiNy)材料组成时，可通过使用选自由氟化氢(HF)溶液和包括HF和NH4F的缓冲氧化物蚀刻(BOE)溶液组成的群组的蚀刻剂进行蚀刻以比中间材料部分105b′的氮化硅(SiNy)材料快的速率移除顶部和底部材料部分(105c′和105a′)的氧化硅(SiOx)材料。
因此，可通过适当选择电介质材料105′中的电介质部分(例如，105a′、105b′、105c′)中的每一者的材料、每一材料部分的厚度、蚀刻条件和其它各种已知因素来控制控制栅极凹陷部302′的尺寸、高度和轮廓。
参考图17，电荷阻挡捕获结构(411′–412′–413′)(例如，互聚电介质(IPD)材料)可形成在控制栅极凹陷部302′的暴露表面上以占据控制栅极凹陷部302′中的区域，使得所得控制栅极凹陷部的高度L3实质上等于邻近控制栅极材料108′的高度L1。接着，可在控制栅极凹陷部中形成浮动栅极材料400′以实质上填充控制栅极凹陷部的剩余体积。
在如图18中展示的一些实施例中，隧道电介质材料511′可形成在浮动栅极400′和控制栅极材料103′的暴露表面上。衬里材料512′可形成在开口200′的暴露表面上，且沟道材料500′可经形成以实质上填充开口200′。
半导体结构可包含：交替电介质材料和控制栅极的堆叠；电荷存储结构，其侧向邻近于控制栅极且具有与相应侧向邻近的控制栅极实质上相同的高度；电荷阻挡材料，其在电荷存储结构中的每一者与相应侧向邻近的控制栅极之间；以及支柱，其延伸通过交替电介质材料和控制栅极的堆叠，其中堆叠的电介质材料中的每一者包括在暴露于相同蚀刻化学过程时具有不同移除速率的至少两个不同材料部分。
半导体结构(图14的100、图18的100′)可经受进一步处理以用于生产半导体装置。在一个实施例中，可通过常规技术进一步处理半导体结构(100、100′)以形成半导体装置，例如3D-NAND快闪存储器装置。然而，虽然结合3D-NAND快闪存储器装置描述实施例，但本发明不限于3D-NAND快闪存储器装置。本发明可适用于可采用电荷存储结构的其它半导体结构和存储器装置。
图2到18说明形成3D-NAND装置的具有电荷存储结构(400、400′)的半导体结构(100、100′)的一些实施例，且不一定限制堆叠(110、110′)中的交替氧化物材料(105、105′)和控制栅极材料(108、108′)的数目。此外，电荷存储结构(400、400′)的位置、数目和形状或沟道材料(500、500′)的轮廓和形状不限于所说明的实施例。
形成半导体结构的方法可包含利用具有至少两个不同密度的氧化物部分的氧化物材料结合针对此氧化物材料优化的湿式蚀刻工艺来增大形成在氧化物材料之间的电荷存储结构的高度、将电荷存储结构的轮廓塑造成预定结构或两者。
一种此方法修改氧化物材料的沉积工艺且在在控制栅极凹陷部中形成电荷阻挡材料之前添加氧化物材料的湿式蚀刻步骤。此方法可在不危害临界尺寸且没有复杂额外步骤的情况下允许增大电荷存储结构的高度。
虽然本发明可容许各种修改及替代形式，但是已在图式中通过实例展示且已在本文中详细描述特定实施例。然而，本发明并不希望限于所揭示的特定形式。而是，本发明将涵盖落在如由所附权利要求书及其法定等效物界定的本发明的范围内的所有修改、等效物及替代。

Claims (20)

1.一种制造半导体结构的方法，所述方法包括：
形成交替电介质材料和控制栅极材料的堆叠，所述堆叠的所述电介质材料中的每一者包括经调配以在暴露于相同蚀刻化学过程时具有不同移除速率的至少两个材料部分；
形成通过交替电介质材料和控制栅极材料的所述堆叠的开口；
移除所述控制栅极材料的部分以形成邻近所述控制栅极材料的控制栅极凹陷部；
移除邻近所述控制栅极凹陷部的所述电介质材料的部分以增大所述控制栅极凹陷部的高度；
形成邻近所述控制栅极材料的暴露表面的电荷阻挡材料；以及
使用电荷存储材料填充所述控制栅极凹陷部以形成电荷存储结构。
2.根据权利要求1所述的方法，其中使用电荷存储材料填充所述控制栅极凹陷部以形成电荷存储结构包括：
形成所述电荷存储结构，所述电荷存储结构中的每一者包括与所述邻近控制栅极材料实质上相同的高度。
3.根据权利要求1所述的方法，其中形成交替电介质材料和控制栅极材料的堆叠包括：
形成交替氧化物材料和控制栅极材料的堆叠，所述堆叠的所述氧化物材料中的每一者包括至少两个不同密度的氧化物部分。
4.根据权利要求3所述的方法，其中形成交替氧化物材料和控制栅极材料的堆叠包括：
在从约25瓦特到约200瓦特的RF功率下通过化学气相沉积工艺形成包括至少两个不同密度的氧化物部分的所述氧化物材料。
5.根据权利要求3所述的方法，其中形成交替氧化物材料和控制栅极材料的堆叠包括：
在一个反应室中通过原位化学气相沉积工艺形成各自包括至少两个不同密度的氧化物部分的所述氧化物材料。
6.根据权利要求1所述的方法，其中形成交替电介质材料和控制栅极材料的堆叠包括：
形成交替电介质材料和控制栅极材料的堆叠，所述堆叠的所述电介质材料中的每一者包括至少第一材料部分和第二材料部分，所述第一材料部分经调配以在暴露于相同蚀刻化学过程时具有比所述第二材料部分的蚀刻速率大至少约2倍的蚀刻速率。
7.根据权利要求1所述的方法，其中形成交替电介质材料和控制栅极材料的堆叠包括：
形成交替电介质材料和控制栅极材料的堆叠，所述堆叠的所述电介质材料中的每一者包括顶部材料部分、中间材料部分和底部材料部分，其中所述顶部材料部分在暴露于相同蚀刻化学过程时具有与所述底部材料部分实质上相同的移除速率和高于所述中间材料部分的移除速率的移除速率。
8.根据权利要求7所述的方法，其中形成交替电介质材料和控制栅极材料的堆叠，所述堆叠的所述电介质材料中的每一者包括顶部材料部分、中间材料部分和底部材料部分，包括：
形成包括氧化硅材料的所述顶部材料部分和底部材料部分以及包括氮化硅材料的所述中间材料部分。
9.根据权利要求7所述的方法，其中形成交替电介质材料和控制栅极材料的堆叠，所述堆叠的所述电介质材料中的每一者包括顶部材料部分、中间材料部分和底部材料部分，包括：
形成包括氧化硅材料的所述顶部材料部分和底部材料部分以及包括氮氧化硅材料的所述中间材料部分。
10.根据权利要求1所述的方法，其进一步包括在所述电荷存储结构的暴露表面上形成隧道电介质材料。
11.根据权利要求1所述的方法，其进一步包括使用沟道材料填充所述开口。
12.一种半导体结构，其包括：
交替电介质材料和控制栅极的堆叠，所述堆叠的所述电介质材料中的每一者包括至少两个不同密度的部分；
电荷存储结构，其侧向邻近于所述控制栅极；
电荷阻挡材料，其在所述电荷存储结构中的每一者与所述邻近控制栅极之间；以及
沟道材料，其延伸通过交替电介质材料和控制栅极的所述堆叠。
13.根据权利要求12所述的半导体结构，其中所述电荷存储结构中的每一者具有与所述邻近控制栅极实质上相同的高度。
14.根据权利要求12所述的半导体结构，其中所述至少两个电介质部分中的一个电介质部分的密度从为所述至少两个电介质部分中的邻近电介质部分的密度的约6分之一到比所述至少两个电介质部分中的邻近电介质部分的密度高约2倍。
15.根据权利要求12所述的半导体结构，其中所述电介质材料包括顶部电介质部分、中间电介质部分和底部电介质部分，且其中所述顶部电介质部分的密度实质上等于所述底部电介质部分的密度且低于所述中间电介质部分的密度。
16.根据权利要求12所述的半导体结构，其中所述电介质材料包括顶部电介质部分、中间电介质部分和底部电介质部分，且其中所述中间电介质部分的密度高于所述顶部电介质部分的密度和所述底部电介质部分的密度。
17.根据权利要求12所述的半导体结构，其中所述电介质材料包括氧化物材料。
18.根据权利要求12所述的半导体结构，其中所述电荷阻挡材料包括氧化物-氮化物-氧化物ONO材料。
19.根据权利要求12所述的半导体结构，其进一步包括所述沟道材料与所述电荷存储结构之间的隧道电介质材料。
20.根据权利要求12所述的半导体结构，其中所述结构包括三维NAND快闪存储器装置。
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