CN110010609B - 包含梯级结构的半导体装置和相关方法 - Google Patents

包含梯级结构的半导体装置和相关方法 Download PDF

Info

Publication number
CN110010609B
CN110010609B CN201811613043.1A CN201811613043A CN110010609B CN 110010609 B CN110010609 B CN 110010609B CN 201811613043 A CN201811613043 A CN 201811613043A CN 110010609 B CN110010609 B CN 110010609B
Authority
CN
China
Prior art keywords
sacrificial
insulating material
stair
sacrificial material
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811613043.1A
Other languages
English (en)
Other versions
CN110010609A (zh
Inventor
J·B·马托武
D·S·梅亚德
G·达马拉
S·S·S·维格昂塔
K·舍罗特瑞
S·萨拉夫
K·R·加斯特
J·K·K·琼斯拉曼
S·拉玛罗杰
徐丽芳
R·K·本斯利
R·纳鲁卡尔
M·J·金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110010609A publication Critical patent/CN110010609A/zh
Application granted granted Critical
Publication of CN110010609B publication Critical patent/CN110010609B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本申请案涉及包含梯级结构的半导体装置及相关方法。一种形成半导体结构的方法包含：在包括电介质材料和另一材料的交替层的堆叠上方形成牺牲材料；穿过所述牺牲材料和所述电介质材料和所述另一材料的所述交替层中的至少一些形成开口；在所述牺牲材料的所述开口和上覆表面中形成至少一种氧化物材料，所述至少一种氧化物材料的最上表面比所述电介质材料和所述另一材料的最上层从衬底的表面延伸更远；平坦化所述至少一种氧化物材料的一至少部分以暴露所述牺牲材料的一部分；及移除所述牺牲层，同时所述至少一种氧化物材料的所述最上表面保持比所述电介质材料和所述另一材料的所述交替层的所述最上层从所述衬底的所述表面延伸更远。揭示形成半导体结构和相关半导体装置的相关方法。

Description

包含梯级结构的半导体装置和相关方法
优先权主张
本申请案主张2017年12月29日申请的第15/857,197号美国专利申请案“包含梯级结构的半导体装置和相关方法(Semiconductor Devices Including a Stair StepStructure,and Related Methods)”的申请日期的权益。
技术领域
本文揭示的实施例涉及包含定位在梯级结构的区域之间的绝缘材料的半导体装置，且涉及相关方法。更特定来说，本发明的实施例涉及包含绝缘材料的半导体装置，且涉及形成此类半导体装置的半导体结构的相关方法，所述绝缘材料定位在梯级结构的邻近、面对区域之间且所述绝缘材料的一部分上覆所述梯级结构的最上层。
背景技术
半导体行业的持续目标为增大存储器装置(例如，非易失性存储器装置(例如，NAND快闪存储器装置))的存储器密度(例如，每个存储器裸片的存储器单元数量)。增大非易失性存储器装置中的存储器密度的一种方法是利用垂直存储器阵列(又称为“三维(3D)存储器阵列”)架构。常规垂直存储器阵列包含延伸穿过导电结构的分层(例如，字线板、控制栅极板)中的开口的半导体柱及在半导体柱与导电结构的每一结合部处的电介质材料。与具有常规平面(例如，二维)晶体管布置的结构比较，此配置通过在裸片上向上(例如，纵向、垂直)建立所述阵列允许更大量的晶体管定位在裸片区域单元中。
常规垂直存储器阵列包含导电结构与存取线(例如，字线)之间的电连接，使得垂直存储器阵列中的存储器单元可经唯一地选择用于写入、读取或擦除操作。形成此类电连接的一种方法包含在导电结构的分层的边缘处形成所谓的“梯级”结构。梯级结构包含界定导电结构的接触区域的个别“级”，接触结构可定位在接触区域上以提供对导电结构的电接达。
随着垂直存储器阵列技术发展，额外存储器密度已经通过形成垂直存储器阵列以包含导电结构的额外分层及因此与其相关联的梯级结构中的额外级来提供。形成梯级结构的常规过程可包含以下重复动作：修整上覆交替的导电结构及绝缘(例如，电介质)结构的掩模(例如，光致抗蚀剂)的均匀宽度；蚀刻未由掩模的剩余部分覆盖的绝缘结构的部分；及接着蚀刻未由绝缘结构的剩余部分覆盖的导电结构的部分。随着此类垂直存储器阵列中的存储器单元的数量增加(例如，通过增加垂直存储器阵列的垂直串中的存储器单元的数量)，梯级结构的深度(即，高度)增加。换句话说，(例如)最低级与最上级之间的距离可随着垂直存储器阵列中的存储器单元的数量增加而增加。另外，随着级数量增加，梯级结构的面对区域之间的距离可展现类似增加。
梯级结构的深度的增加及梯级结构的邻近、面对区域之间的距离的增加在使用绝缘材料填充此类区域时带来问题。例如，定位在梯级结构的邻近区域之间的绝缘材料的化学机械平坦化通常不期望地移除梯级结构的最上分层的部分，例如最上分层的导电字线的部分。对导电字线的损害可导致导电字线与希望电耦合到所述导电字线的存储器单元之间的受损电连接。如果对导电字线的损害过分大，那么垂直存储器阵列可能无法实现其预期用途且可能发生故障，从而需要将包含垂直存储器阵列的半导体装置废弃。
发明内容
本文揭示的实施例涉及包含梯级结构的半导体装置，且涉及相关方法。例如，根据至少一些实施例，一种形成半导体结构的方法包括：在包括电介质材料和另一材料的交替层的堆叠上方形成牺牲材料；穿过所述牺牲材料及所述电介质材料和所述另一材料的所述交替层中的至少一些形成开口；在所述开口和所述牺牲材料的上覆表面中形成至少一种氧化物材料，所述至少一种氧化物材料的最上表面比所述电介质材料和所述另一材料的最上层从衬底表面延伸更远；平坦化所述至少一种氧化物材料的至少部分以暴露所述牺牲材料的一部分；及移除所述牺牲材料，同时所述至少一种氧化物材料的所述最上表面保持比所述电介质材料和所述另一材料的所述交替层的所述最上层距离所述衬底的表面更远。
在额外实施例中，一种形成半导体结构的方法包括以下步骤：使用第一绝缘材料填充由包括电介质材料和另一材料的交替层的梯级结构界定的谷区域；平坦化所述第一绝缘材料并暴露所述梯级结构的最上层上方的第二牺牲材料的表面；移除所述第二牺牲材料以暴露下伏于所述第二牺牲材料的第一牺牲材料；在所述第一绝缘材料和所述第一牺牲材料的表面上方形成第二绝缘材料；平坦化所述第二绝缘材料并暴露所述第一牺牲材料的表面；及从所述半导体结构移除所述第一牺牲材料。
在进一步实施例中，一种半导体装置包括：梯级结构，其包括在远离衬底的方向上上升的电介质材料和另一材料的交替层的分层；及绝缘材料，其填充所述梯级结构的级之间的区域，所述绝缘材料从所述梯级结构的靠近所述衬底的一部分延伸到超出所述交替层的最上分层的位置，所述绝缘材料包括：第一部分，其上覆所述最上分层且经定位比所述最上分层距所述衬底更远；及第二部分，其在经定位比所述第一部分更靠近所述衬底的区域的正上方。
附图说明
图1是根据本发明的实施例的包含梯级结构的垂直存储器装置的部分剖面透视图；
图2是根据本发明的实施例的说明梯级结构的一部分的透视图；
图3A到3I说明根据本发明的实施例的形成梯级结构的方法；及
图4A到4G说明根据本发明的其它实施例的形成梯级结构的另一方法。
具体实施方式
本文引入的说明不希望是任何特定系统或半导体结构的实际视图，而仅为用来描述本文的实施例的理想化表示。图之间共同的元件和特征可保持相同数字编号，除非对于多数部分，为便于以下描述，元件符号以其上引入或最充分地描述的元件的图的编号开始。
以下描述提供特定细节(例如，材料类型、材料厚度和处理条件)以便提供对本文描述的实施例的透彻描述。但是，所属领域的一般技术人员将理解，本文描述的实施例可在不采用这些特定细节的情况下实践。实际上，可结合用于半导体行业中的常规制造技术实践所述实施例。另外，本文提供的描述并不形成对梯级结构、半导体结构、半导体装置的完整描述，或用于制造此类梯级结构、半导体结构或半导体装置的工艺流程的完整描述。下文描述的结构并不形成完整半导体结构或半导体装置。在下文仅详细描述理解本文描述的实施例所必需的那些工艺动作和结构。形成完整半导体梯级结构、半导体结构或包含本文描述的结构的半导体装置的额外动作可通过常规技术执行。
根据本文揭示的实施例，揭示半导体装置(例如，包含所谓的“梯级”上的接触区域的非易失性存储器装置(例如，三维NAND存储器装置))，连同形成此类半导体装置的梯级半导体结构的方法。梯级半导体结构可包含导电材料(例如，导电存取线)和电介质(例如，绝缘)材料的交替区域(例如，层)。每一导电材料可在其接触区域处由导电接触件接触。梯级结构的邻近、面对区域之间的区域可大体上使用绝缘材料填充，所述材料可在本文中称为所谓的“间隙填充”材料。绝缘材料可从最低级延伸到上覆梯级结构的最上级的一部分的位置。换句话说，绝缘材料的上表面可比梯级结构的最上级更远离其上形成梯级结构的衬底的表面(例如，距所述表面更远)。绝缘材料可大体上填充梯级结构的区域之间(在梯级结构的邻近区域之间)的区域。绝缘材料可使用一或多个牺牲材料在梯级结构的不同区域之间的区域中形成并图案化(例如，平坦化)。梯级结构的最上级的上表面与绝缘材料的最上表面之间的绝缘材料的高度可对应于绝缘材料的图案化期间所使用的一或多种牺牲材料的厚度。
根据本文描述的方法形成的梯级结构可比根据常规方法形成的梯级结构更不易出现装置故障。例如，最上梯级的导电材料(例如，导电存取线)可在梯级结构的相对区域之间的绝缘材料的平坦化期间不变薄。通过比较，根据常规方法形成的梯级结构的最上导电字线可在绝缘材料的制造期间变薄。因此，根据本文描述的方法形成的梯级半导体结构和装置可展现与根据常规方法形成的梯级半导体结构和装置相比有所降低的故障率。
图1是根据本发明的实施例的半导体装置100(例如，垂直存储器装置，例如3DNAND快闪存储器装置)的一部分的局部剖面透视图。半导体装置100包含用于界定用于将存取线106连接到导电分层105(例如，导电层、导电板等)的接触区域的梯级结构120。半导体装置100可包含彼此串联耦合的存储器单元103的垂直串101。垂直串101可与导电线及分层105(例如，数据线102、源极分层104、导电分层105、存取线106、第一选择栅极108(例如，上选择栅极、漏极选择栅极(SGD))、选择线109和第二选择栅极110(例如，下选择栅极、源极选择栅极(SGS)))垂直且正交延伸。
垂直导电接触件111可如展示那样将组件彼此电耦合。例如，选择线109可经电耦合到第一选择栅极108，且存取线106可经电耦合到导电分层105。半导体装置100还可包含定位在存储器阵列下方的控制单元112，其可包含串驱动器电路、传输门、用于选择栅极的电路、用于选择导电线(例如，数据线102、存取线106等)的电路、用于放大信号的电路及用于感测信号的电路中的一或多者。控制单元112可(例如)经电耦合到数据线102、源极分层104、存取线106、第一选择栅极108和第二选择栅极110。
第一选择栅极108可在第一方向x上水平延伸(例如，从图1的视角向左和向右)且可在垂直串101的第一端(例如，上端)处经耦合到存储器单元103的垂直串101的相应第一组。第二选择栅极110可以大体上平坦的配置形成且可在存储器单元103的垂直串101的第二相对端(例如，下端)处经耦合到垂直串101。
数据线102(例如，位线)可在第二方向y上水平延伸(例如，从图1的视角向上及向下)，所述第二方向与第一选择栅极108所延伸的第一方向成角度(例如，垂直于所述第一方向)。数据线102可在垂直串101的第一端(例如，上端)处的经耦合到垂直串101的相应第二组。经耦合到相应第一选择栅极108的垂直串101的第一组可与经耦合到相应数据线102的垂直串101的第二组共享特定垂直串101。因此，可在特定第一选择栅极108和特定数据线102的交叉点处选择特定垂直串101。
导电分层105(例如，字线板)可在相应水平平面中延伸。导电分层105可垂直堆叠，使得每一导电分层105经耦合到存储器单元103的所有垂直串101，且存储器单元103的垂直串101垂直延伸穿过导电分层105的堆叠。导电分层105可经耦合到或可形成存储器单元103的控制栅极，导电分层105经耦合到所述控制栅极。每一导电分层105可经耦合到存储器单元103的特定垂直串101的一个存储器单元103。
第一选择栅极108和第二选择栅极110可操作以选择特定数据线102与源极分层104之间的存储器单元103的特定垂直串101。因此，特定存储器单元103可通过操作(例如，通过选择)耦合到特定存储器单元103的适当第一选择栅极108、第二选择栅极110和导电分层105而经选择且电耦合到数据线102。
梯级结构120可经配置以通过垂直导电接触件111提供存取线106与分层105之间的电连接。换句话说，可经由与同特定分层105电连通的相应导电接触件111电连通的存取线106选择分层105的特定层。
图2是根据本发明的实施例的梯级结构200的简化透视图。梯级结构200可用于形成与参考图1描述的半导体装置100中的导电材料的不同分层的接触区域。梯级结构200可包含(例如)梯级的第一区域201、梯级的第二区域202、梯级的第三区域203和梯级的第四区域204。在一些实施例中，梯级的每一区域201、202、203、204可包含梯级的侧向相对的部分。例如，第一区域201可包含梯级201a和与梯级201a相对的梯级201b。梯级201a的每一级可经电耦合到导电材料和导电接触件。在一些实施例中，梯级201b的每一梯级可经电耦合到导电接触件。在其它实施例中，梯级201b包括未经电耦合到导电接触件的虚设级。类似地，第二区域202、第三区域203和第四区域204中的每一者可分别包含与梯级202b、203b、204b相对的梯级202a、203a、204a。
如上文描述，可形成与梯级的每一分层的导电部分的导电接触件。导电接触件可使用可充填梯级的区域201、202、203、204之间的区域(例如，谷)的绝缘材料彼此电隔离。随着梯级的数量增加，区域201、202、203、204之间的区域的深度可展现对应增加。然而，随着深度增加，图案化区域201、202、203、204之间的绝缘材料的难度可增加。
如所属领域的一般技术人员将理解，虽然图1和2中的梯级结构120、200分别已经描述为具有特定结构，但是本发明并不如此限制且梯级结构可具有不同结构和定向。
图3A到3I说明充填梯级结构的不同区域之间的区域(例如相对和面对的梯级区域201、202、203、204之间的区域(图2))的方法。参考图3A，半导体结构300可包含衬底302上方的材料的堆叠305。堆叠305可在第三方向(例如，z方向)上延伸。
衬底302可为半导体衬底、支撑衬底上的基底半导体材料、金属电极或具有形成在其上的一或多个材料、结构或区域的半导体衬底。衬底302可为常规硅衬底或包含半导体材料的其它块体衬底。如本文中使用，术语“块体衬底”意指且包含不仅硅晶片，而且包含绝缘体上硅(“SOI”)衬底(例如，蓝宝-石上硅(“SOS”)衬底和玻璃上硅(“SOG”)衬底)、基底半导体基础上的硅外延层或其它半导体或光电子材料(例如，硅锗(Si1-xGex其中x是(例如)0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化锗(GaN)和磷化铟(InP)等)。此外，当在下列描述中提及“衬底”时，先前工艺阶段可用于在基底半导体结构或基础中形成材料、区域或结。衬底302可包含与集成电路制造相关联的一或多个材料。此类材料可包含(例如)一或多种难熔金属、势垒材料、扩散材料、绝缘材料等。衬底302可包含(例如)互补金属氧化物半导体(CMOS)结构或其它半导体结构。
堆叠305可包含衬底302上方的源极选择栅极(SGS)304和电介质材料306和另一材料308的交替区域。电介质材料306和另一材料308的每一交替区域可形成分层310。
源极选择栅极304可包含导电材料。通过非限制性实例，源极选择栅极304可包含多晶硅、金属(例如，钨、钛、钼、铌、钒、铪、钽、铬、锆、铁、钌、锇、钴、铑、铱、镍、钯、铂、铜、银、金、铝、其合金)、导电含金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属氧化物)、导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗、导电掺杂的硅锗)或其组合。在一些实施例中，源极选择栅极304包括多晶硅。
电介质材料306可包含绝缘材料，例如，氧化物材料(例如，二氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、氟硅酸盐玻璃、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝或其组合)、原硅酸四乙酯(TEOS)、旋涂电介质材料、氮化物材料(例如，氮化硅)、氮氧化物材料(例如，氮氧化硅)、无定形碳或其组合。在一些实施例中，电介质材料306包括二氧化硅。
另一材料308可包含导电材料或绝缘材料。通过非限制实例，另一材料308可包含导电材料或氮化物材料。例如，在例如所谓的“替换栅极”工艺的工艺中，另一材料308包括绝缘材料，例如氮化硅。在一些此类实施例中，绝缘材料可随后使用导电材料替换，之后完成半导体结构的制造。在其它实施例中，例如在所谓的“浮动栅极”工艺中，另一材料308包括导电材料，例如，多晶硅、铝、铜、镍、铬、钴、钌、铑、钯、银、铂、金、铱、钽、钨、导电金属氮化物(例如，TiN、TaN、WN等)、导电金属硅化物(例如，钽硅化物、钨硅化物、镍硅化物、钛硅化物等)及其组合。在一些实施例中，另一材料308包括多晶硅。
在一些实施例中，堆叠305可包含第一层级301和包括电介质材料306和另一材料308的交替区域的分层310的至少第二层级303。在一些此类实施例中，氮化物材料307可上覆第一层级301，绝缘材料309可上覆氮化物材料307且电介质材料311可上覆绝缘材料309。氮化物材料可包括氮化硅，绝缘材料309可包括二氧化硅，且电介质材料311可包括氧化铝。虽然图3A说明第一层级301和第二层级303，但是本发明并不如此限制，且半导体结构300可不包含氧化物材料306与另一材料308的交替区域的不同部分之间的氮化物材料、绝缘材料和电介质材料。
虽然图3A仅说明10个分层310(即，在第一层级301处的5个分层310和在第二层级303处的5个分层310)，但本发明并不如此限制。半导体结构300可包含任何数量个分层，例如，至少约16个分层、至少约32个分层、至少约36个分层、至少约64个分层、至少约72个分层、至少约128个分层、或至少约256个分层。换句话说，在一些实施例中，半导体结构300可包含至少约256组电介质材料306和另一材料308。
可在半导体结构300上方形成牺牲材料312。牺牲材料312可上覆分层310的最上分层310(即，距衬底302最远的分层310)。牺牲材料312可以大于电介质材料306和另一材料308中的每一者的厚度的厚度形成。在一些实施例中，牺牲材料312可以大于分层310中的每一者的厚度的厚度形成。在一些实施例中，牺牲材料312可具有约与约/>之间的厚度，例如约/>与约/>之间、约/>与约/>之间、约/>与约/>之间、约/>与约/>之间、约/>与约/>之间或约/>与约/>之间。在一些实施例中，牺牲材料312的厚度约为/>
牺牲材料312可经配制且配置以相对于待形成在一或多个梯级结构的区域之间的绝缘材料展现蚀刻选择性，如在本文中描述。通过非限制性实例，牺牲材料312可包含多晶硅、电介质材料、氮化物材料(例如，氮化硅)、金属氧化物(例如，氧化铝、氧化钛、氧化钽、氧化钨、二氧化钛等)或其组合。在一些实施例中，牺牲材料312包括多晶硅。
参考图3B，牺牲材料312的一部分可经图案化以在牺牲材料312中形成开口315且通过开口315暴露最上分层310的一部分。牺牲材料312可通过所属领域中已知的方法图案化，例如通过在牺牲材料312上方形成掩模(未展示)且通过掩模图案化牺牲材料312。
开口315的宽度W可至少部分取决于梯级结构中的分层310的数量。通过非限制性实例，宽度W可在约5μm与约25μm之间，例如，在约5μm与约10μm之间，在约10μm与约15μm之间，在约15μm与约20μm之间或在约20μm与约25μm之间。但是，本发明并不如此限制且宽度W可大于或小于所描述的宽度。
参考图3C，掩模材料314可形成于牺牲材料312的表面上方及最上分层310的暴露表面(例如，另一材料308或电介质材料306中的一者的暴露表面)上方。掩模材料314可通过开口315共形地形成在牺牲材料312的表面和分层310的表面上方。在一些实施例中，掩模材料314包括氮化物材料，例如氮化硅。
参考图3D，可通过掩模材料314移除(例如，蚀刻)至少一些分层310的一部分以形成梯级结构320。图3D是在梯级结构320的图案化之后的半导体结构300的横截面视图。
梯级结构320可通过所属领域中已知的方法形成，且因此不会在本文中详细描述。通过非限制性实例，可在半导体结构300上方形成掩模(例如，掩模材料314)。此掩模可在本文中称为“梯级”掩模，因为其用于在分层310中形成多个级(例如，接触区域)。梯级结构320可通过借助掩模暴露对应于级的分层310的一部分并通过(例如)各向异性蚀刻移除最上分层310的暴露部分而形成。分层310的部分可通过移除另一材料308的暴露部分以暴露下伏电介质材料306的第一干式蚀刻动作接着移除电介质材料306的暴露部分的第二干式蚀刻动作而移除。第二干式蚀刻动作可暴露下伏于分层310的分层310的另一材料308，其中使用第一干式蚀刻动作和第二干式蚀刻动作形成级。梯级结构320可通过移除上覆分层310的掩模的对应于另一级的宽度的一部分(例如，使用修整化学品)且重复第一干式蚀刻动作和第二干式蚀刻动作以在梯级区域中形成另一级而形成。形成梯级结构的此类方法在所属领域中已知且不会在本文中详细描述。
梯级结构320可包含个别级，每一级具有足以提供用于待形成在其上的导电接触件的空间的宽度。例如，每一级的所需宽度可在约100nm与约500nm之间，不过本发明并不如此限制。
梯级结构320的形成产生梯级结构320的面对区域(例如，侧)之间的谷325(例如，间隙)。随着梯级结构320中的分层310(例如，级)的数量增加，梯级结构320的深度D和(在一些实施例中)斜率增加。在一些实施例中，深度D可在约3μm与约15μm之间，例如，在约3μm与约6μm之间、在约6μm与约9μm之间、在约9μm与约12μm之间或在约12μm与约15μm之间。但是，本发明并不如此限制且深度D可大于上文描述的深度。
参考图3E，第一衬垫326和第二衬垫328可形成在半导体结构300上方，例如在谷325内且在牺牲材料312的表面上方。在一些实施例中，第一衬垫326和第二衬垫328共形地形成在半导体结构300上方。第一衬垫326可包含电介质材料，例如，由所谓的“高深宽比工艺”(HARP)形成的衬垫。第一衬垫326可包含氧化物材料，例如，原硅酸四乙酯(TEOS)、二氧化硅、旋涂电介质、另一电介质材料或其组合。第二衬垫328可共形地形成在第一衬垫326上方。在一些实施例中，第二衬垫328可包含(例如)氮化硅。在一些实施例中，可不包含第二衬垫328且仅第一衬垫326可形成在半导体结构300上方。
第一衬垫326和第二衬垫328中的每一者的厚度可单独在约与约/>之间，例如在约/>与约/>之间、约/>与约/>之间、约/>与约/>之间、约/>与约/>之间或约/>与约/>之间。在一些实施例中，第一衬垫326和第二衬垫328的厚度可为约/>不过本发明并不如此限制。
第一衬垫326和第二衬垫328可通过(例如)原子层沉积(ALD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、物理气相沉积或其组合形成。
参考图3F，绝缘材料330可在形成第一衬垫326和第二衬垫328之后形成于谷325中(图3E)。绝缘材料330可大体上填充谷325且可在谷325的外侧的区域处在第二衬垫328的表面上方延伸。
绝缘材料330可在本文及所属领域中称为所谓的“间隙-填充”材料。绝缘材料330可包含在最上分层310正上方并从谷325(图3E)侧向偏移的位置处的凸起部分331和在谷325(图3E)正上方的区域处的弧形(例如，弯曲、碟形等)表面332。换句话说，绝缘材料330可包含在从谷325偏移的位置处(例如，在最上分层310正上方的部分处)比绝缘材料330的其它部分(例如，谷325正上方的部分)从衬底302的主表面延伸更远的部分。在一些实施例中，弧形表面332可界定弧形表面332的靠近谷325的侧向中心部分的碗形、最低部分。
绝缘材料330可包含适用于提供梯级结构320的不同区域之间的电绝缘的任何材料。通过非限制性实例，绝缘材料330可包含旋涂电介质材料、TEOS、二氧化硅、氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、氟硅酸盐玻璃、另一电介质材料或其组合。在一些实施例中，绝缘材料330包括TEOS。在其它实施例中，绝缘材料330包括旋涂电介质材料。在其它实施例中，绝缘材料330的一部分包括TEOS且绝缘材料330的另一部分包括旋涂电介质材料。
参考图3G，在半导体结构300的表面上方延伸的绝缘材料330的一部分可经移除使得绝缘材料330的上表面的至少一部分与牺牲材料312的上表面大体上共面。绝缘材料330可使用(例如)化学机械平坦化(CMP，又称为化学机械抛光)工艺移除以平坦化绝缘材料的至少一部分。移除绝缘材料330的部分可暴露牺牲材料312的表面。将绝缘材料330暴露于化学机械平坦化工艺可形成绝缘材料330的一部分使其与绝缘材料312的表面共面。如本文使用，术语“平坦化”意味着且包含形成表面的至少一部分以与所述表面的至少另一部分、另一表面的一至少部分或两者大体上共面。在一些实施例中，移除绝缘材料330可形成具有对应于表面332(图3F)的弧形形状的绝缘材料330的暴露表面334。在一些实施例中，弧形表面334的最低部分可经定位比最上分层310离衬底302更远。绝缘材料330的侧向中心部分(即，绝缘材料330的经定位在谷325正上方的一部分(图3E))可经定位比绝缘材料330的其它部分(即，绝缘材料330的靠近牺牲材料312的部分)更靠近衬底302的主表面。
继续参考图3G，将绝缘材料330暴露于化学机械平坦化工艺可包含从牺牲材料312的表面移除第二衬垫328和第一衬垫326的部分。在一些实施例中，化学机械平坦化工艺可移除经定位在最上分层310的表面正上方的绝缘材料330、第二衬垫328和第一衬垫326的部分。
化学机械平坦化工艺可采用展现相对于绝缘材料330、第一衬垫326和第二衬垫328中的每一者对牺牲材料312的选择性的浆液。换句话说，化学机械平坦化工艺的浆液可在移除绝缘材料330、第一衬垫326和第二衬垫328的部分的同时并不大体上移除牺牲材料312。在一些实施例中，浆液的选择性可大于约20:1、大于约30:1、或大于约40:1，不过本发明并不如此限制。化学机械平坦化工艺可经配置以在牺牲材料312暴露之后(即，在大体上移除牺牲材料312上方的绝缘材料330、第二衬垫328和第一衬垫326之后)停止。由于化学机械平坦化工艺可经配置以在牺牲材料312上停止，所以牺牲材料312可称为所谓的“停止”材料且移除绝缘材料、第一衬垫326和第二衬垫328的工艺可称为所谓的“停止”工艺。
在一些实施例中，在化学机械平坦化工艺期间使用的浆液可包括分散于酸性溶液(例如，磷酸、有机酸(例如，羧酸)及其组合)或碱性溶液中的硅石、二氧化铈(CeO2)、另一材料或其组合的胶态悬浊液。在一些实施例中，浆液可包含氧化剂(例如，过氧化氢)。
参考图3H，在平坦化绝缘材料330且从牺牲材料312的表面移除绝缘材料330、第二衬垫328和第一衬垫326之后，可从半导体结构300移除牺牲材料312。可(例如)通过干式蚀刻或湿式剥离移除牺牲材料312。在一些实施例中，过量绝缘材料330可通过将半导体结构300暴露于包括CF4、CH2F2和氦气的干式蚀刻气体而移除，且牺牲材料312通过将牺牲材料312暴露于包括HBr、氦气和氧气(O2)的干式蚀刻气体而移除。在其它实施例中，牺牲材料312可暴露于包括氢氟酸、硝酸、四甲基氢氧化铵(TMAH)或其组合的溶液以相对于绝缘材料330选择性地移除牺牲材料312。但是，本发明并不如此限制，且牺牲材料312可通过其它方法或使用其它材料移除。
移除牺牲材料312可留下在半导体结构300的表面上方延伸(例如在最上分层310的表面正上方)的绝缘材料330、第一衬垫326和第二衬垫328的所谓的“翼”部分336。翼部分336可包括绝缘材料330的侧向延伸超越界定梯级结构320的面对区域之间的谷325(图3E)的侧壁(即，谷325内的第二衬垫328的侧壁)的一部分。换句话说，翼部分336可通过绝缘材料330的在最上分层310正上方延伸且从谷325(图3E)侧向偏移的部分界定。绝缘材料330的距衬底302表面最远的部分可具有大于绝缘材料330的其它部分的侧向宽度。绝缘材料330的侧向最外侧部分可接触第二衬垫328的一部分，其又可接触第一衬垫326的一部分。第一衬垫326的部分和第二衬垫328的部分可在远离衬底302的主表面的向上方向上延伸。
翼部分336可在最上分层310的表面上方延伸高度H1，其在本文中称为“级高度”。高度H1可对应于牺牲材料312的如此形成的厚度，牺牲材料312随后已经被移除。在一些实施例中，高度H1可在约与约/>之间，例如约/>与约/>之间、约/>与约/>之间、约/>与约/>之间、约/>与约/>之间、约/>与约之间或约/>与约/>之间。在一些实施例中，高度H1可约为/>
在一些实施例中，在形成且平坦化绝缘材料330之后，可穿过绝缘材料330形成孔(例如，通孔)且使用导电材料填充孔以形成到分层310的导电部分(例如，另一材料308)的电接触件。使用导电材料填充的孔可对应于(例如)垂直导电接触件111(图1)。
参考图3I，可在半导体结构300上方形成另一绝缘材料338。另一绝缘材料338可在半导体结构300的表面上形成且维持半导体结构300的形态。因此，谷325(图3E)正上方(即，在绝缘材料330的侧向中心部分的正上方)的另一绝缘材料338的部分可比另一绝缘材料338的其它部分从衬底302的主表面延伸更远。
另一绝缘材料338可包含电绝缘氮化物材料、氧化物材料(例如，二氧化硅)或其组合。在一些实施例中，另一绝缘材料338包括氮化硅。在其它实施例中，另一绝缘材料338包括二氧化硅。
另一绝缘材料338可包含对应于绝缘材料330的翼部分336(图3H)的翼部分340。在一些实施例中，另一绝缘材料338包含具有弧形形状(例如，碗状)的表面342，弧形形状的下部分定位在另一绝缘材料338的侧向中心部分处。另一绝缘材料338的高度H2可对应于绝缘材料330的翼部分336(图3H)的高度H1(图3I)。
半导体结构300可展现降低的故障率，因为最顶分层310可在梯级结构320的面对区域之间的绝缘材料330的化学机械平坦化期间不经历薄化。由于绝缘材料330、第一衬垫326和第二衬垫328覆盖最上分层310，所以移除绝缘材料330的部分的化学机械平坦化工艺可经配置以响应于牺牲材料312的暴露而停止(如上文参考图3G描述)。因此，最上分层310的部分大体上不被化学机械平坦化工艺移除。另外，使用牺牲材料312可促进平坦化具有大于常规半导体结构的深度的区域(即，谷325(图3E))中的绝缘材料而不损伤梯级结构320的分层的部分。包含绝缘材料330的半导体结构300也可比常规半导体结构更不易于受不同间隙填充氧化物材料之间的开裂的影响。
因此，在一些实施例中，一种形成半导体结构的方法包括：在包括电介质材料和另一材料的交替层的堆叠上方形成牺牲材料；穿过所述牺牲材料和所述电介质材料和所述另一材料的所述交替层中的至少一些形成开口；在所述牺牲材料的所述开口和上覆表面中形成至少一种氧化物材料，所述至少一种氧化物材料的最上表面比所述电介质材料和所述另一材料的最上层从衬底表面延伸更远；平坦化所述至少一种氧化物材料的至少一部分以暴露所述牺牲材料的一部分；及移除所述牺牲层，同时所述至少一种氧化物材料的所述最上表面保持比所述电介质材料和所述另一材料的所述交替层的所述最上层从所述衬底的所述表面延伸更远。
参考图4A到4G，描述形成包含一或多个梯级结构的面对梯级区域和梯级区域之间的谷中的绝缘材料的半导体结构的另一方法。参考图4A，可形成包含梯级结构420的半导体结构400。
梯级结构420可包含包括电介质材料406和另一材料408的交替区域的分层410。电介质材料406和另一材料408可与上文参考图3A描述的电介质材料306和另一材料308大体上相同。梯级结构420可上覆上覆衬底402的源极选择栅极404，源极选择栅极404和衬底402可分别与上文参考图3A描述的源极选择栅极304和衬底302大体上相同。
梯级结构420可通过(例如)上文参考图3D和3E的梯级结构320的形成描述的相同方法形成。
第一牺牲材料426可上覆梯级结构420的最上分层410，且第二牺牲材料428可直接上覆第一牺牲材料426。第一牺牲材料426和第二牺牲材料428可经选择以在材料移除工艺期间展现相对于彼此的蚀刻选择性。换句话说，第一牺牲材料426和第二牺牲材料428的材料可经选择使得至少一些材料移除动作可移除第一牺牲材料426同时并不大体上移除第二牺牲材料428，且至少其它材料移除动作可移除第二牺牲材料428同时并不大体上移除第一牺牲材料426。
第一牺牲材料426可包括多晶硅、金属氧化物(例如，二氧化钛、二氧化锆、氧化钽、氧化镁、氧化铝或其组合)、电介质材料、另一材料或其组合。在一些实施例中，第一牺牲材料426包括多晶硅。第二牺牲材料428可包括氮化物材料，例如氮化硅。
第一牺牲材料426的厚度可在约与约/>之间，例如约/>与约/>之间、约/>与约/>之间、约/>与约/>之间、约/>与约/> 之间、约/>与约/>之间或约/>与约/>之间。
第二牺牲材料428的厚度可在约与约/>之间，例如约/>与约/>之间、约/>与约/>之间、约/>与约/>之间、约/>与约/> 之间、约/>与约/>之间或约/>与约/>之间。
梯级结构420的上升分层410可界定梯级结构420的一或多个区域之间的谷425。参考图4B，谷425(图4A)可使用第一绝缘材料430部分填充。第一绝缘材料430可与上文参考图3G描述的绝缘材料330大体上相同。通过非限制性实例，第一绝缘材料430可包括旋涂电介质、TEOS、二氧化硅、氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、氟硅酸盐玻璃、另一电介质材料或其组合。在一些实施例中，第一绝缘材料430包括TEOS。在其它实施例中，第一绝缘材料430包括旋涂电介质。在其它实施例中，第一绝缘材料430的一部分包括TEOS且第一绝缘材料430的另一部分包括旋涂电介质。
第一绝缘材料430可上覆半导体结构400的表面，其包含分层410的暴露部分(对应于用于形成到分层410的导电接触件的接触位置)和第二牺牲材料428。在一些实施例中，谷425(图4A)正上方的第一绝缘材料430的暴露表面可经定位比定位在第二牺牲材料428正上方且从谷425(图4A)侧向偏移的第一绝缘材料430的暴露表面更靠近衬底402的主表面。
参考图4C，第一绝缘材料430的一部分可从第二牺牲材料428的表面移除以暴露第二牺牲材料428的表面。第一绝缘材料430的部分可通过(例如)化学机械平坦化移除，其可平坦化第一绝缘材料430的主表面436。在一些实施例中，移除第一绝缘材料430的工艺可相对于第二牺牲材料428具选择性。换句话说，化学机械平坦化工艺可大体上不移除第二牺牲材料428同时大体上移除第一绝缘材料430。化学机械平坦化工艺和第二牺牲材料428可经配制且配置以停止在第二牺牲材料428的最上表面。换句话说，化学机械平坦化工艺可选择性地移除第一绝缘材料430而大体上不移除第二牺牲材料428。
在一些实施例中，在移除第一绝缘材料430的一部分之后，第一绝缘材料430的侧向中心部分可经定位比第一绝缘材料430的侧向向外部分(即，从谷425(图4A)侧向偏移的第一绝缘材料430的部分)更靠近衬底402的主表面。从谷425侧向偏移的第一绝缘材料430的部分可包含从第一绝缘材料430的主表面436朝向第二牺牲材料428延伸的第一成角表面432。靠近第二牺牲材料428，第一成角表面432可过渡到第二成角表面434，其中第二成角表面434相对于主表面436与第一成角表面432之间的角度展现相对于第一绝缘材料430的主表面436的减小的角度。
参考图4D，在平坦化第一绝缘材料430之后，可从半导体结构400移除第二牺牲材料428以暴露第一牺牲材料426。通过非限制性实例，第二牺牲材料428可通过干式蚀刻第二牺牲材料428或通过湿式剥离第二牺牲材料428从第一牺牲材料426选择性移除。在一些实施例中，第二牺牲材料428通过将第二牺牲材料428暴露于包括CH4、CH2F2和氦气的干式蚀刻气体或另一干式蚀刻气体而移除。在其它实施例中，第二牺牲材料428可暴露于(例如)包括磷酸、氢氟酸、四甲基氢氧化铵或其组合的溶液以移除第二牺牲材料428。第二牺牲材料428可经移除而大体上不移除第一牺牲材料426或第一绝缘材料430中的任一者。
移除第二牺牲材料428可留下在第一牺牲材料426上方延伸级高度H3的第一绝缘材料430的一部分。换句话说，第一绝缘材料430可经定位比最上分层410更远离衬底402达对应于级高度H3的距离。级高度H3可对应于最初形成第二牺牲材料428的厚度。
参考图4E，第二绝缘材料438可经形成在第一绝缘材料430和第一牺牲材料426的表面上方。第二绝缘材料438可包含经配制以相对于第一牺牲材料426展现蚀刻选择性的材料。因此，第二绝缘材料438可经配制以从半导体结构400的表面选择性移除同时大体上不移除第一牺牲材料426。
在一些实施例中，第二绝缘材料438可包含与第一绝缘材料430相同的材料。在其它实施例中，第二绝缘材料438包括与第一绝缘材料430不同的材料。第二绝缘材料438可包含旋涂电介质、TEOS、二氧化硅、氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、氟硅酸盐玻璃、另一电介质材料或其组合。在一些实施例中，第二绝缘材料438包括TEOS。在其它实施例中，第二绝缘材料438包括旋涂电介质。
第二绝缘材料438的暴露表面可包含经定位在谷425(图4A)正上方的侧向中心表面442和经定位在最上分层410正上方且从谷425侧向偏移的成角表面440。侧向中心表面442可在一些实施例中大体上平行于衬底402的主表面。成角表面440可相对于侧向中心表面442(且相对于衬底402的主表面)成角度。在一些实施例中，成角表面440的角度可小于第一成角表面434的角度(图4D)。
参考图4F，第二绝缘材料438的部分可从第一牺牲材料426的表面移除以暴露第一牺牲材料426的表面。第二绝缘材料438可经暴露于第二材料移除工艺(例如第二化学机械平坦化工艺)以移除第二绝缘材料438的部分同时不移除第一牺牲材料426的部分。化学机械平坦化工艺可平坦化第二绝缘材料438的侧向中心表面442。在一些实施例中，化学机械平坦化工艺可为所谓的停止膜化学机械平坦化工艺，其中化学机械平坦化工艺在第一牺牲材料426的表面暴露之后停止。
第二化学机械平坦化工艺可不同于上文参考图4C描述的用于移除且平坦化第一绝缘材料430的部分的第一化学机械平坦化工艺。例如，第一化学机械平坦化工艺经配置以平坦化第一绝缘材料430且停止在第二牺牲材料428上而大体上不移除第二牺牲材料428，而第二材料移除工艺可经配置以平坦化第二绝缘材料438且停止在第一牺牲材料426上而大体上不移除第一牺牲材料426。换句话说，第二化学机械平坦化工艺可经配置以展现第二绝缘材料438与第一牺牲材料426之间的选择性。换句话说，第二化学机械平坦化工艺可移除第二绝缘材料438的部分同时大体上不移除第一牺牲材料426的部分。
在一些实施例中，将半导体结构400暴露于第二化学机械平坦化工艺可在最上分层410上方且从谷425(图4A)侧向偏移的区域处形成第一绝缘材料430与第二绝缘材料438之间的弯曲表面445。
参考图4G，可从最上分层410的表面移除第一牺牲材料426(图4F)。可(例如)通过干式蚀刻工艺或湿式剥离工艺移除第一牺牲材料426。在一些实施例中，第一牺牲材料426经暴露于包括HBr、氦气和氧气的干式蚀刻气体以移除第一牺牲材料426。在其它实施例中，第一牺牲材料426可通过将第一牺牲材料暴露于湿蚀刻剂而移除。湿蚀刻剂可包含硝酸、氢氟酸、四甲基氢氧化铵或其组合。在一些实施例中，移除第一牺牲材料426的材料可不同于如上文参考图4D描述的用于移除第二牺牲材料428的材料。
第一绝缘材料430和第二绝缘材料438的一部分可在移除第一牺牲材料426之后在最上分层410上方延伸级高度H4。因此，第一绝缘材料430和第二绝缘材料438可包含比最上分层410更远离衬底402的部分。此类部分可从谷425(图4A)侧向偏移。第一绝缘材料430和第二绝缘材料438在最上分层410的表面上方的级高度H4可对应于最初形成第一牺牲材料426的厚度。在一些实施例中，级高度H4可在约与约/> 之间。
在一些实施例中，第二绝缘材料438的成角表面440可相对于侧向中心表面442以约5°与约45°之间的角度定向，例如约5°与约10°之间、约10°与约15°之间、约15°与约20°之间、约20°与约30°之间或约30°与约45°之间。换句话说，成角表面440可以角度与侧向中心表面442相交。
第一绝缘材料430与第二绝缘材料438之间的界面444可展现不同于第一绝缘材料430与第二绝缘材料438的每一者的材料性质(例如，晶体结构、电介质性质等)。预期，至少在一些实施例中，界面444可指示，第一绝缘材料430与第二绝缘材料438在不同动作期间形成(例如，沉积)。
在形成且平坦化第一绝缘材料430与第二绝缘材料438之后，可穿过第一绝缘材料430与第二绝缘材料438形成孔，且使用导电材料填充孔。导电材料可形成到分层410的存取线(例如，到另一材料408的接触区域)的电连接。在其中另一材料408包括氮化物材料的实施例中，氮化物材料可经移除且在栅极替换工艺中使用导电材料(例如，导电栅极材料)替换。
在移除第一牺牲材料426之后，可在半导体结构400上方形成氮化物材料或另一绝缘材料。在一些实施例中，氮化物材料可展现类似于第一绝缘材料430与第二绝缘材料438的轮廓。例如，氮化物材料可包含梯级结构420(图4A)的一或多个区域之间的谷425(图4A)正上方的位置处的凹入部分且可包含比凹入部分从衬底402延伸更远的部分。
虽然图4A到4G已经描述为包含使用第一牺牲材料426与第二牺牲材料428形成半导体结构400，但是本发明并不如此限制。在其它实施例中，例如其中谷425(图4A)具有大于预定距离的深度(例如，大于约6μm、大于约10μm等)，方法可包含在梯级结构上方(即，在最上分层410上方)形成两个以上牺牲材料。通过非限制性实例，在一些实施例中，第二牺牲材料可形成在第一牺牲材料上方且至少第三牺牲材料可形成在第二牺牲材料上方。第三牺牲材料可相对于第二牺牲材料展现蚀刻选择性。在一些实施例中，第三牺牲材料可包括与第一牺牲材料相同的材料且可通过第二牺牲材料与第一牺牲材料分离。另外，第三绝缘材料可包括与第一绝缘材料相同的材料。在梯级结构的一或多个区域之间的谷中形成第一绝缘材料之后，化学机械平坦化工艺可移除第一绝缘材料的部分直到第三牺牲材料的表面暴露。可在第一绝缘材料的化学机械平坦化期间大体上不移除第三牺牲材料。可移除第三牺牲材料以暴露第二牺牲材料，且第二绝缘材料可在第一绝缘材料及第二牺牲材料的表面上方形成。可使用化学机械平坦化工艺移除第二绝缘材料的部分而大体上不移除第二牺牲材料。换句话说，第二牺牲材料可相对于第二绝缘材料展现选择性。在移除第二绝缘材料的部分之后，可移除第二牺牲材料，且第三绝缘材料可形成在第二绝缘材料及第一牺牲材料上方。可移除第三绝缘材料的部分，且可暴露第一牺牲材料的表面。第三绝缘材料可相对于第一牺牲材料展现选择性，且移除第三绝缘材料的部分可大体上不移除第一牺牲材料。在图案化第三绝缘材料之后，可移除第一牺牲材料，从而使至少第三绝缘材料在最上分层上方延伸级高度。
因此，可使用任何数量的牺牲材料和绝缘材料来形成半导体结构，这取决于梯级结构的一或多个面对区域之间的谷的深度。在一些实施例中，可使用交替的牺牲材料，使得与其它牺牲材料邻近(例如，在其正上方及正下方)的牺牲材料相对于材料移除工艺(例如，在绝缘材料的化学机械平坦化期间使用的浆液)展现不同于彼此的选择性。因此，第一、第三、第五等牺牲材料可展现不同于第二、第四、第六等牺牲材料的选择性。
在一些实施例中，针对每一个深度在约3μm与约8μm之间的谷，可使用额外牺牲材料来形成半导体结构。在一些实施例中，上文描述的方法可适用于填充梯级结构之间的具有至少约5μm、至少约10μm、至少约15μm、至少约20μm或至少约30μm的深度的区域。但是，本发明并不如此限制且可根据本文描述的方法填充更大深度。
虽然图4A到4G尚未描述或说明为包含多个层级(例如，第一层级301和第二层级303，如上文参考图3A描述)，但在其它实施例中，半导体结构400可包含由电介质材料406和另一材料408的交替层组成的超过一个层级。
虽然图4A到4G已经描述为在形成第一牺牲材料426与第二牺牲材料428之前形成梯级结构420，但是本发明并不如此限制。在其它实施例中，在形成界定梯级结构420的一或多个区域之间的谷425的梯级结构420之前，在电介质材料406和另一材料408的交替区域的分层410上方形成第一牺牲材料426和第二牺牲材料428。在一些此类实施例中，梯级结构420可在分层410上方形成第一牺牲材料426和第二牺牲材料428之后形成。
根据本文描述的方法形成半导体结构400可相较于常规方法减少形成半导体结构400的化学机械平坦化动作的数量。另外，方法可针对包含具有大于上文描述的深度的深度的谷425(图4A)或间隙的半导体结构进行调整。因为使用上文描述的牺牲材料形成半导体结构，所以虽然半导体结构可包含具有大于预定量的深度的绝缘材料，但是绝缘材料可不包含梯级结构的上方的实质级高度。此外，根据本文描述的方法形成的半导体结构可展现最上分层的减少的故障率(例如通过到导电字线(例如，另一材料408)的不充分电接触)。
因此，在一些实施例中，一种形成半导体结构的方法包括：使用第一绝缘材料填充由包括电介质材料和另一材料的交替层的梯级结构界定的谷区域；平坦化所述第一绝缘材料并暴露在所述梯级结构的最上层上方的第二牺牲材料的表面；移除所述第二牺牲材料以暴露下伏于所述第二牺牲材料的第一牺牲材料；在所述第一绝缘材料和所述第一牺牲材料的表面上方形成第二绝缘材料；平坦化所述第二绝缘材料并暴露所述第一牺牲材料的表面；及从所述半导体结构移除所述第一牺牲材料。
因此，在一些实施例中，一种半导体装置包括：梯级结构，其包括在远离衬底的方向上上升的电介质材料和另一材料的交替层的分层；及绝缘材料，其填充所述梯级结构的级之间的区域，所述绝缘材料从所述梯级结构的靠近所述衬底的一部分延伸到超出所述交替层的最上分层的位置，所述绝缘材料包括：第一部分，其上覆所述最上分层且经定位比所述最上分层距所述衬底更远；及第二部分，其在经定位比所述第一部分更靠近所述衬底的区域的正上方。
虽然本文描述的非易失性存储器装置可具体参考NAND快闪存储器装置，但本发明并不如此限制且可应用到其它半导体存储器装置。通过非限制性实例，半导体结构可不必包含梯级结构，但可包含具有在半导体装置的其它部分之间的沟槽或谷中延伸的绝缘材料的区域。
虽然已经结合图描述特定说明性实施例，但所属领域的一般技术人员将认识到且了解，本发明所涵盖的实施例不限于本文中明确展示且描述的所述实施例。而是，对本文描述的实施例的许多添加、删除和修改可在不脱离本发明涵盖的实施例(例如，下文主张的实施例，包含合法等效物)的范围的情况下形成。另外，来自一个经揭示实施例的特征可与另一经揭示实施例的特征组合同时仍包含在本发明的范围内。

Claims (22)

1.一种形成半导体结构的方法，所述方法包括：
在包括电介质材料和另一材料的交替层的堆叠上方形成牺牲材料；
穿过所述牺牲材料和所述电介质材料和所述另一材料的所述交替层中的至少一些形成开口；
形成直接接触所述牺牲材料及所述电介质材料和所述另一材料的所述交替层的部分的至少一个衬垫；
在所述开口及所述至少一个衬垫的上覆表面中形成至少一种氧化物材料，所述至少一种氧化物材料的最上表面比所述牺牲材料从基底材料的表面延伸更远；
平坦化所述至少一种氧化物材料的至少一部分以暴露所述牺牲材料的一部分；及
移除所述牺牲材料，同时所述至少一种氧化物材料的所述最上表面保持比所述电介质材料和所述另一材料的所述交替层的最上层距离所述基底材料的所述表面更远。
2.根据权利要求1所述的方法，其中在所述开口中形成所述至少一种氧化物材料包括在所述开口中形成原硅酸四乙酯和旋涂电介质。
3.根据权利要求1所述的方法，其中在堆叠上方形成所述牺牲材料包括在所述堆叠上方形成牺牲多晶硅材料。
4.根据权利要求1所述的方法，其中在所述开口和所述至少一个衬垫的上覆表面中形成所述至少一种氧化物材料包括形成所述至少一种氧化物材料的所述最上表面以具有大于所述开口的侧向宽度的侧向宽度。
5.根据权利要求1所述的方法，其中平坦化所述至少一种氧化物材料的至少一部分包括平坦化所述至少一种氧化物材料的所述至少一部分以具有与所述至少一个衬垫的上表面大体上共面的上表面。
6.根据权利要求1所述的方法，其中平坦化所述至少一种氧化物材料的至少一部分包括从所述牺牲材料的表面移除所述至少一个衬垫以暴露所述牺牲材料的所述部分。
7.根据权利要求1所述的方法，其中平坦化所述至少一种氧化物材料的至少一部分以暴露所述牺牲材料的一部分包括平坦化所述至少一种氧化物材料的侧向最外部分使其与所述牺牲材料的表面大体上共面。
8.根据权利要求1所述的方法，其中平坦化所述至少一种氧化物材料的至少一部分包括通过化学机械平坦化工艺移除所述至少一种氧化物材料且选择性地移除所述至少一种氧化物材料而大体上不移除所述牺牲材料。
9.根据权利要求1所述的方法，其中平坦化所述至少一种氧化物材料的至少一部分包括形成所述至少一种氧化物材料以具有从所述开口的第一侧延伸到所述开口的第二、相对侧的碗状表面，其中所述碗状表面的最靠近所述基底材料的所述表面的一部分比所述电介质材料和所述另一材料的所述交替层的所述最上层距离所述基底材料的所述表面更远。
10.一种形成半导体结构的方法，所述方法包括：
使用第一绝缘材料填充由包括电介质材料和另一材料的交替层的梯级结构界定的谷区域，所述第一绝缘材料在远离基底材料的方向上上升；
平坦化所述第一绝缘材料并暴露所述梯级结构的最上层上方的第二牺牲材料的表面；
移除所述第二牺牲材料以暴露下伏于所述第二牺牲材料的第一牺牲材料；
在所述第一绝缘材料和所述第一牺牲材料的表面上方形成第二绝缘材料；
平坦化所述第二绝缘材料并暴露所述第一牺牲材料的表面；及
从所述半导体结构移除所述第一牺牲材料。
11.根据权利要求10所述的方法，其中：
平坦化所述第一绝缘材料并暴露所述第二牺牲材料的表面包括从所述第二牺牲材料的表面移除所述第一绝缘材料而大体上不移除所述第二牺牲材料；且
平坦化所述第二绝缘材料并所述第一牺牲材料的表面包括从所述第一牺牲材料的表面移除所述第二绝缘材料而大体上不移除所述第一牺牲材料。
12.根据权利要求10所述的方法，其中移除所述第一牺牲材料包括在所述第二绝缘材料与所述电介质材料和所述另一材料的所述最上交替层之间形成级。
13.根据权利要求10所述的方法，其中平坦化所述第二绝缘材料包括对所述第二绝缘材料的表面执行化学机械平坦化。
14.根据权利要求10所述的方法，其中在所述第一绝缘材料的表面上方形成第二绝缘材料包括形成所述第二绝缘材料以包括与所述第一绝缘材料相同的材料。
15.根据权利要求10所述的方法，其中从所述半导体结构移除所述第一牺牲材料包括将所述第二绝缘材料的部分保留在所述梯级结构的所述最上层的表面正上方。
16.根据权利要求10所述的方法，其中从所述半导体结构移除所述第一牺牲材料包括形成所述第二绝缘材料使其比所述梯级结构的所述最上层从所述基底材料延伸更远达与/>之间的距离。
17.一种半导体装置，其包括：
梯级结构，其包括彼此相对的级，所述梯级结构包括电介质材料和另一材料的交替层；
第一衬垫材料，其上覆所述梯级结构的所述级和所述梯级结构之间的区域；
第二衬垫材料，其上覆所述第一衬垫材料且具有与所述第一衬垫材料相比不同的材料组成；
绝缘材料，其上覆所述第二衬垫材料且在所述梯级结构之间；及
另一绝缘材料，其上覆所述绝缘材料，所述绝缘材料和所述另一绝缘材料之间的界面包括弧形表面。
18.根据权利要求17所述的半导体装置，其中所述绝缘材料包括氧化物材料。
19.根据权利要求17所述的半导体装置，其中所述绝缘材料延伸超出所述交替层的最上层的表面与/>之间的距离。
20.根据权利要求17所述的半导体装置，其中所述另一材料包括导电材料。
21.根据权利要求17所述的半导体装置，其中所述半导体装置包括非易失性存储器装置。
22.根据权利要求21所述的半导体装置，其中所述非易失性存储器装置包括NAND快闪存储器装置。
CN201811613043.1A 2017-12-28 2018-12-27 包含梯级结构的半导体装置和相关方法 Active CN110010609B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/857,197 US10269625B1 (en) 2017-12-28 2017-12-28 Methods of forming semiconductor structures having stair step structures
US15/857,197 2017-12-28

Publications (2)

Publication Number Publication Date
CN110010609A CN110010609A (zh) 2019-07-12
CN110010609B true CN110010609B (zh) 2024-03-12

Family

ID=66174849

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811613043.1A Active CN110010609B (zh) 2017-12-28 2018-12-27 包含梯级结构的半导体装置和相关方法

Country Status (2)

Country Link
US (3) US10269625B1 (zh)
CN (1) CN110010609B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269625B1 (en) 2017-12-28 2019-04-23 Micron Technology, Inc. Methods of forming semiconductor structures having stair step structures
CN112567515B (zh) * 2018-07-27 2024-05-07 长江存储科技有限责任公司 存储器结构及其形成方法
KR102614427B1 (ko) * 2018-09-19 2023-12-18 삼성전자주식회사 반도체 소자 및 그 형성 방법
US10580795B1 (en) 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
CN110729296B (zh) * 2019-10-21 2022-03-22 长江存储科技有限责任公司 三维存储器及其形成方法
US11309328B2 (en) 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11217601B2 (en) * 2019-10-29 2022-01-04 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11751384B2 (en) * 2019-11-01 2023-09-05 SK Hynix Inc. Semiconductor memory device and manufacturing method of the semiconductor memory device
US10978478B1 (en) * 2019-12-17 2021-04-13 Micron Technology, Inc. Block-on-block memory array architecture using bi-directional staircases
US11411013B2 (en) 2020-01-08 2022-08-09 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic devices and methods
US11393672B2 (en) * 2020-02-12 2022-07-19 Micron Technology, Inc. Methods of forming microelectronic devices including an interdeck region between deck structures
KR102687679B1 (ko) * 2020-02-25 2024-07-24 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d nand 메모리 디바이스 및 그 형성 방법
US11424262B2 (en) 2020-03-17 2022-08-23 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
JP2022540024A (ja) * 2020-03-23 2022-09-14 長江存儲科技有限責任公司 三次元メモリデバイス
CN111403398B (zh) * 2020-03-26 2023-04-07 长江存储科技有限责任公司 3d nand的台阶结构的形成方法以及3d nand存储器及其制造方法
US11302712B2 (en) * 2020-04-23 2022-04-12 Micron Technology, Inc. Integrated circuitry, memory arrays comprising strings of memory cells, methods used in forming integrated circuitry, and methods used in forming a memory array comprising strings of memory cells
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11264404B2 (en) * 2020-06-17 2022-03-01 Micron Technology, Inc. Microelectronic devices including a varying tier pitch, and related electronic systems and methods
US11647633B2 (en) * 2020-07-13 2023-05-09 Micron Technology, Inc. Methods used in forming integrated circuitry comprising a stack comprising vertically-alternating first tiers and second tiers with the stack comprising a cavity therein that comprises a stair-step structure
CN112366205B (zh) * 2020-11-09 2021-10-22 长江存储科技有限责任公司 一种半导体器件及其制备方法
US11917817B2 (en) * 2020-12-17 2024-02-27 Micron Technology, Inc. Microelectronic devices, memory devices, and electronic systems
WO2022133789A1 (en) * 2020-12-23 2022-06-30 Yangtze Memory Technologies Co., Ltd. Methods for polishing dielectric layer in forming semiconductor device
US11961880B2 (en) * 2021-05-06 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal structure
CN114270515A (zh) * 2021-09-01 2022-04-01 长江存储科技有限责任公司 用于在形成半导体设备中形成电介质层的方法
US20230307350A1 (en) * 2022-03-22 2023-09-28 Micron Technology, Inc. Microelectronic devices including staircase structures, and related methods, memory devices, and electronic systems
US20230378069A1 (en) * 2022-05-20 2023-11-23 Micron Technology, Inc. Electronic devices comprising a compressive dielectric material, and related systems and methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105493266A (zh) * 2013-08-12 2016-04-13 美光科技公司 半导体结构和制造半导体结构的方法
CN107431071A (zh) * 2015-04-15 2017-12-01 桑迪士克科技有限责任公司 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939877B2 (en) * 2009-03-23 2011-05-10 Micron Technology, Inc. DRAM unit cells, capacitors, methods of forming DRAM unit cells, and methods of forming capacitors
JP5121792B2 (ja) * 2009-08-06 2013-01-16 株式会社東芝 半導体装置の製造方法
KR101624975B1 (ko) 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5269022B2 (ja) 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
JP2013055136A (ja) * 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
US8907396B2 (en) * 2012-01-04 2014-12-09 Micron Technology, Inc Source/drain zones with a delectric plug over an isolation region between active regions and methods
KR101985936B1 (ko) * 2012-08-29 2019-06-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자와 그 제조방법
US9165937B2 (en) 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
KR20150104817A (ko) * 2014-03-06 2015-09-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9362186B2 (en) * 2014-07-18 2016-06-07 Applied Materials, Inc. Polishing with eddy current feed meaurement prior to deposition of conductive layer
JP6290022B2 (ja) * 2014-07-17 2018-03-07 東芝メモリ株式会社 半導体装置の製造方法
US9524901B2 (en) * 2014-09-30 2016-12-20 Sandisk Technologies Llc Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9368509B2 (en) * 2014-10-15 2016-06-14 Sandisk Technologies Inc. Three-dimensional memory structure having self-aligned drain regions and methods of making thereof
US9780102B2 (en) * 2014-11-07 2017-10-03 Micron Technology, Inc. Memory cell pillar including source junction plug
US9698152B2 (en) * 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9484357B2 (en) * 2014-12-16 2016-11-01 Sandisk Technologies Llc Selective blocking dielectric formation in a three-dimensional memory structure
US9627403B2 (en) * 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US9646981B2 (en) * 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9853043B2 (en) * 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US10453748B2 (en) 2015-08-27 2019-10-22 Micron Technology, Inc. Methods of forming semiconductor device structures including stair step structures
KR102424720B1 (ko) * 2015-10-22 2022-07-25 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9728548B2 (en) 2015-11-16 2017-08-08 Micron Technology, Inc. Vertical memory blocks and related devices and methods
US9646989B1 (en) * 2015-11-18 2017-05-09 Kabushiki Kaisha Toshiba Three-dimensional memory device
KR102611438B1 (ko) * 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
US9728551B1 (en) * 2016-02-04 2017-08-08 Sandisk Technologies Llc Multi-tier replacement memory stack structure integration scheme
US9673213B1 (en) * 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9991280B2 (en) * 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
US9589978B1 (en) 2016-02-25 2017-03-07 Micron Technology, Inc. Memory devices with stairs in a staircase coupled to tiers of memory cells and to pass transistors directly under the staircase
KR102635843B1 (ko) 2016-02-26 2024-02-15 삼성전자주식회사 반도체 장치
US9691658B1 (en) * 2016-05-19 2017-06-27 Globalfoundries Inc. Contact fill in an integrated circuit
US9985046B2 (en) * 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
US20180331117A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10269625B1 (en) * 2017-12-28 2019-04-23 Micron Technology, Inc. Methods of forming semiconductor structures having stair step structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105493266A (zh) * 2013-08-12 2016-04-13 美光科技公司 半导体结构和制造半导体结构的方法
CN107431071A (zh) * 2015-04-15 2017-12-01 桑迪士克科技有限责任公司 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域

Also Published As

Publication number Publication date
US20200203220A1 (en) 2020-06-25
US11088017B2 (en) 2021-08-10
US10600682B2 (en) 2020-03-24
US10269625B1 (en) 2019-04-23
US20190206727A1 (en) 2019-07-04
CN110010609A (zh) 2019-07-12

Similar Documents

Publication Publication Date Title
CN110010609B (zh) 包含梯级结构的半导体装置和相关方法
US10840260B2 (en) Through-array conductive via structures for a three-dimensional memory device and methods of making the same
US9502429B2 (en) Set of stepped surfaces formation for a multilevel interconnect structure
US9728499B2 (en) Set of stepped surfaces formation for a multilevel interconnect structure
US11342286B2 (en) Semiconductor die including edge ring structures and methods for making the same
US20210098029A1 (en) Three-dimensional memory device including contact-level bit-line-connection structures and methods of making the same
US10923498B2 (en) Three-dimensional memory device containing direct source contact structure and methods for making the same
US11515227B2 (en) Semiconductor die including edge ring structures and methods for making the same
US20210066317A1 (en) Embedded bonded assembly and method for making the same
US20210104472A1 (en) Three-dimensional memory die containing stress-compensating slit trench structures and methods for making the same
US7755201B2 (en) Semiconductor device and method of fabricating the same
US11756877B2 (en) Three-dimensional memory device with via structures surrounded by perforated dielectric moat structure and methods of making the same
US8026604B2 (en) Semiconductor devices having contact holes including protrusions exposing contact pads
US20220157724A1 (en) Three-dimensional memory device containing oxidation-resistant contact structures and methods of making the same
CN109166854B (zh) 三维存储器
JPH09283751A (ja) 半導体装置およびその製造方法
US20040191992A1 (en) Flash memory cell and fabrication thereof
US12009306B2 (en) Three-dimensional memory device containing a capped isolation trench fill structure and methods of making the same
US20220028877A1 (en) Integrated circuit devices with highly integrated memory and peripheral circuits therein
US11728438B2 (en) Split-gate memory device and method of forming same
US12058865B2 (en) Three-dimensional memory devices with support structures and methods for forming the same
US11289388B2 (en) Semiconductor die including edge ring structures and methods for making the same
US20220246636A1 (en) Method of forming a stepped surface in a three-dimensional memory device and structures incorporating the same
CN113990879A (zh) 集成电路装置
CN109244077B (zh) 三维存储器的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant