CN110880515A - 半导体装置、电子系统和相关方法 - Google Patents

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Abstract

本申请案涉及微电子装置、电子系统和相关方法。微电子装置包括：堆叠，其包括电介质结构和导电结构的交替序列；以及沟道结构，其在竖直延伸通过所述堆叠的开口内且包括具有第一带隙的第一半导体材料。所述微电子装置还包括：导电插塞结构，其在所述开口内且与沟道区直接接触；以及能带偏移结构，其在所述开口内且与所述沟道结构和所述导电插塞结构直接物理接触。所述能带偏移结构包括具有不同于所述第一带隙的第二带隙的第二半导体材料。所述微电子装置还包括电耦合到所述导电插塞结构的导电线结构。

Description

半导体装置、电子系统和相关方法
技术领域
本发明的实施例涉及半导体装置设计和制造的领域。更具体地，本发明的实施例涉及包含竖直存储器单元串的半导体装置，且涉及相关电子系统和方法。
背景技术
半导体行业的持续目标一直是增大存储器装置的存储器密度(例如，每存储器裸片的存储器单元的数目)，所述存储器装置例如，非易失性存储器装置(例如，NAND快闪存储器装置)。增加非易失性存储器装置中的存储器密度的一种方法是利用包含竖直存储器单元串的阵列的架构。常规竖直存储器单元串的实例包含竖直延伸通过交替的导电栅极材料(例如，字线、控制栅极、存取线)和电介质材料的堆叠中的开口的半导电材料(例如，沟道材料)，以及横向地定位于堆叠与半导电支柱之间的氧化物-氮化物-氧化物(ONO)结构。竖直串的每一存储器单元包括导电栅极材料中的一个和ONO结构的部分以及与导电栅极材料中的所述一个横向相邻的半导电材料。与具有单元的常规平面(例如，二维)布置的结构相比，此配置准许通过在裸片上向上(例如，竖直)建立存储器单元阵列而在给定单位的裸片表面区域中定位较大数目的存储器单元。
随着3D存储器装置中的技术进步，产生竖直存储器单元串的阵列且将其设计成具有增加数目的交替导电栅极材料和电介质材料以增加存储器单元存取装置(例如，晶体管)的数目。此增加导致具有较大高度的堆叠，以及通过所述具有较大高度的堆叠的较大竖直存储器单元串。较大竖直存储器单元串中的半导体材料(例如，沟道材料)可能需要运载增加的电流，即所谓的“串电流”，以有效地操作竖直串中的所有存储器单元。串电流的增加是否为必要的主要取决于在选择栅极漏极(“SGD”)(例如，数据线附近的顶部选择栅极)处的带间隧穿(“BTBT”)。另外，位于导电连接件(例如，位线)与沟道材料之间的常规多晶硅(也被称为“多晶硅”)材料可能导致对于此类长竖直存储器串上的擦除功能来说不足的栅极感应漏极泄漏(“GIDL”)。因此，单独的多晶硅或氮化硅沟道材料可能不足以在具有较大高度的堆叠中在合理的时间范围内产生足够的GIDL电流。能带偏移材料，例如位于导电连接件与沟道材料之间的低带隙(“LBG”)材料可由于增强型BTBT产生而实现增加的GIDL电流，以便促进擦除操作。然而，LBG材料往往具有导致串电流减小的有害影响(例如，增加的缺陷和阱)。
因此，需要新型半导体装置，例如3D非易失性存储器装置(例如，3D NAND快闪存储器装置)，其展现改进的GIDL电流以促进相应竖直存储器串的擦除操作而不会影响串电流，以及还需要包含所述半导体装置的电子系统。
发明内容
在一实施例中，半导体装置包括：堆叠，其包括电介质结构和导电结构的交替序列；沟道结构，其在竖直延伸通过所述堆叠的开口内且包括具有第一带隙的第一半导体材料。所述半导体装置还包括：导电插塞结构，其在所述开口内且与所述沟道区直接接触；以及能带偏移结构，其在所述开口内且与所述沟道结构和所述导电插塞结构直接物理接触。能带偏移结构包括具有不同于第一带隙的第二带隙的第二半导体材料。所述半导体装置还包括电耦合到所述导电插塞结构的导电线结构。
在另一实施例中，形成半导体装置的方法包括形成竖直延伸通过交替的导电栅极材料和电介质材料的堆叠的开口。所述方法包括在所述开口内形成沟道材料。所述方法还包括形成在所述开口内且邻近于沟道材料的能带偏移材料。所述方法还包括形成在所述开口内且电耦合到沟道材料的插塞材料。能带偏移材料电耦合到沟道材料和插塞材料，且能带偏移材料的带隙不同于沟道材料和插塞材料中的每一个的带隙。
在又一实施例中，包含半导体装置的电子系统包括处理器和电耦合到所述处理器的半导体装置。所述半导体装置包括在竖直延伸通过竖直交替的导电材料和电介质材料的堆叠的开口内的竖直结构。竖直结构中的每一个包括沟道材料、邻近于沟道材料的插塞材料，以及与沟道材料和插塞材料中的每一个直接接触的能带偏移材料。能带偏移材料的带隙不同于沟道材料和插塞材料中的每一个的带隙。半导体装置还包括在竖直延伸通过所述堆叠的开口上方的数据线，和横向邻近于所述开口的最上部导电栅极材料。插塞材料与最上部导电栅极材料至少部分地竖直重叠。
附图说明
图1A至1E是根据本发明的实施例的说明形成半导体装置结构的方法的实施例的简化局部横截面图。
图1F是图1E的半导体装置结构的存储器单元的竖直串的一部分的简化局部横截面侧视图。
图2A至2E是根据本发明的额外实施例的说明形成半导体装置结构的方法的实施例的简化局部横截面图。
图3是根据本发明的实施例的包含具有阶梯式结构的半导体装置结构的竖直存储器装置的局部剖视透视图。
图4是根据本发明的实施例的电子系统的示意性框图。
具体实施方式
描述半导体装置结构，和相关的半导体装置和电子系统。在一些实施例中，半导体装置包含：沟道区，其包含具有第一带隙的第一半导体材料；插塞区，其与沟道区直接接触；导电连接件，其电耦合到插塞区；以及能带偏移区，其包含具有不同于第一带隙的第二带隙的第二半导体材料。能带偏移区可与沟道区和插塞区中的每一个直接接触。
以下描述提供具体细节，如材料组成和处理条件，以便提供对本发明的实施例的充分描述。然而，所属领域的一般技术人员将理解，可在不必采用这些具体细节的情况下实践本发明的实施例。实际上，本发明的实施例可结合行业中采用的常规半导体制造技术来加以实践。另外，下文提供的说明不形成用于制造半导体装置(例如，存储器装置)的完整工艺流程。下文描述的半导体装置结构并不形成完整的半导体装置。下文仅详细地描述理解本公开的实施例所必需的那些过程动作和结构。用以从半导体装置结构形成完整半导体装置的额外动作可通过常规制造技术执行。
本文中呈现的图式仅出于说明性目的，且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。应预期例如由于制造技术和/或公差引起的图式中描绘的形状的变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏离。举例来说，说明或被描述为箱形的区可具有粗糙和/或非线性特征，且说明或描述为圆形的区可包含一些粗糙和/或线性特征。此外，所说明的锐角可为圆角，且反之亦然。因此，图中所说明的区域在性质上是示意性的，且其形状并不意图说明区域的精确形状并且不限制本发明权利要求的范围。附图并不一定按比例绘制。另外，图式之间的共同元件可保留相同数字编号。
如本文中所使用，术语“竖直”、“纵向”、“水平”和“侧向”是关于结构的主平面且未必由地球重力场界定。“水平”或“侧向”方向是大体上平行于结构的主平面的方向，而“竖直”或“纵向”方向是大体上竖直于结构的主平面的方向。结构的主平面是由与结构的其它表面相比具有相对大面积的结构的表面界定。
如本文所使用，例如“下面”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前部”、“后部”、“左”、“右”及类似的空间相对术语可用于方便描述一个元件或特征与另一元件或特征的关系，如图中所图示。除非另外规定，否则除图式中所描绘的定向之外，空间相对术语意图涵盖材料的不同定向。举例来说，如果图式中的材料反向，那么被描述为在其它元件或特征“下方”、“下面”、“下”或“底部上”的元件将定向于所述其它元件或特征的“上方”、或“顶部上”。因此，术语“下方”可视使用术语的上下文而定涵盖上方及下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、倒置、翻转)，且本文中所用的空间相对描述词可相应地进行解释。
如本文所使用，术语“形成”和“经形成”意味着且包含产生、建置、沉积和/或图案化材料的任何方法。举例来说，形成可通过以下方法实现：原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、溅镀、共溅镀、旋涂、扩散、沉积、生长或半导体制造技术中已知的任何其它技术。材料可使用已知技术经形成和/或图案化成各种形状和配置，所述已知技术例如各向同性蚀刻、各向异性蚀刻、化学机械抛光(CMP)、剥蚀等。取决于将形成的特定材料，用于形成材料的技术可由本领域的普通技术人员选择。
如本文中所使用，除非上下文另外清晰地指示，否则单数形式“一”和“所述”也意图包含复数形式。
如本文中所使用，“和/或”包含相关联的所列项中的一或多者的任何以及所有组合。
如本文中所使用，术语“经配置”是指以预定方式促进至少一个结构和至少一个设备中的一或多个的操作的所述结构和所述设备中的一或多个的大小、形状、材料组成、定向和布置。
如本文中所使用，词组“耦合到”是指以可操作方式彼此连接(例如通过直接电阻连接或通过间接连接(例如，经由另一结构)电连接)的结构。
如本文中所使用，关于给定参数、特性或条件的术语“大体上”意指并包含所属领域的一般技术人员将理解的给定参数、特性或条件符合方差度(如在可接受公差内)的程度。借助于实例，根据大体上满足的特定参数、特性或条件，参数、特性或条件可满足至少90.0％，可满足至少95.0％，可满足至少99.0％，可满足至少99.9％，或甚至满足100.0％。
如本文中所使用，关于特定参数的数值的“约”或“近似”包含所属领域的一般技术人员将理解在特定参数的可接受公差内的数值和数值的变化程度。举例来说，关于数值的“约”或“近似”可包含额外数值，所述额外数值处于数值的90.0％到110.0％范围内，例如处于数值的95.0％到105.0％范围内，处于数值的97.5％到102.5％范围内，处于数值的99.0％到101.0％范围内，处于数值的99.5％到100.5％范围内，或处于数值的99.9％到100.1％范围内。
如本文所用，术语“衬底”意指并包含其上形成额外材料的基底材料或构造。所述衬底可为半导体衬底、支撑结构上的基底半导体层、金属电极或其上形成有一或多个层、结构或区的半导体衬底。所述衬底可为常规硅衬底或包括一层半导电材料的其它块状衬底。如本文所用，术语“块状衬底”不仅意指并包含硅晶片，而且意指并包含绝缘体上硅(SOI)衬底，如蓝宝石上硅(SOS)衬底和玻璃上硅(SOG)衬底、基底半导体基础上的硅外延层和其它半导体或光电材料，如硅锗、锗、砷化镓、氮化镓和磷化铟。所述衬底可经掺杂或未经掺杂。借助于非限制性实例，衬底可包括以下各项中的至少一种：硅、二氧化硅、具有原生氧化物的硅、氮化硅、含碳氮化硅、玻璃、半导体、金属氧化物、金属、氮化钛、含碳氮化钛、钽、氮化钽、含碳氮化钽、铌、氮化铌、含碳氮化铌、钼、氮化钼、含碳氮化钼、钨、氮化钨、含碳氮化钨、铜、钴、镍、铁、铝，和贵金属。
图1A至1E说明根据本发明的实施例的形成半导体装置结构的方法，所述半导体装置结构包含在所述方法的各个阶段的存储器单元的开口。为简单起见，说明存储器单元的单个开口的形成，但所属领域的技术人员将理解，所述方法可包含同时形成存储器单元的多个(例如，多于一个、一系列)开口。
参考图1A，半导体装置结构100包含上覆于衬底102(例如，导电线，例如源极线)的导电栅极材料106和电介质材料108的交替层的堆叠104。开口110可竖直延伸通过堆叠104。外部氧化物衬里112可横向邻近于堆叠104的侧壁在开口110内形成。氮化物衬里114可向内横向邻近于外部氧化物衬里112在开口110内形成。内部氧化物衬里116可向内横向邻近于氮化物衬里114在开口110内形成。沟道材料118可向内横向邻近于内部氧化物衬里116在开口110内形成。在一些实施例中，沟道材料118可包括具有小于约25nm的厚度的衬里，例如在从约5nm到约20nm的范围内。沟道材料118可以或可不展现其元素的大体上均质分布。底部插塞材料122(例如，源极触点插塞材料)可在开口110内形成于衬底102与沟道材料118之间。沟道材料118可沿着内部氧化物衬里116的内部侧壁且在底部插塞材料122的暴露上部表面上方形成，如图1A中所图示。底部插塞材料122可从衬底102向上延伸而与最下部导电栅极材料106A至少部分地竖直重叠。最上部导电栅极材料106B可远离最下部导电栅极材料106A且接近堆叠104的上部表面形成。中心电介质材料130可邻近于沟道材料118在开口110内形成。中心电介质材料130的上部表面可低于最上部导电栅极材料106B的下部表面。中心电介质材料130可以是或包含例如氧化物材料或空气填充的空隙。
堆叠104的交替的导电栅极材料106和电介质材料108可各自个别地使用常规材料工艺形成，这在本文未详细地描述。作为非限制性实例，导电栅极材料106和电介质材料108可各自个别地通过一或多个常规沉积工艺(例如，PVD工艺、CVD工艺、ALD工艺、旋涂工艺)形成以形成堆叠104。作为另一非限制性实例，包括牺牲电介质材料和电介质材料的竖直交替序列的初始堆叠通过常规工艺(例如，常规沉积工艺，例如PVD、CVD和ALD中的一或多个)形成，并且接着移除牺牲电介质材料的部分且用导电栅极材料106替换以通过所谓的“替换栅极”工艺形成堆叠104。为了移除牺牲电介质材料，可穿过初始堆叠形成一或多个狭槽以横向地暴露牺牲电介质材料，可执行各向同性蚀刻以选择性地移除牺牲电介质材料的部分且在电介质材料108之间形式间隙(例如，底切)，并且接着可在间隙内沉积导电材料(例如，钛、氮化钛、钽、氮化钽、钨或氮化钨中的一或多种)以形成导电栅极材料106。
继续参考图1A，堆叠104的个别(例如，单个、一个)导电栅极材料106以及外部氧化物衬里112、氮化物衬里114、内部氧化物衬里116和横向相邻于个别导电栅极材料106的沟道材料118的部分可形成个别竖直存储器单元120，其具有所谓的金属-氧化物-氮化物-氧化物-半导体(“MONOS”)配置。在开口110内的多个(例如，多于一个)竖直存储器单元120的竖直堆叠又可形成存储器单元120的竖直串(例如，竖直串联)。沟道材料118可未掺杂，或可包含p型掺杂剂或n型掺杂剂。
接下来参考图1B，可在开口110的内部和外部的半导体装置结构100的暴露表面(例如，暴露上部表面、暴露侧表面)上方形成(例如，保形地形成)能带偏移材料125。能带偏移材料125可与沟道材料118直接接触且电耦合到所述沟道材料。在一些实施例中，能带偏移材料125可沿着单个界面与沟道材料118直接物理接触，例如沿着其间的竖直界面。借助于实例而非限制，能带偏移材料125可包括以下各项中的一或多种：硅锗(其具有约0.85eV的室温带隙)、锗(其具有约0.66eV的室温带隙)，以及砷化铟镓(其具有约0.7eV的室温带隙)。在一些实施例中，能带偏移材料125可包含p型掺杂剂。在其它实施例中，能带偏移材料125可未掺杂。如下文进一步详细描述，能带偏移材料125的带隙可不同于(例如，低于)沟道材料118的带隙。能带偏移材料125可通过例如CVD或ALD等保形沉积工艺形成。能带偏移材料125可替代地在开口110内外延地生长。
参考图1C，在开口110外部和在开口110内的中心电介质材料130的上部表面的至少中心部分上方的能带偏移材料125的部分可例如通过蚀刻而选择性地移除。在开口110内的能带偏移材料125的剩余部分的最上表面可在堆叠104的最上表面下方，且可在最上部导电栅极材料106B的上部表面上方。另外，能带偏移材料125的剩余部分可经定位以使得其下部表面延伸超出最上部导电栅极材料106B的下部表面。能带偏移材料125可与最上部导电栅极材料106B至少部分地(例如，大体上)竖直重叠。
接下来参考图1D，顶部插塞材料124(例如，漏极触点插塞材料)可形成于开口110的其余部分内且填充所述其余部分。顶部插塞材料124可电耦合到沟道材料118。顶部插塞材料124可包括半导体材料，例如多晶硅、硅锗和锗中的一或多种。顶部插塞材料124可经导电掺杂。借助于非限制性实例，顶部插塞材料124可包含第一浓度的n型掺杂剂，且沟道材料118可包含与第一浓度相比相对较低的第二浓度的n型掺杂剂。用于形成顶部插塞材料124的工艺可以是例如CVD或ALD。顶部插塞材料124的带隙可不同于(例如，大于)能带偏移材料125的带隙。借助于实例而非限制，顶部插塞材料124和/或沟道材料118可展现至少约1.40eV的室温带隙，且能带偏移材料125可展现小于约1.10eV的室温带隙。与仅提供展现较大带隙的顶部插塞材料124相比，从展现小于约1.10eV的带隙的材料形成能带偏移材料125可在所得装置(例如，存储器装置)的竖直串擦除操作中增加栅极感应漏极泄漏(“GIDL”)电流。在其它实施例中，顶部插塞材料124的带隙可小于能带偏移材料125的带隙。在此类实施例中，举例来说，顶部插塞材料124可包含含锗材料，而能带偏移材料125包含一或多种较大带隙材料，例如多晶硅。顶部插塞材料124的带隙可类似于(例如，大体上相同于)沟道材料118的带隙。
除了开口110内之外，顶部插塞材料124还可最初形成于堆叠104的上部表面上方。竖直延伸超出堆叠104的上部表面的平面的顶部插塞材料124的部分可随后例如通过CMP或蚀刻而移除。顶部插塞材料124的剩余部分可与能带偏移材料125和沟道材料118中的每一者直接物理接触且电耦合到所述每一者。举例来说，顶部插塞材料124的部分可竖直上覆于能带偏移材料125的剩余部分的上部和侧表面且与其直接物理接触，同时在内部邻近于沟道材料118的侧壁且与其直接物理接触。在此类实施例中，顶部插塞材料124可包含下部部分和具有比其下部部分大的径向范围的上部部分，而能带偏移材料125可径向邻近于(例如，横向地包围)顶部插塞材料124的下部部分。另外，顶部插塞材料124的上部部分的侧表面可与沟道材料118直接物理接触，且顶部插塞材料124的下部部分的底部表面可与中心电介质材料130直接物理接触。在其它实施例中，顶部插塞材料124的其余部分竖直上覆于沟道材料118的一部分。
最上部导电栅极材料106B可具有竖直厚度TL，其大于堆叠104的其它导电栅极材料106的相应厚度。最上部导电栅极材料106B的相对较大竖直厚度TL可促进当形成能带偏移材料125和顶部插塞材料124的组合范围以与最上部导电栅极材料106B至少部分地竖直重叠时的相对较大的误差裕量。借助于实例而非限制，最上部导电栅极材料106B的竖直厚度TL可大于或等于约45nm，而其它导电栅极材料106的相应竖直厚度可为约35nm。
参考图1E，封盖电介质材料128可形成于堆叠104的上部表面、外部氧化物衬里112、氮化物衬里114和内部氧化物衬里116上或上方；以及数据线126(例如，位线、数字线)可形成于顶部插塞材料124的最上表面上或上方。封盖电介质材料128可包含一或多种电介质材料，例如氧化硅(例如，二氧化硅)和氮化硅中的一或多种。数据线126可提供对存储器单元120的竖直串的电学接达而无需与能带偏移材料125直接物理接触，且无需电耦合到能带偏移材料125。
封盖电介质材料128和数据线126可使用常规工艺(例如，常规沉积工艺、常规材料移除工艺)和常规处理设备形成，这些在本文未详细地描述。举例来说，封盖电介质材料128可沉积(例如，通过CVD、PVD、ALD、旋涂中的一或多种)于堆叠104的上部表面、外部氧化物衬里112、氮化物衬里114和内部氧化物衬里116和顶部插塞材料124的上部表面上方；上覆于顶部插塞材料124的封盖电介质材料128的部分可移除(例如，通过常规光刻图案化和蚀刻工艺)以形成上覆于顶部插塞材料124的插塞开口；导电材料(例如，钨、氮化钨、钛、氮化钛)可沉积到插塞开口中；以及导电材料的部分可移除(例如，通过CMP工艺)以形成数据线126。数据线126可垂直于堆叠104的导电栅极材料106横向地延伸。
继续参考图1E，能带偏移材料125和顶部插塞材料124可位于沟道材料118与数据线126(例如，位线)之间。顶部插塞材料124和能带偏移材料125中的一或多个可与最上部导电栅极材料106B至少部分地竖直重叠。最下部导电栅极材料106、106A中的一或多个(例如，从一个到五个)可经配置为选择栅极源极(“SGS”)。最上部导电栅极材料106、106B中的一或多个(例如，从一个到五个)可经配置为选择栅极漏极(“SGD”)。选择栅极源极与选择栅极漏极之间的导电栅极材料106可经配置为存取线(例如，字线)。堆叠104中可能存在任何合适数目个存取线，例如约32个、约64个、约72个、约96个或约128个。如图1E所示，开口110可包括线性细长开口(例如，孔口、通孔)，其展现在堆叠104的最上表面的一个末端和在堆叠104的最下部表面的另一末端。在额外实施例中，开口110可展现所谓的“U形”配置，其具有在堆叠104的最上表面的一对末端。
图1F示出图1E中示出的半导体装置结构100的一部分的简化局部横截面侧视图。如图1F所示，数据线126和顶部插塞材料124可沿着界面144彼此耦合。另外，顶部插塞材料124和沟道材料118可沿着界面146彼此耦合。界面146可以是所谓的“同质结”，其中顶部插塞材料124和沟道材料118的材料大体上相似(例如，相同)且因此在界面146的每一侧上展现相似(例如，相等)带隙。借助于实例而非限制，顶部插塞材料124和沟道材料118中的每一个可包含展现大体上相等带隙的多晶硅(polycrystalline silicon)(也被称为“多晶硅，polysilicon”)材料。替代地，沟道材料118可包含氮化物(例如，氮化硅)材料。此外，能带偏移材料125和沟道材料118可沿着界面142彼此耦合。界面142可以是所谓的“异质结”，其中能带偏移材料125和沟道材料118的材料是不同的和/或展现不同掺杂剂浓度和不同掺杂剂分布中的一个或多个。因此，能带偏移材料125和沟道材料118可以具有彼此不同(例如，不等)的带隙。
在操作期间，电流可在顶部插塞材料124和沟道材料118的材料(例如，多晶硅材料)之间流动，同时接近于含有能带偏移材料125的材料(例如，硅锗或锗材料)的区但在所述区外部流动，因为此区展现不同(例如，较小)的带隙。所属领域的技术人员将了解，在界面146的同质结之间提供电流路径同时不提供通过界面142的异质结的电流路径可以基于界面142的具有不同材料、不同掺杂剂物质、不同掺杂剂浓度和不同掺杂剂分布中的一或多个的邻近区。提供接近于电流路径但位于电流路径外部的能带偏移材料125提供了沿着界面142的增加的表面区域，同时允许较大横截面积以产生GIDL电流。换句话说，界面142的定向(例如，竖直定向)提供其中将产生用于存储器单元的块擦除的GIDL感应孔的扩展区，这与沟道材料118内的区域的横向定向(例如，水平定向)相反，所述区域受到沟道材料118的宽度的限制。
在半导体装置结构100的操作期间，电流可施加于数据线126，从而建立通过顶部插塞材料124的至少一部分且到沟道材料118的电流(例如，串电流)的流动，如由图1F中的虚线方向箭头150所示。在一些实施例中，至少部分地由于具有不同(例如，较小)带隙的能带偏移材料125，电流不流过能带偏移材料125。在电流从数据线126通过顶部插塞材料124流动到沟道材料118时，可沿着位于能带偏移材料125与沟道材料118之间的界面142建立产生区140。在电流接近于界面142流动同时在GIDL模式期间绕过能带偏移材料125时，在沿着界面142定位的产生区140中可产生(例如，增强)带间隧穿(“BTBT”)。由于电流接近于能带偏移材料125但在其外部流动，因此在感测操作期间电流的流动未减少(例如，减弱)。换句话说，电流可从数据线126流动通过顶部插塞材料124而不会流过能带偏移材料125。因此，至少部分地由于能带偏移材料125具有与顶部插塞材料124和沟道材料118中的每一者不同的带隙，BTBT可建立或增加，而不会减小供应到存储器单元120的竖直串的电流(图1E)。增加的GIDL电流允许进入沟道材料118的更可靠的电荷流入以偏置个别存储器单元120的主体区。可靠的偏置电压在其中使用大电压差的若干存储器操作中是合意的，例如擦除操作。
在编程操作期间，可使用升压操作来偏置未选定串的沟道材料118，以在未经选择用于擦除操作的存储器单元120(图1E)中禁止未选定串的电荷存储结构被擦除。在升压操作中，可至少部分地通过沟道材料118与个别存储器单元120的相应栅极上的施加电压的电容耦合将电压施加于沟道材料118。举例来说，可在栅极上施加电压(例如，约10伏特)，且所述偏置电压的一些量(例如，约7伏特)可通过耦合转移到沟道材料118。在一些实施例中，所述施加电压可以是例如施加于最上部导电栅极材料106B的负电压。使用升压操作，电荷可维持在沟道材料118内。因此，在升压操作期间低GIDL电流是合意的。因此，使用如上文所描述具有不同带隙的材料可在擦除操作期间提供沟道材料118的可靠偏置，且还可在升压操作期间提供沟道材料118中的可靠的电荷维持。
所属领域的技术人员将了解，根据本发明的额外实施例，上文关于图1A至1F描述的特征和特征配置可容易地适于不同半导体装置(例如，不同存储器装置)的设计需要。借助于非限制性实例，根据本发明的额外实施例，图2A至2E示出形成具有与半导体装置结构100不同的配置的半导体装置结构的方法的简化局部横截面图。贯穿其余描述和附图，以按100递增的相似附图标记来参考功能上相似的特征(例如，结构、装置)。为了避免重复，此处未详细地描述剩余图(包含图2A至2E)中示出的所有特征。而是，除非下文另外描述，否则由先前描述特征(无论所述先前描述特征是在本段落之前第一次描述还是在本段落之后第一次描述)的参考标号递增100的参考标号指定的特征应理解为大体上类似于所述先前描述特征。
图2A说明半导体装置结构200的简化局部横截面图。在图2A中描绘的处理阶段，半导体装置结构200可大体上类似于在图1A中描绘的处理阶段的半导体装置结构100。
参考图2B，可在半导体装置结构200的暴露表面上方在竖直延伸通过堆叠204的开口210的内部和外部形成(例如，非保形地形成)能带偏移材料225。能带偏移材料225可直接物理接触沟道材料218。能带偏移材料225可包含与上文参考图1B描述的能带偏移材料125大体上相同的材料、性质和带隙。在一些实施例中，能带偏移材料225可在开口210内外延地生长。能带偏移材料225可大体上完全填充开口210的剩余部分(例如，圆柱形开口)以便在开口210内在沟道材料218的内部侧壁之间完全横向地延伸。
参考图2C，能带偏移材料225可竖直凹入。在堆叠204的最上表面、外部氧化物衬里112、氮化物衬里114和内部氧化物衬里116上的能带偏移材料225的部分可移除，且能带偏移材料225可在开口210内竖直凹入。在开口210内的能带偏移材料225的其余部分可经定位以使得其底部表面延伸超出最上部导电栅极材料206B的底部表面。另外，在开口210内的能带偏移材料225的其余部分的上部表面可延伸超出最上部导电栅极材料206B的上部表面。换句话说，能带偏移材料225可与最上部导电栅极材料206B至少部分地(例如，大体上)竖直重叠。
参考图2D，顶部插塞材料224可在开口210内形成于能带偏移材料225上方且可电耦合到沟道材料218。顶部插塞材料224可包含与上文参考图1D描述的顶部插塞材料124大体上相同的材料和性质(例如，带隙)，但顶部插塞材料224不可延伸到中心电介质材料230的上部表面。而是，能带偏移材料225可在中心电介质材料230的上部表面上方完全延伸，且顶部插塞材料224可形成于能带偏移材料225的暴露上部表面上方。顶部插塞材料224可使用与先前关于顶部插塞材料124的形成(图1D)描述的那些工艺大体上相似的工艺(例如，沉积和材料移除工艺)来形成。
最上部导电栅极材料206B可具有竖直厚度TL，其大于堆叠204的其它导电栅极材料206的相应厚度，以提供当形成顶部插塞材料224和/或顶部插塞材料224的部分的范围以与最上部导电栅极材料206B至少部分地竖直重叠时的较大误差裕量。借助于实例而非限制，最上部导电栅极材料206B的竖直厚度TL可大于或等于约45nm，而其它导电栅极材料206的相应竖直厚度可为约35nm。
参考图2E，封盖电介质材料228可形成于堆叠204的上部表面、外部氧化物衬里212、氮化物衬里214和内部氧化物衬里216上或上方；以及数据线226(例如，位线、数字线)可形成于顶部插塞材料224的最上表面上或上方。封盖电介质材料228和数据线226可与先前参考图1E所描述的封盖电介质材料128和数据线126大体上相似且可以大体上相同方式形成。
图3说明半导体装置300(例如，竖直存储器装置，例如3D NAND快闪存储器装置)的包含半导体装置结构302的一部分的局部剖视透视图，所述半导体装置结构包含界定阶梯式结构306的导电结构和绝缘结构的层次304，以及电连接到所述阶梯式结构306的阶梯的触点结构308。虽然例如3D NAND快闪存储器装置等竖直存储器装置是借助于实例示出，但所属领域的技术人员将理解，通过利用能带偏移材料125与顶部插塞材料124和沟道材料118的组合(图1F)的增强型BTBT产生来增加GIDL电流并不取决于特定存储介质，且能带偏移材料125可用于包含相似材料和工艺的任何此类存储器装置中。在当前的实例中，半导体装置结构302(例如，包含导电结构和绝缘结构的层次304、阶梯式结构306和触点结构308)可与先前分别相对于图1A-1E和2A-2E描述的半导体装置结构100、200(例如，包含导电栅极材料106、206和电介质材料108、208的层次)大体上相似且可以大体上相同方式形成。半导体装置300可进一步包含彼此串联耦合的存储器单元320的竖直串312、数据线326(例如，位线)、源极层次318、存取线310、第一选择栅极314(例如，上部选择栅极、漏极选择栅极(SGD))、选择线322、第二选择栅极324(例如，下部选择栅极、源极选择栅极(SGS))，和额外触点结构316。存储器单元320的竖直串312竖直且正交于导电线和层次(例如，数据线326、源极层次318、半导体装置结构302的层次304、存取线310、第一选择栅极314、选择线322、第二选择栅极324)而延伸，且触点结构308和额外触点结构316可如所示将组件电耦合到彼此(例如，选择线322到第一选择栅极314，存取线310到半导体装置结构302的层次304)。半导体装置300还可包含控制单元328，所述控制单元可包含以下各项中的一或多个：串驱动器电路、导通门、用于选择栅极的电路、用于选择导电线(例如，数据线326、存取线310)的电路、用于放大信号的电路，和用于感测信号的电路。控制单元328可例如电耦合到数据线326、源极层次318、存取线310、第一选择栅极314和第二选择栅极324。
包含根据本发明的实施例的装置结构(例如，半导体装置结构100、200)的半导体装置可在本发明的电子系统的实施例中使用。例如，图4是根据本发明的实施例的说明性电子系统400的框图。电子系统400可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、例如
Figure BDA0002194471330000121
或
Figure BDA0002194471330000122
平板计算机等具有Wi-Fi或蜂窝式功能的平板计算机、电子书、导航装置等。电子系统400包含至少一个存储器装置420。存储器装置420可包含例如本文先前描述的本文先前描述的半导体装置(例如，半导体装置结构100、200)的实施例。电子系统400可进一步包含至少一个电子信号处理器装置410(常常被称为“微处理器”)。电子信号处理器装置410可任选地包含本文先前描述的半导体装置(例如，半导体装置结构100、200)的实施例。电子系统400可进一步包含用于由用户将信息输入到电子系统400中的一或多个输入装置430，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统400可进一步包含用于向用户输出信息(例如，可视或音频输出)的一或多个输出装置440，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置430和输出装置440可包括单个触摸屏装置，其可用于向电子系统400输入信息和向用户输出视觉信息。输入装置430和输出装置440可与存储器装置420和电子信号处理器装置410中的一或多个电连通。
本文揭示的能带偏移材料可提供3D存储器阵列中的增强型电流传输，其可适合与具有增加数目的堆叠晶体管的装置一起使用。与仅使用例如多晶硅等常规位线插塞材料相比，所揭示的能带偏移材料的不同(例如，较小)带隙可带来增加的GIDL电流值以用于改进的串擦除操作。另外，所述能带偏移材料可适用于包含选择栅极源极和选择栅极漏极晶体管的所有3D存储器架构。
虽然本发明易有各种修改和替代形式，但具体实施例已经在图中借助于实例展示且已在本文中详细描述。然而，本发明不限于所揭示的特定形式。实际上，本发明涵盖落入所附权利要求书的范围内的所有修改、等效物和替代方案以及其合法等效物。

Claims (20)

1.一种半导体装置，其包括：
堆叠，其包括电介质结构和导电结构的交替序列；
沟道结构，其在竖直延伸通过所述堆叠的开口内且包括具有第一带隙的第一半导体材料；
导电插塞结构，其在所述开口内且与所述沟道结构直接接触；
能带偏移结构，其在所述开口内且与所述沟道结构和所述导电插塞结构直接物理接触，所述能带偏移结构包括具有不同于所述第一带隙的第二带隙的第二半导体材料；以及
导电线结构，其电耦合到所述导电插塞结构。
2.根据权利要求1所述的半导体装置，其中所述导电插塞结构包括具有第三带隙的导电材料，所述第二带隙小于所述第一带隙和所述第三带隙中的每一个。
3.根据权利要求2所述的半导体装置，其中所述第三带隙大体上等于所述第一带隙。
4.根据权利要求1所述的半导体装置，其中：
所述能带偏移结构与所述沟道结构之间的界面包括异质结；且
所述导电插塞结构与所述沟道结构之间的另一界面包括同质结。
5.根据权利要求1所述的半导体装置，其中所述沟道结构和所述导电插塞结构各自包括n型掺杂剂且所述能带偏移结构包括p型掺杂剂，所述导电插塞结构具有比所述沟道结构大的浓度的所述n型掺杂剂。
6.根据权利要求1所述的半导体装置，其中所述导电线结构包括数据线，且所述能带偏移结构远离所述数据线。
7.根据权利要求1所述的半导体装置，其中所述能带偏移结构沿着单个界面直接物理接触所述沟道结构。
8.根据权利要求1所述的半导体装置，其中包括电介质结构和导电结构的所述交替序列的所述堆叠包括经布置成上覆于衬底的堆叠层次的绝缘材料和导电材料的交替区，所述堆叠层次中的每一个包括绝缘结构中的一个和所述导电结构中的一个。
9.一种形成半导体装置的方法，其包括：
形成竖直延伸通过交替的导电栅极材料和电介质材料的堆叠的开口；
在所述开口内形成沟道材料；
形成在所述开口内且邻近于所述沟道材料的能带偏移材料；以及
形成在所述开口内且电耦合到所述沟道材料的插塞材料，所述能带偏移材料电耦合到所述沟道材料和所述插塞材料，且所述能带偏移材料的带隙不同于所述沟道材料和所述插塞材料中的每一个的带隙。
10.根据权利要求9所述的方法，其进一步包括形成导电线结构，所述插塞材料与所述导电线结构、所述能带偏移材料和所述沟道材料直接物理接触。
11.根据权利要求10所述的方法，其中形成能带偏移材料包括：
形成在所述开口内且与所述沟道材料的内部侧壁直接物理接触的所述能带偏移材料；以及
将所述能带偏移材料电耦合到所述沟道材料而不将所述能带偏移材料电耦合到所述导电线结构。
12.根据权利要求9所述的方法，其中在所述开口内形成沟道材料包括在竖直沟道的内部侧壁上保形地形成所述沟道材料，所述竖直沟道中的每一个具有圆柱形形状。
13.根据权利要求9所述的方法，其中形成能带偏移材料包括：
沿着中心电介质材料的暴露上部表面、沿着所述沟道材料的内部侧壁且在所述堆叠的上部表面上方保形地形成所述能带偏移材料；以及
沿着所述中心电介质材料的所述暴露上部表面且在所述堆叠的所述上部表面上方移除所述能带偏移材料的部分。
14.根据权利要求9所述的方法，其中形成能带偏移材料包括在所述开口内外延地生长所述能带偏移材料。
15.根据权利要求9所述的方法，其中形成能带偏移材料包括将所述能带偏移材料选择为具有小于所述插塞材料和所述沟道材料的带隙的带隙。
16.根据权利要求9所述的方法，其中形成竖直延伸通过交替的导电栅极材料和电介质材料的所述堆叠的所述开口包括在形成所述开口之前在衬底上方以堆叠布置形成包括导电结构和绝缘结构的层次。
17.一种包含半导体装置的电子系统，其包括：
处理器；以及
半导体装置，其电耦合到所述处理器，所述半导体装置包括：
在竖直延伸通过竖直交替的导电材料和电介质材料的堆叠的开口内的竖直结构，所述竖直结构中的每一个包括：
沟道材料；
邻近于所述沟道材料的插塞材料；以及
能带偏移材料，其与所述沟道材料和所述插塞材料中的每一个直接接触，所述能带偏移材料的带隙不同于所述沟道材料和所述插塞材料中的每一个的带隙；
数据线，其在竖直延伸通过所述堆叠的所述开口上方；以及
最上部导电栅极材料，其横向邻近于所述开口，所述插塞材料与所述最上部导电栅极材料至少部分地竖直重叠。
18.根据权利要求17所述的电子系统，其中所述插塞材料包括多晶硅材料，且其中所述能带偏移材料选自由硅锗、锗和砷化铟镓组成的群组。
19.根据权利要求17所述的电子系统，其中所述数据线与所述插塞材料直接物理接触而不与所述能带偏移材料直接物理接触。
20.根据权利要求17所述的电子系统，其中：
所述插塞材料包括：
下部部分；以及
上部部分，其具有比所述下部部分大的径向范围；且
所述能带偏移材料包括横向地包围所述插塞材料的所述下部部分的径向延伸部分；
其中所述插塞材料的所述上部部分的侧表面与所述沟道材料直接物理接触；且
其中所述插塞材料的所述下部部分的底部表面与中心电介质材料直接物理接触。
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