CN114843271A - 包含包括能带偏移材料的传递字线的设备以及相关方法和系统 - Google Patents

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CN114843271A CN202111442832.5A CN202111442832A CN114843271A CN 114843271 A CN114843271 A CN 114843271A CN 202111442832 A CN202111442832 A CN 202111442832A CN 114843271 A CN114843271 A CN 114843271A
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Abstract

本申请案涉及包含包括能带偏移材料的传递字线的设备以及相关方法和系统。所述设备包括在半导电材料内延伸的有源字线、邻近于所述半导电材料内的所述有源字线而延伸的传递字线、邻近于所述传递字线的隔离区，以及邻近于所述传递字线和所述隔离区的能带偏移材料。所述半导电材料展现第一能带隙，且所述能带偏移材料展现第二不同能带隙。

Description

包含包括能带偏移材料的传递字线的设备以及相关方法和 系统
优先权要求
本申请案要求2021年2月2日提交的第17/165,753号美国专利申请案“包含包括能带偏移材料的传递字线的设备以及相关方法和系统(APPARATUSES INCLUDING PASSINGWORD LINES COMPRISING A BAND OFFSET MATERIAL,AND RELATED METHODS AND SYSTEMS”的申请日权益。
技术领域
本文所公开的实施例涉及微电子装置设计和制造领域。更确切地说，本公开的实施例涉及包含能带偏移材料和隔离结构的设备以及相关方法和系统，所述隔离结构包含在传递字线内的绝缘材料。
背景技术
例如动态随机存取存储器(DRAM)单元的常规易失性存储器单元可包含存储器存储元件和晶体管。存储器存储元件可例如包含电容器(例如，有时称为“单元电容器”或“存储电容器”)，所述电容器经配置以存储由存储在电容器中的电荷界定的逻辑状态(例如，为“0”或“1”的二进制值)。在所属领域中，晶体管可称为“存取晶体管”。晶体管常规上包含在一对源极/漏极区之间的沟道区，且进一步包含经配置以经由沟道区将源极/漏极区电连接到彼此的栅极。沟道区常规上包含半导体材料，例如硅。
为了对电容器进行充电、放电、读取或再充电，晶体管可选择性地转到“导通”状态，其中电流经由晶体管的沟道区在源极区与漏极区之间流动。将大于阈值电压(Vt)的电压施加到栅极诱发沟道区中的反转层，从而诱发漏极区与源极区之间的电流流动。晶体管可选择性地转到“断开”状态，其中电流的流动基本上停止。
在断开状态下，需要与晶体管相关联的电容器经由晶体管保持所存储的电荷而不改变(例如，其泄漏)。然而，常规易失性存储器单元可展现随时间推移的电流放电和所造成的所存储电荷的损失。因此，即使在其中相关联晶体管的源极区与漏极区电隔离(例如，当反转层不存在于沟道区中时)且存储器单元未选(例如，未被选择)时，电流也可能经由晶体管从电容器泄漏。此断开状态电流在所属领域中称为亚阈值漏电流。电荷从电容器的非所要泄漏需要不断地刷新(例如，重新充电)电容器以维持存储器单元的逻辑状态。然而，刷新电容器上的电荷会增大与存储器单元相关联的电子装置的功率消耗。
除维持低刷新速率之外，需要减少当电压施加到传递字线(例如，不电耦合到未选存储器单元但位置与未选存储器单元接近(例如，邻近)的字线)时未选存储器单元受到干扰的量。在一些情况下，将电压施加到邻近于未选存储器单元的字线可经由未选存储器单元的漏极诱发电流或电荷从与未选存储器单元相关联的电容器泄漏。泄漏可能会增大未选存储器单元的所需刷新速率且影响电子装置的性能。举例来说，当行(例如，字线)被反复地激活和刷新时，噪声可注入到邻近行(例如，受害行)中，使得在受害行中的一或多个存储器单元中可能发生数据损坏。行的重复激活和刷新被称为所谓的“行锤击”效应。当执行刷新命令以刷新邻近于锤击字线的字线时，发生所谓的“行锤击事件”。当特定字线经由存储器存取操作(例如有源命令)以可能引起邻近字线中的数据错误的方式被存取时，所述特定字线“被锤击”。由行锤击所导致的泄漏和寄生电流可能造成不被存取的物理邻近行(例如，受害行)中的数据损坏。
发明内容
本文中所描述的实施例包含包含能带偏移材料和隔离结构的设备，所述隔离结构包含在传递字线内的绝缘材料。根据本文中所描述的实施例，一种设备包括在半导电材料内延伸的有源字线、邻近于所述半导电材料内的所述有源字线而延伸的传递字线、邻近于所述传递字线的隔离区，以及邻近于所述传递字线和所述隔离区的能带偏移材料。所述半导电材料展现第一能带隙，且所述能带偏移材料展现第二不同能带隙。
根据本文中所描述的额外实施例，一种形成设备的方法包括在半导电材料中的开口内形成能带偏移材料。所述能带偏移材料的能带隙不同于所述半导电材料的能带隙。所述方法包括：形成隔离结构，所述隔离结构包括邻近于所述半导电材料中的所述开口内的所述能带偏移材料的绝缘材料；形成邻近于所述能带偏移材料的介电材料；以及形成邻近于所述介电材料的导电材料。
在本文中描述的其它实施例中，一种系统包括：处理器，其以可操作方式耦合到输入装置和输出装置；以及存储器装置，其以可操作方式耦合到所述处理器且包括至少一个电子装置。所述至少一个电子装置包括在基底材料内的凹入式存取装置。所述凹入式存取装置包括第一电极。所述至少一个电子装置包括邻近于所述基底材料内的所述凹入式存取装置的传递字线。所述传递字线包括第二电极。所述至少一个电子装置包括邻近于所述传递字线的能带偏移材料，以及包括邻近于所述传递字线的绝缘材料的隔离结构。所述能带偏移材料将所述绝缘材料与所述基底材料分离。
附图说明
图1A到1X是说明根据本公开的实施例的形成设备的方法的简化横截面图(图1A、1C、1E、1G到1J、1L、1N到1P、1S、1T和1V到1X)和俯视图(图1B、1D、1F、1K、1M、1Q、1R和1U)；
图2是根据本公开的实施例的电子系统的框图；以及
图3是根据本公开的实施例的基于处理器的系统的框图。
具体实施方式
公开一种包含传递字线的设备(例如，电子装置、微电子装置、存储器装置)。所述设备包括在基底材料(例如，半导电材料)内延伸的有源字线、邻近于所述半导电材料内的所述有源字线而延伸的传递字线、邻近于(例如，在下方)所述传递字线的隔离区，以及邻近于所述传递字线和所述隔离区的能带偏移材料(例如，高能带隙材料)。所述半导电材料可展现第一能带隙，且所述能带偏移材料可展现第二不同能带隙。所述能带偏移材料与所述半导电材料之间的界面包括所谓的“异质结”，因为沿着界面存在不同材料。另外，邻近于传递字线的隔离区(例如，浅沟槽隔离(STI)结构)可包含具有固定负电荷的绝缘材料。STI结构的绝缘材料的材料组成可不同于在传递字线和有源字线内且上覆传递字线和有源字线的额外材料(例如，额外绝缘材料、介电材料)的材料组成。举例来说，邻近于有源字线和传递字线的电极(例如，栅电极)的介电材料(例如，栅极介电材料)可包括二氧化硅。另外，上覆电极的额外绝缘材料也可包括二氧化硅，而STI结构的绝缘材料可基本上不含二氧化硅。当不选择相关联的存储器单元时，与隔离区的绝缘材料组合的能带偏移材料可减少在“断开”状态期间从存储装置(例如，电容器)的泄漏。从存储装置的电荷泄漏的减少可例如通过增大与存储装置相关联的存储器单元的刷新操作之间的时间量来改进设备的性能。通过将能带偏移材料和隔离区的绝缘材料包含在传递字线内，与常规设备相比，根据本公开的实施例的设备可利用较少电力且在较高速度下操作。
以下描述提供具体细节，例如材料类型、材料厚度和处理条件，以便提供对本文中所描述的实施例的充分描述。然而，所属领域的一般技术人员将理解，本公开的实施例可在不采用这些具体细节的情况下实践。实际上，可与行业中使用的常规设备制造技术结合来实践本公开的实施例。另外，下文提供的描述不形成用于制造设备(例如，电子装置、微电子装置、存储器装置，例如DRAM存储器装置)的完整处理流程。下文描述的结构并不形成完整设备。下文仅详细地描述理解本公开的实施例所必要的那些过程动作和结构。用以从所述结构形成完整设备的额外动作可通过常规制造技术执行。
除非另有指示，否则本文中所描述的材料可通过包含但不限于以下各项的常规技术形成：旋涂、毯覆式涂布、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强型ALD、物理气相沉积(PVD)(包含溅镀、蒸镀、电离PVD和/或等离子体增强CVD)，或外延生长。替代地，材料可原位生长。取决于将要形成的具体材料，用于沉积或生长所述材料的技术可由所属领域的技术人员选择。除非上下文另有指示，否则可通过包含但不限于蚀刻(例如，干式蚀刻、湿式蚀刻、气相蚀刻)、离子铣削、研磨平坦化(例如，化学机械平坦化)或其它已知方法的任何合适技术实现材料移除。
本文中呈现的附图仅出于说明性目的，且并不意欲为任何特定材料、组件、结构、设备或电子系统的实际视图。预期图中所描绘的形状将因例如制造技术和/或公差而有变化。因此，本文中所描述的实施例不应被理解为限于如所说明的特定形状或区域，而是应包含例如由制造引起的形状偏差。举例来说，说明或描述为箱形的区域可具有粗糙和/或非线性特征，并且说明或描述为圆形的区域可包含一些粗糙和/或线性特征。此外，所示出的锐角可为圆形的，且反之亦然。因此，图中所说明的区在性质上是示意性的，且其形状并不意图说明区的精确形状且不限制本权利要求书的范围。图式未必按比例。另外，图之间的共同元件可保持相同数字标号。
如本文中所使用，单数形式「一」及「所述」意欲同样包含复数形式，除非上下文另外清楚地指示。
如本文中所使用，“和/或”包含相关联的所列项中的一或多者的任何以及所有组合。
如本文所使用，例如“下面”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前部”、“后部”、“左”、“右”及类似的空间相对术语可用于方便描述一个元件或特征与另一元件或特征的关系，如图中所图示。除非另外规定，否则除图中所描绘的定向以外，空间相对术语意欲涵盖材料的不同定向。举例来说，如果图中的材料反转，那么被描述为在其它元件或特征“下方”、“之下”、“下”或“底部上”的元件将定向于所述其它元件或特征的“上方”或“顶部上”。因此，术语“下方”可视使用术语的上下文而定涵盖上方及下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可能以其它方式定向(例如旋转90度、倒置、翻转)，且本文中所用的空间相对描述词相应地进行解释。
如本文中所使用，术语“竖直”、“纵向”、“水平”及“侧向”是参考结构的主平面且未必由地球的重力场限定。“水平”或“横向”方向是基本上平行于结构的主平面的方向，而“竖直”或“纵向”方向是基本上垂直于所述结构的主平面的方向。结构的主平面由与结构的其它表面相比具有相对大面积的结构表面限定。
如本文中所使用，将一元件称为在另一元件“上”或“上方”是指并包含所述元件直接在另一元件的顶部上、直接邻近于(例如，直接横向邻近于、直接竖直邻近于)另一元件、直接在另一元件下方，或与另一元件直接接触。其还包含所述元件间接在另一元件的顶部上、间接邻近于(例如，间接横向邻近于、间接竖直邻近于)另一元件、间接在另一元件下方或附近，且之间存在其它元件。相比之下，当一元件被称为“直接在另一元件上”或“紧邻另一元件”时，不存在介入元件。
如本文所使用，例如“下面”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前部”、“后部”、“左”、“右”及类似的空间相对术语可用于方便描述一个元件或特征与另一元件或特征的关系，如图中所图示。除非另外规定，否则除图中所描绘的定向以外，空间相对术语意欲涵盖材料的不同定向。举例来说，如果图中的材料反转，那么被描述为在其它元件或特征“下方”、“之下”、“下”或“底部上”的元件将定向于所述其它元件或特征的“上方”或“顶部上”。因此，术语“下方”可视使用术语的上下文而定涵盖上方及下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可能以其它方式定向(例如旋转90度、倒置、翻转)，且本文中所用的空间相对描述词相应地进行解释。
如本文所用，术语“被配置成”是指至少一个结构和至少一个设备中的一或多个的大小、形状、材料组成和布置，其以预定方式有助于所述结构和设备中的一或多个的操作。
如本文中所使用，被描述为彼此“相邻”的特征(例如，区、材料、结构、装置)意指且包含位于彼此最邻近(例如，最靠近)处的(多个)所公开身份的特征。不匹配“相邻”特征的所公开一或多个身份的额外特征(例如，额外区、额外材料、额外结构、额外装置)可安置于“相邻”特征之间。换句话说，“相邻”特征可定位成直接彼此邻近，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的标识以外的标识的至少一个特征定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征是指并包含位于彼此竖直最邻近(例如，竖直最靠近)处的所公开一或多个标识的特征。此外，描述为彼此“水平相邻”的特征是指并包含位于彼此水平最邻近(例如，水平最靠近)处的所公开身份(或多个身份)的特征。
如本文中所使用，关于给定参数、属性或条件的术语“大体上”意指并包含所属领域的一般技术人员将理解的给定参数、属性或条件符合偏差度(如在可接受的公差内)的程度。作为实例，取决于基本上满足的特定参数、特性或条件，参数、特性或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，或甚至满足100.0％。
如本文中所使用，参考特定参数的数值的“约”或“大致”包含所述数值，且所属领域的一般技术人员将理解的与所述数值的偏差度在特定参数的可接受公差内。举例来说，参考数值的“约”或“大致”可包含额外数值，所述额外数值在所述数值的90.0％到108.0％范围内，例如在所述数值的95.0％到105.0％范围内、在所述数值的97.5％到102.5％范围内、在所述数值的99.0％到101.0％范围内、在所述数值的99.5％到100.5％范围内或在所述数值的99.9％到100.1％范围内。
如本文中所使用，术语“存储器装置”意指且包含展现存储器功能性但不必限于存储器功能性的微电子装置。换句话说，且仅作为举例，术语“存储器装置”意指且不仅包含常规存储器(例如，常规易失性存储器，例如常规动态随机存取存储器(DRAM)；常规非易失性存储器，例如常规NAND存储器)，而且包含专用集成电路(ASIC)(例如，芯片上系统(SoC))、组合逻辑和存储器的电子装置，或并入有存储器的图形处理单元(GPU)。
如本文中所使用，术语“导电材料(conductive material)”意指且包含导电材料(electrically conductive material)。导电材料可包含以下各者中的一或多者：经掺杂多晶硅、未掺杂多晶硅、金属、合金、导电金属氧化物、导电金属氮化物、导电金属硅化物和经导电掺杂的半导体材料。仅作为实例，导电材料可为以下各者中的一或多者：钨(W)、氮化钨(WNy)、镍(Ni)、钽(Ta)、氮化钽(TaNy)、硅化钽(TaSix)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al)、钼(Mo)、钛(Ti)、氮化钛(TiNy)、硅化钛(TiSix)、氮化钛硅(TiSixNy)、氮化钛铝(TiAlxNy)、氮化钼(MoNx)、铱(Ir)、氧化铱(IrOz)、钌(Ru)、氧化钌(RuOz)、n掺杂多晶硅、p掺杂多晶硅、未掺杂多晶硅和经导电掺杂的硅。
如本文中所使用，“绝缘材料”是指且包含电绝缘材料，如至少一种介电氧化物材料(例如，氧化硅(SiOx)、磷硅酸盐玻璃、硼硅玻璃、硼磷硅玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钽(TaOx)和氧化镁(MgOx)中的一或多种)、至少一种介电氮化物材料(例如，氮化硅(SiNy))、至少一种介电氮氧化物材料(例如，氮氧化硅(SiOxNy))和至少一种介电碳氧氮化物材料(例如，碳氧氮化硅(SiOxCzNy))中的一或多种。本文中包含“x”、“y”和“z”中的一或多个的化学式(例如，SiOx，AlOx，HfOx，NbOx，TiOx，SiNy，SiOxNy，SiOxCzNy)表示含有一个元素的“x”个原子、另一元素的“y”个原子以及额外元素(如果存在)的“z”个原子针对另一元素(例如，Si、Al、Hf、Nb、Ti)的每一个原子的平均比的材料。由于化学式表示相对原子比与不严格的化学结构，因此绝缘材料可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可为整数或可为非整数。如本文中所使用，术语“非化学计量化合物”意指且包含具有无法由明确限定的自然数的比表示且违反定比定律(law of definiteproportions)的某一元素组成的化合物。
如本文中所使用，“绝缘结构”意指且包含由至少一种绝缘材料形成且包含至少一种绝缘材料的结构。
如本文中所使用，词组“耦合到”是指以操作方式彼此连接，例如通过直接电阻连接或通过间接连接(例如，经由另一结构)电连接的结构。
图1A到1X为根据本公开的实施例的说明形成设备100(例如，电子装置、存储器装置，例如DRAM装置)的方法的实施例的简化的部分横截面图。图1B为在图1A中所示的处理阶段处的设备100的俯视图，其中线A-A对应于图1A中所描绘的设备100的横截面。
参考图1A和1B，设备100可包含基底材料102(例如，半导电材料)、竖直上覆(例如，在Z方向上)基底材料102的第一氧化物材料104、竖直上覆第一氧化物材料104的第一氮化物材料106、竖直上覆第一氮化物材料106的第一掩模材料108(例如，第一含碳材料)、竖直上覆第一掩模材料108的第一介电抗反射涂层(DARC)材料110，以及竖直上覆第一DARC材料110的第一抗蚀剂材料112(例如，第一光致抗蚀剂材料)。
第一抗蚀剂材料112可经图案化以在其中包含开口115，其中第一DARC材料110的部分经由开口115暴露。在一些实施例中，开口115形成于设备100的阵列区105(例如，有源区域)中，且不形成于设备100的外围区107中。阵列区105可包含设备100的包含有源电路系统和存储器单元(例如，存储器单元阵列)的区。尽管图1B为了易于理解本公开而说明阵列区105中的仅六个开口115，但应理解，设备100可包含更多开口115(例如，数千个开口115)。开口115可通过进行光刻和显影动作而形成。
开口115可展现基本上椭圆形形状、矩形形状或另一形状，如在俯视图中最佳展示。在一些实施例中，开口115具有椭圆形形状。
基底材料102可包含半导体衬底、支撑衬底上的基底半导体材料、金属电极，或其上形成有一或多种材料、结构或区的半导体衬底。基底材料102可为常规硅衬底或包含半导体材料的其它块状衬底。如本文中所使用，术语“块状衬底”意指且包含不仅硅晶片，而且还有绝缘体上硅(“SOI”)衬底，如蓝宝石上硅(“SOS”)衬底或玻璃上硅(“SOG”)衬底、基底半导体基础上的硅的外延层，或其它半导体或光电材料，如硅-锗(Si1-xGex，其中x是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)等等。此外，当在以下描述中参考“衬底”或“基底材料”时，先前过程阶段可能已用以在基底半导体结构或基础中形成材料、区或结。基底材料102可包含与集成电路系统制造相关联的一或多种材料。此类材料可包含例如难熔金属、屏障材料、扩散材料和绝缘材料中的一或多种。基底材料102可包含例如互补金属氧化物半导体(CMOS)结构或其它半导体结构。基底材料102的不同部分可通过一或多种介电材料彼此电隔离。基底材料102可经掺杂或未经掺杂。
第一氧化物材料104可由一或多种介电材料形成且包含所述一或多种介电材料，例如二氧化硅(SiO2)、氟硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)中的一或多者和另一绝缘材料。第一氧化物材料104可通过基底材料102的热氧化、沉积(例如，用例如原硅酸四乙酯(TEOS)沉积)或另一方法形成。在一些实施例中，第一氧化物材料104包括二氧化硅。
第一氮化物材料106可由氮化硅(Si3N4)、氮氧化硅(SiOxNy)或另一材料中的一或多者形成，且包含氮化硅(Si3N4)、氮氧化硅(SiOxNy)或另一材料中的一或多者。在一些实施例中，第一氮化物材料106包括氮化硅。
第一掩模材料108可由含碳掩模材料形成，且包含含碳掩模材料。在一些实施例中，第一掩模材料108包括非晶形氢化碳(也称为“非晶碳”)。在一些实施例中，第一掩模材料108包括旋涂碳(SOC)材料。
第一DARC材料110可由氮氧化硅材料形成且包含氮氧化硅材料，例如SixOyNz，其中x在约10与约60之间，y在约20与约50之间，且z在约10与约20之间。然而，本公开不限于此，且第一DARC材料110可包含可为所属领域中已知的其它合适的DARC材料。第一DARC材料110可经调配且经配置以在光致抗蚀剂材料(例如，第一抗蚀剂材料112)在图案化光致抗蚀剂材料期间的暴露期间基本上防止电磁辐射(例如，光源)的反射。
第一抗蚀剂材料112可由193纳米(nm)光致抗蚀剂材料、248nm光致抗蚀剂材料或对不同波长的辐射敏感的光致抗蚀剂材料形成，且包含所述各种光致抗蚀剂材料。第一抗蚀剂材料112可为正性或负性光致抗蚀剂材料、光聚合光致抗蚀剂材料、光分解光致抗蚀剂材料或光交联光致抗蚀剂材料。光致抗蚀剂材料(例如正性抗蚀剂和负性抗蚀剂)在所属领域中是已知的，且因此在本文中不进行详细描述。如上文所论述，开口115可形成于阵列区105内的第一抗蚀剂材料112内。
参考图1C和1D，开口115可转印到第一DARC材料110，接着移除第一抗蚀剂材料112(图1A)。图1D为在图1C中所示的处理阶段处的设备100的俯视图，其中线C-C对应于图1C中所描绘的设备100的横截面。在移除第一抗蚀剂材料112之后，可在第一DARC材料110上方形成第二掩模材料114(例如，第二含碳材料)，且可在第二掩模材料114上方形成第二DARC材料116。第二掩模材料114可基本上填充第一DARC材料110内的开口115(图1A)。
第二掩模材料114可由上文参考第一掩模材料108所描述的材料中的一或多者形成且包含所述材料中的一或多者，且第二DARC材料116可由上文参考第一DARC材料110所描述的材料中的一或多者形成且包含所述材料中的一或多者。在一些实施例中，第二掩模材料114包括与第一掩模材料108相同的材料组成。在一些实施例中，第二DARC材料116包括与第一DARC材料110相同的材料成分。
第二抗蚀剂材料118(例如，第二光致抗蚀剂材料)可形成于第二DARC材料116上方。第二抗蚀剂材料118可包含上文参考第一抗蚀剂材料112所描述的材料中的一或多者。在一些实施例中，第二抗蚀剂材料118包括与第一抗蚀剂材料112相同的材料组成。
开口120可形成于第二抗蚀剂材料118中以暴露第二DARC材料116的一部分。开口120可形成于阵列区105中，且可不形成于外围区107中。在一些实施例中，开口120从开口115(图1B)侧向偏移(例如，在X方向和Y方向上)。
现在参考图1E和1F，可将第二抗蚀剂材料118中的开口120转印到第二DARC材料116，且可从第二DARC材料116移除(例如，剥离)第二抗蚀剂材料118。图1F为在图1E中所示的处理阶段处的设备100的俯视图，其中线E-E对应于图1E中所描绘的设备100的横截面。在于第二DARC材料116中形成开口120之后，可将开口120转印到第二掩模材料114。举例来说，可通过将第二掩模材料114暴露于包含HBr、Cl2、四氟化碳(CF4)或另一材料中的一或多者的等离子蚀刻而在第二掩模材料114中形成开口120。
继续参考图1E，在于第二掩模材料114(图1C)中形成开口120之后，开口120的图案可从第二掩模材料114转印到第一DARC材料110，且可移除第二掩模材料114。因此，第一DARC材料110可包含开口115和开口120，所述开口可从彼此横向偏移(例如，在X方向和Y方向上)，如图1F中所说明，其为图1E的设备100的俯视图。参考图1E，开口115可在横向方向上(例如，在X方向和Z方向中的每一者上)与其它开口115对准，且可从开口120中的每一者横向偏移(例如，在X方向和Y方向中的每一者上)。类似地，开口120可在横向方向上(例如，在X方向和Z方向中的每一者上)与其它开口120对准，且可从开口115中的每一者横向偏移(例如，在X方向和Y方向中的每一者上)。一或多个开口115可横向介入(例如，在X方向上、在Y方向上)于开口120中的邻近开口之间，且一或多个开口120可横向介入(例如，在X方向上、在Y方向上)于开口115中的邻近开口之间。
尽管图1E和1F说明邻近开口115、120之间的特定间隔，但本公开不限于此。应理解，开口115、120之间的间隔可不同于(例如，大于)所说明的间隔，但为易于理解描述，以特定间隔说明开口115、120。
图1G说明与图1E中所说明的设备100的横截面图相同的横截面图。参考图1G，第一DARC材料110(图1E)内的开口115、120的图案可转印到第一氧化物材料104。举例来说，开口115、120可穿过第一掩模材料108(图1E)而形成。在一些实施例中，在于第一掩模材料108中形成开口115、120之后移除第一DARC材料110。开口115、120可经由第一氮化物材料106(图1E)转印，且随后转印到第一氧化物材料104，如图1G中所说明。参考图1G，基底材料102的部分可经由第一氧化物材料104中的开口115、120暴露。
参考图1H，其说明图1G中所说明的相同横截面，基底材料102可经由第一氧化物材料104中的开口115、120图案化以使开口115、120延伸到基底材料102中。作为非限制性实例，开口115、120可通过将基底材料102暴露于湿式蚀刻剂(例如氢氧化钾(KOH)、氢氧化钠(NaOH)、四甲基氢氧化铵(TMAH)或另一材料中的一或多者)而形成于基底材料102中。在一些实施例中，各向异性地蚀刻基底材料102以在其中形成开口115、120。基底材料102中的开口115、120可对应于其中形成STI结构的STI沟槽。
开口115、120到基底材料102中的深度D1可在约100nm到约180nm，例如约100nm到约120nm、约120nm到约140nm、约140nm到约160nm或约160nm到约180nm的范围内。然而，本公开不限于此，且深度D1可不同于上文所描述的那些。
图1I说明与图1H相同的设备100的横截面。参考图1I，可在基底材料102的暴露表面(例如，暴露的上表面、暴露的侧表面)上方(例如，正上方)形成能带偏移材料130，例如高能带隙(“HBG”)材料。能带偏移材料130可形成于开口115、120的下部区122和上部区124内，而不基本上完全填充开口115、120。能带隙偏移材料130仅存在于设备100的有源区域的一部分中。换句话说，有源区域并不基本上完全由能带隙偏移材料130覆盖，且有源区域的其余部分包含基底材料102(例如，硅)。作为非限制性实例，能带偏移材料130的厚度可在从约2nm到约10nm，例如从约3nm到约6nm的范围内。能带偏移材料130可通过保形沉积工艺(例如，CVD或ALD)形成。能带偏移材料130可替代地通过外延生长形成。如果能带偏移材料130外延地生长，那么可不利用掩模在基底材料102上选择性地形成能带偏移材料130。用于邻近于基底材料102形成能带偏移材料130的过程可至少部分地取决于能带偏移材料130和基底材料102的材料特性，且可影响存在于能带偏移材料130中的缺陷的数目(例如，密度)。在一些实施例中，能带偏移材料130在基底材料102上外延地生长。能带偏移材料130可不形成于(例如，生长于)第一氧化物材料104的暴露部分上。
能带偏移材料130可沿着基底材料102中的开口115、120的竖直范围(例如，高度)直接接触基底材料102，使得基底材料102的上表面与能带偏移材料130基本上彼此共面。换句话说，能带偏移材料130可包含其沿着基底材料102的暴露表面(例如基底材料102的侧表面和下表面)延伸的连续部分。能带偏移材料130可与基底材料102直接接触，且可沿着界面126接合到基底材料102。界面126可界定所谓的“异质结”，因为能带偏移材料130与基底材料102的材料组成不同和/或展现不同掺杂剂浓度和不同掺杂剂分布中的一或多者。由此，能带偏移材料130与基底材料102可展现彼此不同(例如，不等)的能带隙。所属领域的一般技术人员将了解，界面126的异质结性质可基于界面126的具有不同材料成分、不同掺杂剂物质、不同掺杂剂浓度和导致所谓的“异质结构”的不同掺杂剂分布中的一或多者的邻近区。
基底材料102可为或包含展现小于或等于约1.4eV(例如在约0.4eV到约0.85eV、约0.85eV到约1.12eV或约1.12eV到约1.4eV的范围内)的室温能带隙的材料。作为实例而非限制，基底材料102可包括多晶硅(polycrystalline silicon)(也称为“多晶硅(polysilicon)”，其展现约1.12eV的室温能带隙)、硅锗(其展现约0.85eV的室温能带隙)、锗(其展现约0.66eV的室温能带隙)和砷化铟镓(其展现约0.7eV的室温能带隙)中的一或多者。
能带偏移材料130可为或包含展现高于约1.5eV(例如在约1.5eV到约3.0eV或约3.0eV到约4.0eV的范围内)的室温能带隙的材料。能带偏移材料130的能带隙可不同于(例如，相对高于)基底材料102的能带隙。作为非限制性实例，基底材料102的能带隙可为约1.12eV，且能带偏移材料130的能带隙可在约3.5eV与约3.9eV之间(例如，约3.7eV)。能带偏移材料130还可展现高电子迁移率。如本文中所使用，“高迁移率”意指且包含基本上等于或大于约5cm2/V·s(例如在约5cm2/V·s到约10cm2/V·s、约10cm2/V·s到约15cm2/V·s或约15cm2/V·s到约50cm2/V·s的范围内)的电子迁移率。因此，能带偏移材料130可展现比基底材料102(例如，多晶硅，其具有约5cm2/V·s到约15cm2/V·s的电子迁移率)的电子迁移率相对较高的电子迁移率。基底材料102可未经掺杂或可包含p型掺杂剂或n型掺杂剂，且能带偏移材料130可或可不掺杂有至少一种掺杂剂。
能带偏移材料130可由一或多种高能带隙材料形成且包含一或多种高能带隙材料，包含例如砷化铝(AlAs)、氮化铝(AlN)、硫化铜(CuS)、砷化镓(GaAs)、氮化镓(GaN)、磷化镓(GaP)、磷酸镓(GaPO4)、砷化铟铝(InAlAs)、氧化锌(ZnO)和硫化锌(ZnS)。然而，本公开不限于此，且展现上文所描述的室温能带隙和电子迁移率的其它材料可用作能带偏移材料130。能带偏移材料130还可展现基本上与基底材料102的结晶形式晶格匹配的结晶形式。即，当形成能带偏移材料130时，能带偏移材料130中的至少一些可展现与上方形成有所述能带偏移材料的基底材料102的部分相同的结晶结构。因此，基底材料102可充当上面形成能带偏移材料130的模板。可选择能带偏移材料130以使得晶格常数在基底材料102的晶格常数或键长的倍数的约±5％(例如，约±2％)内。晶格常数在硅的键长的倍数的约±5％内的能带偏移材料130的材料的非限制性实例包含砷化铝、砷化镓、磷化镓和硫化锌。可至少部分地选择能带偏移材料130以在设备100的处理期间耐受高温条件。在一些实施例中，基底材料102包括多晶硅，且能带偏移材料130包括在基底材料102的部分上外延生长的硫化锌。在其它实施例中，基底材料102包括硅锗(SiGe)，且能带偏移材料130包括砷化镓。
相比于仅使用展现小于约1.4eV(例如，约1.12eV)的能带隙的单一半导电材料(例如，基底材料102)，当不选择存储器单元时，由展现高于约1.5eV(例如，约3.7eV)的室温能带隙的材料形成能带偏移材料130可减少设备100的“断开”状态期间的电荷泄漏。另外，与能带偏移材料130的晶格常数不与基底材料102的晶格常数匹配(例如，失配)的情况相比，由展现与基底材料102类似的晶格常数的材料形成能带偏移材料130可显著减少缺陷。不受任何理论束缚，据信能带偏移材料130与基底材料102之间的晶格匹配减少所得设备100中的缺陷。举例来说，如果能带偏移材料130展现与基底材料102(例如，基于硅的衬底)的晶格常数相差大于约±5％(例如，在约±2％内)的晶格常数，那么所得材料将具有较低质量(例如，包含较大数目的缺陷)，其可在设备使用和操作期间影响设备的性能。
参考图1J和1K，绝缘材料132可形成于开口115、120(图1I)内且可基本上填充开口115、120的其余区(例如，中心区)以形成延伸到基底材料102中的隔离结构138(例如，隔离区、绝缘结构)。绝缘材料132可形成于开口115、120的下部区122和上部区124内。绝缘材料132包含横向邻近于开口115、120内的能带偏移材料130的下部部分134和横向邻近于第一氧化物材料104的上部部分136。换句话说，绝缘材料132的下部部分134从基底材料102的上表面延伸到在绝缘材料132的竖直下方(例如，在Z方向上)的能带偏移材料130，且绝缘材料132的上部部分136位于基底材料102的上表面上方。如图1J中所示，绝缘材料132的下部部分134横向邻近于能带偏移材料130，使得绝缘材料132通过能带偏移材料130与基底材料102横向分离。为方便起见，下部部分134和上部部分136在图式中展示为绝缘材料132的单独部分，但应理解，绝缘材料132可包含一或多种(例如，单一)材料的连续部分。在形成绝缘材料132之后，设备100可暴露于化学机械平坦化(CMP)工艺以从开口115、120外部的部分移除任何绝缘材料132。图1K为在图1J中所示的处理阶段处的设备100的俯视图，其中线J-J对应于图1J中所描绘的设备100的横截面。
绝缘材料132可由介电材料形成且包含介电材料，所述介电材料包含例如氧化铝、氧化钆、氧化铪、氧化锆、氧化铌、氧化钽、氧化钛、氧化镓、氧化铝锌、氧化锌镓、氧化铪铝、氧化锆铝、硅酸铪、硅酸锆，或其组合。然而，本公开不限于此，且可使用其它材料或材料的组合作为绝缘材料132。举例来说，绝缘材料132可包含具有固定负电荷的材料。当不选择存储器单元时，由具有固定负电荷的材料形成绝缘材料132可进一步减少在“断开”状态期间的电流泄漏，这与使用具有固定正电荷的材料(例如，氧化硅材料)相比可在所得设备100的操作期间导致增大的阈值电压Vt。因此，隔离结构138基本上不含(例如，基本上没有)二氧化硅。在一些实施例中，绝缘材料132包括氧化铝或二氧化铪。
隔离结构138可包含浅沟槽隔离(STI)结构，所述浅沟槽隔离(STI)结构包含从开口115、120内的基底材料102的上表面延伸的绝缘材料132的下部部分134。在一些实施例中，隔离结构138的侧壁可为锥形的。举例来说，隔离结构138的上部部分可具有比隔离结构138的下部部分大的横截面积。
图1M为在图1L中所示的处理阶段处的设备100的俯视图，其中线L-L对应于图1L中所描绘的设备100的横截面。参考图1L，由于图1L的横截面是通过X-Z平面截取，因此将理解，邻近隔离结构138之间的间隔可不同于图1J的横截面中所说明的间隔。
参考图1L，第二氮化物材料140可形成于第一氧化物材料104的竖直上方(例如，在Z方向上)，第三掩模材料142(例如，第三含碳材料)可形成于第二氮化物材料140的竖直上方，第三DARC材料144可形成于第三掩模材料142的竖直上方，第二氧化物材料146可形成于第三DARC材料144的竖直上方，多晶硅材料148可形成于第二氧化物材料146的竖直上方，第四掩模材料150(例如，第四含碳材料)可形成于多晶硅材料148的竖直上方，且第四DARC材料152可形成于第四掩模材料150的竖直上方。
第二氮化物材料140可由上文参考第一氮化物材料106(图1A)所描述的材料中的一或多者形成，且包含所述材料中的一或多者。在一些实施例中，第二氮化物材料140包括氮化硅。
第三掩模材料142和第四掩模材料150可各自个别地由上文参考第一掩模材料108(图1A)所描述的材料中的一或多者形成，且包含所述材料中的一或多者。在一些实施例中，第三掩模材料142和第四掩模材料150各自包括非晶碳。在一些实施例中，第三掩模材料142包括与第四掩模材料150相同的材料组成。
第三DARC材料144和第四DARC材料152可各自个别地由上文参考第一DARC材料110(图1A)所描述的材料中的一或多者形成，且包含所述材料中的一或多者。在一些实施例中，第三DARC材料144和第四DARC材料152各自包括氮氧化硅。在一些实施例中，第三DARC材料144包括与第四DARC材料152相同的材料组成。
第二氧化物材料146可由上文参考第一氧化物材料104所描述的材料中的一或多者形成，且包含所述材料中的一或多者。在一些实施例中，第二氧化物材料146包括二氧化硅。在一些实施例中，第二氧化物材料146包括与第一氧化物材料104相同的材料组成。
继续参考图1L和1M，第三抗蚀剂材料154(例如，第三光致抗蚀剂材料)可竖直地形成于第四DARC材料152上方(例如，在Z方向上)，且经图案化。第三抗蚀剂材料154可由上文参考第一抗蚀剂材料112(图1A)所描述的材料中的一或多者形成，且包含所述材料中的一或多者。
参考图1M，可将第三抗蚀剂材料154图案化到线156中，所述线中的每一者可通过空间158与一或多个邻近线156分离。第三抗蚀剂材料154的线156可参考X轴和Y轴成角度地延伸。举例来说，线156可相对于X轴以约30°到约60°的范围内的角度延伸。然而，本公开不限于此，且线156可相对于X轴以与上文所描述的那些角度不同的角度延伸。
现参考图1N，第三抗蚀剂材料154(图1N、1M)的线156(图1M)的图案可暴露于间距加倍过程以形成第四掩模材料150的线160的图案。作为非限制性实例，间隔件可形成于第三抗蚀剂材料154的线156的侧壁上，且可从第四掩模材料150的表面移除(例如，剥离)第三抗蚀剂材料154。间隔件可用作掩模以图案化第四掩模材料150，如图1N中所说明。
参考图1O，第四掩模材料150(图1N)的线160(图1N)可暴露于另一间距加倍过程以形成第三氧化物材料162的线164。举例来说，包括第三氧化物材料162的间隔件可形成于第四掩模材料150的线160的侧壁上，且可相对于第三氧化物材料162的线164选择性地移除第四掩模材料150的线160。在形成第三氧化物材料162的线164之后，可在设备100的外围区107上方形成第四抗蚀剂材料166(例如，第四光致抗蚀剂材料)，且第三氧化物材料162的线164可在阵列区105中保持暴露。
参考图1P和1Q，第三氧化物材料162(图1O)的线164(图1O)的图案可转印到多晶硅材料148以形成多晶硅材料148的线168。图1Q为在图1P中所示的处理阶段处的设备100的俯视图，其中线P-P对应于图1P中所描绘的设备100的横截面。多晶硅材料148的线168可通过例如将多晶硅材料148暴露于一或多种干式蚀刻剂(例如，Cl2、HBr、O2、CF4、C2F6、四氟化碳(CF4)或另一材料中的一或多者)而形成。
图1R为在将多晶硅材料148(图1P、1Q)的线168(图1P、1Q)的图案转印到第一氧化物材料104之后的阵列区105的一部分的简化俯视图。图1R为在图1S和1T中所展示的处理阶段处的设备100的俯视图，其中线S-S对应于图1R中描绘的图1S的设备100的横截面，且线T-T对应于图1R中描绘的图1T的设备100的横截面。为了易于理解描述，在图1R到1T中仅说明阵列区105的一部分。
将多晶硅材料148(图1P、1Q)的线168(图1P、1Q)的图案转印到第一氧化物材料104可包含形成在隔离结构138之间延伸的第一氧化物材料104的线170。换句话说，包含第一氧化物材料104的剩余部分的线170可在至少一个水平方向(例如，Y方向)上延伸，如图1T中最佳展示。绝缘材料132和第一氧化物材料104的上部部分136可从第一氧化物材料104的邻近线170之间的区移除以暴露基底材料102。作为非限制性实例，线168的图案可转印到第二氧化物材料146，接着移除多晶硅材料148。此后，图案可从第二氧化物材料146转印到第二氮化物材料140，如在所属领域中已知。图案可随后从第二氮化物材料140转印到第一氧化物材料104。举例来说，第二氮化物材料140的图案可在图案化第一氧化物材料104时用作掩模。转印图案的方法在所属领域中已知，且在本文中不进行详细地描述。
图1U为在移除第一氧化物材料104(图1R)且移除在第一氧化物材料104的邻近线170(图1R)之间的基底材料102的至少一部分以在基底材料102中形成沟槽190之后的阵列区105的俯视图。举例来说，可在邻近线170之间移除约250nm到约300nm的基底材料102。应理解，沟槽190的下部部分可由基底材料102界定，但在图1U的视图中，为易于理解描述而未说明在沟槽190下方的基底材料102。图1U为在图1V中所示的处理阶段处的设备100的俯视图，其中线V-V对应于图1V中所描绘的设备100的横截面。第一氧化物材料104的移除可暴露基底材料102和隔离结构138的一部分。
现参考图1W，设备100可暴露于各种制造动作以形成图1W的设备100。图1W的横截面图说明与图1V中所说明的设备100的横截面图相同的横截面图。举例来说，可图案化隔离结构138以形成传递字线172，且可图案化邻近隔离结构138之间的基底材料102以形成有源字线174。
可通过例如移除隔离结构138的绝缘材料132的部分(例如，上部部分)且移除邻近隔离结构138之间的基底材料102的部分来形成传递字线172和有源字线174。使绝缘材料132凹入可包含从开口115、120(图1I)的上部区124(图1I)移除绝缘材料132的部分，而不移除位于开口115、120的下部区122(图1I)内的绝缘材料132的部分。可在使绝缘材料132凹入的同时移除基底材料102的部分。在一些实施例中，以比基底材料102快的速率移除绝缘材料132。绝缘材料132的剩余部分的深度可在约10nm到约40nm，例如约10nm到约20nm、约20nm到约30nm，或约30nm到约40nm的范围内。在一些此类实施例中，传递字线172的深度可大于有源字线174的深度。在一些实施例中，可移除传递字线172的能带偏移材料130的一部分。由于能带偏移材料130在形成有源字线174之前形成于基底材料102中的开口115、120(图1I)内，因此能带偏移材料130可不形成于有源字线174内。
如图1W中所示，传递字线172的深度大于有源字线174的深度D2。有源字线174的深度D2可在约40nm到约90nm，例如约40nm到约50nm、约50nm到约70nm，或约70nm到约90nm的范围内。在有源字线174的下部部分下方延伸的传递字线172的深度D3可在约5nm到约35nm，例如约5nm到约15nm、约15nm到约25nm或约25nm到约35nm的范围内。然而，本公开不限于此，且深度D2、D3可不同于上文所描述的那些。
在形成传递字线172和有源字线174期间移除邻近隔离结构138之间的基底材料102的部分可包含形成从基底材料102延伸的柱。举例来说，所述柱可包含在有源字线174之间的第一柱175和位置邻近于传递字线172(例如，在传递字线172与有源字线174之间)的第二柱177。
第一柱175和第二柱177可各自个别地包括与基底材料102相同的材料组成。在一些实施例中，第一柱175和第二柱177的至少一部分包括一或多种掺杂剂。作为非限制性实例，第一柱175可包括晶体管的源极区，且第二柱177可包括晶体管的漏极区。第一柱175可掺杂有至少一种n型掺杂剂(例如，砷离子、磷离子、锑离子)，且第二柱177可掺杂有至少一种p型掺杂剂(例如，硼离子)。或者，第一柱175和第二柱177中的每一者的部分可掺杂有至少一种n型掺杂剂。
第一柱175和第二柱177的高度H可在约100nm到约150nm，例如约100nm到约125nm，或约125nm到约150nm的范围内。然而，本公开不限于此，且高度可不同于上文所描述的那些。
在一些实施例中，第一柱175和第二柱177的侧壁为锥形(例如，成角度)的。在一些此类实施例中，第一柱175和第二柱177的宽度可在相应的第一柱175和第二柱177的上部部分内比在其下部部分内相对较小。举例来说，第一柱175和第二柱177的上部部分的宽度W1可在约10nm到约15nm，例如约10nm到约12.5nm，或约12.5nm到约20nm的范围内。第一柱175和第二柱177的下部部分的宽度W2可在约12.5nm到约17.5nm，例如约12.5nm到约15.0nm，或约15.0到约17.5nm的范围内。然而，本公开不限于此，且宽度W1、W2可不同于所描述的那些。
继续参考图1W，在移除基底材料102的部分且形成第一柱175和第二柱177之后，介电材料176(例如，栅极氧化物材料、栅极介电材料)可形成于基底材料102的表面上方。介电材料176的部分可竖直上覆绝缘材料132的剩余部分的上表面且与其直接物理接触。介电材料176可邻近于有源字线174内的基底材料102的侧壁、在其内部且与其直接物理接触，且邻近于传递字线172内的能带偏移材料130的侧壁、在其内部且与其直接物理接触。基底材料102的第一柱175和第二柱177、能带偏移材料130和介电材料176中的每一者的上表面可基本上彼此共面。
介电材料176可以由以下各者中的一或多者形成包含以下各者中的一或多者：二氧化硅、氮氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅玻璃(BPSG)、氟硅酸盐玻璃、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝、氧化铌、氧化钼、氧化锶、氧化钡、氧化钇、氮化物材料(例如，氮化硅(Si3N4))、氮氧化物(例如，氮氧化硅)、另一栅极介电材料、介电氮化碳材料(例如，氮化硅碳(SiCN))、介电碳氧氮化物材料(例如，碳氧氮化硅(SiOCN))，或其组合。在一些实施例中，介电材料176包括二氧化硅。介电材料176可包括不同于隔离结构138的绝缘材料132的材料组成的材料组成。
在一些实施例中，有源字线174的介电材料176通过从基底材料102且从绝缘材料132的暴露表面的外延生长而形成。在一些此类实施例中，外延生长的介电材料176可暴露于氧气以形成介电材料176的氧化物(例如，二氧化硅)。在其它实施例中，介电材料176是通过沉积(例如，ALD、PVD、CVD、LPCVD、PECVD中的一或多者)而形成。
在形成介电材料176之后，可在介电材料176上方形成第一电极材料178(例如，第一栅电极材料)。第一电极材料178可由导电材料形成，且包含导电材料。在一些实施例中，第一电极材料178包括氮化钛。
第二电极材料180可形成于第一电极材料178上方且邻近于介电材料176。第二电极材料180可由导电材料形成，且包含导电材料。举例来说，第二电极材料180可由上文参考第一电极材料178所描述的材料中的一或多者形成，且包含所述材料中的一或多者。在一些实施例中，第二电极材料180包括多晶硅。
传递字线172的第一电极材料178和第二电极材料180中的一或多者(例如，两者)横向地邻近于能带偏移材料130，且由介电材料176与其分离。能带偏移材料130可沿着第一电极材料178和第二电极材料180的组合竖直范围(例如，高度)横向邻近于传递字线172的第一电极材料178和第二电极材料180中的每一者。如图1W中所示，有源字线174的介电材料176直接在电极(例如，第一电极材料178和第二电极材料180)与基底材料102之间，而传递字线172的介电材料176直接在另一电极与能带偏移材料130之间。
传递字线172和有源字线174中的每一者的第一电极材料178和第二电极材料180的上表面在第一柱175和第二柱177的上部部分的竖直下方(例如，在Z方向上)。由于有源字线174的第一电极材料178和第二电极材料180形成于第一柱175和第二柱177的下部部分下方，因此有源字线174在本文中可称为“凹入式存取装置”(RAD)。
继续参考图1W，传递字线172可横向邻近于能带偏移材料130且在包含绝缘材料132的隔离结构138上方(例如，正上方)形成。因此，隔离结构138邻近于(例如，在下方)传递字线172而定位。作为比较，有源字线174可不直接横向邻近于能带偏移材料130而形成，且可不形成于隔离结构138正上方。因此，有源字线174基本上不含(例如，基本上没有)能带偏移材料130。
现参看图1X，绝缘材料182可在第一柱175与第二柱177之间的区内且在设备100上方(例如，在第一柱175和第二柱177上方)形成于第二电极材料180上方。绝缘材料182可由一或多种介电材料形成，且包含所述一或多种介电材料。绝缘材料182的材料组成可与介电材料176的材料组成相同或不同。在一些实施例中，绝缘材料182包括氮化硅。在其它实施例中，绝缘材料182包括二氧化硅。此外，绝缘材料182可包括不同于隔离结构138的绝缘材料132的材料组成的材料组成。
如图1X中所示，绝缘材料132存在于传递字线172的下部部分内，而不存在于传递字线172的上部部分内，且不存在于基底材料102的上表面上方。换句话说，绝缘材料132位于第一电极材料178的高度下方(例如，在开口115、120(图1I)的下部区122(图1I)内)，而不位于传递字线172的第一电极材料178的高度上方(例如，在开口115、120的上部区124(图1I)内)。绝缘材料182的下部部分横向邻近于能带偏移材料130，且由介电材料176与其分离。因此，能带偏移材料130横向邻近于第一电极材料、第二电极材料和绝缘材料182的下部部分中的每一者。换句话说，能带偏移材料130从基底材料102的第一柱175和第二柱177的上表面延伸到传递字线172的隔离结构138的最下部部分。
在形成之后，绝缘材料182可暴露于化学机械平坦化(CMP)工艺以促进或增强其上部边界(例如，上表面)的平面度。开口可形成于第二柱177上方的绝缘材料182内且填充有导电材料184，其可包括与存储装置186(例如，存储器存储装置，例如电容器)电连通的导电触点。导电材料184的至少一部分可凹入于第二柱177的基底材料102内。
开口可在第一柱175正上方形成于绝缘材料182内，且可填充有导电材料188。导电材料188可与导电存取线(例如数字线或位线)电连通。导电材料188的至少一部分可凹入于第一柱175的基底材料102内，其中导电材料188的下表面相对于导电材料184的下表面延伸到基底材料102中较远。
在传递字线172内形成能带偏移材料130和隔离结构138的绝缘材料132中的一或多者可促进改进设备100的性能。举例来说，能带偏移材料130可横向邻近于基底材料102形成，且可包含展现比基底材料102相对较高的能带隙的材料。沿着能带偏移材料130与基底材料102之间的界面126的异质结的存在可响应于能带到能带隧穿(“BTBT”)的减少而减少“断开”状态期间的电荷泄漏。在一些实施例中，与不包含邻近于基底材料102的能带偏移材料130的常规设备相比，电荷泄漏的减少可为约2.5倍。当邻近传递字线172暴露于电压(例如，以存取传递字线可操作地耦合到的存储器单元)时，能带偏移材料130的存在结合绝缘材料132可减少与存储装置186相关联的存储器单元的所谓传递字线干扰。因此，与不具有邻近于传递字线172的能带偏移材料130和绝缘材料132的常规设备相比，包含能带偏移材料130和绝缘材料132的设备100展现改进的行锤击性能特性。
根据本公开的实施例的制造过程可通过选择能带偏移材料130以展现类似于基底材料102的晶格常数的晶格常数来简化。举例来说，可通过外延生长实现基底材料102上的能带偏移材料130的选择性形成，而不需要额外的图案化和蚀刻工艺。沿着界面126的晶格匹配材料的使用还可减少能带偏移材料130中的缺陷数目。另外，与使用具有固定正电荷的材料(例如，二氧化硅)相比，横向邻近于能带偏移材料130的隔离结构138的绝缘材料132的存在可响应于绝缘材料132具有固定负电荷而产生相对较高的阈值电压Vt。换句话说，选择绝缘材料132以包含具有固定负电荷的材料可允许隔离结构138耐受增大的阈值电压Vt，同时在设备100的操作期间维持所要的BTBT。据信，与隔离结构138的绝缘材料132组合的能带偏移材料130可减少在“断开”状态期间经由第二柱177从存储装置186泄漏的量，而基本上不影响穿过第二柱177的电流。
因此，根据本公开的实施例，一种设备包括在半导电材料内延伸的有源字线、邻近于所述半导电材料内的所述有源字线而延伸的传递字线、邻近于所述传递字线的隔离区，以及邻近于所述传递字线和所述隔离区的能带偏移材料。所述半导电材料展现第一能带隙，且所述能带偏移材料展现第二不同能带隙。
因此，根据本公开的其它实施例，一种形成设备的方法包括在半导电材料中的开口内形成能带偏移材料。所述能带偏移材料的能带隙不同于所述半导电材料的能带隙。所述方法包括：形成隔离结构，所述隔离结构包括邻近于所述半导电材料中的所述开口内的所述能带偏移材料的绝缘材料；形成邻近于所述能带偏移材料的介电材料；以及形成邻近于所述介电材料的导电材料。
根据本公开的实施例，包含在传递字线172内的能带偏移材料130和隔离结构138的绝缘材料132的设备(例如，设备100)可用于本公开的电子系统的实施例中。举例来说，图2为根据本公开的实施例的电子系统203的框图。电子系统203可包括例如计算机或计算机硬件组件、服务器或其它网络连接硬件组件、蜂窝式电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具有Wi-Fi或蜂窝功能的平板计算机例如
Figure BDA0003383930210000202
或
Figure BDA0003383930210000201
平板计算机、电子书、导航装置等。电子系统203包含至少一个存储器装置205。存储器装置205可包含例如先前参考图1A到1X所描述的设备(例如，设备100)的实施例，所述设备包含在传递字线172内的能带偏移材料130和隔离结构138的绝缘材料132。
电子系统203可进一步包含至少一个电子信号处理器装置207(常常称为“微处理器”)。电子信号处理器装置207可任选地包含先前参考图1A到1X所描述的设备(例如，设备100)的实施例。电子系统203可进一步包含用于由用户将信息输入到电子系统203的一或多个输入装置209，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统203可进一步包含用于向用户输出信息(例如，可视或音频输出)的一或多个输出装置211，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置209和输出装置211可包括单个触摸屏装置，其可用于向电子系统203输入信息和向用户输出视觉信息。输入装置209和输出装置211可与存储器装置205和电子信号处理器装置207中的一或多者电通信。
参考图3，描绘基于处理器的系统300。基于处理器的系统300可包含根据本公开的实施例所制造的各种设备(例如，设备100)。基于处理器的系统300可为例如计算机、寻呼机、蜂窝电话、个人助理、控制电路或其它设备等多种类型中的任一者。基于处理器的系统300可包含一或多个处理器302(例如微处理器)以控制基于处理器的系统300中的系统功能和请求的处理。处理器302和基于处理器的系统300的其它子组件可包含根据本公开的实施例所制造的设备(例如，设备100)。
基于处理器的系统300可包含与处理器302可操作连通的电力供应器304。举例来说，如果基于处理器的系统300是便携式系统，则电力供应器304可包含燃料电池、电力净化装置、永久性电池、可更换电池和可再充电电池中的一或多者。举例来说，电力供应器304还可包含AC适配器；因此，基于处理器的系统300可插入到壁式插座中。举例来说，电力供应器304还可包含DC适配器，以使得基于处理器的系统300可插入到车辆点烟器或车辆电源端口中。
各种其它装置可取决于基于处理器的系统300执行的功能而耦合到处理器302。举例来说，用户接口306可耦合到处理器302。用户接口306可包含输入装置，例如按钮、开关、键盘、光笔、鼠标、数字化器和触笔、触摸屏、语音识别系统、麦克风或其组合。显示器308也可耦合到处理器302。显示器308可包含LCD显示器、SED显示器、CRT显示器、DLP显示器、等离子显示器、OLED显示器、LED显示器、三维投影、音频显示器，或其组合。此外，RF子系统/基带处理器310也可耦合到处理器302。RF子系统/基带处理器310可包含耦合到RF接收器且耦合到RF发射器(未展示)的天线。通信端口312或多于一个通信端口312也可耦合到处理器302。通信端口312可适于耦合到一或多个外围装置314，例如调制解调器、打印机、计算机、扫描仪或相机，或耦合到网络，例如局域网、远程局域网、内联网或互联网等。
处理器302可通过实施存储于存储器中的软件程序来控制基于处理器的系统300。举例来说，软件程序可包含操作系统、数据库软件、绘图软件、文字处理软件、媒体编辑软件或媒体播放软件。存储器可操作地耦合到处理器302以存储各种程序且促进各种程序的执行。举例来说，处理器302可耦合到系统存储器316，所述系统存储器可包含自旋力矩转移磁性随机存取存储器(STT-MRAM)、磁性随机存取存储器(MRAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、赛道存储器(racetrack memory)中的一或多个，和其它已知的存储器类型。系统存储器316可包含易失性存储器、非易失性存储器或其组合。系统存储器316通常较大，使得其可动态地存储所加载的应用程序和数据。在一些实施例中，系统存储器316可包含上文所描述的设备(例如，设备100)。
处理器302还可耦合到非易失性存储器318，这并非表明系统存储器316必定为易失性的。非易失性存储器318可包含STT-MRAM、MRAM、例如EPROM、电阻式只读存储器(RROM)等只读存储器(ROM)，和将与系统存储器316结合使用的快闪存储器中的一或多个。非易失性存储器318的大小通常选择为仅足够存储任何必要的操作系统、应用程序和固定数据。此外，举例来说，非易失性存储器318可包含如磁盘驱动存储器的大容量存储器，例如包含电阻式存储器的混合驱动器或其它类型的非易失性固态存储器。非易失性存储器318可包含上文所描述的设备(例如，设备100)。
因此，根据本公开的实施例，一种系统包括：处理器，其以可操作方式耦合到输入装置和输出装置；以及存储器装置，其以可操作方式耦合到所述处理器且包括至少一个电子装置。所述至少一个电子装置包括在基底材料内的凹入式存取装置，以及邻近于所述基底材料内的所述凹入式存取装置的传递字线。所述凹入式存取装置包括第一电极，且所述传递字线包括第二电极。所述至少一个电子装置包括邻近于所述传递字线的能带偏移材料，以及包括邻近于所述传递字线的绝缘材料的隔离结构。所述能带偏移材料将所述绝缘材料与所述基底材料分离。
可以如下文所阐述但不限于如下文所阐述的方式进一步表征本公开的实施例。
实施例1：一种设备，其包括：有源字线，其在半导电材料内延伸；传递字线，其邻近于所述半导电材料内的所述有源字线而延伸；隔离区，其邻近于所述传递字线；以及能带偏移材料，其邻近于所述传递字线和所述隔离区，所述半导电材料展现第一能带隙，且所述能带偏移材料展现第二不同能带隙。
实施例2：根据实施例1所述的设备，其中所述第二不同能带隙相对大于所述第一能带隙。
实施例3：根据实施例1或实施例2所述的设备，其中所述半导电材料的所述第一能带隙在约0.4eV与约1.4eV之间，且所述带隙偏移材料的所述第二能带隙在约1.5eV与约4.0eV之间。
实施例4：根据实施例1到3中任一实施例所述的设备，其中所述半导电材料包括多晶硅材料，且所述能带偏移材料包括砷化铝、砷化镓、磷化镓和硫化锌中的一或多者。
实施例5：根据实施例1到4中任一实施例所述的设备，其中所述能带偏移材料沿着所述传递字线的高度直接接触所述半导电材料，所述能带偏移材料与所述半导电材料之间的界面包括异质结。
实施例6：根据实施例1到5中任一实施例所述的设备，其中所述能带偏移材料展现在所述半导电材料的晶格常数或键长的倍数的约±5％内的晶格常数。
实施例7：根据实施例1到6中任一实施例所述的设备，其中所述隔离区包括具有固定负电荷的绝缘材料。
实施例8：根据实施例1到7中任一实施例所述的设备，其中所述有源字线基本上不含所述能带偏移材料。
实施例9：根据实施例1到8中任一实施例所述的设备，其进一步包括：所述半导电材料的第一柱；以及邻近于所述第一柱的所述半导电材料的第二柱，其中所述有源字线在所述第一柱中的一者与所述第二柱中的一者之间延伸，且所述传递字线在所述第二柱中的两者之间延伸。
实施例10：根据实施例9所述的设备，其进一步包括电耦合到所述第二柱的存储装置，其中所述设备为包括至少一个存储器单元阵列的动态随机存取存储器(DRAM)装置。
实施例11：一种形成设备的方法，所述方法包括：在半导电材料中的开口内形成能带偏移材料，所述能带偏移材料的能带隙不同于所述半导电材料的能带隙；形成隔离结构，所述隔离结构包括邻近于所述半导电材料中的所述开口内的所述能带偏移材料的绝缘材料；形成邻近于所述能带偏移材料的介电材料；以及形成邻近于所述介电材料的导电材料。
实施例12：根据实施例11所述的方法，其中形成所述能带偏移材料包括在所述半导电材料的暴露表面上直接保形地形成所述能带偏移材料。
实施例13：根据实施例11所述的方法，其中形成所述能带偏移材料包括在所述半导电材料中的所述开口内外延地生长所述能带偏移材料。
实施例14：根据实施例11到13中任一实施例所述的方法，其进一步包括：在材料中形成第一开口图案；形成从所述材料中的所述第一开口图案横向偏移的第二开口图案；以及在形成所述能带偏移材料之前将所述第一开口图案和所述第二开口图案转印到所述半导电材料。
实施例15：根据实施例11到14中任一实施例所述的方法，其进一步包括在使所述隔离结构的所述绝缘材料的部分凹入的同时移除所述隔离结构之间的所述半导电材料的部分。
实施例16：根据实施例15所述的方法，其中移除所述半导电材料的所述部分包括在所述隔离结构之间形成所述半导电材料的柱。
实施例17：根据实施例11到16中任一实施例所述的方法，其进一步包括在所述隔离结构之间形成有源区，其中形成所述能带偏移材料包括在含有所述隔离结构的所述半导电材料中的所述开口内形成所述能带偏移材料而不在所述有源区内形成所述能带偏移材料。
实施例18：一种系统包括：处理器，其以可操作方式耦合到输入装置和输出装置；以及存储器装置，其以可操作方式耦合到所述处理器且包括至少一个电子装置，所述至少一个电子装置包括：在基底材料内的凹入式存取装置，所述凹入式存取装置包括第一电极；传递字线，其邻近于所述基底材料内的所述凹入式存取装置，所述传递字线包括第二电极；能带偏移材料，其邻近于所述传递字线；以及隔离结构，其包括邻近于所述传递字线的绝缘材料，所述能带偏移材料将所述绝缘材料与所述基底材料分离。
实施例19：根据实施例18所述的系统，其中所述能带偏移材料展现与所述基底材料的电子迁移率相比相对较高的电子迁移率。
实施例20：根据实施例18或实施例19所述的系统，其进一步包括：第一介电材料，其直接在所述第一电极与所述基底材料之间；以及第二介电材料，其直接在所述第二电极与所述能带偏移材料之间。
实施例21：根据实施例20所述的系统，其中所述第一介电材料和所述第二介电材料中的每一者的材料组成不同于所述隔离结构的所述绝缘材料的材料组成。
实施例22：根据实施例18到21中任一实施例所述的系统，其进一步包括上覆所述第一电极和所述第二电极的额外绝缘材料，其中所述额外绝缘材料包括二氧化硅，且所述隔离结构的所述绝缘材料基本上不含二氧化硅。
实施例23：根据实施例18到22中任一实施例所述的系统，其中所述隔离结构在所述传递字线下方，且所述能带偏移材料横向邻近于所述隔离结构和所述传递字线中的每一者。
虽然已结合图式描述了某些说明性实施例，但所属领域的一般技术人员将认识到且理解，本公开所包含的实施例不限于在本文中明确地示出且描述的那些实施例。确切地说，可在不脱离本公开所包涵的实施例(如本文中要求所主张的那些实施例，包含合法等效物)的范围的情况下，对本文中所描述的实施例做出多种添加、删除和修改。另外，一个公开的实施例的特征可与另一公开实施例的特征组合，而仍然包涵在本公开的范围内。

Claims (23)

1.一种设备，其包括：
有源字线，其在半导电材料内延伸；
传递字线，其邻近于所述半导电材料内的所述有源字线而延伸；
隔离区，其邻近于所述传递字线；以及
能带偏移材料，其邻近于所述传递字线和所述隔离区，所述半导电材料展现第一能带隙，且所述能带偏移材料展现第二不同能带隙。
2.根据权利要求1所述的设备，其中所述第二不同能带隙相对大于所述第一能带隙。
3.根据权利要求1所述的设备，其中所述半导电材料的所述第一能带隙在约0.4eV与约1.4eV之间，且所述带隙偏移材料的所述第二能带隙在约1.5eV与约4.0eV之间。
4.根据权利要求1到3中任一权利要求所述的设备，其中所述半导电材料包括多晶硅材料，且所述能带偏移材料包括砷化铝、砷化镓、磷化镓和硫化锌中的一或多者。
5.根据权利要求1到3中任一权利要求所述的设备，其中所述能带偏移材料沿着所述传递字线的高度直接接触所述半导电材料，所述能带偏移材料与所述半导电材料之间的界面包括异质结。
6.根据权利要求1到3中任一权利要求所述的设备，其中所述能带偏移材料展现在所述半导电材料的晶格常数或键长的倍数的约±5％内的晶格常数。
7.根据权利要求1到3中任一权利要求所述的设备，其中所述隔离区包括具有固定负电荷的绝缘材料。
8.根据权利要求1到3中任一权利要求所述的设备，其中所述有源字线基本上不含所述能带偏移材料。
9.根据权利要求1到3中任一权利要求所述的设备，其进一步包括：
所述半导电材料的第一柱；以及
邻近于所述第一柱的所述半导电材料的第二柱，其中所述有源字线在所述第一柱中的一者与所述第二柱中的一者之间延伸，且所述传递字线在所述第二柱中的两者之间延伸。
10.根据权利要求9所述的设备，进一步包括电耦合到所述第二柱的存储装置，其中所述设备为包括至少一个存储器单元阵列的动态随机存取存储器DRAM装置。
11.一种形成设备的方法，所述方法包括：
在半导电材料中的开口内形成能带偏移材料，所述能带偏移材料的能带隙不同于所述半导电材料的能带隙；
形成隔离结构，所述隔离结构包括邻近于所述半导电材料中的所述开口内的所述能带偏移材料的绝缘材料；
形成邻近于所述能带偏移材料的介电材料；以及
形成邻近于所述介电材料的导电材料。
12.根据权利要求11所述的方法，其中形成所述能带偏移材料包括在所述半导电材料的暴露表面上直接保形地形成所述能带偏移材料。
13.根据权利要求11所述的方法，其中形成所述能带偏移材料包括在所述半导电材料中的所述开口内外延地生长所述能带偏移材料。
14.根据权利要求11到13中任一权利要求所述的方法，其进一步包括：
在材料中形成第一开口图案；
形成从所述材料中的所述第一开口图案横向偏移的第二开口图案；以及
在形成所述能带偏移材料之前将所述第一开口图案和所述第二开口图案转印到所述半导电材料。
15.根据权利要求11到13中任一权利要求所述的方法，其进一步包括在使所述隔离结构的所述绝缘材料的部分凹入的同时移除所述隔离结构之间的所述半导电材料的部分。
16.根据权利要求15所述的方法，其中移除所述半导电材料的所述部分包括在所述隔离结构之间形成所述半导电材料的柱。
17.根据权利要求11到13中任一权利要求所述的方法，其进一步包括在所述隔离结构之间形成有源区，其中形成所述能带偏移材料包括在含有所述隔离结构的所述半导电材料中的所述开口内形成所述能带偏移材料而不在所述有源区内形成所述能带偏移材料。
18.一种系统，其包括：
处理器，其以可操作方式耦合到输入装置和输出装置；以及
存储器装置，其以可操作方式耦合到所述处理器且包括至少一个电子装置，所述至少一个电子装置包括：
在基底材料内的凹入式存取装置，所述凹入式存取装置包括第一电极；
传递字线，其邻近于所述基底材料内的所述凹入式存取装置，所述传递字线包括第二电极；
能带偏移材料，其邻近于所述传递字线；以及
隔离结构，其包括邻近于所述传递字线的绝缘材料，所述能带偏移材料将所述绝缘材料与所述基底材料分离。
19.根据权利要求18所述的系统，其中所述能带偏移材料展现与所述基底材料的电子迁移率相比相对较高的电子迁移率。
20.根据权利要求18或权利要求19所述的系统，其进一步包括：
第一介电材料，其直接在所述第一电极与所述基底材料之间；以及
第二介电材料，其直接在所述第二电极与所述能带偏移材料之间。
21.根据权利要求20所述的系统，其中所述第一介电材料和所述第二介电材料中的每一者的材料组成不同于所述隔离结构的所述绝缘材料的材料组成。
22.根据权利要求18或权利要求19所述的系统，其进一步包括上覆所述第一电极和所述第二电极的额外绝缘材料，其中所述额外绝缘材料包括二氧化硅，且所述隔离结构的所述绝缘材料基本上不含二氧化硅。
23.根据权利要求18或权利要求19所述的系统，其中所述隔离结构在所述传递字线下方，且所述能带偏移材料横向邻近于所述隔离结构和所述传递字线中的每一者。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090039414A1 (en) * 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
US20090045452A1 (en) * 2006-05-23 2009-02-19 Macronix International Co., Ltd. Structure and Method of Sub-Gate NAND Memory with Bandgap Engineered SONOS Devices
US20090108292A1 (en) * 2007-10-26 2009-04-30 Jun Liu Floating Body Field-Effect Transistors, and Methods of Forming Floating Body Field-Effect Transistors
US20120182801A1 (en) * 2011-01-19 2012-07-19 Macronix International Co., Ltd. Memory Architecture of 3D NOR Array
CN110880515A (zh) * 2018-09-06 2020-03-13 美光科技公司 半导体装置、电子系统和相关方法
US20200111907A1 (en) * 2018-10-09 2020-04-09 Micron Technology, Inc. Devices including vertical transistors, and related methods and electronic systems
CN112216699A (zh) * 2019-07-09 2021-01-12 美光科技公司 包含存取线结构的设备及相关方法及电子系统
CN113809082A (zh) * 2020-06-11 2021-12-17 美光科技公司 包含传递字线结构的微电子装置以及相关电子系统和方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892707A (en) 1997-04-25 1999-04-06 Micron Technology, Inc. Memory array having a digit line buried in an isolation region and method for forming same
US7145167B1 (en) 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US7381649B2 (en) 2005-07-29 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for a multiple-gate FET device and a method for its fabrication
US7800184B2 (en) 2006-01-09 2010-09-21 International Business Machines Corporation Integrated circuit structures with silicon germanium film incorporated as local interconnect and/or contact
US7807582B2 (en) 2006-03-06 2010-10-05 Micron Technology, Inc. Method of forming contacts for a memory device
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US7358145B2 (en) 2006-06-15 2008-04-15 Macronix International Co., Ltd. Method of fabricating shallow trench isolation structure
KR100769146B1 (ko) 2006-08-17 2007-10-22 동부일렉트로닉스 주식회사 전기적 특성을 향상시키는 반도체 소자 및 그 제조 방법
US7498265B2 (en) 2006-10-04 2009-03-03 Micron Technology, Inc. Epitaxial silicon growth
JP5666135B2 (ja) 2007-01-09 2015-02-12 マックスパワー・セミコンダクター・インコーポレイテッドＭａｘｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ． 半導体装置
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US9214538B2 (en) 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
US9385132B2 (en) 2011-08-25 2016-07-05 Micron Technology, Inc. Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices
US8927387B2 (en) 2012-04-09 2015-01-06 International Business Machines Corporation Robust isolation for thin-box ETSOI MOSFETS
EP2844343B1 (en) 2012-04-30 2018-11-21 The Regents Of The University Of Michigan Ultrasound transducer manufacturing using rapid-prototyping method
US8710490B2 (en) 2012-09-27 2014-04-29 Intel Corporation Semiconductor device having germanium active layer with underlying parasitic leakage barrier layer
US9136343B2 (en) 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
US9299840B2 (en) 2013-03-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9449978B2 (en) 2014-01-06 2016-09-20 Micron Technology, Inc. Semiconductor devices including a recessed access device and methods of forming same
WO2017052621A1 (en) 2015-09-25 2017-03-30 Intel Corporation Memory cell with asymmetric conduction to reduce write minimum operating voltage (wvmin) and power consumption
US9716146B2 (en) 2015-12-15 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method with solid phase diffusion
US10446669B2 (en) 2017-11-30 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain surface treatment for multi-gate field effect transistors
US11205574B2 (en) * 2020-03-05 2021-12-21 Winbond Electronics Corp. Method for forming a semiconductor memory structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090045452A1 (en) * 2006-05-23 2009-02-19 Macronix International Co., Ltd. Structure and Method of Sub-Gate NAND Memory with Bandgap Engineered SONOS Devices
US20090039414A1 (en) * 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
US20090108292A1 (en) * 2007-10-26 2009-04-30 Jun Liu Floating Body Field-Effect Transistors, and Methods of Forming Floating Body Field-Effect Transistors
US20120182801A1 (en) * 2011-01-19 2012-07-19 Macronix International Co., Ltd. Memory Architecture of 3D NOR Array
CN110880515A (zh) * 2018-09-06 2020-03-13 美光科技公司 半导体装置、电子系统和相关方法
US20200111907A1 (en) * 2018-10-09 2020-04-09 Micron Technology, Inc. Devices including vertical transistors, and related methods and electronic systems
CN112216699A (zh) * 2019-07-09 2021-01-12 美光科技公司 包含存取线结构的设备及相关方法及电子系统
CN113809082A (zh) * 2020-06-11 2021-12-17 美光科技公司 包含传递字线结构的微电子装置以及相关电子系统和方法

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