CN116867265A - 半导体结构和半导体结构的制备方法 - Google Patents

半导体结构和半导体结构的制备方法 Download PDF

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Abstract

本申请提供一种半导体结构和半导体结构的制备方法，属于半导体技术领域，该半导体结构包括衬底、电容结构、晶体管结构、位线和字线；衬底包括半导体层和隔离层。电容结构设置在衬底上，隔离层位于电容结构和至少部分半导体层之间。晶体管结构和字线设置在电容结构的远离衬底的一侧，晶体管结构的源极和漏极中的一者与电容结构电连接，晶体管结构的栅极与字线电连接，晶体管结构的源极和漏极中的另一者与位线电连接。本申请的半导体结构能够有效缓解电容结构的漏电流问题，保证电容结构的性能稳定，提升半导体结构的性能。

Description

半导体结构和半导体结构的制备方法
技术领域
本申请涉及半导体制造技术领域，尤其涉及一种半导体结构和半导体结构的制备方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
DRAM包括衬底和设置在衬底上的多个重复的存储单元，每个存储单元均包括电容器和晶体管。TOC(Transistor on Capacitor)结构的DRAM是将晶体管设置在电容的上方，电容与衬底接触。
然而，上述TOC结构的DRAM中电容与衬底接触的部位存在漏电的问题，影响DRAM的存储性能。
发明内容
本申请提供一种半导体结构和半导体结构的制备方法，能够有效缓解电容结构的漏电流问题，保证电容结构的性能稳定，提升半导体结构的性能。
为了实现上述目的，第一方面，本申请提供一种半导体结构，包括衬底、电容结构、晶体管结构、位线和字线；衬底包括半导体层和隔离层。电容结构设置在衬底上，隔离层位于电容结构和至少部分半导体层之间。晶体管结构和字线设置在电容结构的远离衬底的一侧，晶体管结构的源极和漏极中的一者与电容结构电连接，晶体管结构的栅极与字线电连接，晶体管结构的源极和漏极中的另一者与位线电连接。
第二方面，本申请提供一种半导体结构的制备方法，包括：
提供衬底，衬底包括半导体层和隔离层。形成电容结构，电容结构位于衬底上，隔离层位于电容结构和至少部分半导体层之间。形成晶体管结构，晶体管结构位于电容结构上，晶体管结构的源极和漏极中的一者与电容结构电连接。形成字线和位线，字线与晶体管结构的栅极电连接，位线与晶体管结构的源极和漏极中的另一者电连接。
本申请提供的半导体结构和半导体结构的制备方法，通过将电容结构设置在衬底上，并将晶体管结构设置于电容结构的远离衬底一侧，可以有效减少晶体管的制备工艺难度，便于晶体管结构与字线和位线连接，从而更加符合电路连接的设计需求。通过晶体管的源极和漏极中的一者与电容结构连接，栅极与字线连接，源极和漏极中的另一者与位线连接，实现半导体结构的信号存储和读取功能。通过在衬底中设置隔离层，并将隔离层设置于电容结构和衬底的至少部分半导体层之间，有效避免半导体层作用于电容结构，引起电容结构的漏电流问题，不仅可以保证电容结构的稳定性，还可以提高半导体结构的信号存储和读取过程的稳定性，优化半导体结构的性能。
本申请的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
图1为本申请实施例提供的半导体结构的俯视图；
图2为本申请实施例提供的一种半导体结构的a-a’的截面图；
图3为本申请实施例提供的一种半导体结构的b-b’的截面图；
图4为本申请实施例提供的一种半导体结构的c-c’的截面图；
图5为图4中A部分的局部放大图；
图6为本申请实施例提供的一种半导体结构的d-d’的截面图；
图7为本申请实施例提供的另一种半导体结构的a-a’的截面图；
图8为本申请实施例提供的另一种半导体结构的b-b’的截面图；
图9为本申请实施例提供的另一种半导体结构的c-c’的截面图；
图10为本申请实施例提供的另一种半导体结构的d-d’的截面图；
图11为本申请实施例提供的半导体结构的制备方法的流程示意图；
图12为本申请实施例提供的一种半导体结构的提供衬底的结构示意图；
图13为本申请实施例提供的一种半导体结构的形成第二子沟槽的结构示意图；
图14为本申请实施例提供的一种半导体结构的形成牺牲介质层的结构示意图；
图15为本申请实施例提供的一种半导体结构的形成第一子沟槽的结构示意图；
图16为本申请实施例提供的一种半导体结构的形成沟槽的结构示意图；
图17为本申请实施例提供的一种半导体结构的形成前驱物层的结构示意图；
图18为本申请实施例提供的一种半导体结构的形成导电段的结构示意图；
图19为本申请实施例提供的一种半导体结构的形成介质层的结构示意图；
图20为本申请实施例提供的一种半导体结构的形成第二导电层的结构示意图；
图21为本申请实施例提供的一种半导体结构的暴露半导体柱的结构示意图；
图22为本申请实施例提供的一种半导体结构的形成绝缘介质层的结构示意图；
图23为本申请实施例提供的一种半导体结构的形成字线隔离沟道的a-a’的截面图；
图24为本申请实施例提供的一种半导体结构的形成字线隔离沟道的b-b’的截面图；
图25为本申请实施例提供的一种半导体结构的形成字线隔离沟道的c-c’的截面图；
图26为本申请实施例提供的一种半导体结构的形成字线上绝缘介质层的a-a’的截面图；
图27为本申请实施例提供的一种半导体结构的形成字线上绝缘介质层的b-b’的截面图；
图28为本申请实施例提供的一种半导体结构的形成字线上绝缘介质层的c-c’的截面图；
图29为本申请实施例提供的另一种半导体结构的提供衬底的结构示意图；
图30为本申请实施例提供的另一种半导体结构的形成第二子沟槽的结构示意图；
图31为本申请实施例提供的另一种半导体结构的形成牺牲介质层的结构示意图；
图32为本申请实施例提供的另一种半导体结构的形成第一子沟槽的结构示意图；
图33为本申请实施例提供的另一种半导体结构的形成沟槽的结构示意图；
图34为本申请实施例提供的另一种半导体结构的形成牺牲层的结构示意图；
图35为本申请实施例提供的另一种半导体结构的形成碗状结构的结构示意图；
图36为本申请实施例提供的另一种半导体结构的形成隔离层的结构示意图；
图37为本申请实施例提供的另一种半导体结构的去除牺牲层的结构示意图；
图38为本申请实施例提供的另一种半导体结构的形成前驱物层的结构示意图；
图39为本申请实施例提供的另一种半导体结构的形成导电段的结构示意图；
图40为本申请实施例提供的另一种半导体结构的形成第一导电层的结构示意图；
图41为本申请实施例提供的另一种半导体结构的形成介质层的结构示意图；
图42为本申请实施例提供的另一种半导体结构的形成第二导电层的结构示意图；
图43为本申请实施例提供的另一种半导体结构的暴露半导体柱的结构示意图；
图44为本申请实施例提供的另一种半导体结构的形成绝缘介质层的结构示意图；
图45为本申请实施例提供的另一种半导体结构的形成字线的a-a’的截面图；
图46为本申请实施例提供的另一种半导体结构的形成字线的b-b’的截面图；
图47为本申请实施例提供的另一种半导体结构的形成字线隔离沟道的a-a’的截面图；
图48为本申请实施例提供的另一种半导体结构的形成字线隔离沟道的b-b’的截面图；
图49为本申请实施例提供的另一种半导体结构的形成字线上绝缘介质层的a-a’的截面图；
图50为本申请实施例提供的另一种半导体结构的形成字线上绝缘介质层的b-b’的截面图。
具体实施方式
本申请的发明人在实际研究过程中发现，基于DRAM包括多个重复的存储单元，每个存储单元均包括电容器和晶体管。TOC结构的DRAM将晶体管设置在电容的上方，电容与衬底接触。电容可以包括上极板、下极板以及设置于两者之间的绝缘层，衬底一般采用半导体结构制备。电容在正常使用过程中，上极板和下极板之间由于绝缘层的存在而电性隔离。然而，由于电容与衬底接触，两者之间的距离较近，容易发生电耦合，导致上极板和下极板之间的绝缘状态受到影响，引起漏电问题。因此，在DRAM信号存取过程中，电容与衬底接触的部位会受到半导体的衬底的影响发生漏电问题，不仅降低了电容的稳定性，而且导致DRAM的存储性能受损。
有鉴于此，本申请实施例提供的半导体结构和半导体结构的制备方法，通过将电容结构设置在衬底上，并将晶体管结构设置于电容结构的远离衬底一侧，可以有效减少晶体管的制备工艺难度，便于晶体管结构与字线和位线连接，从而更加符合电路连接的设计需求。通过晶体管的源极和漏极中的一者与电容结构连接，栅极与字线连接，源极和漏极中的另一者与位线连接，实现半导体结构的信号存储和读取功能。通过在衬底中设置隔离层，并将隔离层设置于电容结构和衬底的至少部分半导体层之间，有效避免半导体层作用于电容结构，引起电容结构的漏电流问题，不仅可以保证电容结构的稳定性，还可以提高半导体结构的信号存储和读取过程的稳定性，优化半导体结构的性能。
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请的优选实施例中的附图，对本申请实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本申请一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本申请的实施例进行详细说明。参照图1-图10所示，本申请提供一种半导体结构。
具体的，该半导体结构包括衬底100、电容结构200、晶体管结构300、位线400和字线500；衬底100包括半导体层和隔离层102。电容结构200设置在衬底100上，隔离层102位于电容结构200和至少部分半导体层之间。晶体管结构300和字线500设置在电容结构200的远离衬底100的一侧，晶体管结构300的源极302a和漏极302c中的一者与电容结构200电连接，晶体管结构300的栅极与字线500电连接，晶体管结构300的源极302a和漏极302c中的另一者与位线400电连接。
需要说明的是，本申请实施例提供的半导体结构可以为存储器件或非存储器件。存储器件可以包括例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)。非存储器件可以是逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。本申请实施例以DRAM存储器件为例进行说明。
在本申请的实施例中，晶体管结构300的栅极与字线500(Word line，简称WL)连接、漏极302c与位线400(Bit line，简称BL)连接、源极302a与电容结构200连接。字线500会与字线驱动器(Word line driver)连接，字线驱动器向字线500中输入电压信号。字线500也可以直接作为晶体管结构300的栅极，字线500上的电压信号能够控制晶体管结构300的打开或关闭，进而通过位线400读取存储在电容结构200中的数据信息，或者通过位线400将数据信息写入到电容结构200中进行存储，从而实现半导体结构的存储数据信息的功能。
参照图1所示，本申请实施例提供字线500和位线400均为多条。多条字线500平行设置，且均沿第一方向L1延伸。多条字线500沿第二方向L2间隔排布。多条位线400平行设置，且均沿第二方向L2延伸。多条位线400沿第一方向L1间隔排布。其中，第一方向L1和第二方向L2相互交叉。在本实施例中，第一方向L1和第二方向L2的夹角可以为直接，本实施例对此夹角并不加以限制。
沿图1中a-a’、b-b’、c-c’和d-d’四个位置的截面分别为图2至图6，以及图7至图10的结构。其中，本申请实施例的衬底100可以为后续结构和工艺提供结构基础，该衬底100可以包括半导体层和隔离层102。半导体层的材料可以包括Si、Ge、SiGe和SiC中任一者或多者。在本实施例中，衬底100为Si衬底。
隔离层102可以为电性绝缘层，起到电性隔离电容结构200和至少部分半导体层的作用。该隔离层102可以为氧化物层，例如SiOx、GeOx以及SiGeOx中任一者或多者。隔离层102设置在电容结构200和至少部分半导体层之间，可以有效避免半导体层对电容结构200产生影响，从而阻隔两者之间的电耦合。这样，可以缓解电容结构200与衬底100接触的部位的漏电问题，提高电容结构200的稳定性，从而优化半导体结构的存储性能。
结合图2至图6所示，在本申请的第一种衬底100的实施例中，衬底100包括第一半导体层101和第二半导体层103，第二半导体层103层叠设置在第一半导体层101上，隔离层102位于第一半导体层101和第二半导体层103之间，电容结构200与第二半导体层103接触。本实施方式中，第一半导体层101中可以设置有该半导体结构的信号走线，而第二半导体层103中可以不设置信号走线，仅仅作为电容结构200的结构基础。因此，相比于第二半导体层103，第一半导体层101中设置信号走线，对电容结构200的影响较大。基于此，隔离层102位于第一半导体层101和电容结构200之间，可以有效阻隔电容结构200和第一半导体层101之间的电耦合，提高电容结构200的结构稳定性。
结合图7至图10所示，在本申请的第二种衬底100的实施例中，衬底100包括第一半导体层101，隔离层102设置在第一半导体层101和电容结构200之间，电容结构200与隔离层102接触。本实施例中，仅设置一层半导体层，即，第一半导体层101。这样，可以有效减小半导体层的厚度，有利于提高半导体结构的集成度。第一半导体层101中可以设置信号走线，因此隔离层102位于电容结构200和第一半导体层101之间，可以有效阻隔电容结构200和第一半导体层101之间的电耦合，提高电容结构200的结构稳定性。
在本实施例中，电容结构200包括多个电容201，多个电容201呈阵列排布。电容201可以包括第一电极202、介质层203和第二电极204，介质层203位于第一电极202和第二电极204之间。相邻两个电容201之间的第一电极202或者第二电极204可以作为共用电极使用，这样可以有效减少电容结构200所占用的安装空间，提高电容结构200的集成度。
作为一种可实现的实施方式，第一电极202和第二电极204的材料包括N-Si、P-Si、Ru、RuO2和TiN中的一种或多种的组合。介质层203的材料包括Al2O3、ZrO、HfO2、SrTiO3和BaTiO3中的一种或多种的组合。其中，介质层203可以选用高介电常数的材料，从而减小介质层203的漏电问题，进一步保证电容结构200的稳定性。
在本实施例中，晶体管结构300包括多个晶体管301，多个晶体管301呈阵列排布；多个晶体管301与多个电容201一一对应设置。参照图2、图4、图7和图9所示，晶体管301与电容201对应设置，可以理解为一个电容201的第一电极202与一个晶体管301的源极302a对应接触设置，且电性导通，实现晶体管301与电容201的电连接。在一些实施例中，也可以为一个电容201的第二电极204与一个晶体管301的源极302a对应接触，且电性导通。
具体的，晶体管301包括栅极和沿竖直方向延伸的半导体柱302，自衬底100向上的方向，半导体柱302依次包括源极302a、沟道302b和漏极302c；栅极为环状结构，并环绕于沟道302b的外周。本实施例中的晶体管301为垂直类型的晶体管301，可以有效减小晶体管结构300所占用的安装空间，有效提高晶体管结构300的集成度。并且，晶体管结构300中的栅极为围绕沟道302b外周的环状结构，形成环栅结构(Gate-All-Around，简称GAA)，可以有效提高晶体管结构300的栅控能力。在一些实施例中，晶体管301的半导体柱302中，漏极302c也可以位于源极302a的下方，漏极302c与电容结构200的第一电极202电连接，源极302a与位线400电连接，本实施例对此并不加以限制。
字线500环绕于晶体管结构300的栅极的外周，位线400设置在晶体管结构300远离衬底100的一侧。需要说明的是，字线500和位线400可以均为金属材料，包括但不限于W和Cu，以减小位线400和字线500的电阻。字线500环绕于晶体管结构300的栅极外周，可以有效减小字线500与栅极的连接难度。位线400设置于晶体管结构300的远离衬底100的一侧，可以减小位线400的设置难度，便于位线400与外部位线400驱动器连接，从而将位线400的信号引出，更加符合半导体结构中的电路结构设计。
在上述实施例的基础上，第二方面，参照图11所示，本申请提供一种半导体结构的制备方法，包括：
S100：提供衬底，衬底包括半导体层和隔离层。
结合图12所示，在具有第一种衬底100的实施例中，半导体层包括第一半导体层101和第二半导体层103。上述提供衬底100的步骤可以包括：
形成第一半导体层101。
形成隔离层102，隔离层102位于第一半导体层101上。
形成第二半导体层103，第二半导体层103位于隔离层102上。
需要说明的是，第一半导体层101可以作为隔离层102和第二半导体层103的结构基础，并且第一半导体层101中可以设置有半导体结构的信号走线。第二半导体层103位于隔离层102上，可以作为后续电容结构200的结构基础，第二半导体层103中可以不设置信号走线。因此，相比于第二半导体结构，第一半导体层101对电容结构200的电耦合影响更大。将隔离层102设置在电容结构200和第一半导体层101之间，形成SOI(Silicon OnInsulator，绝缘体上硅)结构的衬底100，可以有效缓解第一半导体层101对电容结构200影响，从而减少电容结构200的漏电问题。
第一半导体层101和第二半导体层103的材料可以包括Si、Ge、SiGe和SiC中任一者或多者。隔离层102可以为电性绝缘层，起到电性隔离电容结构200和至少部分半导体层的作用。该隔离层102可以为氧化物层，例如SiOx、GeOx以及SiGeOx中任一者或多者。隔离层102和第二半导体层103可以通过沉积的方式形成于第一半导体层101上。当然，也可以通过氧化部分第一半导体层101的方式形成隔离层102。
需要说明的是，提供衬底100的步骤中，图1中a-a’、b-b’、c-c’和d-d’四个位置的截面结构均可以为图12所示的结构。
参照图13至图16所示，在形成第二半导体层103之后还包括：
在第二半导体层103中形成多个沟槽600，多个沟槽600呈阵列排布，位于相邻两个沟槽600之间的第二半导体层103形成半导体柱302。半导体柱302的结构可以是图16所示。
具体的，形成多个沟槽600包括：
在第二半导体层103中形成多个沿第一方向L1延伸的第一子沟槽601，多个第一子沟槽601平行间隔设置。
在第二半导体层103中形成多个沿第二方向L2延伸的第二子沟槽602，多个第二子沟槽602平行间隔设置。其中，第一方向L1和第二方向L2相互交叉。与上述实施例类似的是，第一方向L1可以和第二方向L2相互垂直。
参照图13所示，在本实施方式中，可以通过刻蚀的方式首先形成第二子沟槽602。在该步骤中，仅能在c-c’和d-d’两个位置的截面看到第二子沟槽602，a-a’位置结构与图12中示出的相同，b-b’位置截面结构为仅包含第一半导体层101、隔离层102和第二半导体层103，并且第二半导体层103的顶表面与第二子沟槽602的槽底齐平。
参照图14所示，在形成第二子沟槽602之后，可以在第二子沟槽602内填充牺牲介质层708，图14示出的为填充牺牲介质层708后c-c’和d-d’两个位置的截面结构。填充牺牲介质层708后a-a’位置结构与图12中示出的相同，填充牺牲介质层708后b-b’位置结构为包含第一半导体层101、隔离层102、第二半导体层103和牺牲介质层708，牺牲介质层708位于第二半导体层103上。牺牲介质层708可以通过沉积的方式形成，结合图14所示，牺牲介质层708顶表面与保留的第二半导体层103的顶表面齐平。牺牲介质层708的材料可以为氧化物，包括但不限于氧化硅。
参照图15所示，在第二半导体层103和牺牲介质层708中刻蚀形成第一子沟槽601。图15中示出的为形成第一子沟槽601后b-b’位置的截面结构。a-a’位置结构与图13中示出的相同。c-c’位置的截面结构与图14中示出的相同。d-d’位置截面的结构为仅包含第一半导体层101、隔离层102和第二半导体层103，并且第二半导体层103的顶表面与第一子沟槽601的槽底齐平。在本实施例方式中，第一子沟槽601的槽底和第二子沟槽602的槽底齐平。
在形成第一子沟槽601和第二子沟槽602之后，还包括去除牺牲介质层708，以形成图16示出的结构。且图16示出的为a-a’和c-c’两个位置的截面结构，b-b’和d-d’两个位置的截面结构为仅包含第一半导体层101、隔离层102和第二半导体层103，并且第二半导体层103的顶表面与沟槽600的槽底齐平。
结合图33所示，在具有第二种衬底100的实施例中，半导体层包括第一半导体层101。本实施例中，仅包含第一半导体层101，该第一半导体层101中可以设置信号走线，利用后续形成的隔离层102将该第一半导体层101和电容结构200隔离开，减少电容结构200的漏电流。
基于此，上述提供衬底100可以包括：在第一半导体层101中形成多个沟槽600，多个沟槽600呈阵列排布，位于相邻两个沟槽600之间的第一半导体层101形成半导体柱302。
具体的，形成多个沟槽600包括：
在第一半导体层101中形成多个沿第一方向L1延伸的第一子沟槽601，多个第一子沟槽601平行间隔设置。
在第一半导体层101中形成多个沿第二方向L2延伸的第二子沟槽602，多个第二子沟槽602平行间隔设置。其中，第一方向L1和第二方向L2相互交叉。
参照图30所示，在本实施例中，可以通过刻蚀的方式首先形成第二子沟槽602。图30示出的仅为形成第二子沟槽602后的c-c’和d-d’两个位置的截面结构。a-a’位置结构与图29中示出的相同，b-b’位置截面结构为仅包含第一半导体层101，第一半导体层101的顶表面与第二子沟槽602的槽底齐平。
参照图31所示，在形成第二子沟槽602之后，可以在第二子沟槽602内填充牺牲介质层708，图31示出的为填充牺牲介质层708后c-c’和d-d’两个位置的截面结构。填充牺牲介质层708后a-a’位置结构与图12中示出的相同，填充牺牲介质层708后b-b’位置结构为包含第一半导体层101和牺牲介质层708，牺牲介质层708位于第一半导体层101上。牺牲介质层708可以通过沉积的方式形成，结合图31所示，牺牲介质层708顶表面与保留的第一半导体层101的顶表面齐平。牺牲介质层708的材料可以为氧化物，包括但不限于氧化硅。
参照图32所示，在第一半导体层101和牺牲介质层708中刻蚀形成第一子沟槽601。图32中示出的为形成第一子沟槽601后b-b’位置的截面结构。a-a’位置结构与图30中示出的相同。c-c’位置的截面结构与图31中示出的相同。d-d’位置截面的结构为仅包含第一半导体层101，第一半导体层101的顶表面与第一子沟槽601的槽底齐平。在本实施例中，第一子沟槽601的槽底与第二子沟槽602的槽底齐平。
在形成第一子沟槽601和第二子沟槽602之后，还包括去除牺牲介质层708，以形成图33示出的结构。且图33示出的为a-a’和c-c’两个位置的截面结构，b-b’和d-d’两个位置的截面结构为仅包含第一半导体层101，并且第一半导体层101的顶表面与沟槽600的槽底齐平。
在形成沟槽600之后，还包括：形成隔离层102，隔离层102位于沟槽600的槽底处，并连通多个沟槽600。
具体的，参照图34所示，在刻蚀沟槽600的槽底之前，还包括：在半导体柱302的侧壁形成牺牲层700。牺牲层700可以通过沉积的方式形成，沉积后通过回刻工艺，仅保留位于半导体侧壁的牺牲层700即可，牺牲层700的材料可以选用Ni或C。
结合图35所示，形成隔离层102包括：刻蚀去除位于沟槽600的槽底处的部分第一半导体层101，在槽底形成碗状结构。该步骤中的刻蚀可以通过湿法刻蚀的方式完成，选择性的去除位于沟槽600的槽底处的部分第一半导体层101，使得沟槽600的槽底空间增大，相邻沟槽600之间的槽壁减薄。
结合图36和图37所示，形成碗状结构之后，氧化处理位于槽底的部分第一半导体层101形成第一氧化层，半导体柱302底部的第一半导体层101被完全氧化形成第二氧化层，第一氧化层和第二氧化层连接成整体以形成隔离层102。需要解释的是，氧化过程中，基于相邻沟槽600之间的槽壁已做减薄处理，因此不仅位于沟槽600的槽底处的第一半导体层101被完全氧化为第一氧化层，而且位于半导体柱302底部的第一半导体层101也会被彻底氧化，形成第二氧化层。通过上述方式氧化形成隔离层102，可以有效减小隔离层102的形成难度，并且可以通过氧化过程的工艺参数的控制，以达到调整隔离层102的厚度的目的，提高隔离层102制备过程的可控性。
进一步地，在形成隔离层102之后，去除牺牲层700。去除牺牲层700可以通湿法刻蚀的方式完成。
上述两种实施例中，均为先形成第二子沟槽602，再形成第一子沟槽601。而在其他的一些实施例中，也可以先形成第一子沟槽601，在形成第二子沟槽602，本实施例对两者形成的先后顺序并不加以限制。
参照图11所示，在形成具有隔离层102的衬底100之后，还可以包括：
S200：形成电容结构，电容结构位于衬底上，隔离层位于电容结构和至少部分半导体层之间。
具体的，形成电容结构200包括：
形成前驱物层701，前驱物层701位于沟槽600中，前驱物层701的顶表面低于半导体柱302的顶表面。
处理前驱物层701和半导体柱302，并在半导体柱302与前驱物层701重叠的部分中形成导电段702。
结合图17、图18、图38和图39所示，前驱物层701可以通过沉积的方式形成于沟槽600中，该前驱物层701的材料可以包括磷硅玻璃(Phosphorus Silicon Glass，简称PSG)。可以采用热处理的方式处理该前驱物层701和半导体柱302，P元素可以热处理过程中扩散至半导体柱302的Si中，从而形成掺杂有P的Si柱，使得该半导体柱302导体化，以形成导电段702。上述半导体柱302与前驱物层701“重叠的部分”可以理解为半导体柱302与前驱物层701接触的部分。
作为一种可实现的实施方式，导电段702形成电容结构200的第一电极202。结合图19和图20所示，在该电容结构200中，导电段702即为电容结构200的第一电极202。这种形成第一电极202的方式，制备工艺较为简单。
作为另一种可实现的实施方式，在形成导电段702之后，还包括：
形成第一导电层703，第一导电层703位于沟槽600中，且覆盖于导电段702的侧壁；导电段702与第一导电层703电连接。第一导电层703形成电容结构200的第一电极202，从而形成COC(Conductive on Conductive，导电层上导电层)结构的第一电极202。
结合图40所示，第一导电层703可以通过沉积的方式形成在沟槽600中，之后通过回刻工艺，仅保留位于导电段702和半导体柱302的侧壁第一导电层703，第一导电层703与导电段702电连接，第一导电层703可以作为第一电极202。第一导电层703可以选用金属材料制成，金属材料包括但不限于Ru和TiN。这样，可以提高第一电极202的导电性，提升电容结构200的存储能力。
在形成电容结构200的第一电极202之后，还包括：
形成介质层203，介质层203位于沟槽600中，且覆盖于第一电极202的侧壁。需要说明的是，参照图19所示，在导电段702作为第一电极202的实施方式中，介质层203可以覆盖于第一电极202的侧壁，同时覆盖于半导体柱302的侧壁和顶壁，以及沟槽600的槽底。参照图41所示，在第一导电层703作为第一电极202的实施方式中，介质层203还可以覆盖第一电极202的顶壁，以及位于沟槽600槽底的隔离层102的表面。
在形成介质层203之后，还可以包括：形成第二导电层704，第二导电层704位于沟槽600中，且覆盖介质层203的侧壁，第二导电层704形成电容结构200的第二电极204。需要说明的是，参照图20和图42所示，第二导电层704可以采用沉积的方式形成。
作为一种可实现的实施方式，介质层203的顶表面、第一导电层703的顶表面以及第二导电层704的顶表面均与半导体柱302的顶表面齐平。需要说明的是，参照20所示，介质层203和第二导电层704的顶表面均与半导体柱302的顶表面齐平。在图42示出的结构基础上，可以通过刻蚀的方式去除高于半导体柱302的顶表面第一导电层703，介质层203和第二导电层704。这样，可以便于制备后续的晶体管结构300。当然，在制备过程中，还可以将本步骤的刻蚀过程与后续的暴露半导体柱302的工艺合并完成，以减少制程工序。
在形成电容结构200的第二电极204之后，在形成晶体管结构300之前，还包括：
回刻去除部分介质层203、部分第一导电层703以及部分第二导电层704，暴露半导体柱302中除导电段702以外的部分。需要说明的是，参照图21和图43所示，暴露半导体柱302中除导电段702以外的部分，可以暴露出用于制备晶体管结构300的半导体柱302，以形成晶体管结构300的源极302a、沟道302b和漏极302c。
其中，保留的介质层203、第一导电层703以及第二导电层704的顶表面均与导电段702的顶表面齐平。这样，可以提高半导体结构的结构规整性。
参照图11所示，在形成电容结构200之后，还可以包括：S300：形成晶体管结构300，晶体管结构300位于电容结构200上，晶体管结构300的源极302a与电容结构200电连接。具体的，形成晶体管结构300包括：
半导体柱302中除导电段702外的部分形成晶体管结构300的源极302a、沟道302b和漏极302c；自衬底100向上的方向，源极302a、沟道302b和漏极302c依次分布；源极302a与导电段702电连接。形成栅极，栅极环绕于沟道302b的外周。
需要说明的是，本实施例中，源极302a位于沟道302b下方，漏极302c位于沟道302b上方。在其他实施例中，漏极302c可以位于沟道302b下方，源极302a可以位于沟道302b上方。栅极在图中未示出，栅极环绕沟道302b外周可以形成环栅结构，以提高晶体管结构300的栅控能力。
继续参照图11所示，在形成晶体管结构300之后，还可以包括：S400：形成字线500和位线400，字线500与晶体管结构300的栅极电连接，位线400与晶体管结构300的漏极302c电连接。
具体的，形成字线500和位线400包括：形成第三导电层705，第三导电层705环绕于栅极的外周，并与栅极电连接，第三导电层705形成字线500。
参照图22和图44所示，在形成第三导电层705之前，还包括形成绝缘介质层707，第三导电层705位于绝缘介质层707上，此处的绝缘介质层707的作用是隔离电容结构200与字线500。结合图45和图46所示，在形成第三导电层705之后，在形成第四导电层706之间还可以再形成绝缘介质层707，此处的绝缘介质层707的作用是隔离字线500与位线400。其中，图45是c-c’截面的结构，图46是d-d’截面的结构。而，a-a’截面的结构与图49相同。b-b’截面的结构分别图50相同。
在具有第一种衬底100的半导体结构中，图23至图25示出，形成第三导电层705之后，形成字线隔离沟道801的结构。图23为a-a’截面的结构，图24为b-b’截面的结构，图25为c-c’截面的结构。
图26至图28示出，在字线隔离沟道801中形成绝缘介质层707的结构，此处的绝缘介质层707的作用是隔离相邻两条字线500。图26为a-a’截面的结构，图27为b-b’截面的结构，图28为c-c’截面的结构。
同理，在具有第二种衬底100的半导体结构中，图47和图48示出，形成第三导电层705之后，形成字线隔离沟道801的结构。图47为a-a’截面的结构，图48为b-b’截面的结构。c-c’截面的结构与图45相同，d-d’截面的结构与图46相同。
图49和图50示出，在字线隔离沟道801中形成绝缘介质层707的结构，此处的绝缘介质层707的作用是隔离相邻两条字线500。图49为a-a’截面的结构，图50为b-b’截面的结构，c-c’截面的结构与图45相同，d-d’截面的结构与图46相同。
在形成第三导电层705之后，还可以包括：形成第四导电层706，第四导电层706位于第三导电层705上，第四导电层706与漏极302c电连接，第四导电层706形成位线400。
图2至图4，以及图6，示出了具有第一种衬底100的半导体结构中，第四导电层706的结构。图7至图10所示，示出了具有第二种衬底100的半导体结构中，第四导电层706的结构。相邻的第四导电层706之间也设置有绝缘介质层707，用于隔离相邻的第四导电层706。
在本实施例中，第三导电层705包括多个，多个第三导电层705平行间隔排布，且沿第一方向L1延伸。这样，可以保证形成的字线500可以包括多个，且均平行间隔排布，沿第一方向L1延伸。同理地，第四导电层706包括多个，多个第四导电层706平行间隔排布，且沿第二方向L2延伸。这样，也可以保证形成的位线400可以包括多个，且均平行间隔排布，沿第二方向L2延伸。
上述的描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。在本申请的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (26)

1.一种半导体结构，其特征在于，包括衬底、电容结构、晶体管结构、位线和字线；所述衬底包括半导体层和隔离层；
所述电容结构设置在所述衬底上，所述隔离层位于所述电容结构和至少部分所述半导体层之间；
所述晶体管结构和所述字线设置在所述电容结构的远离所述衬底的一侧，所述晶体管结构的源极和漏极中的一者与所述电容结构电连接，所述晶体管结构的栅极与所述字线电连接，所述晶体管结构的源极和漏极中的另一者与所述位线电连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述衬底包括第一半导体层，所述隔离层设置在所述第一半导体层和所述电容结构之间，所述电容结构与所述隔离层接触。
3.根据权利要求1所述的半导体结构，其特征在于，所述衬底包括第一半导体层和第二半导体层，所述第二半导体层层叠设置在所述第一半导体层上，所述隔离层位于所述第一半导体层和所述第二半导体层之间，所述电容结构与所述第二半导体层接触。
4.根据权利要求1-3中任一项所述的半导体结构，其特征在于，所述电容结构包括多个电容，多个所述电容呈阵列排布。
5.根据权利要求4所述的半导体结构，其特征在于，所述电容包括第一电极、介质层和第二电极，所述介质层位于所述第一电极和所述第二电极之间。
6.根据权利要求4所述的半导体结构，其特征在于，所述晶体管结构包括多个晶体管，多个所述晶体管呈阵列排布；多个所述晶体管与多个所述电容一一对应设置。
7.根据权利要求6所述的半导体结构，其特征在于，所述晶体管包括栅极和沿竖直方向延伸的半导体柱，自所述衬底向上的方向，所述半导体柱依次包括源极、沟道和漏极；所述栅极为环状结构，并环绕于所述沟道的外周。
8.根据权利要求1-3中任一项所述的半导体结构，其特征在于，所述字线环绕于所述晶体管结构的栅极的外周，所述位线设置在所述晶体管结构远离所述衬底的一侧。
9.根据权利要求1-3中任一项所述的半导体结构，其特征在于，所述字线和所述位线均为多条；多条所述字线平行间隔排布，且沿第一方向延伸；多条所述位线平行间隔排布，且沿第二方向延伸；所述第一方向和所述第二方向相互交叉。
10.根据权利要求5所述的半导体结构，其特征在于，所述第一电极和所述第二电极的材料包括N-Si、P-Si、Ru、RuO2和TiN中的一种或多种的组合；和/或，所述介质层的材料包括Al2O3、ZrO、HfO2、SrTiO3和BaTiO3中的一种或多种的组合。
11.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括半导体层和隔离层；
形成电容结构，所述电容结构位于所述衬底上，所述隔离层位于所述电容结构和至少部分所述半导体层之间；
形成晶体管结构，所述晶体管结构位于所述电容结构上，所述晶体管结构的源极和漏极中的一者与所述电容结构电连接；
形成字线和位线，所述字线与所述晶体管结构的栅极电连接，所述位线与所述晶体管结构的源极和漏极中的另一者电连接。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述半导体层包括第一半导体层；
提供所述衬底包括：在所述第一半导体层中形成多个沟槽，多个所述沟槽呈阵列排布，位于相邻两个所述沟槽之间的所述第一半导体层形成半导体柱；
形成隔离层，所述隔离层位于所述沟槽的槽底处，并连通多个所述沟槽。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，形成多个所述沟槽包括：在所述第一半导体层中形成多个沿第一方向延伸的第一子沟槽，多个所述第一子沟槽平行间隔设置；
在所述第一半导体层中形成多个沿第二方向延伸的第二子沟槽，多个所述第二子沟槽平行间隔设置；其中，所述第一方向和所述第二方向相互交叉。
14.根据权利要求12或13所述的半导体结构的制备方法，其特征在于，形成所述隔离层，包括：刻蚀去除位于所述沟槽的槽底处的部分所述第一半导体层，在所述槽底形成碗状结构；
氧化处理位于所述槽底的部分所述第一半导体层形成第一氧化层，所述半导体柱底部的所述第一半导体层被完全氧化形成第二氧化层，所述第一氧化层和所述第二氧化层连接成整体以形成所述隔离层。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，其特征在于，在刻蚀所述沟槽的槽底之前，还包括：在所述半导体柱的侧壁形成牺牲层；在形成所述隔离层之后，去除所述牺牲层。
16.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述半导体层包括第一半导体层和第二半导体层；
提供所述衬底包括：形成所述第一半导体层；
形成所述隔离层，所述隔离层位于所述第一半导体层上；
形成所述第二半导体层，所述第二半导体层位于所述隔离层上。
17.根据权利要求16所述的半导体结构的制备方法，其特征在于，在形成第二半导体层之后还包括：在所述第二半导体层中形成多个沟槽，多个所述沟槽呈阵列排布，位于相邻两个所述沟槽之间的所述第二半导体层形成半导体柱。
18.根据权利要求17所述的半导体结构的制备方法，其特征在于，形成多个所述沟槽包括：在所述第二半导体层中形成多个沿第一方向延伸的第一子沟槽，多个所述第一子沟槽平行间隔设置；
在所述第二半导体层中形成多个沿第二方向延伸的第二子沟槽，多个所述第二子沟槽平行间隔设置；其中，所述第一方向和所述第二方向相互交叉。
19.根据权利要求12或17所述的半导体结构的制备方法，其特征在于，形成所述电容结构包括：形成前驱物层，所述前驱物层位于所述沟槽中；所述前驱物层的顶表面低于所述半导体柱的顶表面；
处理所述前驱物层和所述半导体柱，并在所述半导体柱与所述前驱物层重叠的部分中形成导电段。
20.根据权利要求19所述的半导体结构的制备方法，其特征在于，所述导电段形成所述电容结构的第一电极。
21.根据权利要求19所述的半导体结构的制备方法，其特征在于，在形成所述导电段之后，还包括：形成第一导电层，所述第一导电层位于所述沟槽中，且覆盖于所述导电段的侧壁；所述导电段与所述第一导电层电连接；
所述第一导电层形成所述电容结构的第一电极。
22.根据权利要求21所述的半导体结构的制备方法，其特征在于，在形成所述电容结构的所述第一电极之后，还包括：形成介质层，所述介质层位于所述沟槽中，且覆盖于所述第一电极的侧壁；
形成第二导电层，所述第二导电层位于沟槽中，且覆盖所述介质层的侧壁，所述第二导电层形成所述电容结构的第二电极。
23.根据权利要求22所述的半导体结构的制备方法，其特征在于，所述介质层的顶表面、所述第一导电层的顶表面以及所述第二导电层的顶表面均与所述半导体柱的顶表面齐平；
在形成所述电容结构的所述第二电极之后，在形成所述晶体管结构之前，还包括：
回刻去除部分所述介质层、部分所述第一导电层以及部分所述第二导电层，暴露所述半导体柱中除所述导电段以外的部分；
保留的所述介质层、所述第一导电层以及所述第二导电层的顶表面均与所述导电段的顶表面齐平。
24.根据权利要求23所述的半导体结构的制备方法，其特征在于，形成所述晶体管结构包括：所述半导体柱中除所述导电段外的部分形成所述晶体管结构的源极、沟道和漏极；自所述衬底向上的方向，所述源极、所述沟道和所述漏极依次分布；所述源极与所述导电段电连接；
形成栅极，所述栅极环绕于所述沟道的外周。
25.根据权利要求24所述的半导体结构的制备方法，其特征在于，形成所述字线和所述位线包括：
形成第三导电层，所述第三导电层环绕于所述栅极的外周，并与所述栅极电连接，所述第三导电层形成所述字线；
形成第四导电层，所述第四导电层位于所述第三导电层上，所述第四导电层与所述漏极电连接，所述第四导电层形成所述位线。
26.根据权利要求25所述的半导体结构的制备方法，其特征在于，所述第三导电层包括多个，多个所述第三导电层平行间隔排布，且沿第一方向延伸；
所述第四导电层包括多个，多个所述第四导电层平行间隔排布，且沿第二方向延伸。
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