KR19990083606A - 비휘발성반도체메모리장치및그제조방법 - Google Patents
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Abstract
제 1 게이트 절연막을 사이에 두고 반도체 기판상에 형성된 부동게이트, 이 부동게이트 전극상에 형성된 제 2 게이트 절연막, 및 이 제 2 게이트 절연막상에 형성된 제어 게이트를 구비한 비휘발성 반도체 메모리 장치에서, 2개 이상의 트렌치가 부동게이트에 형성된다.
Description
본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로, 특히, 메모리 셀 구조 및 그러한 메모리 셀 구조의 제조방법에 관한 것이다.
도 18 은 종래의 일반적인 부동게이트형 비휘발성 반도체 장치의 단면도이다. 이 장치에서는, p형 기판 (100) 표면상의 필드 절연막 (101) 에 의해 인접한 메모리 셀 영역으로부터 메모리 셀 영역이 전기적으로 절연되어, n형 소스 (109) 및 드레인 (110) 이 형성되며, 이 소스와 드레인사이에는 메모리 채널 영역 (113) 이 샌드위치되어 형성된다. 이 채널 영역 (113) 상에는, 제 1 게이트 절연막 (102) 을 사이에 두고 부동게이트 (103) 가 형성되며, 이 부동게이트 (103) 상에는, 제 2 게이트 절연막 (111) 을 사이에 두고 제어 게이트 (112) 가 형성된다.
상술한 구조의 제조방법은, 실리콘 기판 (100) 상에 필드 절연막 (101), 제 1 게이트 절연막 (102), 채널 영역 (113) 을 형성한 다음, 표면에 폴리실리콘을 증착시켜, 부동게이트의 형태가 형성되도록 이를 가공한다. 그 다음, n형 불순물을 첨가하여, 부동게이트 (103), 드레인 (110) 및 소스 (109) 를 형성한다. 이 표면에, 열산화법으로 실리콘 산화막을 형성하고, 이 실리콘 산화막만에 의해 또는 실리콘 질화막과 함께 적층된 실리콘 산화막에 의해 제 2 게이트 절연막 (111) 을 형성한다. 여기에, 제어 게이트 (112) 를 형성함으로써, 적층 게이트형 (stacked-gate) 비휘발성 반도체 메모리 장치를 형성한다.
비휘발성 반도체 메모리 장치의 기록 특성은, 제 1 게이트 절연막 (102) 에 의한 채널 영역 (113) 과 부동게이트 (103) 간의 접합용량, 및 제 2 게이트 절연막 (111) 에 의한 부동게이트 (103) 와 제어 게이트 (112) 간의 접합용량에 의해 결정되며, 부동게이트 (103) 에 인가될 전압을 효율적으로 상승시키기 위해서는, 제 2 게이트 절연막 (111) 에 의한 부동게이트 (103) 와 제어 게이트 (112) 간의 접합용량을 크게 할 필요성이 있다.
이를 달성하기 위한 방법으로서는, 부동게이트를 필드 절연막상에서 평면적으로 연장시키는 것이다. 이러한 이유때문에, 적층 게이트형 반도체 메모리 장치의 대용량화가 곤란하였다.
상술한 이유로 인하여, 도 17 에 도시된 바와 같은 구조가 발명되어 일본 특개평 제 4-74477 호 공보에 개시되어 있으며, 이 부동게이트형 반도체 메모리 장치에서는, 제 1 게이트 절연막 (202) 을 사이에 두고 반도체 기판 (100) 상에 부동게이트 (203) 가 형성되며, 제 2 게이트 절연막 (211) 을 사이에 두고 제어 게이트 (212) 가 부동게이트 (203) 에 용량성 접합되되, 이 장치는 하층 (underlayer) 의 형태를 반영하는 트렌치 형태로 형성된, 깊은 트렌치 형태의 부동게이트를 가지며, 이 트렌치 형태의 부동게이트의 적어도 내측벽 표면에는 제 2 게이트 절연막이 형성된다.
그러나, 부동게이트 폴리실리콘막 (211 및 111) 에, 도 17 및 도 18 에 도시된 바와 같은 트렌치 형태의 형성시, 각 포토리소그래피 공정동안 하나 이상의 트렌치를 형성하기가 불가능하였다. 이러한 이유 때문에, 부동게이트와 제어 게이트사이의 접합용량은 트렌치의 깊이에 따라서만 결정되므로, 용량의 증대가 불가능하였다.
본 발명의 목적은, 상술한 바와 같은 종래 기술의 단점을 개선하여, 특히, 실리콘 산화막 및 실리콘 질화막을 교대로 형성한 다음, 에치백하여 하드 마스크를 형성함으로써, 자기 정렬적인 (self-aligned) 부동게이트를, 2개 이상의 트렌치를 갖는 트렌치 형태로 형성하고, 그 위에 제 2 게이트 절연막 및 제어 게이트를 형성함으로써, 제어 게이트와 부동게이트간의 접합용량을 증대시켜, 저전압의 고속 동작이 가능해진 새로운 비휘발성 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 또다른 목적은 상술한 비휘발성 반도체 메모리 장치의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 하기의 기본적인 기술 구성을 채택한다.
좀 더 자세하게 설명하면, 본 발명의 제 1 양태는, 제 1 게이트 절연막을 사이에 두고 반도체 기판상에 형성된 부동게이트, 이 부동게이트상에 형성된 제 2 게이트 절연막, 및 상기 제 2 게이트 절연막상에 형성된 제어 게이트를 구비하는 비휘발성 반도체 메모리 장치로서, 상기 부동게이트에는 2개 이상의 트렌치가 형성된다.
본 발명의 제 2 양태에서, 상기 트렌치들 중 하나 이상의 트렌치는 하층의 형태를 반영하여 형성된 트렌치보다 더 깊다.
본 발명의 제 3 양태에서, 드레인-소스 영역은 상기 트렌치들과 평행하게 형성된다.
본 발명의 제 4 양태에서, 드레인-소스 영역은 상기 트렌치들과 직교되게 형성된다.
본 발명에 따른 비휘발성 반도체 메모리 장치의 제조방법의 제 1 양태는, 소자형성영역에, 제 1 게이트 산화막 (2), 폴리실리콘막 (3), 제 1 실리콘 산화막 (4) 및 제 1 실리콘 질화막 (5) 을 순차적으로 증착하는 제 1 공정 (도 2(a)), 상기 제 1 실리콘 질화막 (5) 을 소정의 형태로 가공하여 상기 제 1 실리콘 산화막 (4) 을 노출시키는 제 2 공정 (도 2(b)), 상기 제 1 실리콘 질화막 (5) 의 측벽에, 제 2 실리콘 산화막 (6), 제 2 실리콘 질화막 (7) 및 제 3 실리콘 산화막 (8) 의 측벽을 순차적으로 형성하고, 상기 폴리실리콘막 (3) 을 노출시키는 제 3 공정 (도 3(b)), 상기 노출된 폴리실리콘막 (3) 을 에칭하는 제 4 공정 (도 3(c)), 상기 제 1 및 제 2 실리콘 질화막 (5 및 7) 을 제거하는 제 5 공정 (도 3(c)), 상기 노출된 실리콘 산화막 (4) 을 제거하는 제 6 공정 (도 4(a)), 및 상기 폴리실리콘막 (3) 상의 상기 제 2 및 제 3 실리콘 산화막 (6 및 8) 을 마스크로 사용하여 상기 폴리실리콘막 (3) 을 에칭함으로써, 트렌치를 갖는 상기 부동게이트를 형성하는 제 7 공정 (도 4(c)) 을 포함하는 방법이다.
본 발명에 따른 비휘발성 반도체 메모리 장치의 제조방법의 제 2 양태는, 소자형성영역에, 제 1 게이트 산화막 (2), 폴리실리콘막 (3), 제 1 실리콘 산화막 (4), 제 1 실리콘 질화막 (5) 및 제 2 실리콘 산화막 (6) 을 순차적으로 증착하는 제 1 공정 (도 12(a)), 상기 제 2 실리콘 산화막 (6) 을 소정의 형태로 가공하여 상기 제 1 실리콘 질화막 (5) 을 노출시키는 제 2 공정 (도 12(b)), 상기 제 2 실리콘 산화막 (6) 의 측벽에, 제 2 실리콘 질화막 (7) 측벽을 형성하는 제 3 공정 (도 12(c)), 상기 제 2 실리콘 산화막 (6) 을 제거하는 제 4 공정 (도 13(a)), 남아있는 상기 제 2 실리콘 질화막 (7) 의 양쪽측면에, 제 3 실리콘 산화막 (8) 측벽을 형성하는 제 5 공정 (도 13(b)), 상기 노출된 제 1 실리콘 질화막 (5) 및 상기 제 2 실리콘 질화막 (7) 을 제거하여 상기 제 1 실리콘 산화막 (4) 을 노출시키는 제 6 공정 (도 13(c)), 상기 노출된 제 1 실리콘 산화막 (4) 을 제거하는 제 7 공정, 및 상기 폴리실리콘막 (3) 상의 상기 제 1 실리콘 산화막 (4), 상기 제 1 실리콘 질화막 (5) 및 상기 제 3 실리콘 산화막 (8) 을 마스크로 사용하여 상기 폴리실리콘막 (3) 을 에칭함으로써, 트렌치를 갖는 상기 부동게이트를 형성하는 제 8 공정을 포함하는 방법이다.
본 발명에 따른 적층 게이트형 메모리 셀에서는, 실리콘 산화막 및 실리콘 질화막을 교대로 형성한 다음, 에치백을 이용하여 하드마스크를 형성함으로써, 자기 정렬적인 부동게이트를 트렌치 형태로 형성하고, 그 위에 제 2 게이트 절연막 및 제어 게이트를 형성함으로써, 제어 게이트와 부동게이트사이의 접합용량을 증대시켜, 저전압의 고속 동작이 가능하게 된다.
도 1 은 본 발명에 따른 비휘발성 반도체 메모리 장치의 제 1 예를 개략적으로 나타낸 단면도.
도 2 는 본 발명의 제 1 예의 제조공정을 나타낸 도면.
도 3 은 도 2 에 도시된 제조공정 이후의 제조공정을 나타낸 도면.
도 4 는 도 3 에 도시된 제조공정 이후의 제조공정을 나타낸 도면.
도 5 는 도 4 에 도시된 제조공정 이후의 제조공정을 나타낸 도면.
도 6 은 본 발명에 따른 비휘발성 반도체 메모리 장치의 제 1 예의 평면도.
도 7 은 본 발명의 제 2 예의 제조공정을 나타낸 도면.
도 8 은 도 7 에 도시된 제조공정 이후의 제조공정을 나타낸 도면.
도 9 는 도 8 에 도시된 제조공정 이후의 제조공정을 나타낸 도면.
도 10 은 도 9 에 도시된 제조공정 이후의 제조공정을 나타낸 도면.
도 11 은 본 발명에 따른 비휘발성 반도체 메모리 장치의 제 2 예의 평면도.
도 12 는 본 발명의 제 3 예의 제조공정을 나타낸 도면.
도 13 은 도 12 에 도시된 제조공정 이후의 제조공정을 나타낸 도면.
도 14 는 도 13 에 도시된 제조공정 이후의 제조공정을 나타낸 도면.
도 15 는 본 발명의 제 3 예의 단면도.
도 16 은 본 발명의 제 3 예의 평면도.
도 17 은 종래 기술을 나타낸 도면.
도 18 은 종래 기술을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 소자분리영역
2 : 제 1 게이트 산화막 (터널 게이트 산화막)
3, 12 : 폴리실리콘막 4, 6, 8 : 실리콘 산화막
5, 7 : 실리콘 질화막 9 : 소스 확산층
10 : 드레인 확산층 11, 111, 211 : 제 2 게이트 절연막
13, 113 : 채널 영역 100 : 실리콘 기판
101 : 필드 절연막 102, 202 : 제 1 게이트 절연막
103, 203 : 부동 게이트 109 : 소스
110 : 드레인 112, 212 : 제어 게이트
이하, 첨부 도면을 참조하여, 본 발명에 따른 비휘발성 반도체 메모리 장치 및 제조방법을 상세히 설명한다.
도 1 내지 도 6 은 본 발명에 따른 비휘발성 반도체 메모리 장치의 제조공정 단계를 나타낸 도면이다.
이들 도면은, 제 1 게이트 절연막 (2) 을 사이에 두고 반도체 기판 (100) 상에 형성된 부동게이트 (3E), 상기 부동게이트 (3E) 상에 형성된 제 2 게이트 절연막 (11), 및 이 제 2 게이트 절연막 (11) 상에 형성된 제어 게이트 (12E) 를 구비하는 비휘발성 반도체 메모리 장치를 나타낸 것으로, 부동게이트 (3E) 에는 적어도 트렌치들 m1, m2 및 m3 가 형성되어 있다. 이 장치에서, 상기 트렌치들 중의 적어도 하나는, 하층의 형태 (m0) 를 반영하는 트렌치 m1 보다 더 깊은 트렌치 m2 이다.
이하, 본 발명을 더 상세하게 설명한다.
본 발명의 이러한 예의 메모리 애플리케이션에서는, 실리콘 산화막을 게이트 산화막으로서 사용하며, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막의 적층막을 용량성 절연막으로서 사용하고, 실리콘 기판을 반도체 기판으로서 사용한다.
이하, 도 1 내지 도 6 을 참조하여, 본 발명의 제 1 예를 설명한다.
먼저, 도 2(a) 에 도시된 바와 같이, LOCOS 분리법을 이용하여 소자분리영역을 형성한 실리콘 기판 (100) 의 소자영역에, 열산화법을 이용하여 80 Å의 막두께를 갖는 터널 게이트 산화막 (제 1 게이트 산화막; 2) 을 형성한다. 그 후, CVD 공정을 이용하여, 부동게이트 전극용의 3000 Å의 두께를 갖는 폴리실리콘막 (3), 300 Å의 두께를 갖는 실리콘 산화막 (4), 및 1500 Å의 두께를 갖는 실리콘 질화막 (5) 을 순차적으로 형성한다. 그 다음, 포토리소그래피법 및 건식에칭 공정을 이용하여, 실리콘 질화막 (5) 을 스트라이프 (stripe) 형태로 가공한다 (도 2(b)). 또한, CVD 공정을 이용하여, 500 Å의 두께를 갖는 실리콘 산화막 (6) 을 형성하고, 이를 에치백하여, 스트라이프 형태의 실리콘 질화막 (5) 의 측벽에 실리콘 산화막 (6) 측벽을 형성한다 (도 2(c)). 그 다음, CVD 공정을 이용하여, 500 Å의 두께를 갖는 실리콘 질화막 (7) 을 형성하는 데, 이는 에치백으로 바로 전에 형성된 실리콘 산화막 (6) 측벽의 외부측면에 실리콘 질화막 (7) 측벽을 형성하는 것이다 (도 3(a)). 또한, CVD 공정을 이용하여, 500 Å의 두께를 갖는 실리콘 산화막 (8) 을 형성한 다음, 부동게이트가 될 폴리실리콘막 (3) 까지 이 실리콘 산화막 (8) 을 에치백함으로써, 실리콘 질화막 (7) 의 외부측면에 실리콘 산화막 (8) 측벽을 더 형성한다 (도 3(b)). 그 후, 건식에칭을 행하여 폴리실리콘막 (3) 을 약 1500 Å 정도 에칭하고 (도 3(c)), 고온의 인산을 사용하여 노출된 질화막 (5 및 7) 을 제거한 다음 (도 4(a)), 건식에칭에 의해 노출된 실리콘 산화막 (4) 을 약 500 내지 800Å 에칭하고 (도 4(b)), 남아있는 실리콘 산화막 (M) 을 하드마스크로 사용하여 나머지 폴리실리콘막 (3) 의 약 1500 Å을 에칭함으로써, 트렌치 형태의 부동게이트 전극 (3E) 을 형성한다 (도 4(c)). 그 다음, 습식에칭을 행하여 부동게이트에 잔류하는 실리콘 산화막 (M) 을 제거함으로써 (도 5(a)), 전면 (全面) 에 걸쳐 제 2 게이트 절연막이 될 ONO 막 (산화막-질화막-산화막; 11) 을 형성한다. 또한, 기판의 전면에 제어 게이트 전극용의 폴리실리콘막 (12) 을 증착하고, 포토리소그래피법 및 건식에칭에 의해, 제 1 게이트 산화막인 터널 게이트 산화막 (2) 이 스트라이프 패턴의 폴리실리콘막 (3) 패턴과 직교하는 패턴으로서 노출될 때까지, 제어 게이트 (12E) 가 될 폴리실리콘막 (12), 제 2 게이트 절연막 (11), 및 부동게이트 전극이 될 폴리실리콘막 (3) 을 에칭하여, 이를 워드 라인 (word line) 에 해당하는 제어 게이트 전극패턴으로 사용한다. 끝으로, 제어 게이트 전극패턴을 마스크로 사용하여, 비소 이온주입법을 행함으로써, 소스 및 드레인 확산층 (9 및 10) 을 형성한다 (도 5(b)). 소스-드레인 방향에서의 개략적인 단면도가 도 5(c) 에 도시되어 있다.
도 6 은 제어 게이트측에서 본 기판을 나타낸 도면으로, 소스영역 (9) 및 드레인영역 (10) 이 트렌치 (m1 및 m2) 와 직교되게 형성되어 있다. 트렌치 (m2) 의 깊이는 하층의 형태를 반영하는 요지 (depression) 보다 충분히 깊게 형성된다.
이하, 도 7 내지 도 11 을 참조하여, 본 발명의 제 2 예를 설명한다.
소자분리는 LOCOS 분리법에 한정된 것이 아니라, 리세스 (recess) LOCOS 또는 STI (Shallow-Trench-Isolation) 의 경우에서도 적용가능하다. 부동게이트의 형태는 소자분리영역까지 연장될 필요가 없다. 다음으로, 소자분리영역과의 오버랩이 없는 예에 대해서 설명한다.
우선, 도 7(a) 에 도시된 바와 같이, LOCOS 분리법을 이용하여 소자분리영역을 형성한 실리콘기판 (100) 의 소자영역에, 열산화법을 이용하여 80 Å의 두께를 갖는 터널 게이트 산화막 (2) 을 형성한다. 그 후, CVD 공정을 이용하여, 부동게이트 전극용의 3000 Å의 두께를 갖는 폴리실리콘막 (3), 300 Å의 두께를 갖는 실리콘 산화막 (4), 및 1500 Å의 두께를 갖는 실리콘 질화막 (5) 을, 순차적으로 형성한다. 그 다음, 포토리소그래피법 및 건식에칭 공정을 이용하여, 실리콘 질화막 (5) 을 스트라이프 형태로 가공한다 (도 7(b)). 또한, CVD 공정을 이용하여, 500 Å의 두께를 갖는 실리콘 산화막 (6) 을 형성하고, 이를 에치백하여, 스트라이프 형태의 실리콘 질화막 (5) 의 측벽에 실리콘 산화막 (6) 측벽을 형성한다 (도 7(c)). 그 후, CVD 공정을 이용하여, 500 Å의 두께를 갖는 실리콘 질화막 (7) 을 형성하고, 이를 에치백하여, 에치백으로 바로 전에 형성된 실리콘 산화막 (6) 의 외부측면에 실리콘 질화막 (7) 측벽을 형성한다 (도 8(a)). 또한, CVD 공정을 이용하여, 500 Å의 두께를 갖는 실리콘 산화막 (8) 을 형성한 다음, 부동게이트가 될 폴리실리콘막 (3) 이 노출될 때까지 이 실리콘 산화막 (8) 을 에치백함으로써, 실리콘 질화막 (7) 의 외부측면에 실리콘 산화막 (8) 측벽을 더 형성한다 (도 8(b)). 그 후, 건식에칭에 의해 폴리실리콘막 (3) 을 약 1500 Å 정도 에칭한 다음 (도 8(c)), 고온의 인산을 사용하여 노출된 질화막 (5 및 7) 을 제거한다 (도 9(a)). 그 다음, 건식에칭에 의해 실리콘 산화막 (4) 을 약 500 내지 800 Å 정도 에칭하고 (도 9(b)), 남아있는 실리콘산화막 (M) 을 하드마스크로 사용하여 나머지 폴리실리콘막 (3) 을 약 1500 Å 정도 에칭함으로써, 트렌치 형태의 부동게이트 전극 (3E) 을 형성하고, 이 부동게이트 전극패턴을 마스크로 사용하여 비소 이온을 주입함으로써, 소스 및 드레인 확산층 (9 및 10) 을 형성한다 (도 9(c)). 그 후, 습식에칭에 의해 부동게이트에 잔류하는 실리콘 산화막 (M) 을 제거하여 (도 10(a)), 전면에 걸쳐 제 2 게이트 절연막이 될 ON0 막 (산화막-질화막-산화막; 11) 을 형성한다. 또한, 기판의 전면에 제어 게이트 전극용의 폴리실리콘막 (12) 을 증착하고, 포토리소그래피법 및 건식에칭에 의해, 제 1 게이트 산화막인 터널 게이트 산화막 (2) 이 스트라이프 패턴의 폴리실리콘막 (3) 패턴과 직교하는 패턴으로서 노출될 때까지, 제어 게이트 (12E) 가 될 폴리실리콘막 (12), 제 2 게이트 절연막 (11), 및 부동게이트 전극이 될 폴리실리콘막 (3) 을 에칭하여, 이를 워드 라인 (word line) 에 해당하는 제어 게이트 전극패턴으로 사용한다. 소스-드레인과 직교하는 방향으로의 개략적인 단면도가 도 10(c) 에 도시되어 있다.
상술한 2가지 예에서 설명한 바와 같이, 소스 및 드레인 확산층 (9 및 10) 을, 트렌치 (m1 및 m2) 방향에 대해 직교가 되도록 배치하거나, 또는, 평행하게도 배치할 수 있다.
본 발명의 제 3 실시예에서는, 도 12 내지 도 16 을 참조하여 설명될 바와 같이, 포토리소그래피 기술을 추가함으로써, 부동게이트와 제어 게이트간의 표면적을 넓힐 수 있게 된다.
먼저, 도 12(a) 에 도시된 바와 같이, LOCOS 분리법을 이용하여 소자분리영역을 형성한 실리콘 기판 (100) 의 소자영역에, 열산화법을 이용하여 80 Å의 두께를 갖는 터널 게이트 산화막 (2) 을 형성한다. 그 후, CVD 공정을 이용하여, 부동게이트 전극용의 3000 Å의 두께를 갖는 폴리실리콘막 (3), 300 Å의 두께를 갖는 실리콘 산화막 (4), 300 Å의 두께를 갖는 실리콘 질화막 (5) 및 1500 Å의 두께를 갖는 실리콘 산화막 (6) 을, 순차적으로 형성한다. 그 다음, 포토리소그래피법 및 건식에칭 공정을 이용하여, 실리콘 산화막 (6) 을 스트라이프 형태로 가공한다 (도 12(b)). 또한, CVD 공정을 이용하여, 500 Å의 두께를 갖는 실리콘 질화막 (7) 을 형성하고, 이를 에치백하여, 스트라이프 형태의 실리콘 산화막 (6) 의 외부측면에 실리콘 질화막 (7) 측벽을 형성한다 (도 12(c)). 그 후, 습식에칭에 의해 실리콘 산화막 (6) 을 완전히 제거한다 (도 13(a)). 그 다음, CVD 공정을 이용하여, 500 Å의 두께를 갖는 실리콘 산화막 (8) 을 다시 형성하고, 실리콘 질화막 (5) 이 노출될 때까지 이를 에칭함으로써, 상기 실리콘 질화막 (7) 의 양쪽 측벽에 실리콘 산화막 (8) 측벽을 형성한다 (도 13(b)). 그 후, 건식에칭에 의해 실리콘 질화막 (5 및 7) 을 에칭한 다음, 건식에칭에 의해 노출된 실리콘 산화막 (4) 을 제거한다 (도 13(c)). 또한, 이들 실리콘 산화막 (4), 실리콘 질화막 (5) 및 실리콘 산화막 (8) 에 의해 구성된 막을 하드마스크로서 사용하여, 폴리실리콘막 (3) 을 약 150 Å 정도 에칭한다 (도 14(a)). 다음으로, 습식에칭을 행하여 실리콘 산화막 (8), 실리콘 질화막 (5) 및 실리콘 산화막 (4) 으로 형성된 마스크를 완전히 제거한 다음, 포토리소그래피 및 건식에칭 기술에 의해 스트라이프 형태의 폴리실리콘막 (3) 을 에칭함으로써, 트렌치 형태의 부동게이트 전극 (3E) 을 형성한다 (도 14(b)). 이 부동게이트에 잔류하는 레지스트를 제거한 후, 전면에 걸쳐 제어 게이트 절연막인 ONO 막 (11) 을 형성한다. 또한, 이 기판의 전면에 걸쳐 제어 게이트 전극용의 폴리실리콘막 (12) 을 증착한 다음, 포토리소그래피법 및 건식에칭법에 의해, 제 1 게이트 산화막인 터널 게이트 산화막 (2) 이 스트라이프 형태의 폴리실리콘막 (3) 패턴과 직교하는 패턴으로 노출될 때까지, 제어 게이트 (12E) 가 될 폴리실리콘막 (12), 제 2 게이트절연막 (11), 및 부동게이트 전극이 될 폴리실리콘막 (3) 을 에칭하여, 이를 워드라인에 해당하는 제어 게이트 전극패턴으로 사용한다 (도 14(c)). 소스-드레인과 직교하는 방향으로의 개략적인 단면도가 도 15 에 도시되어 있다.
본 발명에 의하면, 2개 이상의 트렌치 형태를 갖는 부동게이트의 형성이 가능하기 때문에, 적층 게이트형 메모리 셀의 부동게이트 전극과 제어 게이트 전극간의 용량을 높일 수 있게 되어, 저소비전력의 고속 동작이 가능하게 된다.
Claims (6)
- 제 1 게이트 절연막을 사이에 두고 반도체 기판상에 형성된 부동게이트;상기 부동게이트상에 형성된 제 2 게이트 절연막; 및상기 제 2 게이트 절연막상에 형성된 제어 게이트를 구비하는 비휘발성 반도체 메모리 장치에 있어서,상기 부동게이트에는 2개 이상의 트렌치가 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 1 항에 있어서,상기 트렌치들 중 하나 이상의 트렌치는, 하층의 형태를 반영하여 형성된 트렌치보다 더 깊은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 1 항에 있어서,드레인-소스 영역은 상기 트렌치들과 평행하게 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 1 항에 있어서,드레인-소스 영역은 상기 트렌치들과 직교되게 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제 1 게이트 절연막을 사이에 두고 반도체 기판상에 형성된 부동게이트, 상기 부동게이트상에 형성된 제2 게이트 절연막, 및 상기 제 2 게이트 절연막상에 형성된 제어 게이트를 구비하는 비휘발성 반도체 메모리 장치의 제조방법에 있어서,소자형성영역에, 제 1 게이트 산화막, 폴리실리콘막, 제 1 실리콘 산화막 및 제 1 실리콘 질화막을 순차적으로 증착하는 제 1 공정;상기 제 1 실리콘 질화막을 소정의 형태로 가공하여 상기 제 1 실리콘 산화막을 노출시키는 제 2 공정;상기 제 1 실리콘 질화막의 측벽에, 제 2 실리콘 산화막, 제 2 실리콘 질화막 및 제 3 실리콘 산화막의 측벽을 순차적으로 형성하고, 상기 폴리실리콘막을 노출시키는 제 3 공정;상기 노출된 폴리실리콘막을 에칭하는 제 4 공정;상기 제 1 및 제 2 실리콘 질화막을 제거하는 제 5 공정;상기 노출된 실리콘 산화막을 제거하는 제 6 공정; 및상기 폴리실리콘막상의 상기 제 2 및 제 3 실리콘 산화막을 마스크로 사용하여 상기 폴리실리콘막을 에칭함으로써, 트렌치를 갖는 상기 부동게이트를 형성하는 제 7 공정을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
- 제 1 게이트 절연막을 사이에 두고 반도체 기판상에 형성된 부동게이트, 상기 부동게이트상에 형성된 제2 게이트 절연막, 및 상기 제 2 게이트 절연막상에 형성된 제어 게이트를 구비하는 비휘발성 반도체 메모리 장치의 제조방법에 있어서,소자형성영역에, 제 1 게이트 산화막, 폴리실리콘막, 제 1 실리콘 산화막, 제 1 실리콘 질화막 및 제 2 실리콘 산화막을 순차적으로 증착하는 제 1 공정;상기 제 2 실리콘 산화막을 소정의 형태로 가공하여 상기 제 1 실리콘 질화막을 노출시키는 제 2 공정;상기 제 2 실리콘 산화막의 측벽에, 제 2 실리콘 질화막 측벽을 형성하는 제 3 공정;상기 제 2 실리콘 산화막을 제거하는 제 4 공정;남아있는 상기 제 2 실리콘 질화막의 양쪽측면에, 제 3 실리콘 산화막 측벽을 형성하는 제 5 공정;상기 노출된 제 1 실리콘 질화막 및 상기 제 2 실리콘 질화막을 제거하여 상기 제 1 실리콘 산화막을 노출시키는 제 6 공정;상기 노출된 제 1 실리콘 산화막을 제거하는 제 7 공정; 및상기 폴리실리콘막상의 상기 제 1 실리콘 산화막, 상기 제 1 실리콘 질화막 및 상기 제 3 실리콘 산화막을 마스크로 사용하여 상기 폴리실리콘막을 에칭함으로써, 트렌치를 갖는 상기 부동게이트를 형성하는 제 8 공정을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
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