KR20210135912A - 반도체 장치 및 제조 방법 - Google Patents

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KR20210135912A
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웨이-리앙 첸
청-시엔 첸
유-룽 예
추앙 치흐초우스
옌-시우 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 장치는 반도체 기판의 트렌치 내의 제1 전기 절연체 층, 및 트렌치 내의 그리고 제1 전기 절연체 층 위의 제2 전기 절연체 층을 갖는 격리 구조물을 포함한다.

Description

반도체 장치 및 제조 방법 {SEMICONDUCTOR ARRANGEMENT AND METHOD OF MAKING}
반도체 장치(semiconductor arrangement)는 휴대폰, 랩탑, 데스크탑, 태블릿, 시계, 게임 시스템 및 다양한 다른 산업용, 상업용 및 가전 제품과 같은 다수의 전자 디바이스에 사용된다. 반도체 장치는 일반적으로 반도체 부분 및 반도체 부분에 인접하여 형성된 격리 부분을 포함한다. 얕은 트렌치 격리(shallow trench isolation, STI)는 반도체 디바이스에서 중요한 격리 기술이 되었다. STI의 목적 중 하나는 전자 또는 전자-정공과 같은 캐리어가 두 개의 인접한 반도체 소자 사이에서 표류하는 것을 방지하는 것이다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 피처들이 축척에 맞게 그려지지 않는다는 점에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위하여 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 9는 일부 실시 예에 따른 다양한 제조 단계에서의 반도체 장치의 도면이다.
도 10 내지 도 16은 일부 실시 예에 따른 다양한 제조 단계에서의 반도체 장치의 단면도이다.
도 17 내지 도 19는 일부 실시 예에 따른 다양한 제조 단계에서의 반도체 장치의 단면도이다.
도 20은 일부 실시 예에 따른 플라즈마 성막 및 스퍼터링 툴 중 적어도 일부를 도시한다.
본 개시는 제공된 주제(subject matter)의 상이한 피처들을 구현하기 위한 여러 상이한 실시 예들 또는 예들을 제공한다. 본 개시를 단순화하기 위하여 컴포넌트 및 장치의 특정 예가 아래에 설명된다. 이들은 물론 예일 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시 예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자(들) 또는 피처(들)간의 관계를 설명하기 위하여 설명의 용이함을 위하여 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향으로 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
반도체 장치를 제조하기 위한 하나 이상의 기법이 여기에 제공된다. 일부 실시 예에 따르면, 반도체 장치 및 반도체 장치를 형성하는 방법이 제공된다. 일부 실시 예에서, 트렌치는 반도체 기판 내에 형성된다. 일부 실시 예에서, 제1 전기 절연체 층이 트렌치 내에 형성된다. 일부 실시 예에서, 제2 전기 절연체 층이 트렌치 내에 그리고 제1 전기 절연체 층 위에 형성된다. 일부 실시 예에서, 제3 전기 절연체 층이 트렌치 내에 그리고 제2 전기 절연체 층 위에 형성된다. 일부 실시 예에서, 제1 전기 절연체 층은 제1 속도(rate)로 형성되고, 제2 전기 절연체 층은 제2 속도로 형성된다. 일부 실시 예에서, 제2 속도는 제1 속도보다 작다. 일부 실시 예에서, 제3 전기 절연체 층은 제3 속도로 형성된다. 일부 실시 예에서, 제3 속도는 제2 속도보다 크다. 일부 실시 예들에 따르면, 전기 절연체 층들이 성막 챔버 내에 형성된다. 일부 실시 예들에 따르면, 성막 챔버에서 전기 절연체 층이 형성되는 속도는 성막 챔버 내의 캐리어 가스의 특성, 성막 챔버 내의 캐리어 가스의 농도, 성막 챔버 내의 플라즈마의 농도, 또는 다른 적절한 파라미터들 중 적어도 하나에 기초한다.
일부 실시 예에 따르면, 트렌치 내에 제1 전기 절연체 층을 형성하는 단계는 트렌치 내에 전기 절연 재료를 제1 성막 속도로 성막하는 단계 및 성막된 전기 절연 재료를 제1 전기 절연체 층으로부터 제1 에칭 속도로 동시에 에칭하는 단계를 포함한다. 일부 실시 예에 따르면, 트렌치 내에 제2 전기 절연체 층을 형성하는 단계는 전기 절연 재료를 트렌치 내에 제2 성막 속도로 성막하는 단계 및 성막된 전기 절연 재료를 제2 전기 절연체 층으로부터 제2 에칭 속도로 동시에 에칭하는 단계를 포함한다. 일부 실시 예들에 따르면, 제2 전기 절연체 층 위에 제3 전기 절연체 층을 형성하는 단계는, 제2 전기 절연체 층 위에 전기 절연 재료를 제3 성막 속도로 성막하는 단계 및 성막된 전기 절연 재료를 제3 전기 절연체 층으로부터 제3 에칭 속도로 동시에 에칭하는 단계를 포함한다. 일부 실시 예에 따르면, 제1 전기 절연체 층은 제1 밀도를 갖고, 제2 전기 절연체 층은 제1 밀도와는 상이한 제2 밀도를 갖는다. 일부 실시 예에 따르면, 제3 전기 절연체 층은 제2 밀도와는 상이한 제3 밀도를 갖는다. 일부 실시 예들에 따르면, 성막 챔버에서 전기 절연체 층이 에칭되는 속도는 성막 챔버 내의 캐리어 가스의 특성, 성막 챔버 내의 캐리어 가스의 농도, 성막 챔버 내의 플라즈마의 농도, 또는 다른 적절한 파라미터들 중 적어도 하나에 기초한다. 일부 실시 예들에 따르면, 트렌치 내에 형성된 하나 이상의 재료를 반복적으로 또는 동시에 성막 및 에칭하는 것 중 적어도 하나에 의하여 형성된 반도체 장치의 격리 구조물은 예를 들어, 상대적으로 높고 좁은(narrow)/폭이 좁은(skinny), 비교적 높은 종횡비를 가지며, 하나 이상의 재료를 이러한 높은 종횡비 트렌치 내에 반복적으로 또는 동시에 성막하고 에칭하는 것 중 적어도 하나에 의하여 형성되지 않은 격리 구조물과 비교하여, 하나 이상의 재료가 비교적 높은 종횡비의 트렌치 내로 형성될 때, 예를 들어 핀치-오프 또는 붕괴 중 적어도 하나에 기인하여 달리 발생하는 공극이 전혀 없거나 거의 없다.
도 1 내지 도 9는 일부 실시 예에 따른 다양한 제조 단계에서의 반도체 장치의 도면이다.
도 1을 참조하면, 반도체 장치(100)의 적어도 일부가 기판(102) 상에 형성된다. 일부 실시 예에서, 기판(102)은 에피택셜 층, 실리콘 온 인슐레이터(silicon-on-insulator, SOI) 구조물, 웨이퍼, 또는 웨이퍼로부터 형성된 다이 중 적어도 하나를 포함한다. 일부 실시 예에서, 기판(102)은 실리콘, 게르마늄, 탄화물, 갈륨, 비화물, 게르마늄, 비소, 인듐, 산화물, 사파이어 또는 다른 적절한 재료 중 적어도 하나를 포함한다. 일부 실시 예에서, 기판(102)은 p 형 기판(P-기판) 또는 n 형 기판(N-기판) 중 적어도 하나이다.
일부 실시 예에 따르면, 유전체 층(104)은 기판(102) 위에 형성된다. 일부 실시 예에 따르면, 유전체 층(104)은 물리 기상 증착(physical vapor deposition, PVD), 스퍼터링, 화학 기상 증착(chemical vapor deposition, CVD), 저압 CVD(low pressure CVD, LPCVD), 원자 층 화학 기상 증착(atomic layer chemical vapor deposition, ALCVD), 초고 진공 CVD(ultrahigh vacuum CVD, UHVCVD), 감압 CVD(reduced pressure CVD, RPCVD), 분자 빔 에피택시(molecular beam epitaxy, MBE), 액상 에피택시(liquid phase epitaxy, LPE) 또는 기타 적합한 기법 중 적어도 하나에 의하여 형성된다. 일부 실시 예에서, 유전체 층(104)은 금속 질화물, 고유 전율(high-k) 유전체, 희토류 산화물, 희토류 산화물의 알루민산염, 희토류 산화물의 규산염, 또는 다른 적합한 재료 중 적어도 하나를 포함한다. 일부 실시 예들에 따르면, 유전체 층(104)은 SiN, SiO2, Si3N4, TiO2, Ta2O5, ZrO2, Y2O3, La2O5, HfO2 또는 다른 적절한 재료 중 적어도 하나를 포함한다.
여전히 도 1을 참조하면, 일부 실시 예에 따라, 에칭 정지 층(etch stop layer, 106)이 유전체 층(104) 위에 형성된다. 일부 실시 예에서, 에칭 정지 층(106)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE 또는 다른 적절한 기법 중 적어도 하나에 의하여 형성된다. 일부 실시 예에서, 에칭 정지 층(106)은 실리콘 산질화물(SiON), SiN, SiC, 탄소 도핑된 실리콘 산화물 또는 다른 적절한 재료 중 적어도 하나를 포함한다.
도 2를 참조하면, 일부 실시 예에 따르면 하나 이상의 트렌치(200)가 형성된다. 일부 실시 예에서, 하나 이상의 트렌치(200)를 형성하기 위하여 에칭 정지 층(106)의 일부, 유전체 층(104)의 일부 및 기판(102)의 일부가 에칭 또는 다른 적절한 기법 중 적어도 하나에 의하여 제거된다. 일부 실시 예에서, 트렌치는 에칭 정지 층(106)의 하나 이상의 측벽 또는 표면(202), 유전체 층(104)의 하나 이상의 측벽 또는 표면(203) 및 기판(102)의 하나 이상의 측벽 또는 표면(204)에 의하여 정의된다. 일부 실시 예에서, 트렌치는 깊이가 적어도 0.2 마이크로미터이다.
도 3을 참조하면, 일부 실시 예에 따르면, 하나 이상의 트렌치(200) 중 적어도 하나에 제1 전기 절연체 층(300)이 형성된다. 일부 실시 예에서, 제1 전기 절연체 층(300)은 에칭 정지 층(106), 유전체 층(104) 및 기판(102) 중 적어도 하나 위에 형성된다. 일부 실시 예에 따르면, 제1 전기 절연체 층(300)은 하나 이상의 트렌치(200) 중 적어도 일부를 완전히 채우는 것은 아니라서, 하나 이상의 제1 전기 절연체 층 트렌치(304)가 제1 전기 절연체 층(300)이 형성된 후에 존재한다. 일부 실시 예에서, 제1 전기 절연체 층 트렌치는 제1 전기 절연체 층(300)의 하나 이상의 측벽 또는 표면(305)에 의하여 정의된다.
일부 실시 예에 따르면, 제1 전기 절연체 층(300)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE 또는 다른 적절한 기법 중 적어도 하나에 의하여 형성된다. 일부 실시 예들에서, 제1 전기 절연체 층(300)은 에칭 정지 층(106), 유전체 층(104) 또는 기판(102) 중 적어도 하나 위에 전기 절연 재료를 성막함으로써 형성된다. 일부 실시 예들에서, 제1 전기 절연체 층(300)은 전기 절연 재료가 성막되는 동안 또는 그 후 중 적어도 하나일 때 제1 전기 절연체 층(300)을 에칭함으로써 형성된다. 일부 실시 예에서, 에칭 공정은 플라즈마 에칭 공정, 반응성 이온 에칭(reactive ion etching, RIE) 공정, 습식 에칭 공정, 스퍼터-에칭 공정, 또는 다른 적절한 기법 중 적어도 하나이다.
일부 실시 예에서, 제1 전기 절연체 층(300)은 제1 전기 절연체 층(300)이 트렌치(200) 내에 형성되고 있을 때 제1 전기 절연체 층(300)을 스퍼터-에칭함으로써 형성된다. 일부 실시 예에서, 제1 전기 절연체 층(300)은 제1 전기 절연체 층(300)이 형성되고 있는 동안 또는 그 후 중 적어도 하나일 때 성막 챔버에서 스퍼터-에칭된다. 일부 실시 예들에 따르면, 제1 전기 절연체 층(300)이 스퍼터-에칭되는 속도는 성막 챔버 내의 캐리어 가스의 특성, 성막 챔버 내의 캐리어 가스의 농도, 성막 챔버 내의 플라즈마의 농도, 또는 다른 적절한 파라미터들 중 적어도 하나에 기초한다. 일부 실시 예들에 따르면, 제1 전기 절연체 층(300)이 스퍼터-에칭되는 속도는 캐리어 가스의 원자 질량에 기초한다. 일부 실시 예들에 따르면, 캐리어 가스의 원자 질량은 11 amu(atomic mass unit) 미만이다. 일부 실시 예들에 따르면, 캐리어 가스는 헬륨이다.
일부 실시 예에 따르면, 제1 전기 절연체 층(300)은 유전체 재료로 구성된다. 일부 실시 예에 따르면, 제1 전기 절연체 층(300)은 산화물, 질화물 또는 다른 적절한 재료 중 적어도 하나를 포함한다. 일부 실시 예들에 따르면, 제1 전기 절연체 층(300) 또는 오히려 제1 전기 절연체 층(300)을 형성하는 전기 절연 재료의 유효 성막 또는 성막 속도는, 성막된 전기 절연 재료가 에칭 등에 의하여 동시에 또는 그 후에 제거되는 속도에 비례하여(relative to) 전기 절연 재료가 성막되는 속도에 대응한다. 일부 실시 예들에 따르면, 제1 전기 절연체 층(300)의 유효 성막 속도는 제1 전기 절연체 층(300)의 측면들 또는 측벽들이 트렌치가 완전히 채워지기 전에 서로 접촉하지 않도록, 성막된 전기 절연 재료가 트렌치의 측면들에 비하여 트렌치의 바닥 근처에서 더 빨리 축적되도록 한다. 일부 실시 예에서, 공기와 같은 공극은 제1 전기 절연체 층(300)의 바닥과 측벽 사이에 정의된 것과 같이 트렌치 내에 형성되지 않는다.
도 4를 참조하면, 일부 실시 예에 따르면, 제2 전기 절연체 층(400)이 제1 전기 절연체 층(300) 위에 형성된다. 일부 실시 예에 따르면, 제2 전기 절연체 층(400)은 하나 이상의 제1 전기 절연체 층 트렌치(304) 중 적어도 일부를 완전히 채우지는 못하므로, 제2 전기 절연체 층(400)이 형성된 후에 하나 이상의 제2 전기 절연체 층 트렌치(402)가 존재한다. 일부 실시 예에서, 제2 전기 절연체 층 트렌치는 제2 전기 절연체 층(400)의 하나 이상의 측벽 또는 표면(405)에 의하여 정의된다.
일부 실시 예에 따르면, 제2 전기 절연체 층(400)은 제1 전기 절연체 층(300)을 형성하는 것과 관련하여 위에서 언급된 기법 또는 다른 적절한 기법 중 적어도 하나에 의하여 형성된다. 일부 실시 예에 따르면, 제2 전기 절연체 층(400)은 제1 전기 절연체 층(300) 위에 전기 절연 재료를 성막함으로써 형성된다. 일부 실시 예에서, 제2 전기 절연체 층(400)은 전기 절연 물질이 성막되는 동안 또는 그 후 중 적어도 하나일 때 제2 전기 절연체 층(400)를 에칭함으로써 형성된다. 일부 실시 예에서, 에칭 공정은 플라즈마 에칭 공정, 반응성 이온 에칭(RIE) 공정, 습식 에칭 공정, 스퍼터-에칭 공정, 또는 다른 적절한 기법 중 적어도 하나이다.
일부 실시 예에서, 제2 전기 절연체 층(400)은 제2 전기 절연체 층(400)이 제1 전기 절연체 층(300) 위에 형성되고 있을 때 제2 전기 절연체 층(400)을 스퍼터-에칭함으로써 형성된다. 일부 실시 예에서, 제2 전기 절연체 층(400)이 형성되고 있는 동안 또는 그 후 중 적어도 하나일 때 제2 전기 절연체 층(400)이 성막 챔버에서 스퍼터-에칭된다. 일부 실시 예들에 따르면, 제2 전기 절연체 층(400)이 스퍼터-에칭되는 속도는 성막 챔버 내의 캐리어 가스의 특성, 성막 챔버 내의 캐리어 가스의 농도, 성막 챔버 내의 플라즈마의 농도 또는 다른 적절한 파라미터들 중 적어도 하나에 기초한다. 일부 실시 예들에 따르면, 제2 전기 절연체 층(400)이 스퍼터-에칭되는 속도는 캐리어 가스의 원자 질량에 기초한다. 일부 실시 예들에 따르면, 캐리어 가스의 원자 질량은 11 amu 미만이다. 일부 실시 예들에 따르면, 캐리어 가스는 헬륨이다. 일부 실시 예에 따르면, 제2 전기 절연체 층(400)이 스퍼터-에칭되는 속도는 제1 전기 절연체 층(300)이 스퍼터-에칭되는 속도보다 크다.
일부 실시 예에 따르면, 제2 전기 절연체 층(400)은 유전체 재료로 구성된다. 일부 실시 예에 따르면, 제2 전기 절연체 층(400)은 산화물, 질화물 또는 다른 적절한 재료 중 적어도 하나를 포함한다. 일부 실시 예들에 따르면, 제2 전기 절연체 층(400) 또는 오히려 제2 전기 절연체 층(400)을 형성하는 전기 절연 재료의 유효 성막 또는 성막 속도는, 성막된 전기 절연 재료가 에칭 등에 의하여 동시에 또는 그 후에 제거되는 속도에 비례하여 전기 절연 재료가 성막되는 속도에 대응한다. 일부 실시 예에 따르면, 제2 전기 절연체 층(400)의 유효 성막 속도는 제2 전기 절연체 층(400)의 측면들 또는 측벽들이 트렌치가 완전히 채워지기 전에 서로 접촉하지 않도록, 성막된 전기 절연 재료가 제1 전기 절연체 층 트렌치의 측면들에 비하여 제1 전기 절연체 층 트렌치의 바닥 근처에서 더 빨리 축적되도록 한다. 일부 실시 예에서, 공기와 같은 공극은 제2 전기 절연체 층(400)의 바닥과 측벽 사이에 정의된 것과 같이 트렌치 내에 형성되지 않는다. 일부 실시 예에 따르면, 제2 전기 절연체 층(400)의 유효 성막 속도는 제1 전기 절연체 층(300)의 유효 성막 속도보다 작거나 같거나 큰 것 중 적어도 하나이다.
도 5를 참조하면, 일부 실시 예에 따르면 제3 전기 절연체 층(500)이 제2 전기 절연체 층(400) 위에 형성된다. 일부 실시 예에 따르면, 제3 전기 절연체 층(500)은 제1 전기 절연체 층(300)을 형성하는 것과 관련하여 상술한 기법 또는 다른 적절한 기법 중 적어도 하나에 의하여 형성된다. 일부 실시 예들에 따르면, 제3 전기 절연체 층(500)은 제2 전기 절연체 층(400) 위에 전기 절연 재료를 성막함으로써 형성된다. 일부 실시 예들에서, 제3 전기 절연체 층(500)은 전기 절연 물질이 성막되는 동안 또는 그 후 중 적어도 하나일 때 제3 전기 절연체 층(500)을 에칭함으로써 형성된다. 일부 실시 예에서, 에칭 공정은 플라즈마 에칭 공정, 반응성 이온 에칭(RIE) 공정, 습식 에칭 공정, 스퍼터-에칭 공정, 또는 다른 적절한 기법 중 적어도 하나이다.
일부 실시 예에서, 제3 전기 절연체 층(500)은 제3 전기 절연체 층(500)이 제2 전기 절연체 층(400) 위에 형성되고 있을 때 제3 전기 절연체 층(500)을 스퍼터-에칭함으로써 형성된다. 일부 실시 예에서, 제3 전기 절연체 층(500)은 제3 전기 절연체 층(500)이 형성되고 있는 동안 또는 그 후 중 적어도 하나일 때 성막 챔버에서 스퍼터-에칭된다. 일부 실시 예들에 따르면, 제3 전기 절연체 층(500)이 스퍼터-에칭되는 속도는 성막 챔버 내의 캐리어 가스의 특성, 성막 챔버 내의 캐리어 가스의 농도, 성막 챔버 내의 플라즈마의 농도 또는 다른 적절한 파라미터들 중 적어도 하나에 기초한다. 일부 실시 예들에 따르면, 제3 전기 절연체 층(500)이 스퍼터-에칭되는 속도는 캐리어 가스의 원자 질량에 기초한다. 일부 실시 예들에 따르면, 캐리어 가스의 원자 질량은 11 amu 미만이다. 일부 실시 예들에 따르면, 캐리어 가스는 헬륨이다. 일부 실시 예에 따르면, 제3 전기 절연체 층(500)이 스퍼터-에칭되는 속도는 제2 전기 절연체 층(400)이 스퍼터-에칭되는 속도보다 작다.
일부 실시 예에 따르면, 제3 전기 절연체 층(500)은 유전체 재료로 구성된다. 일부 실시 예에 따르면, 제3 전기 절연체 층(500)은 산화물, 질화물 또는 다른 적절한 재료 중 적어도 하나를 포함한다. 일부 실시 예들에 따르면, 제3 전기 절연체 층(500) 또는 오히려 제3 전기 절연체 층(500)을 형성하는 전기 절연 재료의 유효 성막 또는 성막 속도는 성막된 전기 절연 재료가 예컨대 에칭에 의하여 동시에 또는 그 후에 제거되는 속도에 비례하여 전기 절연 재료가 성막되는 속도에 대응한다. 일부 실시 예에 따르면, 제3 전기 절연체 층(500)의 유효 성막 속도는 제3 전기 절연체 층(500)의 측면들 또는 측벽들이 트렌치가 완전히 채워지기 전에 서로 접촉하지 않도록, 성막된 전기 절연 재료가 제2 전기 절연체 층 트렌치의 측면들에 비하여 제2 전기 절연체 층 트렌치의 바닥 근처에서 더 빨리 축적되도록 한다. 일부 실시 예에서, 공기와 같은 공극은 제3 전기 절연체 층(500)의 바닥과 측벽 사이에 정의된 것과 같이 트렌치 내에 형성되지 않는다. 일부 실시 예에 따르면, 제3 전기 절연체 층(500)의 유효 성막 속도는 제1 전기 절연체 층(300)의 유효 성막 속도 또는 제2 전기 절연체 층(400)의 유효 성막 속도 중 적어도 하나보다 작거나 같거나 큰 것 중 적어도 하나이다.
일부 실시 예에 따르면, 제1 전기 절연체 층(300) 및 제2 전기 절연체 층(400)과 같은 2 개의 전기 절연체 층이 트렌치를 채운다. 일부 실시 예들에 따르면, 제1 전기 절연체 층(300) 및 제2 전기 절연체 층(400)은 트렌치에서 얕은 트렌치 격리(STI) 구조물을 형성한다. 일부 실시 예들에 따르면, 제1 전기 절연체 층(300), 제2 전기 절연체 층(400) 및 제3 전기 절연체 층(500)은 트렌치에서 STI 구조물을 형성한다. 일부 실시 예에 따르면, 임의의 수의 전기 절연체 층이 트렌치에서 STI 구조물을 형성한다.
도 6을 참조하면, 도시의 명확성을 위하여 제1 전기 절연체 층(300), 제2 전기 절연체 층(400), 제3 전기 절연체 층(500)이 하나 이상의 평탄화된(planarized) STI 구조물(600)로서 조합하여 도시되어 있으나 이에 한정되는 것은 아니다. 도 6에서, 평탄화된 STI 구조물은 제1 전기 절연체 층(300), 제2 전기 절연체 층(400), 제3 전기 절연체 층(500) 사이에 구분 없이 도시된다.
일부 실시 예에 따르면, 제1 전기 절연체 층(300), 제2 전기 절연체 층(400), 제3 전기 절연체 층(500), 에칭 정지 층(106) 또는 유전체 층(104) 중 적어도 하나는 CMP(chemical-mechanical planarization) 또는 다른 적절한 기법 중 적어도 하나에 의하여 평탄화된다. 일부 실시 예들에 따르면, 평탄화된 STI 구조물은 제3 전기 절연체 층(500), 제2 전기 절연체 층(400), 제1 전기 절연체 층(300), 에칭 정지 층(106), 유전체 층(104), 또는 기판(102)의 상부 표면 중 적어도 하나 아래에서 평탄화된다. 일부 실시 예에 따르면, 평탄화된 STI 구조물은 기판(102)의 상부 표면, 유전체 층(104), 에칭 정지 층(106), 제1 전기 절연체 층(300), 또는 제2 전기 절연체 층(400) 중 적어도 하나 위에서 평탄화된다.
도 7은 일부 실시 예에 따른 추가적인 피처, 소자 등을 갖는 반도체 장치(100)를 도시한다. 일부 실시 예들에 따라, 제1 도핑 영역(700)이 기판(102)에 형성된다. 일부 실시 예에서, 제1 도핑 영역(700)은 이온 주입, 분자 확산 또는 다른 적절한 기법 중 적어도 하나에 의하여 형성된다. 일부 실시 예에 따르면, 제1 도핑 영역(700)에서의 도펀트의 농도를 제어하기 위하여 기판(102) 내로 주입된 도펀트의 수 또는 양이 제어된다. 일부 실시 예에 따르면, 도펀트가 기판(102) 내로 주입되는 깊이를 제어하기 위하여 기판(102) 내로 주입된 도펀트의 에너지가 제어된다. 일부 실시 예에 따라, 도펀트를 기판(102) 내로 지향시키는 데 사용되는 전압을 증가시키거나 감소시킴으로써 기판(102) 내의 도펀트의 깊이가 제어된다. 일부 실시 예에서, 제1 도핑 영역(700)은 p 형 도펀트 또는 n 형 도펀트 중 적어도 하나를 포함한다.
일부 실시 예에 따르면, 제1 도핑 영역(700)은 제1 도핑 영역(700)이 기판(102) 내로 연장됨에 따라 도펀트의 농도가 변하는, 예를 들어 증가 또는 감소하는 그래디언트(gradient)를 갖는다. 일부 실시 예에 따라, 도 7은 제1 도핑 영역(700)의 제1 농도의 도펀트(700a), 제1 도핑 영역(700)의 제2 농도의 도펀트(700b) 및 제1 도핑 영역(700)의 제3 농도의 도펀트(700c)를 음영 처리한 것을 도시한다.
도 7은 일부 실시 예에 따른 기판(102)에 형성된 제2 도핑 영역(702)을 도시한다. 일부 실시 예에서, 제2 도핑 영역(702)은 이온 주입, 분자 확산 또는 다른 적절한 기법 중 적어도 하나에 의하여 형성된다. 일부 실시 예에 따르면, 제2 도핑 영역(702)에서의 도펀트의 농도를 제어하기 위하여, 기판(102)에 주입된 도펀트의 수 또는 양이 제어된다. 일부 실시 예에 따르면, 도펀트가 기판(102) 내로 주입되는 깊이를 제어하기 위하여 기판(102) 내로 주입된 도펀트의 에너지가 제어된다. 제2 도핑 영역(702)에서의 도펀트의 깊이는 도펀트를 기판(102) 내로 지향시키는데 사용되는 전압을 증가 또는 감소시킴으로써 제어된다. 제2 도핑 영역(702)은 p 형 도펀트 또는 n 형 도펀트 중 적어도 하나를 포함한다.
일부 실시 예에 따르면, 제2 도핑 영역(702)은 제2 도핑 영역(702)이 기판(102) 내로 연장됨에 따라 도펀트의 농도가 변하는 예를 들어 증가 또는 감소하는 그래디언트를 갖는다. 도 7은 일부 실시 예에 따라, 제2 도핑 영역(702)의 제1 농도의 도펀트(702a) 및 제2 도핑 영역(702)의 제2 농도의 도펀트(702b)를 해칭(hatching)하는 것을 도시한다.
일부 실시 예에 따르면, 반도체 장치(100)는 하나 이상의 전도성 영역(704)을 포함한다. 일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 기판(102) 위 또는 기판(102) 내 중 적어도 하나에 있다. 일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 적어도 하나의 평탄화된 STI 구조물(600)의 측벽(706)에 인접한다. 일부 실시 예에 따르면, 인접은 적어도 하나의 평탄화된 STI 구조물(600)의 하나 이상의 측벽(706)의 일부 또는 모두와 직접 접촉하거나 직접 접촉하지 않는 것에 해당한다. 일부 실시 예에 따르면, 측벽(706)은 제1 전기 절연체 층(300)의 일부를 포함한다.
일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 반도체 장치(100)의 소스 영역 또는 드레인 영역 중 적어도 하나이다. 일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 기판(102) 내로 주입된 도펀트를 포함한다. 일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 n 형 도펀트를 포함한다. 일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 인(P), 비소(As), 안티몬(Sb), 적어도 하나의 V 족 원소 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 p 형 도펀트를 포함한다. 일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 적어도 하나의 Ⅲ 족 원소 또는 다른 적합한 재료 중 적어도 하나를 포함한다. 일부 실시 예들에 따르면, 동일하거나 단일의 평탄화된 STI 구조물(600)에 인접한 전도성 영역들(704)은 동일한 도펀트 타입을 포함한다. 일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 제1 도핑 영역(700) 또는 제2 도핑 영역(702) 중 적어도 하나의 도펀트 타입과는 상이한 도펀트 타입을 포함한다. 일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 제1 도핑 영역(700) 또는 제2 도핑 영역(702) 중 적어도 하나의 영역의 도펀트 농도보다 큰 도펀트 농도를 포함한다. 일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 제1 도핑 영역(700) 또는 제2 도핑 영역(702) 중 적어도 하나의 영역의 도펀트 농도보다 작은 도펀트 농도를 포함한다.
일부 실시 예에서, 하나 이상의 전도성 영역(704) 중 적어도 일부는 핀 구조물을 포함한다. 일부 실시 예에 따르면, 하나 이상의 전도성 영역(704) 중 적어도 일부는 에피택시 구조물을 포함한다. 일부 실시 예에서, 하나 이상의 전도성 영역(704) 중 적어도 일부는 실리콘(Si), 실리콘 인(SiP), 실리콘 카바이드 인(SiCP), 갈륨 안티몬(GaSb), 게르마늄(Ge), 게르마늄 주석(GeSn) 또는 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함한다.
도 8을 참조하면, 일부 실시 예에 따르면 반도체 장치(100)는 하나 이상의 게이트 스택(800) 또는 하나 이상의 컨택(contact)(805) 중 적어도 하나를 포함한다. 일부 실시 예에 따르면, 하나 이상의 게이트 스택(800) 중 적어도 일부는 예를 들어 패터닝된 유전체 층(104), 게이트 전극(802), 게이트 전극(802) 위에 게이트 전극(802)과 접촉하여 형성된 게이트 컨택(806)으로부터의 유전체 영역(708), 또는 측벽 스페이서(804) 중 적어도 하나를 포함한다. 일부 실시 예에 따르면 게이트 전극(802)은 전도성 재료를 포함한다. 일부 실시 예들에 따르면, 게이트 전극(802)은 폴리실리콘, 금속 또는 다른 적절한 재료 중 적어도 하나를 포함한다. 일부 실시 예들에 따르면, 게이트 전극(802)은 하나 이상의 도펀트로 도핑된다. 일부 실시 예들에 따르면, 유전체 영역(708) 또는 측벽 스페이서(804) 중 적어도 하나는 유전체 재료를 포함한다. 일부 실시 예들에 따르면, 유전체 영역(708) 또는 측벽 스페이서(804) 중 적어도 하나는 산화물, 질화물 또는 다른 적절한 재료 중 적어도 하나를 포함한다. 일부 실시 예에서, 측벽 스페이서(804)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 또는 다른 적절한 유전체 재료를 포함하는 하나 이상의 층을 포함한다. 일부 실시 예에 따르면, 하나 이상의 컨택(805) 중 적어도 일부는 폴리실리콘, 금속 또는 다른 적절한 재료 중 적어도 하나를 포함한다. 일부 실시 예들에 따르면, 하나 이상의 컨택(805) 중 적어도 일부는 하나 이상의 도펀트로 도핑된다.
도 9를 참조하면, 일부 실시 예에서 반도체 장치(100)는 하나 이상의 게이트 스택(800) 중 적어도 일부, 하나 이상의 컨택(805) 중 적어도 일부, 또는 하나 이상의 평탄화된 STI 구조물(600)의 적어도 일부 중 적어도 하나 위에 제1 유전체 층(900)을 포함한다. 일부 실시 예들에 따르면, 제1 유전체 층(900)은 층간 유전체(interlayer dielectric, ILD) 층이다. 일부 실시 예에서, 제1 유전체 층(900)은 TEOS(tetraethylorthosilicate), BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass) 또는 다른 적합한 재료 중 적어도 하나를 포함한다. 일부 실시 예에서, 제1 유전체 층(900)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE 또는 다른 적절한 기법 중 적어도 하나에 의하여 형성된다.
일부 실시 예에 따르면, 반도체 장치(100)는 제1 유전체 층(900) 위에 제2 유전체 층(902)을 포함한다. 일부 실시 예에서, 제2 유전체 층(902)은 TEOS, BPSG, FSG, PSG, BSG 또는 기타 적합한 재료 중 적어도 하나를 포함한다. 일부 실시 예에서, 제2 유전체 층(902)은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE 또는 다른 적절한 기법 중 적어도 하나에 의하여 형성된다. 일부 실시 예에 따르면, 제2 유전체 층(902)은 제1 유전체 층(900)과 동일한 재료 조성을 갖는다. 일부 실시 예에 따르면, 제2 유전체 층(902)은 제1 유전체 층(900)과 동일한 재료 조성을 갖지 않는다.
일부 실시 예에 따르면, 반도체 장치(100)는 제1 유전체 층(900)을 통하여 형성된 하나 이상의 VIA(vertical interconnect access)(904)를 포함한다. 일부 실시 예에 따르면, 반도체 장치(100)는 제2 유전체 층(902)를 통하여 형성된 하나 이상의 금속 층(906)을 포함한다. 일부 실시 예에 따르면, 금속 층(906) 및 VIA(904)가, 예를 들어 전압을 인가하거나 전류를 전도하는 것 중 적어도 하나를 위하여, 컨택(805)에 전기 경로를 제공하도록, 하나 이상의 금속 층(906) 중 적어도 일부는 하나 이상의 VIA(904) 중 적어도 일부와 전기 통신하고, 하나 이상의 VIA(904) 중 적어도 일부는 하나 이상의 컨택(805)과 전기 통신한다.
일부 실시 예에서, 하나 이상의 금속 층(906)의 적어도 일부 또는 하나 이상의 VIA(904)의 적어도 일부 중 적어도 하나는 리소그래피, 에칭, PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, MBE, LPE, 이중 다마신(dual damascene) 공정 또는 다른 적절한 기법 중 적어도 하나에 의하여 형성된다. 리소그래피에서, 포토레지스트와 같은 감광성 재료는 제1 유전체 층(900)과 같이 패터닝될 층 위에 형성된다. 포토레지스트의 용해도(solubility)와 같은 특성은 광에 의하여 영향을 받는다. 포토레지스트는 네거티브 포토레지스트 또는 포지티브 포토레지스트이다. 네거티브 포토레지스트와 관련하여, 네거티브 포토레지스트의 영역은 광원에 의하여 조명될 때 불용성(insoluble)이 되어, 후속 현상 단계 동안 네거티브 포토레지스트에 용매의 적용은 네거티브 포토레지스트의 비-조명 영역을 제거한다. 따라서 네거티브 포토레지스트에서 형성된 패턴은 광원과 네거티브 포토레지스트 사이의 템플릿의 불투명한 영역에 의하여 정의된 패턴의 네거티브이다. 포지티브 포토레지스트에서, 포지티브 포토레지스트의 조명된 영역은 가용성이 되고 현상 동안 용매의 적용을 통하여 제거된다. 따라서, 포지티브 포토레지스트에서 형성된 패턴은 광원과 포지티브 포토레지스트 사이의 템플릿의 불투명 영역의 포지티브 이미지이다. 일부 실시 예들에 따르면, 에천트는 에천트가 포토레지스트를 제거하거나 에칭(etch away)하는 것보다 더 큰 속도로 에천트가 제1 유전체 층(900)과 같은 포토레지스트 아래의 층을 제거하거나 에칭하도록 선택성(selectivity)을 갖는다. 따라서, 포토레지스트 내의 개구는 에천트가 포토레지스트 아래의 층에서 대응하는 개구를 형성하게 하여, 포토레지스트 아래의 층으로 포토레지스트의 패턴을 전사(transfer)한다. 포토레지스트 아래의 층의 패턴은 하나 이상의 물질로 채워져 하나 이상의 VIA(904)와 같은 하나 이상의 소자, 피처 등을 형성하고, 패터닝된 포토레지스트는 포토레지스트 아래의 층의 패턴이 하나 이상의 재료로 채워지기 전 또는 그 후 중 적어도 하나일 때 스트립되거나 세척된다.
일부 실시 예에 따르면, 하나 이상의 금속 층(906)의 적어도 일부 또는 하나 이상의 VIA(904)의 적어도 일부 중 적어도 하나는 Al, Cu, Sn, Ni, Au, Ag, W 또는 기타 적합한 재료 중 적어도 하나를 포함한다. 일부 실시 예에서, 하나 이상의 금속 층(906)의 적어도 일부 또는 하나 이상의 VIA(904)의 적어도 일부 중 적어도 하나는 금속을 포함하지 않는다. 일부 실시 예에 따르면, 금속 층(906) 중 적어도 일부는 동일한 폭을 갖는다. 일부 실시 예에서, 금속 층(906) 중 적어도 일부는 상이한 폭을 갖는다. 일부 실시 예에서, 금속 층(906) 중 적어도 일부는 동일한 높이를 갖는다. 일부 실시 예에서, 금속 층(906) 중 적어도 일부는 상이한 높이를 갖는다. 일부 실시 예에서, VIA(904) 중 적어도 일부는 동일한 폭을 갖는다. 일부 실시 예에서, VIA(904) 중 적어도 일부는 상이한 폭을 갖는다. 일부 실시 예들에서, VIA들(904) 중 적어도 일부는 동일한 높이를 갖는다. 일부 실시 예에서, VIA(904) 중 적어도 일부는 상이한 높이를 갖는다.
일부 실시 예에 따르면, 금속 층(906) 중 적어도 일부의 폭은 VIA(904) 중 적어도 일부의 폭과는 상이하다. 일부 실시 예에서, 금속 층(906) 중 적어도 일부의 폭은 적어도 일부의 VIA(904)의 폭과 동일하다. 일부 실시 예에서, 금속 층(906) 중 적어도 일부의 높이는 VIA(904) 중 적어도 일부의 높이와는 상이하다. 일부 실시 예에서, 금속 층(906) 중 적어도 일부의 높이는 VIA(904)의 적어도 일부의 높이와 동일하다.
도 10 내지 도 17은 일부 실시 예에 따른 다양한 제조 단계에서 전술한 STI 구조물(600)의 확대도를 도시한 것과 같은 반도체 장치(100)의 단면도이다. 도 10을 참조하면, 일부 실시 예에 따라, 유전체 층(104) 또는 에칭 정지 층(106) 중 적어도 하나가 기판(102) 위에 형성된다.
도 11을 참조하면, 일부 실시 예에 따르면, 에칭 또는 다른 적절한 기법 중 적어도 하나에 의하여, 에칭 정지 층(106), 유전체 층(104) 및 기판(102) 중 일부를 제거함으로써 트렌치(200)가 형성된다. 일부 실시 예에서, 트렌치는 에칭 정지 층(106)의 하나 이상의 측벽 또는 표면(202), 유전체 층(104)의 하나 이상의 측벽 또는 표면(203) 및 기판(102)의 하나 이상의 측벽 또는 표면(204)에 의하여 정의된다.
일부 실시 예들에 따르면, 트렌치(200)는 트렌치(200)의 바닥을 정의하는 기판(102)의 표면(205)으로부터 에칭 정지 층(106)의 상부 표면(1104)까지의 거리에 대응하는 트렌치 높이(H1)(1100)를 갖는다. 일부 실시 예에 따르면, 트렌치는 표면(205)의 길이 또는 트렌치(200)의 바닥을 정의하는 기판(102)의 측벽의 최하부 부분(207, 209) 사이의 거리에 대응하는 트렌치 폭(W1)(1102)을 갖는다. 일부 실시 예들에서, 트렌치(200)의 종횡비는 트렌치 높이(H1)(1100) 대 트렌치 폭(W1)(1102)의 비이다.
도 12를 참조하면, 일부 실시 예에 따르면, 제1 전기 절연체 층(300)은 전기 절연 재료가 트렌치(200) 내로 그리고 에칭 정지 층(106) 위에 제1 성막 속도로 성막될 때 형성된다. 일부 실시 예에 따르면, 제1 성막 속도는 트렌치(200)의 종횡비에 기초한다. 일부 실시 예에 따르면, 종횡비(H1/W1)가 3 이상인 경우, 제1 성막 속도는 140 A/sec(angstroms-per-second)보다 크거나 같다. 일부 실시 예에 따르면, 종횡비(H1/W1)가 3 미만인 경우, 제1 성막 속도는 140 A/sec보다 작거나 같거나 크다.
일부 실시 예에 따르면, 제1 전기 절연체 층(300)은 전기 절연 물질이 성막되는 동안 또는 그 후 중 적어도 하나일 때 전기 절연 물질이 제1 전기 절연체 층(300)으로부터 제1 에칭 속도로 스퍼터-에칭될 때 형성된다. 일부 실시 예에 따르면, 제1 에칭 속도 또는 전기 절연 재료가 스퍼터-에칭되는 정도 또는 속도는 트렌치(200)의 종횡비에 기초한다. 일부 실시 예에 따르면, 종횡비(H1/W1)가 3 이상인 경우, 제1 에칭 속도는 9 A/sec 이하이다. 일부 실시 예에 따르면, 종횡비(H1/W1)가 3 미만인 경우, 제1 에칭 속도는 9 A/sec보다 작거나 같거나 크다.
일부 실시 예에서, 제1 성막 속도 및 제1 에칭 속도의 제어가 주어지면, 제1 전기 절연체 층(300)은 바닥부터 위로 트렌치(200)를 채우는데, 이는 전기 절연 재료가 트렌치(200)의 측벽 상에 축적되는 것보다 빠르게 전기 절연 재료가 트렌치(200)의 바닥에 축적됨을 의미한다.
일부 실시 예에서, 제1 전기 절연체 층 트렌치(304)는 제1 전기 절연체 층(300)이 형성될 때와 그 후에 존재한다. 일부 실시 예에서, 제1 전기 절연체 층 트렌치(304)는 제1 전기 절연체 층(300)의 하나 이상의 측벽 또는 표면(305)에 의하여 정의된다. 일부 실시 예에 따르면, 제1 전기 절연체 층 트렌치(304)는 제1 전기 절연체 층 트렌치(304)의 바닥을 정의하는 제1 전기 절연체 층(300)의 표면(303)으로부터 에칭 정지 층(106)의 상부 표면(1104)까지의 거리에 대응하는 트렌치 높이(H2)(1200)를 갖는다. 일부 실시 예에 따르면, 제1 전기 절연체 층 트렌치(304)는 제1 전기 절연체 층 트렌치(304)의 바닥을 정의하는 제1 전기 절연체 층(300)의 측벽의 최하부 부분(307, 309) 사이의 거리 또는 표면(303)의 길이에 대응하는 트렌치 폭(H3)(1202)을 갖는다. 일부 실시 예에서 제1 전기 절연체 층 트렌치(304)의 종횡비는 트렌치 높이(H2)(1200) 대 트렌치 폭(W2)(1202)의 비이다.
도 13을 참조하면, 일부 실시 예에 따르면, 제2 전기 절연체 층(400)은 전기 절연 재료가 제1 전기 절연체 층 트렌치(304) 내로 그리고 제1 전기 절연체 층(300) 위에 제2 성막 속도로 성막될 때 형성된다. 일부 실시 예에 따르면, 제2 성막 속도는 제1 전기 절연체 층 트렌치(304)의 종횡비에 기초한다.
일부 실시 예에 따르면, 종횡비(H2/W2)가 2 이상인 경우, 제2 성막 속도는 45 A/sec 이상이다. 일부 실시 예에 따르면, 종횡비(H2/W2)가 2 미만인 경우, 제2 성막 속도는 45 A/sec보다 작거나 같거나 크다. 일부 실시 예들에 따르면, H1/W1이 H2/W2보다 크면, 제2 성막 속도는 제1 성막 속도보다 작거나 같다.
일부 실시 예에 따르면, 제2 전기 절연체 층(400)은 전기 절연 물질이 성막되는 동안 또는 그 후 중 적어도 하나일 때 전기 절연 물질이 제2 전기 절연체 층(400)으로부터 제2 에칭 속도로 스퍼터-에칭될 때 형성된다. 일부 실시 예에 따르면, 제2 에칭 속도 또는 전기 절연 재료가 스퍼터-에칭되는 정도 또는 속도는 제1 전기 절연체 층 트렌치(304)의 종횡비에 기초한다. 일부 실시 예에 따르면, 종횡비(H2/W2)가 2 이상이면, 제2 에칭 속도는 14 A/sec 이하이다. 일부 실시 예에 따르면, 종횡비(H2/W2)가 2 미만이면, 제2 에칭 속도는 14 A/sec보다 작거나 같거나 크다. 일부 실시 예에 따르면, 제2 에칭 속도는 제1 에칭 속도보다 크다.
일부 실시 예에서, 제2 성막 속도 및 제2 에칭 속도의 제어가 주어지면, 제2 전기 절연체 층(400)은 바닥부터 위로 제1 전기 절연체 층 트렌치(304)를 채우는데, 이는 전기 절연 재료가 제1 전기 절연체 층 트렌치(304)의 측벽 상에 축적되는 것보다 빠르게 전기 절연 재료가 제1 전기 절연체 층 트렌치(304)의 바닥에 축적됨을 의미한다.
일부 실시 예에서, 제2 전기 절연체 층(400)이 형성될 때 및 그 후에 제2 전기 절연체 층 트렌치(402)가 존재한다. 일부 실시 예에서, 제2 전기 절연체 층 트렌치(402)는 제2 전기 절연체 층(400)의 하나 이상의 측벽 또는 표면(405)에 의하여 정의된다. 일부 실시 예에 따르면, 제2 전기 절연체 층 트렌치(402)는 제2 전기 절연체 층 트렌치(402)의 바닥을 정의하는 제2 전기 절연체 층(400)의 표면(403)으로부터 에칭 정지 층(106)의 상부 표면(1104)까지의 거리에 대응하는 트렌치 높이(H3)(1300)를 갖는다. 일부 실시 예에 따르면, 제2 전기 절연체 층 트렌치(402)는 제2 전기 절연체 층 트렌치(402)의 바닥을 정의하는 제2 전기 절연체 층(400)의 측벽의 최하부 부분(407, 409) 사이의 거리 또는 표면(403)의 길이에 대응하는 트렌치 폭(W3)(1302)을 갖는다. 일부 실시 예들에서, 제2 전기 절연체 층 트렌치(402)의 종횡비는 트렌치 높이(H3)(1300) 대 트렌치 폭(W3)(1302)의 비이다.
도 14를 참조하면, 일부 실시 예에 따르면, 제3 전기 절연체 층(500)은 전기 절연 재료가 제2 전기 절연체 층 트렌치(402) 내로 그리고 제2 전기 절연체 층(400) 위에 제3 성막 속도로 성막될 때 형성된다. 일부 실시 예들에 따르면, 제3 성막 속도는 제2 전기 절연체 층 트렌치(402)의 종횡비에 기초한다.
일부 실시 예에 따르면, 종횡비(H3/W3)가 1 이상인 경우, 제3 성막 속도는 60 A/sec 이상이다. 일부 실시 예에 따르면, 종횡비(H3/W3) 1 미만인 경우, 제3 성막 속도는 60 A/sec보다 작거나 같거나 크다. 일부 실시 예들에 따르면, H3/W3이 H2/W2보다 크면, 제3 성막 속도는 제2 성막 속도보다 크거나 같다.
일부 실시 예에 따르면, 제3 전기 절연체 층(500)은 전기 절연 물질이 성막되는 동안 또는 그 후 중 적어도 하나일 때 전기 절연 물질이 제3 전기 절연체 층(500)으로부터 제3 에칭 속도로 스퍼터-에칭될 때 형성된다. 일부 실시 예에 따르면, 제3 에칭 속도 또는 전기 절연 재료가 스퍼터-에칭되는 정도 또는 속도는 제2 전기 절연체 층 트렌치(402)의 종횡비에 기초한다. 일부 실시 예에 따르면, 종횡비(H3/W3)가 1 이상이면, 제3 에칭 속도는 8 A/sec 이하이다. 일부 실시 예에 따르면, 종횡비(H3/W3)가 1 미만이면, 제3 에칭 속도는 8 A/sec보다 작거나 같거나 크다. 일부 실시 예에 따르면, 제3 에칭 속도는 제2 에칭 속도보다 작다.
일부 실시 예에서, 제3 성막 속도 및 제3 에칭 속도의 제어가 주어지면, 제3 전기 절연체 층(500)은 바닥부터 위로 제2 전기 절연체 층 트렌치(402)를 채우는데, 이는 전기 절연 재료가 제2 전기 절연체 층 트렌치(402)의 측벽 상에 축적되는 것보다 빠르게 전기 절연 재료가 제2 전기 절연체 층 트렌치(402)의 바닥에 축적됨을 의미한다.
도 15를 참조하면, 도시의 명확성을 위하여 제1 전기 절연체 층(300), 제2 전기 절연체 층(400), 제3 전기 절연체 층(500)이 절연 구조물(1500)로서 조합하여 도시되어 있으나 이에 한정되는 것은 아니다. 도 15에서 절연 구조물(1500)은 제1 전기 절연체 층(300), 제2 전기 절연체 층(400), 제3 전기 절연체 층(500) 사이에 구분 없이 도시된다.
도 16을 참조하면, 일부 실시 예에서, 평탄화된 STI 구조물(600)은 기판(102), 에칭 정지 층(106) 및 유전체 층(104)의 최상부 표면(103) 위의 절연 구조물(1500)의 일부를 예를 들어 CMP 또는 다른 적절한 기법 중 적어도 하나에 의하여 제거함으로써 형성된다. 일부 실시 예에서, 기판(102), 에칭 정지 층(106) 또는 유전체 층(104)의 최상부 표면(103) 위의 절연 구조물(1500)의 부분들 중 적어도 하나의 부분이 모두 제거되는 것은 아니다. 일부 실시 예에 따르면, 제거되는 절연 구조물(1500)의 부분은 반도체 장치(100)의 피처 또는 디바이스 중 적어도 하나에 기초한다. 일부 실시 예에 따르면, 제거되는 절연 구조물(1500)의 부분은 기판(102) 위에 형성될 디바이스에 기초한다. 일부 실시 예들에 따르면, 제거되는 절연 구조물(1500)의 부분들은 반도체 장치(100)의 후속 처리에 기초한다. 일부 실시 예들에 따르면, 제거되는 절연 구조물(1500)의 부분들은 반도체 장치(100)의 하나 이상의 성능 요건에 기초한다. 일부 실시 예들에 따르면, 제거되는 절연 구조물(1500)의 부분들은 반도체 장치(100)의 하나 이상의 설계 요건에 기초한다. 일부 실시 예에 따르면, 제거되는 절연 구조물(1500)의 부분들은 반도체 장치(100)의 하나 이상의 효율 요건에 기초한다.
도 17 내지 도 19는 일부 실시 예에 따른 다양한 제조 단계에서의 반도체 장치(100)의 단면도이다.
도 17을 참조하면, 일부 실시 예들에 따르면, 전기 절연 재료가 트렌치(200) 내로 성막될 때, 전기 절연 재료는 트렌치(200)의 바닥을 정의하는 기판(102)의 표면(205)과 같이 성막되고 있는 전기 절연 재료의 방향(1704)에 수직인 표면들로부터 일반적으로 위쪽으로(1702) 그리고 트렌치(200)의 측면들을 정의하는 측벽들(202, 203, 204)과 같이 성막되고 있는 전기 절연 재료의 방향(1704)에 평행하거나 수직이 아닌 표면으로부터 일반적으로 안쪽으로(1706) 축적된다. 전기 절연 재료가 트렌치(200) 내에 계속 축적됨에 따라, 트렌치(200)가 비교적 높은 예를 들어 3보다 큰 종횡비(H1/W1)를 가질 때, 측벽(202, 203, 204)으로부터 안쪽으로 축적되는 전기 절연 재료가 트렌치(200)의 채워지지 않은 영역을 핀치 오프(pinch-off)하거나 둘러싸는 것이 가능하다. 그 경우, 핀치 오프의 지점은 전기 절연 재료가 더 아래로 내려가는 것을 방지하는 장벽을 생성한다. 전기 절연 재료가 핀치 오프 지점 아래로, 그리고 채워지지 않은, 이제 둘러싸인 영역 내로 내려가는 것이 방지될 때, STI 구조물에서 공극이 고정된다. 일부 실시 예에서, 공극은 STI 구조물의 적어도 일부의 유전 값(dielectric value)을 변경함으로써 STI 구조물의 유효성을 감소시키는 물리적 결함이다.
일부 실시 예에 따르면, 트렌치(200)의 종횡비(H1/W1)가 비교적 높고, 예를 들어 3보다 크고, 공극 형성의 위험이 있다면, 전기 절연 재료의 유효 성막 속도는 상대적으로 높게 예를 들어 14보다 높게 설정된다. 일부 실시 예들에 따르면, 유효 성막 또는 성막 속도는 성막된 전기 절연 재료가 예를 들어 에칭에 의하여 동시에 또는 후속적으로 제거되는 속도에 비례하여 전기 절연 재료가 성막되는 속도에 대응한다. 일부 실시 예들에 따르면, 성막 속도는 트렌치를 정의하는 202, 203, 204, 205와 같은 표면 상에 전기 절연 재료가 축적되는 속도이고, 에칭 속도는 전기 절연 재료가 에칭되는 속도이거나 아니면 트렌치를 형성하는 표면 상에 전기 절연 재료의 축적으로 인하여 트렌치 내에 형성되는 전기 절연체 층으로부터 제거되는 속도이다. 일부 실시 예에 따르면, 다음과 같다.
유효 성막 속도 = 성막 속도 - 에칭 속도.
일부 실시 예들에 따르면, 유효 성막 속도는 성막 속도를 높게 설정하고 에칭 속도를 낮게 설정함으로써 높게 설정된다. 일부 실시 예들에 따르면, 유효 성막 속도는 에칭 속도를 0으로 설정함으로써 높게 설정된다. 일부 실시 예들에 따르면, 유효 성막 속도는 에칭 속도를 성막 속도보다 약간 낮게 설정함으로써 낮게 설정된다. 일부 실시 예들에 따르면, 유효 성막 속도는 성막 속도를 낮게 설정하고 에칭 속도를 0으로 설정함으로써 낮게 설정된다.
일부 실시 예에 따르면, 제1 전기 절연체 층(300)을 에칭하는 단계는 제1 전기 절연체 층(300)을 스퍼터-에칭하는 단계를 포함한다. 일부 실시 예에 따르면, 에칭 속도는 전기 절연 재료가 제1 전기 절연체 층(300)으로부터 스퍼터-에칭되는 속도이다. 일부 실시 예에 따르면, 제1 전기 절연체 층(300)이 형성되는 유효 성막 속도는 성막 속도/스퍼터-에칭 속도(D1/S1)의 비로 표현된다. 일부 실시 예들에 따르면, 제1 전기 절연체 층(300)을 15/1과 같이 비교적 높은 D1/S1 비로 형성하는 것은, 제1 전기 절연체 층(300)에 공극의 형성을 방지하거나 실질적으로 방지하는 것 중 적어도 하나인 속도로 전기 절연 재료가 기판(102)의 상부 표면으로부터 위쪽으로 축적되게 한다. 일부 실시 예에 따르면, 제1 전기 절연체 층(300)을 비교적 높은 D1/S1 비로 형성하는 것은 제1 전기 절연체 층(300)이 대부분 위쪽(1702) 방향으로 형성되게 한다.
일부 실시 예들에 따르면, D1/S1 비는 스퍼터-에칭 속도를 낮게 설정함으로써 제1 전기 절연체 층(300)을 형성하기 위하여 높게 설정된다. 일부 실시 예들에 따르면, D1/S1 비는 성막 속도를 높게 설정함으로써 제1 전기 절연체 층(300)을 형성하기 위하여 높게 설정된다. 일부 실시 예들에 따르면, 성막 속도를 높게 설정하고 스퍼터-에칭 속도를 낮게 설정함으로써 제1 전기 절연체 층(300)을 형성하기 위하여 D1/S1 비가 높게 설정된다. 일부 실시 예에 따르면, 제1 전기 절연체 층(300)을 형성하기 위한 D1/S1 비는 15/1보다 크다. 비교적 높은 D1/S1 비가 도 18에 복수의 화살표(1700)에 의하여 도시되어 있다. 복수의 화살표는 하향 방향으로 종점을 갖는 실선 화살표 및 하향 및 상향 방향으로 종점을 갖는 점선 화살표를 포함한다. 실선 화살표는 전기 절연 재료 성막 속도를 나타낸다. 점선 화살표는 제1 전기 절연체 층(300)이 스퍼터-에칭되거나 아니면 제거되는 것 중 적어도 하나의 속도를 나타낸다. 도 17은 실선 화살표 대 점선 화살표의 비가 60/3 = 20/1이기 때문에 비교적 높은 D1/S1 비를 도시한다.
도 18에 도시된 바와 같이, 일부 실시 예에 따르면, 제1 전기 절연체 층(300)이 비교적 높은 D1/S1 비로 형성될 때, 트렌치(304)의 종횡비(H2/W2)는 제1 전기 절연체 층(300)이 주로 위쪽(1702) 방향으로 형성되기 때문에 점진적으로 감소하므로, H2(1200)를 감소시키거나 W2(1202)를 감소시키는 것 중 적어도 하나를 초래한다. 일부 실시 예에 따르면, 종횡비(H2/W2)가 2 또는 대략 2일 때, 제2 전기 절연체 층(400)을 형성하기 위한 성막 속도/스퍼터-에칭 속도의 비(D2/S2)는 D1/S1보다 낮도록 수정된다. 일부 실시 예들에 따르면, 성막 속도(D2)를 감소시킴으로써 제2 전기 절연체 층(400)을 형성하기 위하여 (D2/S2) 비가 낮아진다. 일부 실시 예들에 따르면, 성막 속도를 감소시키고 스퍼터-에칭 속도(S2)를 증가시킴으로써 제2 전기 절연체 층(400)을 형성하기 위하여 D2/S2 비가 낮아진다. 일부 실시 예에 따르면, 제2 전기 절연체 층(400)을 형성하기 위한 D2/S2 비는 7/1 미만이다. 상대적으로 낮은 D2/S2 비는 도 18에서 복수의 화살표(1800)로 도시되어 있다. 실선 화살표 대 점선 화살표의 비는 40/8 = 5/1이며, 비교적 낮은 D2/S2 비를 나타낸다.
도 19를 참조하면, 일부 실시 예에 따르면, 제2 전기 절연체 층(400)을 형성하는 동안 비교적 낮은 D2/S2 비로 인하여 H3(1300)은 W3(1302)보다 크다. 일부 실시 예에 따르면, 트렌치(402)의 종횡비(H3/W3)는 트렌치(304)의 종횡비(H2/W2)보다 크다. 일부 실시 예에 따르면, 트렌치(402)의 종횡비(H3/W3)가 1 또는 대략 1일 때, 제3 전기 절연체 층(500)을 형성하기 위한 성막 속도/스퍼터-에칭 속도의 비(D3/S3)는 D2/S2보다 높게 설정된다. 일부 실시 예들에 따르면, D3/S3 비는 성막 속도(D3)를 증가시킴으로써 제3 전기 절연체 층(500)을 형성하기 위하여 더 높게 설정된다. 일부 실시 예들에 따르면, 성막 속도(D3)를 증가시키거나 스퍼터-에칭 속도(S3)를 감소시킴으로써 제3 전기 절연체 층(500)을 형성하기 위하여 D3/S3 비가 더 높게 설정된다. 일부 실시 예에 따르면, 제3 전기 절연체 층(500)을 형성하기 위한 D3/S3 비는 7/1보다 크고 15/1보다 작다. 제3 전기 절연체 층(500)을 형성하기 위한 D3/S3 비는 도 19에 복수의 화살표(1900)로 도시되어 있다. 실선 화살표 대 점선 화살표의 비는 50/5 = 10/1이다.
도 20은 일부 실시 예에 따른 플라즈마 성막 및 스퍼터링 툴(2000) 중 적어도 일부를 도시한다. 도 20에 도시된 뷰는 플라즈마 성막 및 스퍼터링 툴(2000)의 일부 내부 측면을 도시하기 위한 절취도(cutaway) 또는 단면도이다. 그러나, 플라즈마 컨테이너(2006), 플라즈마 덕트(2008), 터보 펌프 시스템(2010), 유도 코일 RF 전력 제어기(2022) 및 정전 척(electrostatic chuck) RF 전력 제어기(2024)와 같은 플라즈마 성막 및 스퍼터링 툴(2000)의 일부 입력/출력 컴포넌트는 도시의 명확성을 위하여 도 20에 절개로 도시되지 않았다. 일부 실시 예들에서, 플라즈마 성막 및 스퍼터링 툴(2000)은 CVD 시스템이다.
일부 실시 예들에 따르면, 플라즈마 성막 및 스퍼터링 툴(2000)은 가변(tunable) 정전 척(2012) 또는 다른 웨이퍼/기판 지지부가 배치되는 챔버(2004)를 정의하는 챔버 바디(2002)를 포함한다. 일부 실시 예에서, 정전 척 RF 전력 제어기(2024)는 가변 정전 척(2012)의 주파수 또는 전력 중 적어도 하나를 제어한다. 일부 실시 예에서, 정전 척 RF 전력 제어기(2024)는 프로세서 또는 다른 적합한 제어기 중 적어도 하나이다.
일부 실시 예에서, 챔버 바디(2002)는 알루미늄 또는 다른 적절한 재료 중 적어도 하나를 포함한다. 일부 실시 예에서, 가변 정전 척(2012)은 알루미늄 또는 다른 적절한 재료 중 적어도 하나를 포함한다. 일부 실시 예에서, 플라즈마 성막 및 스퍼터링 툴(2000)은 가스 포트(2026)를 통하여 챔버(2004) 내로 플라즈마 덕트(2008)를 통하여 플라즈마, 예컨대 O2 또는 다른 적절한 반응물질(reactant) 중 적어도 하나를 방출하기 위한 플라즈마 컨테이너(2006)를 포함한다.
일부 실시 예에서, 플라즈마 성막 및 스퍼터링 툴(2000)은 챔버(2004) 내로의 균일한 분포를 위하여 캐리어 가스가 분산되되는 하나 이상의 슬릿, 개구 등을 정의하는 샤워 헤드(2016)를 포함한다. 일부 실시 예에서, 유도 코일 RF 전력 제어기(2062)는 가변 유도 코일(2014)에 결합되고 샤워 헤드(2016) 중 하나 이상을 통하여 챔버(2004) 내로의 캐리어 가스의 주입을 제어한다. 일부 실시 예에서, 캐리어 가스는 11 amu(atomic mass unit)보다 작은 분자 질량을 갖는다. 일부 실시 예에서, 캐리어 가스는 헬륨이다.
일부 실시 예에서, 유도 코일 RF 전력 제어기(2062)는 가변 유도 코일(2014)의 주파수 또는 전력 중 적어도 하나를 제어한다. 일부 실시 예에서, 유도 코일 RF 전력 제어기(2022)는 프로세서 또는 다른 적합한 제어기들 중 적어도 하나이다. 일부 실시 예들에 따르면, 유도 코일 RF 전력 제어기(2062) 및 정전 척 RF 전력 제어기(2024)는 하나의 처리 유닛을 포함한다. 일부 실시 예들에 따르면, 유도 코일 RF 전력 제어기(2022)는 제1 처리 유닛을 포함하고, 정전 척 RF 전력 제어기(2024)는 제1 처리 유닛과는 상이한 제2 처리 유닛을 포함한다.
일부 실시 예에서, 전구체(precursor) 가스는 하나 이상의 샤워 헤드(2016)를 통하여 챔버(2004)로 도입된다. 일부 실시 예에서, 전구체 가스는 SiH4 또는 다른 적합한 가스 중 적어도 하나이다.
일부 실시 예에서, 세라믹 온도-제어 돔(2018)은 가변 유도 코일(2014)을 챔버 바디(2002)로부터 분리한다. 일부 실시 예에서, 가열/냉각 플레이트(2020)는 온도를 조절하기 위하여 가변 유도 코일(2014)에 인접한다.
일부 실시 예에서, 터보 펌프 시스템(2010)은 챔버(2004)로부터 반응 부생성물(by-products)을 제거하도록 구성된다. 일부 실시 예에서, 터보 펌프 시스템(2010)은 반응 부생성물을 제거하는 동안, 반응 부생성물의 고온 및 높은 반응성을 견디도록 구성된다.
일부 실시 예에 따르면, 트렌치 절연 층은 가변 정전 척(2012)에 의하여지지되는 웨이퍼/기판 내에 또는 웨이퍼/기판 상에 형성된다. 트렌치 절연 층은 챔버(2004) 내로 주입된 반응물로부터 형성된다. 일부 실시 예에서, 반응물은 SiO4 및 O2이고, 챔버(2004) 내에서 반응하여 SiO2를 형성한다. 일부 실시 예에서, 챔버(2004) 내의 웨이퍼/기판 내에 또는 웨이퍼/기판 상에 트렌치 절연 층을 형성하기 위한 화학식은 다음과 같다:
SiH4 + O2 + He(캐리어 가스) → SiO2 + H2O + He(캐리어 가스)
일부 실시 예에 따르면, 전기 절연 재료 성막 속도 및 전기 절연체 층 스퍼터-에칭 속도는 챔버(2004) 내로 주입되는 캐리어 가스의 타입에 의하여 영향을 받는다. 일부 실시 예에 따르면, 전기 절연 재료 성막 속도 및 전기 절연체 층 스퍼터-에칭 속도는 챔버(2004) 내로 주입된 캐리어 가스의 원자 질량에 의하여 영향을 받는다. 일부 실시 예에 따르면, 전기 절연 재료 성막 속도 및 전기 절연체 층 스퍼터-에칭 속도는 캐리어 가스의 원자 질량에 반비례한다. 일부 실시 예들에 따르면, 캐리어 가스의 원자 질량이 낮을수록, 전기 절연 재료 성막 속도가 커지고, 전기 절연체 층 스퍼터-에칭 속도가 커진다.
일부 실시 예들에 따르면, 전기 절연 재료 성막 속도 및 전기 절연체 층 스퍼터-에칭 속도는 챔버(2004) 내로 주입된 캐리어 가스의 타입, 가변 유도 코일(2014)에 의하여 공급되는(sourced) 전력, 가변 유도 코일(2014)에 의하여 공급되는 주파수, 가변 정전 척(2012)에 의하여 공급되는 전력, 또는 가변 정전 척(2012)에 의하여 공급되는 주파수 중 적어도 하나에 기초한다.
일부 실시 예들에 따르면, 전기 절연 재료 성막 속도 또는 전기 절연체 층 스퍼터-에칭 속도 중 적어도 하나는 챔버(2004) 내로 주입된 캐리어 가스의 타입, 가변 유도 코일(2014)에 의하여 공급되는 전력, 가변 유도 코일(2014)에 의하여 공급되는 주파수, 가변 정전 척(2012)에 의하여 공급되는 전력, 또는 가변 정전 척(2012)에 의하여 공급되는 주파수 중 적어도 하나를 조정함으로써 튜닝된다. 일부 실시 예에서, 가변 유도 코일(2014)에 의하여 공급되는 전력 및 주파수 및 가변 정전 척(2012)에 의하여 공급되는 전력 및 주파수로부터 챔버(2004) 내에 정전기 장(electrostatic field)이 생성된다. 일부 실시 예에서, 가변 유도 코일(2014)은 고정된 와트 수를 공급하고 가변 정전 척(2012)은 정전기 장을 튜닝하기 위하여 조정 가능한 와트 수를 공급한다. 일부 실시 예에서, 가변 정전 척(2012)은 고정 와트 수를 공급하고, 가변 유도 코일(2014)은 정전기 장을 튜닝하기 위하여 조정 가능한 와트 수를 공급한다. 일부 실시 예에서, 가변 유도 코일(2014) 및 가변 정전 척(2012)은 각각 챔버(2004) 내에서 정전기 장을 생성 및 튜닝하기 위하여 각각의 조정 가능한 전력 주파수를 공급한다.
일부 실시 예들에서, 가변 유도 코일(2014)은 5,000 와트 이상의 고정 무선 주파수 전력을 공급한다. 일부 실시 예에서, 가변 유도 코일(2014)은 7,000 와트의 고정 무선 주파수 전력을 공급한다.
일부 실시 예에서, 가변 정전 척(2012)은 2,500 와트 이하의 고정 무선 주파수 전력을 공급한다. 일부 실시 예에서, 가변 정전 척(2012)은 각각의 절연체 성막 속도에 대응하는 하나 이상의 미리 정해진 와트 수를 공급하도록 조정 가능하다.
동작의 일부 실시 예에서, 가변 유도 코일(2014)과 가변 정전 척(2012)에 의하여 그 사이에 생성된 정전기 장의 영향 하에 충격 이온 및 전자가 O2 플라즈마로부터 분리된다. 일부 실시 예에서 가변 정전 척(2012)은 웨이퍼 유지(holding) 전극이다. RF 바이어싱 전원이 가변 정전 척(2012)에 인가될 때, 성막 동안 상당한 이온 충격(스퍼터-에칭) 컴포넌트가 생성된다. 따라서, 기판 트렌치 충전을 위하여, 플라즈마 처리는 성막 동안 느슨하게 성막된 산화물이 반응성 이온에 의하여 스퍼터링(sputtered off)되는 동시 성막/에칭 공정이다.
일부 실시 예들에서, 챔버(2004)는 가변 유도 코일(2014) 전력을 5,000 와트 이상으로 조정하는 것, 가변 정전 척(2012) 전력을 2,500 와트 이하로 조정하는 것, 또는 전구체 가스의 챔버(2004) 내로의 유량을 비교적 높은 속도로 조정하는 것 중 적어도 하나에 의하여 15/1보다 큰 D/S 비로 튜닝 가능하다.
일부 실시 예들에서, 챔버(2004)는 가변 유도 코일(2014) 전력을 5,000 와트 이상으로 조정하는 것, 가변 정전 척(2012) 전력을 3,000 와트보다 높고 4,000 와트보다 낮게 조정하는 것, 또는 전구체 가스의 챔버(2004) 내로의 유량을 15/1보다 큰 D/S 비를 달성하기 위한 전구체 가스의 유량보다 낮은 속도로 조정하는 것 중 적어도 하나에 의하여 7/1보다 작은 D/S 비로 튜닝 가능하다.
일부 실시 예들에서, 챔버(2004)는 가변 유도 코일(2014) 전력을 5,000 와트 이상으로 조정하는 것, 가변 정전 척(2012) 전력을 1,000 와트보다 높고 3,000 와트보다 낮게 조정하는 것, 전구체 가스의 챔버(2004) 내로의 유량을 15/1보다 큰 D/S 비를 달성하기 위한 전구체 가스의 유량보다 작은 속도로 조정하는 것, 또는 전구체 가스의 챔버(2004) 내로의 유량을 7/1보다 작은 D/S 비를 달성하기 위한 전구체 가스의 유량보다 큰 속도로 조정하는 것 중 적어도 하나에 의하여 7/1 및 15/1 사이의 D/S 비로 튜닝 가능하다.
본 명세서에 기술된 반도체 장치(100)의 제조는 일반적으로 기판의 트렌치 내에 3 개의 전기 절연체 층을 형성하는 단계를 포함한다. 그러나, 기판의 트렌치 내에 3 개가 아닌 전기 절연체 층의 형성이 고려된다. 일부 실시 예들에 따르면, 격리 구조물을 형성하기 위하여 기판의 트렌치 내에 3 개 미만의 전기 절연체 층들이 형성된다. 일부 실시 예에 따르면, 격리 구조물을 형성하기 위하여 기판의 트렌치 내에 3 개보다 많은 전기 절연체 층이 형성된다. 일부 실시 예들에 따르면, 적어도 상이한 전기 절연체 층들이 상이한 시간들에서, 상이한 조건들 등 하에서 개별적으로 형성되기 때문에, 밀도와 같은 전기 절연체 층들 중 하나의 측정 가능한 물리적 특성의 값이 다른 전기 절연체 층 중 하나의 측정 가능한 물리적 특성의 값과는 상이하다.
일부 실시 예에 따르면, 반도체 장치를 형성하는 방법은 반도체 기판의 트렌치 내에 제1 전기 절연체 층을 제1 속도로 형성하는 단계 및 제1 전기 절연체 층 위에 제2 전기 절연체 층을 제2 속도로 형성하는 단계를 포함하고, 제2 속도는 제1 속도보다 작다.
일부 실시 예에 따르면, 제1 전기 절연체 층을 형성하는 단계는 산화물 층을 형성하는 단계를 포함한다.
일부 실시 예들에 따르면, 방법은 반도체 기판 상에 유전체 층을 형성하는 단계 및 유전체 층 및 반도체 기판을 에칭함으로써 트렌치를 형성하는 단계를 포함한다.
일부 실시 예에 따르면, 제1 전기 절연체 층을 형성하는 단계는 반도체 기판 위에 전기 절연 재료를 제3 속도로 성막하는 단계 및 제1 전기 절연체 층을 제4 속도로 스퍼터-에칭하는 단계를 포함하며, 제3 속도 대 제4 속도의 비는 15/1보다 크다.
일부 실시 예에 따르면, 제2 전기 절연체 층을 형성하는 단계는 제1 전기 절연체 층 위에 전기 절연 재료를 제3 속도로 성막하는 단계 및 제2 전기 절연체 층을 제4 속도로 스퍼터-에칭하는 단계를 포함하며, 제3 속도 대 제4 속도의 비는 7/1보다 작다.
일부 실시 예에 따르면, 방법은 제2 전기 절연체 층 위에 제3 전기 절연체 층을 제3 속도로 형성하는 단계를 포함하고, 제3 속도는 제2 속도보다 크다.
일부 실시 예에 따르면, 제3 전기 절연체 층을 형성하는 단계는 제2 전기 절연체 층 위에 전기 절연 재료를 제4 속도로 성막하는 단계 및 제3 전기 절연체 층을 제5 속도로 스퍼터-에칭하는 단계를 포함하며, 제4 속도 대 제5 속도의 비는 7/1에서 15/1의 범위 내에 있다.
일부 실시 예에 따르면, 트렌치는 높이-대-폭의 제1 종횡비(H1/W1)를 가지며, 제1 전기 절연체 층을 형성하는 단계는 높이-대-폭의 제2 종횡비(H2/W2)를 갖는 제1 전기 절연체 층 트렌치를 가지도록 제1 전기 절연체 층을 형성하는 단계를 포함하고, H2/W2는 H1/W1보다 작다.
일부 실시 예에 따르면, 방법은 제1 전기 절연체 층에 인접한 반도체 기판에 제1 전도성 영역을 형성하는 단계 및 제1 전기 절연체 층에 인접한 반도체 기판에 제2 전도성 영역을 형성하는 단계를 포함하며, 제1 전도성 영역은 제2 전도성 영역과는 상이하다.
일부 실시 예에 따르면, 반도체 장치는 반도체 기판의 트렌치 내의 제1 전기 절연체 층, 및 트렌치 내 그리고 제1 전기 절연체 층 위의 제2 전기 절연체 층을 갖는 격리 구조물을 포함한다.
일부 실시 예에 따르면, 제1 전기 절연체 층은 측정 가능한 물리적 특성을 가지며, 제2 전기 절연체 층은 측정 가능한 물리적 특성을 가지며, 제1 전기 절연체 층의 측정 가능한 물리적 특성의 값은 제2 전기 절연체 층의 측정 가능한 물리적 특성의 값과는 상이하다.
일부 실시 예에 따르면, 측정 가능한 물리적 특성은 밀도이다.
일부 실시 예에 따르면, 트렌치의 종횡비는 높이1/폭1(H1/W1)이고, 제1 전기 절연체 층의 제1 전기 절연체 층 트렌치의 종횡비는 높이2/폭2(H2/W2)이며, H2/W2는 H1/W1과는 상이하다.
일부 실시 예에 따르면, 격리 구조물은 트렌치 내에 그리고 제2 전기 절연체 층 위에 제3 전기 절연체 층을 포함한다.
일부 실시 예에 따르면, H2/W2는 H1/W1보다 작다.
일부 실시 예에 따르면, 반도체 장치는 격리 구조물의 제1 측벽에 인접한 반도체 기판의 제1 전도성 영역 및 격리 구조물의 제2 측벽에 인접한 반도체 기판의 제2 전도성 영역을 포함한다.
일부 실시 예들에 따르면, 제1 전도성 영역은 드레인 영역 또는 소스 영역 중 적어도 하나이다.
일부 실시 예에 따르면, 제1 전기 절연체 층은 제1 산화물 층이고, 제2 전기 절연체 층은 제2 산화물 층이다.
일부 실시 예들에 따르면, 반도체 장치를 형성하는 방법은 반도체 기판 내에 트렌치를 형성하는 단계, 트렌치 내에 제1 산화물 층을 형성하는 단계, 및 제1 산화물 층 위에서 트렌치 내에 제2 산화물 층을 형성하는 단계를 포함하고, 제1 산화물 층은 제1 밀도를 가지고, 제2 산화물 층은 제2 밀도를 가지며, 제2 밀도는 제1 밀도와는 상이하다.
일부 실시 예에 따르면, 방법은 제2 산화물 층 위에서 트렌치 내에 제3 산화물 층을 형성하는 단계를 포함하고, 제3 산화물 층은 제2 밀도와는 상이한 제3 밀도를 갖는다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시 예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에 도입된 실시 예의 본 발명이 동일한 목적을 수행하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해하여야 한다. 당업자는 또한 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식하여야 한다.
주제(subject matter)는 구조적 특징 또는 방법론적 동작에 특유한 언어로 설명되었지만, 첨부된 청구 범위의 주제는 반드시 전술한 특정 특징 또는 동작으로 제한되는 것은 아니라는 것을 이해하여야 한다. 오히려, 전술한 특정 특징 및 동작은 청구 범위 중 적어도 일부를 구현하는 예시적인 형태로서 개시되어 있다.
실시 예들의 다양한 동작들이 여기에 제공된다. 동작의 일부 또는 전부가 설명되는 순서는 이들 동작이 반드시 순서 의존적임을 암시하는 것으로 해석되어서는 안 된다. 이 설명의 이점을 갖는 대안적인 순서가 이해될 것이다. 또한, 모든 동작이 본 명세서에 제공된 각 실시 예에 반드시 존재하는 것은 아니라는 것이 이해될 것이다. 또한, 일부 실시 예들에서 모든 동작들이 필요한 것은 아니라는 것이 이해될 것이다.
본 명세서에 도시된 계층, 피처, 소자 등은 예를 들어, 단순성 및 이해의 용이성의 목적을 위하여 구조적 치수 또는 배향과 같은 서로에 대해 특정 치수로 도시되어 있고, 일부 실시 예에서 이들의 실제 치수는 본 명세서에 도시된 것과 실질적으로 상이하다는 것을 이해할 것이다. 또한, 예를 들어, 에칭 기법, 평탄화 기법, 주입 기법, 도핑 기법, 스핀-온 기법, 스퍼터링 기법, 성장 기법 또는 CVD와 같은 성막 기법 중 적어도 하나와 같은 본 명세서에 언급된 계층, 영역, 피처, 소자 등을 형성하기 위한 다양한 기법이 존재한다.
또한, 본 명세서에서 "예시적인(exemplary)"은 예(example), 사례(instance), 예시(illustration) 등으로서 작용하는 것을 의미하는 것으로 본 명세서에서 사용되며, 반드시 장점이 있는 것은 아니다. 본 출원에서 사용된 바와 같이, "또는(or)"은 배타적인(exclusive) "또는"보다는 포괄적인(inclusive) "또는"을 의미하는 것으로 의도된다. 또한, 본 출원 및 첨부된 청구범위에서 사용된 "a" 및 "an"은 달리 명시되지 않거나 문맥상 단수형에 관한 것이 분명하지 않은 한 "하나 이상(one or more)"을 의미하는 것으로 일반적으로 해석되어야 한다. 또한, A 및 B 중 적어도 하나(at least one of A and B) 및/또는 그와 유사한 것은 일반적으로 A 또는 B 또는 A와 B 둘 모두를 의미한다. 또한, "포함하다(includes)", "갖는(having)", "가진다(has)", "갖는(with)" 또는 이들의 변형이 사용되는 경우, 이러한 용어는 용어 "포함하는(comprising)"과 유사한 방식으로 포괄적인 것으로 의도된다. 또한 달리 명시되지 않는 한 "제1(first)", "제2(second)" 등은 시간적 측면, 공간적 측면, 순서 등을 의미하도록 의도되지 않는다. 오히려, 이러한 용어는 단지 피처, 소자, 항목 등에 대한 식별자, 명칭 등으로서 사용된다. 예를 들어, 제1 소자 및 제2 소자는 일반적으로 소자 A 및 소자 B 또는 두 개의 상이한 또는 두 개의 동일한 소자 또는 동일한 소자에 대응한다.
또한, 본 개시가 하나 이상의 구현과 관련하여 도시되고 설명되었지만, 본 명세서 및 첨부 도면의 판독 및 이해에 기초하여 당업자에게 균등한 변경 및 수정이 이루어질 것이다. 본 개시는 이러한 모든 수정 및 변경을 포함하며 다음의 청구범위의 범주에 의하여서만 제한된다. 특히, 전술한 컴포넌트(예를 들어, 소자, 자원 등)에 의하여 수행되는 다양한 기능과 관련하여, 그러한 컴포넌트를 설명하기 위하여 사용된 용어는 달리 지시되지 않는 한 비록 개시된 구조물과 구조적으로 균등하지는 않지만, (예를 들어, 기능적으로 균등한) 설명된 컴포넌트의 지정된 기능을 수행하는 임의의 컴포넌트에 대응하도록 의도된다. 또한, 본 개시의 특정 피처는 몇몇 구현 중 하나에 대해서만 개시되었을 수 있지만, 이러한 피처는 임의의 주어진 또는 특정 애플리케이션에 바람직하고 유리할 수 있는 다른 구현의 하나 이상의 다른 피처와 조합될 수 있다.
실시예
1. 반도체 장치(semiconductor arrangement)를 형성하는 방법에 있어서,
반도체 기판의 트렌치 내에 제1 전기 절연체 층을 제1 속도로 형성하는 단계; 및
상기 제1 전기 절연체 층 위에 제2 전기 절연체 층을 제2 속도로 형성하는 단계를 포함하고,
상기 제2 속도는 상기 제1 속도보다 작은 것인 반도체 장치 형성 방법.
2. 제1항에 있어서, 상기 제1 전기 절연체 층을 형성하는 단계는 산화물 층을 형성하는 단계를 포함하는 것인 반도체 장치 형성 방법.
3. 제1항에 있어서,
상기 반도체 기판 상에 유전체 층을 형성하는 단계; 및
상기 유전체 층 및 상기 반도체 기판을 에칭함으로써 상기 트렌치를 형성하는 단계를 포함하는 반도체 장치 형성 방법.
4. 제1항에 있어서, 상기 제1 전기 절연체 층을 형성하는 단계는:
상기 반도체 기판 위에 전기 절연 재료를 제3 속도로 성막하는 단계; 및
상기 제1 전기 절연체 층을 제4 속도로 스퍼터-에칭하는 단계를 포함하고,
상기 제3 속도 대 상기 제4 속도의 비는 15/1보다 큰 것인 반도체 장치 형성 방법.
5. 제1항에 있어서, 상기 제2 전기 절연체 층을 형성하는 단계는:
상기 제1 전기 절연체 층 위에 전기 절연 재료를 제3 속도로 성막하는 단계; 및
상기 제2 전기 절연체 층을 제4 속도로 스퍼터-에칭하는 단계를 포함하고,
상기 제3 속도 대 상기 제4 속도의 비는 7/1보다 작은 것인 반도체 장치 형성 방법.
6. 제1항에 있어서,
상기 제2 전기 절연체 층 위에 제3 전기 절연체 층을 제3 속도로 형성하는 단계를 포함하고,
상기 제3 속도는 상기 제2 속도보다 큰 것인 반도체 장치 형성 방법.
7. 제6항에 있어서, 상기 제3 전기 절연체 층을 형성하는 단계는:
상기 제2 전기 절연체 층 위에 전기 절연 재료를 제4 속도로 성막하는 단계; 및
상기 제3 전기 절연체 층을 제5 속도로 스퍼터-에칭하는 단계를 포함하고,
제4 속도 대 제5 속도의 비는 7/1 내지 15/1의 범위 내에 있는 것인 반도체 장치 형성 방법.
8. 제1항에 있어서,
상기 트렌치는 높이-대-폭의 제1 종횡비(H1/W1)를 가지며,
상기 제1 전기 절연체 층을 형성하는 단계는 높이-대-폭의 제2 종횡비(H2/W2)를 갖는 제1 전기 절연체 층 트렌치를 갖도록 제1 전기 절연체 층을 형성하는 단계를 포함하고,
H2/W2가 H1/W1보다 작은 것인 반도체 장치 형성 방법.
9. 제1항에 있어서,
상기 제1 전기 절연체 층에 인접한 상기 반도체 기판 내에 제1 전도성 영역을 형성하는 단계; 및
상기 제1 전기 절연체 층에 인접한 상기 반도체 기판 내에 제2 전도성 영역을 형성하는 단계를 포함하고,
상기 제1 전도성 영역은 상기 제2 전도성 영역과는 상이한 것인 반도체 장치 형성 방법.
10. 반도체 장치에 있어서,
격리 구조물을 포함하고,
상기 격리 구조물은:
반도체 기판의 트렌치 내의 제1 전기 절연체 층; 및
상기 트렌치 내 및 상기 제1 전기 절연체 층 위의 제2 전기 절연체 층을 포함하는 것인 반도체 장치.
11. 제10항에 있어서,
상기 제1 전기 절연체 층은 측정 가능한 물리적 특성을 가지고,
상기 제2 전기 절연체 층은 측정 가능한 물리적 특성을 가지며,
상기 제1 전기 절연체 층의 측정 가능한 물리적 특성의 값은 상기 제2 전기 절연체 층의 측정 가능한 물리적 특성의 값과는 상이한 것인 반도체 장치.
12. 제11항에 있어서, 상기 측정 가능한 물리적 특성은 밀도인 것인 반도체 장치.
13. 제10항에 있어서,
상기 트렌치의 종횡비는 높이1/폭1(H1/W1)이고,
상기 제1 전기 절연체 층 내의 제1 전기 절연체 층 트렌치의 종횡비는 높이2/폭2(H2/W2)이고,
H2/W2는 H1/W1과는 상이한 것인 반도체 장치.
14. 제10항에 있어서, 상기 격리 구조물은:
상기 트렌치 내 및 상기 제2 전기 절연체 층 위에 제3 전기 절연체 층을 포함하는 것인 반도체 장치.
15. 제10항에 있어서, H2/W2가 H1/W1보다 작은 것인 반도체 장치.
16. 제10항에 있어서,
상기 격리 구조물의 제1 측벽에 인접한 상기 반도체 기판 내의 제1 전도성 영역; 및
상기 격리 구조물의 제2 측벽에 인접한 상기 반도체 기판 내의 제2 전도성 영역을 포함하는 반도체 장치.
17. 제16항에 있어서, 상기 제1 전도성 영역은 드레인 영역 또는 소스 영역 중 적어도 하나인 것인 반도체 장치.
18. 제10항에 있어서, 상기 제1 전기 절연체 층은 제1 산화물 층이고, 상기 제2 전기 절연체 층은 제2 산화물 층인 것인 반도체 장치.
19. 반도체 장치를 형성하는 방법에 있어서,
반도체 기판의 트렌치 내에 제1 밀도를 가지는 제1 산화물 층을 형성하는 단계; 및
상기 제1 산화물 층 위의 트렌치 내에 제2 밀도를 가지는 제2 산화물 층을 형성하는 단계를 포함하고,
상기 제2 밀도는 상기 제1 밀도와는 상이한 것인 반도체 장치 형성 방법.
20. 제19항에 있어서,
상기 제2 산화물 층 위의 트렌치 내에 제3 밀도를 가지는 제3 산화물 층을 형성하는 단계를 포함하고,
상기 제3 밀도는 상기 제2 밀도와는 상이한 것인 반도체 장치 형성 방법.

Claims (10)

  1. 반도체 장치(semiconductor arrangement)를 형성하는 방법에 있어서,
    반도체 기판의 트렌치 내에 제1 전기 절연체 층을 제1 속도로 형성하는 단계; 및
    상기 제1 전기 절연체 층 위에 제2 전기 절연체 층을 제2 속도로 형성하는 단계를 포함하고,
    상기 제2 속도는 상기 제1 속도보다 작은 것인 반도체 장치 형성 방법.
  2. 제1항에 있어서, 상기 제1 전기 절연체 층을 형성하는 단계는 산화물 층을 형성하는 단계를 포함하는 것인 반도체 장치 형성 방법.
  3. 제1항에 있어서,
    상기 반도체 기판 상에 유전체 층을 형성하는 단계; 및
    상기 유전체 층 및 상기 반도체 기판을 에칭함으로써 상기 트렌치를 형성하는 단계를 포함하는 반도체 장치 형성 방법.
  4. 제1항에 있어서, 상기 제1 전기 절연체 층을 형성하는 단계는:
    상기 반도체 기판 위에 전기 절연 재료를 제3 속도로 성막하는 단계; 및
    상기 제1 전기 절연체 층을 제4 속도로 스퍼터-에칭하는 단계를 포함하고,
    상기 제3 속도 대 상기 제4 속도의 비는 15/1보다 큰 것인 반도체 장치 형성 방법.
  5. 제1항에 있어서, 상기 제2 전기 절연체 층을 형성하는 단계는:
    상기 제1 전기 절연체 층 위에 전기 절연 재료를 제3 속도로 성막하는 단계; 및
    상기 제2 전기 절연체 층을 제4 속도로 스퍼터-에칭하는 단계를 포함하고,
    상기 제3 속도 대 상기 제4 속도의 비는 7/1보다 작은 것인 반도체 장치 형성 방법.
  6. 제1항에 있어서,
    상기 제2 전기 절연체 층 위에 제3 전기 절연체 층을 제3 속도로 형성하는 단계를 포함하고,
    상기 제3 속도는 상기 제2 속도보다 큰 것인 반도체 장치 형성 방법.
  7. 제1항에 있어서,
    상기 트렌치는 높이-대-폭의 제1 종횡비(H1/W1)를 가지며,
    상기 제1 전기 절연체 층을 형성하는 단계는 높이-대-폭의 제2 종횡비(H2/W2)를 갖는 제1 전기 절연체 층 트렌치를 갖도록 제1 전기 절연체 층을 형성하는 단계를 포함하고,
    H2/W2가 H1/W1보다 작은 것인 반도체 장치 형성 방법.
  8. 제1항에 있어서,
    상기 제1 전기 절연체 층에 인접한 상기 반도체 기판 내에 제1 전도성 영역을 형성하는 단계; 및
    상기 제1 전기 절연체 층에 인접한 상기 반도체 기판 내에 제2 전도성 영역을 형성하는 단계를 포함하고,
    상기 제1 전도성 영역은 상기 제2 전도성 영역과는 상이한 것인 반도체 장치 형성 방법.
  9. 반도체 장치에 있어서,
    격리 구조물을 포함하고,
    상기 격리 구조물은:
    반도체 기판의 트렌치 내의 제1 전기 절연체 층; 및
    상기 트렌치 내 및 상기 제1 전기 절연체 층 위의 제2 전기 절연체 층을 포함하는 것인 반도체 장치.
  10. 반도체 장치를 형성하는 방법에 있어서,
    반도체 기판의 트렌치 내에 제1 밀도를 가지는 제1 산화물 층을 형성하는 단계; 및
    상기 제1 산화물 층 위의 트렌치 내에 제2 밀도를 가지는 제2 산화물 층을 형성하는 단계를 포함하고,
    상기 제2 밀도는 상기 제1 밀도와는 상이한 것인 반도체 장치 형성 방법.
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