JPH11274471A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH11274471A JPH11274471A JP7363998A JP7363998A JPH11274471A JP H11274471 A JPH11274471 A JP H11274471A JP 7363998 A JP7363998 A JP 7363998A JP 7363998 A JP7363998 A JP 7363998A JP H11274471 A JPH11274471 A JP H11274471A
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Abstract
(57)【要約】
【課題】 層間絶縁膜の電気的、機械的強度を高め、電
極間短絡や亀裂の発生を防止する。 【解決手段】 シリコン基板１のトレンチ部１ａの底面
側の成膜速度が側面側の成膜速度より速い成膜条件とお
そい成膜条件で交互に層間絶縁膜６のＣＶＤ成膜を行
う。
極間短絡や亀裂の発生を防止する。 【解決手段】 シリコン基板１のトレンチ部１ａの底面
側の成膜速度が側面側の成膜速度より速い成膜条件とお
そい成膜条件で交互に層間絶縁膜６のＣＶＤ成膜を行
う。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体素子の製
造方法、特にパワー半導体素子の製造方法に関するもの
である。
造方法、特にパワー半導体素子の製造方法に関するもの
である。
【０００２】
【従来の技術】サイリスタ、トランジスタ等のパワー半
導体素子においては、素子の遮断電流を大きくする方法
として、ウェハ上面の２種類のアルミニウム配線（ゲー
ト配線とカソード配線）を多層化することによって、面
積利用率の増加と面内の引出し抵抗の均一化を図る方法
がとられている。図６は従来の多層配線型パワー半導体
素子の断面構造を示し、１はシリコン基板、２はシリコ
ン基板１の表面から熱拡散により形成されたゲート（又
はベース）拡散層、３は同じくシリコン基板１に形成さ
れたカソード拡散層、４はＳｉＯ2からなり、シリコン
基板１の全面をおおう絶縁膜であり、ゲート（ベース）
拡散層２及びカソード拡散層３に対応した部分は開口さ
れる。５はこのゲート（ベース）拡散層２に対応した開
口に成膜された１段目電極（ゲートまたはベース電極）
であり、Ａｌにより形成されている。６はＳｉＯ2から
なり、１段目電極５の周囲をおおう層間絶縁膜であり、
ＣＶＤ膜により形成されている。７はＡｌからなり、カ
ソード拡散層３に対応した開口に成膜されるとともに、
層間絶縁膜６上にも成膜された２段目電極（カソード電
極）である。
導体素子においては、素子の遮断電流を大きくする方法
として、ウェハ上面の２種類のアルミニウム配線（ゲー
ト配線とカソード配線）を多層化することによって、面
積利用率の増加と面内の引出し抵抗の均一化を図る方法
がとられている。図６は従来の多層配線型パワー半導体
素子の断面構造を示し、１はシリコン基板、２はシリコ
ン基板１の表面から熱拡散により形成されたゲート（又
はベース）拡散層、３は同じくシリコン基板１に形成さ
れたカソード拡散層、４はＳｉＯ2からなり、シリコン
基板１の全面をおおう絶縁膜であり、ゲート（ベース）
拡散層２及びカソード拡散層３に対応した部分は開口さ
れる。５はこのゲート（ベース）拡散層２に対応した開
口に成膜された１段目電極（ゲートまたはベース電極）
であり、Ａｌにより形成されている。６はＳｉＯ2から
なり、１段目電極５の周囲をおおう層間絶縁膜であり、
ＣＶＤ膜により形成されている。７はＡｌからなり、カ
ソード拡散層３に対応した開口に成膜されるとともに、
層間絶縁膜６上にも成膜された２段目電極（カソード電
極）である。
【０００３】又、サイリスタ等の大容量素子の場合、図
７に示すように、２段目電極７の上部に銅電極８が圧接
されるが、このとき銅電極８に加えられる機械的圧力に
よって層間絶縁膜６に大きな応力が発生し、Ａ部に示す
ように層間絶縁膜６に亀裂が生じることがあり、１段目
電極５と２段目電極７が短絡してゲート・カソード間短
絡などを生じ、素子破壊の要因となった。そこで、図８
のＢ部に示すように、シリコン基板１の表面にトレンチ
部１ａを設け、このトレンチ部１ａに１段目電極５を設
けることにより層間絶縁膜６の下面をより平坦化し、機
械的強度を高めてその破壊を防止している。
７に示すように、２段目電極７の上部に銅電極８が圧接
されるが、このとき銅電極８に加えられる機械的圧力に
よって層間絶縁膜６に大きな応力が発生し、Ａ部に示す
ように層間絶縁膜６に亀裂が生じることがあり、１段目
電極５と２段目電極７が短絡してゲート・カソード間短
絡などを生じ、素子破壊の要因となった。そこで、図８
のＢ部に示すように、シリコン基板１の表面にトレンチ
部１ａを設け、このトレンチ部１ａに１段目電極５を設
けることにより層間絶縁膜６の下面をより平坦化し、機
械的強度を高めてその破壊を防止している。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
たようにシリコン基板１にトレンチ部１ａを設けた場
合、図９に示すようにトレンチ部１ａに１段目電極５を
形成した後、ＣＶＤ成膜により層間絶縁膜６を形成する
と、溝部６ａや空間部６ｂが生じる場合が多い。このよ
うな溝部６ａや空間部６ｂに２段目電極７として成膜し
たアルミニウム等の金属膜が入り込んだ場合、やはり電
極５，７間に短絡が生じ、ゲート・カソード間短絡を生
じ、素子の歩留まりを著しく減少させた。又、このよう
な部分は応力にも弱いため、銅電極８の圧接時に亀裂な
どが生じ易かった。
たようにシリコン基板１にトレンチ部１ａを設けた場
合、図９に示すようにトレンチ部１ａに１段目電極５を
形成した後、ＣＶＤ成膜により層間絶縁膜６を形成する
と、溝部６ａや空間部６ｂが生じる場合が多い。このよ
うな溝部６ａや空間部６ｂに２段目電極７として成膜し
たアルミニウム等の金属膜が入り込んだ場合、やはり電
極５，７間に短絡が生じ、ゲート・カソード間短絡を生
じ、素子の歩留まりを著しく減少させた。又、このよう
な部分は応力にも弱いため、銅電極８の圧接時に亀裂な
どが生じ易かった。
【０００５】上記のように層間絶縁膜６に溝部６ａや空
間部６ｂが生じるのは、トレンチ部１ａ内の底面側と側
面側で層間絶縁膜６の成膜速度が相違するためであり、
底面側の成膜速度が速いと図１０（ａ）に示すように溝
部６ａが形成され、側面側の成膜速度が速いと図１０
（ｂ）に示すように空間部６ｂが形成される。
間部６ｂが生じるのは、トレンチ部１ａ内の底面側と側
面側で層間絶縁膜６の成膜速度が相違するためであり、
底面側の成膜速度が速いと図１０（ａ）に示すように溝
部６ａが形成され、側面側の成膜速度が速いと図１０
（ｂ）に示すように空間部６ｂが形成される。
【０００６】この発明は上記のような課題を解決するた
めに成されたものであり、半導体基板のトレンチ部にＣ
ＶＤ成膜により層間絶縁膜を形成する場合に溝部や空間
部が形成されないようにし、層間絶縁膜の電気的強度を
高め、素子歩留まりを高めることができる半導体素子の
製造方法を得ることを目的とする。
めに成されたものであり、半導体基板のトレンチ部にＣ
ＶＤ成膜により層間絶縁膜を形成する場合に溝部や空間
部が形成されないようにし、層間絶縁膜の電気的強度を
高め、素子歩留まりを高めることができる半導体素子の
製造方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
る半導体素子の製造方法は、層間絶縁膜のＣＶＤ成膜に
際して、半導体基板のトレンチ部の底面側への成膜速度
が側面側への成膜速度より速い成膜条件とトレンチ部の
底面側への成膜速度が側面側への成膜速度よりおそい成
膜条件とにより交互にＣＶＤ成膜を行うものである。
る半導体素子の製造方法は、層間絶縁膜のＣＶＤ成膜に
際して、半導体基板のトレンチ部の底面側への成膜速度
が側面側への成膜速度より速い成膜条件とトレンチ部の
底面側への成膜速度が側面側への成膜速度よりおそい成
膜条件とにより交互にＣＶＤ成膜を行うものである。
【０００８】請求項２に係る半導体素子の製造方法は、
上記２種類の成膜条件の切換を、半導体基板温度の切
換、成膜電力の切換、成膜のための材料ガス流量の切換
のいずれかにより行うものである。
上記２種類の成膜条件の切換を、半導体基板温度の切
換、成膜電力の切換、成膜のための材料ガス流量の切換
のいずれかにより行うものである。
【０００９】
【発明の実施の形態】実施形態１ 以下、この発明による実施形態を図面とともに説明す
る。実施形態１による半導体素子の構成は図８に示すも
のと同様であるが、層間絶縁膜６の形成方法が従来と異
なる。即ち、図１に示すように、シリコン基板１のトレ
ンチ部１ａに１段目電極５を成膜形成した後その周囲に
ＣＶＤ成膜により層間絶縁膜６を形成するが、まずトレ
ンチ部１ａの底面側の成膜速度が側面側の成膜速度より
速い成膜条件でＣＶＤ成膜を行って第１層６ｃを形成
し、次に底面側の成膜速度が側面側の成膜速度よりおそ
い成膜条件でＣＶＤ成膜を行って第２層６ｄを形成し、
以下この２種類の成膜条件で交互にＣＶＤ成膜を行って
第３層〜第５層６ｅ〜６ｇを形成して層間絶縁膜６を形
成し、その上に２段目電極７を成膜形成する。
る。実施形態１による半導体素子の構成は図８に示すも
のと同様であるが、層間絶縁膜６の形成方法が従来と異
なる。即ち、図１に示すように、シリコン基板１のトレ
ンチ部１ａに１段目電極５を成膜形成した後その周囲に
ＣＶＤ成膜により層間絶縁膜６を形成するが、まずトレ
ンチ部１ａの底面側の成膜速度が側面側の成膜速度より
速い成膜条件でＣＶＤ成膜を行って第１層６ｃを形成
し、次に底面側の成膜速度が側面側の成膜速度よりおそ
い成膜条件でＣＶＤ成膜を行って第２層６ｄを形成し、
以下この２種類の成膜条件で交互にＣＶＤ成膜を行って
第３層〜第５層６ｅ〜６ｇを形成して層間絶縁膜６を形
成し、その上に２段目電極７を成膜形成する。
【００１０】ここで、トレンチ部１ａの底面側への成膜
速度は平面上への成膜速度に比例し、側面側への成膜速
度は平面上への成膜速度が大きくなると急速に増大す
る。従って、平面上への成膜速度と成膜速度比（底面側
の成膜速度／側面側の成膜速度）の関係を図示すると、
図２のようになる。即ち、成膜速度（平面上）がＶ1で
成膜速度比が１になり、Ｖ1以下の場合には底面側の成
膜速度が側面側の成膜速度より速くなり、Ｖ1以上の場
合には逆になる。従って、成膜速度（平面上）をＶ1よ
り小さくした状態でのＣＶＤ成膜とＶ1より大きくした
状態のＣＶＤ成膜を交互に繰り返せば、図１に示すよう
な層間絶縁膜６が形成される。
速度は平面上への成膜速度に比例し、側面側への成膜速
度は平面上への成膜速度が大きくなると急速に増大す
る。従って、平面上への成膜速度と成膜速度比（底面側
の成膜速度／側面側の成膜速度）の関係を図示すると、
図２のようになる。即ち、成膜速度（平面上）がＶ1で
成膜速度比が１になり、Ｖ1以下の場合には底面側の成
膜速度が側面側の成膜速度より速くなり、Ｖ1以上の場
合には逆になる。従って、成膜速度（平面上）をＶ1よ
り小さくした状態でのＣＶＤ成膜とＶ1より大きくした
状態のＣＶＤ成膜を交互に繰り返せば、図１に示すよう
な層間絶縁膜６が形成される。
【００１１】図３（ａ）はシリコン基板１の温度と成膜
速度（平面上）との関係を示し、基板温度を高くすれば
成膜速度を小さくすることができ、基板温度を低くすれ
ば成膜速度を大きくすることができる。従って、例え
ば、図３（ｂ）に示すように、時間に応じて基板温度を
Ｈ，Ｌと変化させれば、成膜速度をＶ1より小さい成膜
条件とＶ1より大きい成膜条件に交互に切り換えること
ができ、図１の層間絶縁膜６を形成することができる。
ただし、シリコン基板１の温度をあまり低くすると、層
間絶縁膜６の膜質が劣化し、またシリコン基板１を冷却
する必要が生じるので、約２５℃が最低温度となる。
又、１段目電極５がアルミニウムの場合には、その劣化
を防ぐためにシリコン基板１の最高温度は約４００℃と
なる。
速度（平面上）との関係を示し、基板温度を高くすれば
成膜速度を小さくすることができ、基板温度を低くすれ
ば成膜速度を大きくすることができる。従って、例え
ば、図３（ｂ）に示すように、時間に応じて基板温度を
Ｈ，Ｌと変化させれば、成膜速度をＶ1より小さい成膜
条件とＶ1より大きい成膜条件に交互に切り換えること
ができ、図１の層間絶縁膜６を形成することができる。
ただし、シリコン基板１の温度をあまり低くすると、層
間絶縁膜６の膜質が劣化し、またシリコン基板１を冷却
する必要が生じるので、約２５℃が最低温度となる。
又、１段目電極５がアルミニウムの場合には、その劣化
を防ぐためにシリコン基板１の最高温度は約４００℃と
なる。
【００１２】実施形態１においては、基板温度の切換に
より成膜速度の切換を行い、トレンチ部１ａの底面側の
成膜速度が側面側の成膜速度より速い成膜条件とおそい
成膜条件とにより交互に層間絶縁膜６のＣＶＤ成膜を行
っており、トレンチ部１ａ内での成膜は底面側と側面側
で均一に行われ、溝部６ａや空間部６ｂの発生が抑制さ
れる。このため、層間絶縁膜６の電気的及び機械的強度
が高まり、電極５，７間の短絡や亀裂は生じず、素子の
歩留まりを著しく向上させることができる。また、シリ
コン基板１のパターン上に縦横比が異なるトレンチ部１
ａを持つ場合でも、層間絶縁膜６を欠陥なく形成するこ
とができる。さらに、成膜条件の切換のみで行うことが
できるので、あらゆる構造や方式の半導体素子に適用す
ることができる。
より成膜速度の切換を行い、トレンチ部１ａの底面側の
成膜速度が側面側の成膜速度より速い成膜条件とおそい
成膜条件とにより交互に層間絶縁膜６のＣＶＤ成膜を行
っており、トレンチ部１ａ内での成膜は底面側と側面側
で均一に行われ、溝部６ａや空間部６ｂの発生が抑制さ
れる。このため、層間絶縁膜６の電気的及び機械的強度
が高まり、電極５，７間の短絡や亀裂は生じず、素子の
歩留まりを著しく向上させることができる。また、シリ
コン基板１のパターン上に縦横比が異なるトレンチ部１
ａを持つ場合でも、層間絶縁膜６を欠陥なく形成するこ
とができる。さらに、成膜条件の切換のみで行うことが
できるので、あらゆる構造や方式の半導体素子に適用す
ることができる。
【００１３】実施形態２ 実施形態２においては、成膜条件の切換を成膜電力の切
換により行うようにしている。即ち、成膜電力と成膜速
度（平面上）は図４（ａ）に示すような関係があり、こ
の成膜電力を図４（ｂ）に示すようにＬ，Ｈと時間的に
変化させれば、成膜速度をＶ1より小さい場合と大きい
場合に交互に切り換えることができ、図１のような層間
絶縁膜６を形成することができる。ただし、成膜電力が
低すぎるとＣＶＤ成膜のための放電が不安定になり、高
すぎると異常放電が発生するので、約１５〜７５ｍｗ／
ｃｍ2がよい。効果は実施形態１と同様である。
換により行うようにしている。即ち、成膜電力と成膜速
度（平面上）は図４（ａ）に示すような関係があり、こ
の成膜電力を図４（ｂ）に示すようにＬ，Ｈと時間的に
変化させれば、成膜速度をＶ1より小さい場合と大きい
場合に交互に切り換えることができ、図１のような層間
絶縁膜６を形成することができる。ただし、成膜電力が
低すぎるとＣＶＤ成膜のための放電が不安定になり、高
すぎると異常放電が発生するので、約１５〜７５ｍｗ／
ｃｍ2がよい。効果は実施形態１と同様である。
【００１４】実施形態３ 実施形態３においては、成膜条件の切換を材料ガス流量
の切換によって行っている。即ち、材料ガス流量と成膜
速度（平面上）は図５（ａ）に示す関係にあり、この材
料ガス流量を図５（ｂ）に示すようにＬ，Ｈと時間的に
変化させれば、成膜速度をＶ1より小さい場合と大きい
場合に交互に切り換えることができ、図１のような層間
絶縁膜６を形成することができる。ただし、ＣＶＤ成膜
装置内圧力を一定とすると、低流量では圧力コントロー
ルが不安定になり、高流量では圧力の上昇が生じるた
め、使用したＣＶＤ成膜装置では材料ガス流量が５〜２
５ｓｃｃｍで安定した成膜を行うことができた。効果は
実施形態１と同様である。
の切換によって行っている。即ち、材料ガス流量と成膜
速度（平面上）は図５（ａ）に示す関係にあり、この材
料ガス流量を図５（ｂ）に示すようにＬ，Ｈと時間的に
変化させれば、成膜速度をＶ1より小さい場合と大きい
場合に交互に切り換えることができ、図１のような層間
絶縁膜６を形成することができる。ただし、ＣＶＤ成膜
装置内圧力を一定とすると、低流量では圧力コントロー
ルが不安定になり、高流量では圧力の上昇が生じるた
め、使用したＣＶＤ成膜装置では材料ガス流量が５〜２
５ｓｃｃｍで安定した成膜を行うことができた。効果は
実施形態１と同様である。
【００１５】
【発明の効果】以上のようにこの発明によれば、半導体
基板のトレンチ部の底面側の成膜速度が側面側の成膜速
度より速い成膜条件とおそい成膜条件で交互に層間絶縁
膜のＣＶＤ成膜を行っており、トレンチ部での成膜は底
面側と側面側で均一に行われ、溝部や空間部の発生は抑
制される。このため、層間絶縁膜の電気的、機械的強度
が高まり、電極間の短絡や亀裂は生じず、素子の歩留ま
りを向上させることができる。
基板のトレンチ部の底面側の成膜速度が側面側の成膜速
度より速い成膜条件とおそい成膜条件で交互に層間絶縁
膜のＣＶＤ成膜を行っており、トレンチ部での成膜は底
面側と側面側で均一に行われ、溝部や空間部の発生は抑
制される。このため、層間絶縁膜の電気的、機械的強度
が高まり、電極間の短絡や亀裂は生じず、素子の歩留ま
りを向上させることができる。
【図１】この発明による半導体素子の要部縦断面図であ
る。
る。
【図２】この発明による成膜速度（平面上）と成膜速度
比（底面／側面）の関係図である。
比（底面／側面）の関係図である。
【図３】この発明の実施形態１による基板温度と成膜速
度の関係図、及び基板温度のタイムチャートである。
度の関係図、及び基板温度のタイムチャートである。
【図４】実施形態２による成膜電力と成膜速度の関係
図、及び成膜電力のタイムチャートである。
図、及び成膜電力のタイムチャートである。
【図５】実施形態３による材料ガス流量と成膜速度の関
係図、及び材料ガス流量のタイムチャートである。
係図、及び材料ガス流量のタイムチャートである。
【図６】従来の多層配線型パワー半導体素子の縦断面図
である。
である。
【図７】従来の多層配線型パワー半導体素子の銅電極を
付加した場合の縦断面図である。
付加した場合の縦断面図である。
【図８】従来のシリコン基板にトレンチ部を設けた場合
の多層配線型パワー半導体素子の縦断面図である。
の多層配線型パワー半導体素子の縦断面図である。
【図９】従来素子の要部拡大断面図である。
【図１０】従来素子の溝部及び空間部発生の説明図であ
る。
る。
１…シリコン基板 １ａ…トレンチ部 ５…１段目電極 ６…層間絶縁膜 ７…２段目電極
Claims (2)
- 【請求項１】 半導体基板のトレンチ部に１段目電極を
介してＣＶＤ成膜により層間絶縁膜を形成し、この層間
絶縁膜上に２段目電極を形成する半導体素子の製造方法
において、層間絶縁膜のＣＶＤ成膜に際し、トレンチ部
の底面側への成膜速度が側面側への成膜速度より速い成
膜条件とトレンチ部の底面側への成膜速度が側面側への
成膜速度よりおそい成膜条件とにより交互にＣＶＤ成膜
を行うことを特徴とする半導体素子の製造方法。 - 【請求項２】 上記２種類の成膜条件の切換を、半導体
基板温度の切換、成膜電力の切換、成膜のための材料ガ
ス流量の切換のいずれかにより行うことを特徴とする請
求項１記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7363998A JPH11274471A (ja) | 1998-03-23 | 1998-03-23 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7363998A JPH11274471A (ja) | 1998-03-23 | 1998-03-23 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274471A true JPH11274471A (ja) | 1999-10-08 |
Family
ID=13524077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7363998A Pending JPH11274471A (ja) | 1998-03-23 | 1998-03-23 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210135912A (ko) * | 2020-05-05 | 2021-11-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 장치 및 제조 방법 |
-
1998
- 1998-03-23 JP JP7363998A patent/JPH11274471A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210135912A (ko) * | 2020-05-05 | 2021-11-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 장치 및 제조 방법 |
| US11562923B2 (en) | 2020-05-05 | 2023-01-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor arrangement including a first electrical insulator layer and a second electrical insulator layer and method of making |
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