JP2015005708A - 半導体装置の製造方法及び半導体装置を測定する方法 - Google Patents
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Abstract
Description
上記半導体装置は、上記第2素子が形成される第2素子形成領域上に第1マスクを形成して、上記第1マスクに覆われた上記第2素子形成領域及び上記第1チャネルが形成される第1チャネル形成領域に、第1極性を有する不純物を注入する第1工程と、上記第1ソース/ドレインが形成される第1ソース/ドレイン形成領域及び上記第2ソース/ドレインが形成される第2ソース/ドレイン形成領域それぞれに、第2極性を有する不純物を注入して、上記第1ソース/ドレイン及び上記第2ソース/ドレインを形成する第2工程と、上記第1ソース/ドレイン及び上記第2ソース/ドレインそれぞれの上に、シリサイド層を形成する第3工程を用いて製造されており、上記第2チャネルにおける歪み量を測定して、上記第1チャネルの歪み量を推定する。
1a N型MOSトランジスタ
1b P型MOSトランジスタ
1c N型MOSトランジスタ
1d P型MOSトランジスタ
11 シリコン基板
12 素子分離層
13a P型ウェル
13b N型ウェル
14a〜14d ゲート絶縁膜
15a〜15d ゲート電極
16a〜16d 第1サイドウォール
17a〜17d 第2サイドウォール
18a〜18d 不純物拡散抑制領域
19a、19b エクステンション領域
20a〜20d シリサイド層
21 絶縁層
22 コンタクト
30 回路形成領域
31 モニタ領域
40 マスク
41 マスク
42 マスク
43 マスク
44 P型不純物領域
45 マスク
46 N型不純物領域
47 マスク
48 マスク
49 マスク
50 マスク
51 マスク
52 マスク
53 マスク
T1 第1デバイス領域(第1素子)
T2 第2デバイス領域(第1素子)
M1 第1モニタ領域(第2素子)
M2 第2モニタ領域(第2素子)
A1 P型チャネル領域(第1チャネル)
A2 N型チャネル領域(第1チャネル)
B1 N型ソース/ドレイン領域(第1ソース/ドレイン)
B2 P型ソース/ドレイン領域(第1ソース/ドレイン)
C1 モニタチャネル領域(第2チャネル)
C2 モニタチャネル領域(第2チャネル)
D1 N型ソース/ドレイン領域(第2ソース/ドレイン)
D2 P型ソース/ドレイン領域(第2ソース/ドレイン)
E1 チャネル測定領域
E2 チャネル測定領域
S1 第1デバイス形成領域(第1素子形成領域)
S2 第2デバイス形成領域(第1素子形成領域)
N1 第1モニタ形成領域(第2素子形成領域)
N2 第2モニタ形成領域(第2素子形成領域)
F1 P型チャネル形成領域(第1チャネル形成領域)
F2 N型チャネル形成領域(第1チャネル形成領域)
G1 N型ソース/ドレイン形成領域(第1ソース/ドレイン形成領域)
G2 P型ソース/ドレイン形成領域(第1ソース/ドレイン形成領域)
H1 モニタチャネル形成領域(第2チャネル形成領域)
H2 モニタチャネル形成領域(第2チャネル形成領域)
I1 N型ソース/ドレイン形成領域(第2ソース/ドレイン形成領域)
I2 P型ソース/ドレイン形成領域(第2ソース/ドレイン形成領域)
Claims (9)
- シリコン基板上に形成された、第1チャネルと、前記第1チャネルの両側に配置される第1ソース/ドレインとを有する第1素子と、第2チャネルと、前記第2チャネルの両側に配置される第2ソース/ドレインとを有する第2素子とを備えた半導体装置の製造方法であって、
前記第2素子が形成される第2素子形成領域上に第1マスクを形成して、前記第1マスクに覆われた前記第2素子形成領域及び前記第1チャネルが形成される第1チャネル形成領域に、第1極性を有する不純物を注入する第1工程と、
前記第1ソース/ドレインが形成される第1ソース/ドレイン形成領域及び前記第2ソース/ドレインが形成される第2ソース/ドレイン形成領域それぞれに、第2極性を有する不純物を注入して、前記第1ソース/ドレイン及び前記第2ソース/ドレインを形成する第2工程と、
前記第1ソース/ドレイン及び前記第2ソース/ドレインそれぞれの上に、シリサイド層を形成する第3工程と、
を備える半導体装置の製造方法。 - 前記第2工程では、
前記第1ソース/ドレイン形成領域及び前記第2ソース/ドレイン形成領域それぞれに、第2極性を有する不純物を、不純物の添加量及び不純物が注入される領域が同じになるように注入する請求項1に記載の半導体装置の製造方法。 - 前記第3工程では、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域それぞれの上に、前記シリサイド層を同じ厚さに形成する請求項1又は2に記載の半導体装置の製造方法。 - 前記第1チャネル形成領域上に、第1ゲート電極を形成し、且つ、前記第2チャネルが形成される第2チャネル形成領域上に、第2ゲート電極を形成し、
前記第1ゲート電極の両側に第1サイドウォールを形成し、且つ、前記第2ゲート電極の両側に第2サイドウォールを形成し、
前記第2素子形成領域上に第2マスクを形成し、前記第2マスク並びに前記第1ゲート電極及び前記第1サイドウォールをマスクとして、前記第2素子形成領域及び前記第1素子形成領域それぞれに、第2の極性を有する不純物を注入して、前記第1サイドウォールの外側にエクステンションを形成する第4工程を、
前記第1工程と前記第2工程との間に備える請求項1〜3の何れか一項に記載の半導体装置の製造方法。 - 前記第2工程では、
前記第1サイドウォールの外側に第3サイドウォールを形成し、且つ、前記第2サイドウォールの外側に第4サイドウォールを形成し、
前記第1ゲート電極及び前記第1サイドウォール及び前記第3サイドウォール、並びに、前記第2ゲート電極及び前記第2サイドウォール及び前記第4サイドウォールをマスクとして、前記第1ソース/ドレイン形成領域及び前記第2ソース/ドレイン形成領域それぞれに、第2極性を有する不純物を注入する請求項4に記載の半導体装置の製造方法。 - 前記第2工程の前に、
前記第1ソース/ドレイン形成領域及び前記第2ソース/ドレイン形成領域それぞれに、不純物の拡散を抑制する不純物拡散抑制元素を注入する第5工程を備える請求項1〜5の何れか一項に記載の半導体装置の製造方法。 - 前記第1工程の前に、
前記第2素子形成領域上に第3マスクを形成して、前記第3マスクで覆われた前記第2素子形成領域及び前記第1素子形成領域に、第1極性を有する不純物を注入する第6工程を備える請求項1〜6の何れか一項に記載の半導体装置の製造方法。 - シリコン基板上に形成された、第1チャネルと、前記第1チャネルの両側に配置される第1ソース/ドレインとを有する第1素子と、第2チャネルと、前記第2チャネルの両側に配置される第2ソース/ドレインとを有する第2素子とを備えた半導体装置を測定する方法であって、
前記半導体装置は、前記第2素子が形成される第2素子形成領域上に第1マスクを形成して、前記第1マスクに覆われた前記第2素子形成領域及び前記第1チャネルが形成される第1チャネル形成領域に、第1極性を有する不純物を注入する第1工程と、
前記第1ソース/ドレインが形成される第1ソース/ドレイン形成領域及び前記第2ソース/ドレインが形成される第2ソース/ドレイン形成領域それぞれに、第2極性を有する不純物を注入して、前記第1ソース/ドレイン及び前記第2ソース/ドレインを形成する第2工程と、
前記第1ソース/ドレイン及び前記第2ソース/ドレインそれぞれの上に、シリサイド層を形成する第3工程を用いて製造されており、
前記第2チャネルにおける歪み量を測定して、前記第1チャネルの歪み量を推定する方法。 - ラマン散乱分光法を用いて、前記第2チャネルの歪み量を測定する請求項8に記載の方法。
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