JP2000031449A - 自己整列されたシリサイド膜を持つイメ―ジセンサ - Google Patents
自己整列されたシリサイド膜を持つイメ―ジセンサInfo
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- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 48
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 239000011241 protective layer Substances 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 24
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 230000000295 complement effect Effects 0.000 abstract description 3
- 230000008859 change Effects 0.000 abstract description 2
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 2
- 150000004706 metal oxides Chemical class 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 17
- 230000008569 process Effects 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000010936 titanium Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 230000000875 corresponding effect Effects 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010057362 Underdose Diseases 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
本発明は所望の高速動作が遂行可能なCMOSイメージセン
サを提供することを目的とし、そのCMOSイメージセンサ
を既存工程の変化を最小化しながら自己整列シリサイド
工程を形成するCMOSイメージセンサを提供するものであ
る。本発明のCMOSイメージセンサは、埋設フォトダイオ
ードが形成された光感知領域と上記フォトダイオード、
電気的に連結された多数のトランジスタ、上記光感知領
域を除外したゲート、高濃度拡散領域上に形成されたシ
リサイド膜、及び絶縁層をパターンニングすることによ
って提供される多数の絶縁層パターンを含む。上記多数
の絶縁層パターンは、上記多数のトランジスタに各々提
供される上記ゲートの側壁に形成される絶縁スペーサ、
上記ゲートの中で上記光感知領域、隣接するゲートの側
壁、及び上記光感知領域に形成される保護層を含める。
サを提供することを目的とし、そのCMOSイメージセンサ
を既存工程の変化を最小化しながら自己整列シリサイド
工程を形成するCMOSイメージセンサを提供するものであ
る。本発明のCMOSイメージセンサは、埋設フォトダイオ
ードが形成された光感知領域と上記フォトダイオード、
電気的に連結された多数のトランジスタ、上記光感知領
域を除外したゲート、高濃度拡散領域上に形成されたシ
リサイド膜、及び絶縁層をパターンニングすることによ
って提供される多数の絶縁層パターンを含む。上記多数
の絶縁層パターンは、上記多数のトランジスタに各々提
供される上記ゲートの側壁に形成される絶縁スペーサ、
上記ゲートの中で上記光感知領域、隣接するゲートの側
壁、及び上記光感知領域に形成される保護層を含める。
Description
【０００１】
【発明が属する技術分野】本発明は自己整列されたシリ
サイド(self-aligned silicide)層を持つCMOS(Compleme
ntary Metal-Oxide-Silicon)イメージセンサ(Image Sen
sor)に関するものである。
サイド(self-aligned silicide)層を持つCMOS(Compleme
ntary Metal-Oxide-Silicon)イメージセンサ(Image Sen
sor)に関するものである。
【０００２】
【従来の技術】一般的に、CMOSイメージセンサは、CMOS
製造技術を利用して光学的イメージを電気的信号に変換
させる素子として、画素数に対応するMOSトランジスタ
を作ることを利用して次々出力を検出する、スイッチン
グ方式を採用している。現在イメージセンサとして広く
使われているCCD(Charge Coupled Device)イメージセン
サに比べてCMOSイメージセンサは、駆動方式が簡便かつ
多様なスキャニング方式の実用化が可能で、信号処理回
路を単一のチップに集積できる為製品の小型化が可能に
なるだけでなく、互換性のCMOS技術を使用するので製造
単価を下げることができ、さらに電力消耗も大きく少な
いという長所をもっていることは周知の事実である。
製造技術を利用して光学的イメージを電気的信号に変換
させる素子として、画素数に対応するMOSトランジスタ
を作ることを利用して次々出力を検出する、スイッチン
グ方式を採用している。現在イメージセンサとして広く
使われているCCD(Charge Coupled Device)イメージセン
サに比べてCMOSイメージセンサは、駆動方式が簡便かつ
多様なスキャニング方式の実用化が可能で、信号処理回
路を単一のチップに集積できる為製品の小型化が可能に
なるだけでなく、互換性のCMOS技術を使用するので製造
単価を下げることができ、さらに電力消耗も大きく少な
いという長所をもっていることは周知の事実である。
【０００３】図1に図示されるように、CMOSイメージセ
ンサの単位画素(Unit Pixel）は、1個の埋設フォトダイ
オード(Buried Photodiode : BPD)及び4個のNMOSトラン
ジスタで構成されている。4個のNMOSトランジスタは埋
設フォトダイオード(BPD)で生成された光電荷をセンシ
ングノードに伝達するためのトランスファトランジスタ
(102)、次の信号検出のためセンシングノードをリセッ
トするためのリセットトランジスタ(104)、ソースフォ
ロア(Source Follower)の役割を遂行するためのドライ
ブトランジスタ(106)、及びアドレス信号に応答して出
力端にデータを出力するためのセレクトトランジスタ(1
08)で構成される。ここで、電荷の伝達効率が改善でき
るように、リセットトランジスタ(104) 及びトランスフ
ァトランジスタ(102）はネイティブ(native)NMOSトラン
ジスタで構成される。すなわち、マイナスのしきい電圧
を持つネイティブNMOSトランジスタはプラスのしきい電
圧による電圧降下で発生された電子の損失を防止するこ
とができるため電荷の伝達効率が改善できる。
ンサの単位画素(Unit Pixel）は、1個の埋設フォトダイ
オード(Buried Photodiode : BPD)及び4個のNMOSトラン
ジスタで構成されている。4個のNMOSトランジスタは埋
設フォトダイオード(BPD)で生成された光電荷をセンシ
ングノードに伝達するためのトランスファトランジスタ
(102)、次の信号検出のためセンシングノードをリセッ
トするためのリセットトランジスタ(104)、ソースフォ
ロア(Source Follower)の役割を遂行するためのドライ
ブトランジスタ(106)、及びアドレス信号に応答して出
力端にデータを出力するためのセレクトトランジスタ(1
08)で構成される。ここで、電荷の伝達効率が改善でき
るように、リセットトランジスタ(104) 及びトランスフ
ァトランジスタ(102）はネイティブ(native)NMOSトラン
ジスタで構成される。すなわち、マイナスのしきい電圧
を持つネイティブNMOSトランジスタはプラスのしきい電
圧による電圧降下で発生された電子の損失を防止するこ
とができるため電荷の伝達効率が改善できる。
【０００４】図2に図示されるように、従来CMOSイメー
ジセンサの単位画素はP+シリコン基板(201)、P型-エピ
タキシャル(202)層、P型-ウェル(203)、フィールド酸化
膜(204)、ゲート酸化膜(205)、ゲート電極(206)、N-拡
散領域(207)、P0拡散領域(208)、N+拡散領域(209)及び酸
化膜スペーサ(210)を含む。
ジセンサの単位画素はP+シリコン基板(201)、P型-エピ
タキシャル(202)層、P型-ウェル(203)、フィールド酸化
膜(204)、ゲート酸化膜(205)、ゲート電極(206)、N-拡
散領域(207)、P0拡散領域(208)、N+拡散領域(209)及び酸
化膜スペーサ(210)を含む。
【０００５】埋設フォトダイオード(BPD）はP型-エピタ
キシャル(202)層、N-拡散領域(207)及びP0拡散領域(20
8）が積層されたPNP接合構造で、このようなピンドフォ
トダイオードは電源電圧3.3V以下(例えば、1.2Vないし
2.8V)で二つのP型領域がお互いに等電位になるようにし
てN-拡散領域(207）が安定的に完全に空乏される。
キシャル(202)層、N-拡散領域(207)及びP0拡散領域(20
8）が積層されたPNP接合構造で、このようなピンドフォ
トダイオードは電源電圧3.3V以下(例えば、1.2Vないし
2.8V)で二つのP型領域がお互いに等電位になるようにし
てN-拡散領域(207）が安定的に完全に空乏される。
【０００６】また、トランスファゲート(Tx)を備えるト
ランスァートランジスタがネイティブトランジスタで構
成されるために、トランスファゲート(Tx）の下部でチ
ャンネルの役割をするP型-エピタキシャル(202)層は、
トランジスタの特性＜しきい電圧及びパンチスルー(pun
ch-through)特性＞を調節するためのイオン注入工程が
省略されることができる。したがって、マイナスのしき
い電圧を持つNMOSトランジスタ(ネイティブトランジス
タ）は電荷の伝達効率を極大化することができ、トラン
スファゲート(Tx)とリセットゲート(Rx)の間のP型-エピ
タキシャル(202)層の表面に形成されたN+拡散領域(セン
シングノード）は、LDD(Lightly DopedDrain)領域なし
に高濃度のN+領域のみで発生され伝達される電荷量によ
るセンシングノードの電位量を増幅させるように構成さ
れている。
ランスァートランジスタがネイティブトランジスタで構
成されるために、トランスファゲート(Tx）の下部でチ
ャンネルの役割をするP型-エピタキシャル(202)層は、
トランジスタの特性＜しきい電圧及びパンチスルー(pun
ch-through)特性＞を調節するためのイオン注入工程が
省略されることができる。したがって、マイナスのしき
い電圧を持つNMOSトランジスタ(ネイティブトランジス
タ）は電荷の伝達効率を極大化することができ、トラン
スファゲート(Tx)とリセットゲート(Rx)の間のP型-エピ
タキシャル(202)層の表面に形成されたN+拡散領域(セン
シングノード）は、LDD(Lightly DopedDrain)領域なし
に高濃度のN+領域のみで発生され伝達される電荷量によ
るセンシングノードの電位量を増幅させるように構成さ
れている。
【０００７】従来のCMOSイメージセンサは相互連関され
たダブルサンプリング(CorrelatedDouble Sampling : C
DS）を通じて光電荷に該当する電気的な信号を感知す
る。シリサイド膜は、従来のCMOSイメージセンサにより
ポーリサイドゲート構造を形成するために利用される。
ポーリサイドゲート構造においてシリサイド膜は各トラ
ンジスタゲートの上に形成されるが、接合領域(N+拡散
領域)の上には形成されないため従来のCMOSイメージセ
ンサで所望の動作の速度を獲得することはできない。ま
た、自己整列シリサイド工程が従来のCMOSイメージセン
サに適用されると、シリサイド膜が埋設フォトダイオー
ドのP0拡散領域に形成されて光感知の機能を遮断する問
題点があった。したがって、CMOSイメージセンサは所望
の動作の速度が獲得できるように、埋設フォトダイオー
ドのP0拡散領域を除外した各トランジスタゲート及び接
合領域の上にシリサイド膜を形成する必要がある。
たダブルサンプリング(CorrelatedDouble Sampling : C
DS）を通じて光電荷に該当する電気的な信号を感知す
る。シリサイド膜は、従来のCMOSイメージセンサにより
ポーリサイドゲート構造を形成するために利用される。
ポーリサイドゲート構造においてシリサイド膜は各トラ
ンジスタゲートの上に形成されるが、接合領域(N+拡散
領域)の上には形成されないため従来のCMOSイメージセ
ンサで所望の動作の速度を獲得することはできない。ま
た、自己整列シリサイド工程が従来のCMOSイメージセン
サに適用されると、シリサイド膜が埋設フォトダイオー
ドのP0拡散領域に形成されて光感知の機能を遮断する問
題点があった。したがって、CMOSイメージセンサは所望
の動作の速度が獲得できるように、埋設フォトダイオー
ドのP0拡散領域を除外した各トランジスタゲート及び接
合領域の上にシリサイド膜を形成する必要がある。
【０００８】
【発明が解決しようとする課題】上記問題点を解決する
ために本発明は、所望の高速の動作を遂行可能にするCM
OSイメージセンサを提供することを目的とする。
ために本発明は、所望の高速の動作を遂行可能にするCM
OSイメージセンサを提供することを目的とする。
【０００９】また、本発明の他の目的は既存工程の変化
を最小化しながら自己整列シリサイド工程を適用して、
高速の動作が可能なCMOSイメージセンサを提供すること
である。
を最小化しながら自己整列シリサイド工程を適用して、
高速の動作が可能なCMOSイメージセンサを提供すること
である。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明はCMOS(Complementary Metal Oxide Semicon
ductor)イメージセンサにおいて、埋設フォトダイオー
ドが形成された光感知領域、上記フォトダイオードと電
気的に連結された多数のトランジスタ、上記光感知領域
を除外したゲート及び高濃度の拡散領域の上に形成され
たシリサイド膜、及び絶縁層をパターンニングすること
により提供される多数の絶縁層パターンを含み、上記多
数の絶縁層パターンは、上記多数のトランジスタに各々
提供される上記ゲートの側壁に形成される絶縁スペー
サ、上記ゲートの中で上記光感知領域、隣接するゲート
の側壁、及び上記光感知領域に形成される保護層を含
む。
め、本発明はCMOS(Complementary Metal Oxide Semicon
ductor)イメージセンサにおいて、埋設フォトダイオー
ドが形成された光感知領域、上記フォトダイオードと電
気的に連結された多数のトランジスタ、上記光感知領域
を除外したゲート及び高濃度の拡散領域の上に形成され
たシリサイド膜、及び絶縁層をパターンニングすること
により提供される多数の絶縁層パターンを含み、上記多
数の絶縁層パターンは、上記多数のトランジスタに各々
提供される上記ゲートの側壁に形成される絶縁スペー
サ、上記ゲートの中で上記光感知領域、隣接するゲート
の側壁、及び上記光感知領域に形成される保護層を含
む。
【００１１】また、本発明はCMOS(Complementary Metal
Oxide Semiconductor)イメージセンサの単位画素にお
いて、第1導電形の半導体層及び上記半導体層の内で形
成されて外部からの光を感知して光電荷を生成するため
の埋設フォトダイオードと、上記半導体層の内で形成さ
れて上記埋設フォトダイオードから生成された光電荷を
伝達して貯蔵するための第2導電形のフローティング接
合、上記フローティング接合と上記埋設フォトダイオー
ドとの間の上記半導体層の上に形成されるトランスファ
ゲート、上記半導体層の内で形成される第2導電形のド
レーン接合、上記フローティング接合と上記ドレーン接
合の間の上記半導体層の上に形成されるリセットゲー
ト、上記半導体層の内に形成される第1導電形のウェル
領域、上記ウェル領域に形成されてソース/ドレーン接
合を持つドライブトランジスタ及びセレクトトランジス
タと、上記フローティング接合、上記トランスファゲー
ト、上記ドレーン接合、上記リセットゲート、上記セレ
クトゲート及び上記ドライブゲートとセレクトゲートの
上記ソースドレーン接合に形成されるシリサイド膜及び
絶縁層をパターンニングすることにより提供される多数
の絶縁層パターンを含んで、上記多数の絶縁層パターン
は上記トランスファゲート、上記リセットゲート、上記
ドライブゲート及び上記セレクトゲートの側壁に形成さ
れる絶縁スペーサ及び上記光感知領域及び上記トランス
ファゲートの側壁に形成される保護層を含む。
Oxide Semiconductor)イメージセンサの単位画素にお
いて、第1導電形の半導体層及び上記半導体層の内で形
成されて外部からの光を感知して光電荷を生成するため
の埋設フォトダイオードと、上記半導体層の内で形成さ
れて上記埋設フォトダイオードから生成された光電荷を
伝達して貯蔵するための第2導電形のフローティング接
合、上記フローティング接合と上記埋設フォトダイオー
ドとの間の上記半導体層の上に形成されるトランスファ
ゲート、上記半導体層の内で形成される第2導電形のド
レーン接合、上記フローティング接合と上記ドレーン接
合の間の上記半導体層の上に形成されるリセットゲー
ト、上記半導体層の内に形成される第1導電形のウェル
領域、上記ウェル領域に形成されてソース/ドレーン接
合を持つドライブトランジスタ及びセレクトトランジス
タと、上記フローティング接合、上記トランスファゲー
ト、上記ドレーン接合、上記リセットゲート、上記セレ
クトゲート及び上記ドライブゲートとセレクトゲートの
上記ソースドレーン接合に形成されるシリサイド膜及び
絶縁層をパターンニングすることにより提供される多数
の絶縁層パターンを含んで、上記多数の絶縁層パターン
は上記トランスファゲート、上記リセットゲート、上記
ドライブゲート及び上記セレクトゲートの側壁に形成さ
れる絶縁スペーサ及び上記光感知領域及び上記トランス
ファゲートの側壁に形成される保護層を含む。
【００１２】
【発明の実施の形態】以下、本発明の最も好ましい実施
例を添付された図面を参照して説明する。
例を添付された図面を参照して説明する。
【００１３】図3に図示されるように、本発明の一実施
例に係るCMOSイメージセンサは埋設フォトダイオード(B
PD)を除外したあらゆるゲート及び高濃度の拡散領域の
上に自己整列されたシリサイド膜が形成されていること
を注目すべきである。埋設フォトダイオードを除外した
あらゆる拡散領域及びゲートの上にシリサイド膜が形成
されれば、CDS方式で光電荷に対応する電気的信号を検
出する方式を採択しているCMOSイメージセンサの動作速
度が大きく改善されることができる。
例に係るCMOSイメージセンサは埋設フォトダイオード(B
PD)を除外したあらゆるゲート及び高濃度の拡散領域の
上に自己整列されたシリサイド膜が形成されていること
を注目すべきである。埋設フォトダイオードを除外した
あらゆる拡散領域及びゲートの上にシリサイド膜が形成
されれば、CDS方式で光電荷に対応する電気的信号を検
出する方式を採択しているCMOSイメージセンサの動作速
度が大きく改善されることができる。
【００１４】また、埋設フォトダイオードの上部にはシ
リサイド膜が形成されていなく、埋設フォトダイオード
を除外した他の拡散領域の上にシリサイド膜を選択的に
形成するために、埋設フォトダイオード上部には保護層
としてTEOS(Tetraethoxysilane)酸化膜パターンが形成
されている。この保護層パターンはゲート側壁に形成さ
れるスペーサと同一な物質層から同時にパターンニング
される。
リサイド膜が形成されていなく、埋設フォトダイオード
を除外した他の拡散領域の上にシリサイド膜を選択的に
形成するために、埋設フォトダイオード上部には保護層
としてTEOS(Tetraethoxysilane)酸化膜パターンが形成
されている。この保護層パターンはゲート側壁に形成さ
れるスペーサと同一な物質層から同時にパターンニング
される。
【００１５】図3を参照してより具体的に本発明の一実
施例に係るCMOSイメージセンサの構造を説明する。
施例に係るCMOSイメージセンサの構造を説明する。
【００１６】P型-エピタキシャル層(312）がシリコン基
板(311)の上で成長され、更に埋設フォトダイオード(BP
D)がP型-エピタキシャル層(312)で形成され外部からの
光を感知して、光電荷を生成する。N+フローティング接
合(324a）がP型-エピタキシャル層(312)の内に形成さ
れ、埋設フォトダイオードから生成された光電荷を伝達
して貯蔵し、トランスファゲート(Tx)がN+フローティン
グ接合(324a)と埋設フォトダイオードの間のP型-エピタ
キシャル層(312)の上に形成される。N+ドレーン接合(32
4b）がリセットゲート(Rx)とドライブゲート(Dx)の間の
P型-エピタキシャル層(312)の内に形成され、リセット
ゲート(Rx)がN+フローティング接合(324a)とN+ドレーン
接合(324b)の間のP型-エピタキシャル層(312)の上に形
成される。ソース/ドレーンN+拡散領域(324c）がP-ウェ
ル領域(313)内に形成されて、ドライブトランジスタがN
+フローティング接合(324a)に電気的に連結されたドラ
イブゲート(MD)を持つ。セレクトトランジスタがP-ウェ
ル領域(313)の内に形成されたソース/ドレーンN+拡散領
域(324c）を持つセレクトゲート(Sx)を持つ。
板(311)の上で成長され、更に埋設フォトダイオード(BP
D)がP型-エピタキシャル層(312)で形成され外部からの
光を感知して、光電荷を生成する。N+フローティング接
合(324a）がP型-エピタキシャル層(312)の内に形成さ
れ、埋設フォトダイオードから生成された光電荷を伝達
して貯蔵し、トランスファゲート(Tx)がN+フローティン
グ接合(324a)と埋設フォトダイオードの間のP型-エピタ
キシャル層(312)の上に形成される。N+ドレーン接合(32
4b）がリセットゲート(Rx)とドライブゲート(Dx)の間の
P型-エピタキシャル層(312)の内に形成され、リセット
ゲート(Rx)がN+フローティング接合(324a)とN+ドレーン
接合(324b)の間のP型-エピタキシャル層(312)の上に形
成される。ソース/ドレーンN+拡散領域(324c）がP-ウェ
ル領域(313)内に形成されて、ドライブトランジスタがN
+フローティング接合(324a)に電気的に連結されたドラ
イブゲート(MD)を持つ。セレクトトランジスタがP-ウェ
ル領域(313)の内に形成されたソース/ドレーンN+拡散領
域(324c）を持つセレクトゲート(Sx)を持つ。
【００１７】シリサイド膜(325）がトランスファゲート
(Tx)、リセットゲート(Rx)、ドライブゲート(MD)、セレ
クトゲート(Sx)、N+フローティング接合(324a)、N+ドレ
ーン接合(324b)及びソース/ドレーンN+拡散領域(324c)
の上に形成されている。
(Tx)、リセットゲート(Rx)、ドライブゲート(MD)、セレ
クトゲート(Sx)、N+フローティング接合(324a)、N+ドレ
ーン接合(324b)及びソース/ドレーンN+拡散領域(324c)
の上に形成されている。
【００１８】シリサイド膜(325）は埋設フォトダイオー
ドには形成されず、保護層としてTEOS酸化膜パターン(3
21a）がシリサイド膜の代りに埋設フォトダイオードの
上に形成される。パターンニングされた保護層の物質
は、トランスファゲート(Tx)、リセットゲート(Rx)、ド
ライブゲート(MD)及びセレクトゲート(Sx）の側壁に形
成されたスペーサ(321b)と同じ物質である。
ドには形成されず、保護層としてTEOS酸化膜パターン(3
21a）がシリサイド膜の代りに埋設フォトダイオードの
上に形成される。パターンニングされた保護層の物質
は、トランスファゲート(Tx)、リセットゲート(Rx)、ド
ライブゲート(MD)及びセレクトゲート(Sx）の側壁に形
成されたスペーサ(321b)と同じ物質である。
【００１９】図4ないし図9に図示されるように、自己整
列されたシリサイド工程はCMOSイメージセンサの動作速
度が改善されるように、各トランジスタゲート及び接合
領域の上にシリサイド膜を形成する。
列されたシリサイド工程はCMOSイメージセンサの動作速
度が改善されるように、各トランジスタゲート及び接合
領域の上にシリサイド膜を形成する。
【００２０】図4に図示されるように、約10〜100Ω/cm
の比抵抗を持つP型-エピタキシャル層(412）を備えたシ
リコン基板(411)の上に約50〜100KeV範囲のエネルギー
及び7×1012〜9×1012/cm2範囲のドーズ(dose)条件でホ
ウ素(B)原子をイオン注入してP型-ウェル領域(413）を
形成した後、フィールド酸化膜(414）を形成して、ゲー
ト酸化膜(415)及びドーピングされたポーリシリコン膜
でゲート電極(416）を形成する。ゲート電極(416)の中
のトランスファゲート(Tx)とリセットゲート(Rx）は約1
μm以上のチャンネルの大きさを持ち、ドライブゲート
(MD)とセレクトゲート(Sx）は約0.5μm以下のチャンネ
ルの大きさを持つように各々パターンニングされる。そ
の理由はトランスファゲート(Tx)とリセットゲート(R
x）のパンチスルー(punch-through)電圧の特性を向上さ
せるために、すなわち0Vで所定のピニング(pinning)電
圧までの電圧の幅を大きくして感光度(photo-sensitivi
ty)を増加させるためである。典型的に、3.3Vの動作電
圧の場合のピニング電圧は約2.5Vである。
の比抵抗を持つP型-エピタキシャル層(412）を備えたシ
リコン基板(411)の上に約50〜100KeV範囲のエネルギー
及び7×1012〜9×1012/cm2範囲のドーズ(dose)条件でホ
ウ素(B)原子をイオン注入してP型-ウェル領域(413）を
形成した後、フィールド酸化膜(414）を形成して、ゲー
ト酸化膜(415)及びドーピングされたポーリシリコン膜
でゲート電極(416）を形成する。ゲート電極(416)の中
のトランスファゲート(Tx)とリセットゲート(Rx）は約1
μm以上のチャンネルの大きさを持ち、ドライブゲート
(MD)とセレクトゲート(Sx）は約0.5μm以下のチャンネ
ルの大きさを持つように各々パターンニングされる。そ
の理由はトランスファゲート(Tx)とリセットゲート(R
x）のパンチスルー(punch-through)電圧の特性を向上さ
せるために、すなわち0Vで所定のピニング(pinning)電
圧までの電圧の幅を大きくして感光度(photo-sensitivi
ty)を増加させるためである。典型的に、3.3Vの動作電
圧の場合のピニング電圧は約2.5Vである。
【００２１】以後、図5に図示されるように、マスク及
びイオン注入工程を通じて埋設フォトダイオードを形成
するが、具体的に約150〜200KeV範囲のエネルギー及び1
×10 12〜3×1012/cm2範囲のト゛ース゛(dose)条件でP(燐) 原
子をイオン注入してN-拡散領域(418）を形成して、約20
〜40KeV範囲のエネルギー及び 1×1013〜3×1013/cm2範
囲のドーズ(dose)条件でBF2をイオン注入してP0拡散領
域(419）を形成する。
びイオン注入工程を通じて埋設フォトダイオードを形成
するが、具体的に約150〜200KeV範囲のエネルギー及び1
×10 12〜3×1012/cm2範囲のト゛ース゛(dose)条件でP(燐) 原
子をイオン注入してN-拡散領域(418）を形成して、約20
〜40KeV範囲のエネルギー及び 1×1013〜3×1013/cm2範
囲のドーズ(dose)条件でBF2をイオン注入してP0拡散領
域(419）を形成する。
【００２２】以後、図6に図示されるように、P型-ウェ
ル領域(413)の上部がオープンされたマスク(420)を形成
して約20〜60KeV範囲のエネルギー及び1×1013〜5×10
13/cm2範囲のドーズ(dose)条件でP(燐)原子をイオン注
入して低濃度のドレーン構造のための低濃度のN-領域(4
26）を形成する。
ル領域(413)の上部がオープンされたマスク(420)を形成
して約20〜60KeV範囲のエネルギー及び1×1013〜5×10
13/cm2範囲のドーズ(dose)条件でP(燐)原子をイオン注
入して低濃度のドレーン構造のための低濃度のN-領域(4
26）を形成する。
【００２３】以後、図7に図示されるように、マスク(42
0)を除去した後、全体構造の上部に低圧化学気相蒸着法
(LPCVD)で約2,000〜2,500オングストロームのTEOS酸化
膜(421）を形成して、フィールド酸化膜(414)及び埋設
フォトダイオード(BPD)の上部だけ開口されるようにマ
スク(422)を形成する。この時、マスク(422）のオープ
ン部の一部エッジは埋設フォトダイオードと近接したト
ランスファゲート(Tx）のエッジに整列される。もし、
マスク(422)の形成の際、約0.1μm以内の整列誤差が発
生しても以後の非等方性プラズマ蝕刻の際TEOS酸化膜(4
21)によりフォトダイオード(BPD)が露出されない。なぜ
ならば、上記TEOS酸化膜(421）の厚さが約 0.2〜0.25μ
mであるため0.1μmの整列誤差が発生したとしてもゲー
ト電極(416）の側壁に形成されたTEOS酸化膜(421）を抜
け出すことができないためである。
0)を除去した後、全体構造の上部に低圧化学気相蒸着法
(LPCVD)で約2,000〜2,500オングストロームのTEOS酸化
膜(421）を形成して、フィールド酸化膜(414)及び埋設
フォトダイオード(BPD)の上部だけ開口されるようにマ
スク(422)を形成する。この時、マスク(422）のオープ
ン部の一部エッジは埋設フォトダイオードと近接したト
ランスファゲート(Tx）のエッジに整列される。もし、
マスク(422)の形成の際、約0.1μm以内の整列誤差が発
生しても以後の非等方性プラズマ蝕刻の際TEOS酸化膜(4
21)によりフォトダイオード(BPD)が露出されない。なぜ
ならば、上記TEOS酸化膜(421）の厚さが約 0.2〜0.25μ
mであるため0.1μmの整列誤差が発生したとしてもゲー
ト電極(416）の側壁に形成されたTEOS酸化膜(421）を抜
け出すことができないためである。
【００２４】以後、図8に図示されるように、マスク(42
2)を蝕刻マスクを使用して非等方性プラズマの蝕刻をす
ることにより、各ゲート電極(416）の側壁にTEOS酸化膜
スペーサ(421b)を形成し、埋設フォトダイオード(BPD)
の上部を覆う保護層としてTEOS酸化膜パターン(421a）
を形成する。このTEOS酸化膜パターン(421a）は以後の
シリサイド形成の際、埋設フォトダイオード(BPD)の上
部にはシリサイドが形成されないように保護層の役割を
する。
2)を蝕刻マスクを使用して非等方性プラズマの蝕刻をす
ることにより、各ゲート電極(416）の側壁にTEOS酸化膜
スペーサ(421b)を形成し、埋設フォトダイオード(BPD)
の上部を覆う保護層としてTEOS酸化膜パターン(421a）
を形成する。このTEOS酸化膜パターン(421a）は以後の
シリサイド形成の際、埋設フォトダイオード(BPD)の上
部にはシリサイドが形成されないように保護層の役割を
する。
【００２５】以後、マスク(422)及びスペーサ(421b)を
イオン注入マスクを使用して約 60〜90KeV範囲のエネル
ギー及び1×1015〜9×1015/cm2範囲のドーズ(dose)条件
でAs(砒素)原子をイオン注入することにより、N+フロー
ティング接合(424a)、N+ドレーン接合(424b)及びドライ
ブトランジスタ(MD)とセレクトトランジスタ(Sx）の各
ソース/ドレーンN+拡散領域(424c）を形成する。
イオン注入マスクを使用して約 60〜90KeV範囲のエネル
ギー及び1×1015〜9×1015/cm2範囲のドーズ(dose)条件
でAs(砒素)原子をイオン注入することにより、N+フロー
ティング接合(424a)、N+ドレーン接合(424b)及びドライ
ブトランジスタ(MD)とセレクトトランジスタ(Sx）の各
ソース/ドレーンN+拡散領域(424c）を形成する。
【００２６】以後、図9に図示されるように、マスク(42
2)を除去した後、露出された各ゲート電極(416)の表面
及び各N+拡散領域(424a, 424b, 424c)の表面にチタニウ
ムシリサイド膜(TiSi2)(425）を形成する。すなわち、
マスク(422)を除去した後に全体構造の上部に約300〜50
0オングストロームのチタニウム(Ti)膜を蒸着し、約700
〜750℃の1次急速熱処理を実施する。この時、ポーリシ
リコン膜で構成されたゲート電極(416)及び各N+拡散領
域(424a、424b、424c）の各シリコンの成分はチタニウ
ムと反応してチタニウムシリサイド膜(425）が形成され
る。TEOS酸化膜(421a, 421b)の上部の未反応チタニウム
膜をNH4OHが含まれた化学溶液で除去して、約820〜870
℃の２次急速熱処理を実施して露出されたゲート電極(4
16)及びN+拡散領域(424a、424b、424c)だけにチタニウ
ムシリサイド膜(425）を形成する。ここで、チタニウム
以外に他の転移金属も使用可能である。
2)を除去した後、露出された各ゲート電極(416)の表面
及び各N+拡散領域(424a, 424b, 424c)の表面にチタニウ
ムシリサイド膜(TiSi2)(425）を形成する。すなわち、
マスク(422)を除去した後に全体構造の上部に約300〜50
0オングストロームのチタニウム(Ti)膜を蒸着し、約700
〜750℃の1次急速熱処理を実施する。この時、ポーリシ
リコン膜で構成されたゲート電極(416)及び各N+拡散領
域(424a、424b、424c）の各シリコンの成分はチタニウ
ムと反応してチタニウムシリサイド膜(425）が形成され
る。TEOS酸化膜(421a, 421b)の上部の未反応チタニウム
膜をNH4OHが含まれた化学溶液で除去して、約820〜870
℃の２次急速熱処理を実施して露出されたゲート電極(4
16)及びN+拡散領域(424a、424b、424c)だけにチタニウ
ムシリサイド膜(425）を形成する。ここで、チタニウム
以外に他の転移金属も使用可能である。
【００２７】前述したように、本発明は埋設フォトダイ
オードに損傷を与えなくてゲート電極及び高濃度の領域
の上にシリサイド膜を形成するために高速イメージデー
タの処理を保障する高速トランジスタを実施することが
できる。
オードに損傷を与えなくてゲート電極及び高濃度の領域
の上にシリサイド膜を形成するために高速イメージデー
タの処理を保障する高速トランジスタを実施することが
できる。
【００２８】本発明の技術思想は上記の好ましい実施例
によって具体的に記述されたが、本発明は上記の実施形
態に制限されず、さまざまな改良・発展を加えることが
できる。また、本発明の技術分野において、当業者なら
ば本発明の技術思想の範囲内で多様な形態での実施が可
能であることを理解することができる。
によって具体的に記述されたが、本発明は上記の実施形
態に制限されず、さまざまな改良・発展を加えることが
できる。また、本発明の技術分野において、当業者なら
ば本発明の技術思想の範囲内で多様な形態での実施が可
能であることを理解することができる。
【００２９】
【発明の効果】本発明は埋設フォトダイオードの感知能
力を低下させないとともに、CMOSイメージセンサの動作
の速度を改善することができる効果がある。
力を低下させないとともに、CMOSイメージセンサの動作
の速度を改善することができる効果がある。
【図１】従来技術に係るCMOSイメージセンサの単位画素
回路図である。
回路図である。
【図２】従来技術に係るCMOSイメージセンサの単位画素
断面図である。
断面図である。
【図３】本発明の一実施例に係るCMOSイメージセンサの
単位画素断面図である。
単位画素断面図である。
【図４】本発明の一実施例に係るCMOSイメージセンサ製
造工程を表す断面図である。
造工程を表す断面図である。
【図５】本発明の一実施例に係るCMOSイメージセンサ製
造工程を表す断面図である。
造工程を表す断面図である。
【図６】本発明の一実施例に係るCMOSイメージセンサ製
造工程を表す断面図である。
造工程を表す断面図である。
【図７】本発明の一実施例に係るCMOSイメージセンサ製
造工程を表す断面図である。
造工程を表す断面図である。
【図８】本発明の一実施例に係るCMOSイメージセンサ製
造工程を表す断面図である。
造工程を表す断面図である。
【図９】本発明の一実施例に係るCMOSイメージセンサ製
造工程を表す断面図である。
造工程を表す断面図である。
Tx トランスファゲート Rx リセットゲ
ート MD ドライブゲート Sx セレクト
ゲート BPD 埋設フォトダイオード 321a TEOS 酸化膜
パターン 321b TEOS酸化膜スペーサ 324a N+フロー
ティング接合 324b N+ドレーン接合 324c ソース
/ドレーンN+拡散領域 325 シリサイド膜
ート MD ドライブゲート Sx セレクト
ゲート BPD 埋設フォトダイオード 321a TEOS 酸化膜
パターン 321b TEOS酸化膜スペーサ 324a N+フロー
ティング接合 324b N+ドレーン接合 324c ソース
/ドレーンN+拡散領域 325 シリサイド膜
Claims (5)
- 【請求項 1】CMOSイメージセンサにおいて、埋設フォト
ダイオードが形成された光感知領域、 上記フォトダイオードと電気的に連結された多数のトラ
ンジスタ、 上記光感知領域を除外したゲート及び高濃度の拡散領域
の上に形成されたシリサイド膜、 及び絶縁層をパターンニングすることによって提供され
る多数の絶縁層のパターンを含み、上記多数の絶縁層の
パターンに上記多数のトランジスタに各々提供される上
記ゲートの側壁に形成される絶縁スペーサ、上記ゲート
の中で上記光感知領域と隣接するゲートの側壁、及び上
記光感知領域に形成される保護層を含むことを特徴とす
るCMOSイメージセンサ。 - 【請求項 2】 上記絶縁層は、TEOS層である請求項1に
記載のCMOSイメージセンサ。 - 【請求項 3】CMOSイメージセンサの単位画素において、 第1導電形の半導体層と、 上記半導体層の内で形成され外部からの光を感知し光電
荷を生成するための埋設フォトダイオード、 上記半導体層の内で形成され上記埋設フォトダイオード
から生成された光電荷を伝達された後該光電荷を貯蔵す
るための第2導電形のフローティング接合、 上記フローティング接合と上記埋設フォトダイオードの
間の上記半導体層上に形成されるトランスファゲート、 上記半導体層の内で形成される第2導電形のドレーン接
合、 上記フローティング接合と上記ドレーン接合の間の上記
半導体層の上に形成されるリセットゲート、 上記半導体層の内に形成される第1導電形のウェル領
域、 上記ウェル領域に形成されソース/ドレーン接合を持つ
ドライブトランジスタ及びセレクトトランジスタ、 上記フローティング接合、上記トランスファゲート、上
記ドレーン接合、上記リセットゲート、上記セレクトゲ
ート及び上記ドライブゲートとセレクトゲートの上記ソ
ースドレーン接合に形成されるシリサイド膜、及び絶縁
層をパターニングすることにより提供される多数の絶縁
層パターンを含み、上記多数の絶縁層パターンは、 上記トランスファゲート、上記リセットゲート、上記ド
ライブゲート及び上記セレクトゲートの側壁に形成され
る絶縁スペーサと、上記光感知領域及び上記トランスフ
ァゲートの側壁に形成される保護層とを含むことを特徴
とするCMOSイメージセンサの単位画素。 - 【請求項 4】 上記トランスファゲート及び上記リセッ
トゲートが各々約1μｍ以上のチャンネルの大きさを持
ち、上記ドライブゲート及び上記セレクトゲートは約0.
5μｍ以下のチャンネルの大きさを持つように形成され
ることを特徴とする請求項3に記載のCMOSイメージセン
サの単位画素。 - 【請求項 5】 上記絶縁層が、TEOS層であることを特徴
とする請求項3に記載のCMOSイメージセンサの単位画
素。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998-24648 | 1998-06-29 | ||
| KR1019980024648A KR100291179B1 (ko) | 1998-06-29 | 1998-06-29 | 자기정렬된실리사이드층을갖는씨모스이미지센서및그제조방법 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008126944A Division JP5318459B2 (ja) | 1998-06-29 | 2008-05-14 | Ｃｍｏｓイメージセンサの単位画素及びｃｍｏｓイメージセンサの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031449A true JP2000031449A (ja) | 2000-01-28 |
| JP4164611B2 JP4164611B2 (ja) | 2008-10-15 |
Family
ID=19541173
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18415799A Expired - Lifetime JP4164611B2 (ja) | 1998-06-29 | 1999-06-29 | 自己整合的に形成されたシリサイド膜を備えたｃｍｏｓイメージセンサの製造方法 |
| JP2008126944A Expired - Lifetime JP5318459B2 (ja) | 1998-06-29 | 2008-05-14 | Ｃｍｏｓイメージセンサの単位画素及びｃｍｏｓイメージセンサの製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008126944A Expired - Lifetime JP5318459B2 (ja) | 1998-06-29 | 2008-05-14 | Ｃｍｏｓイメージセンサの単位画素及びｃｍｏｓイメージセンサの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6040593A (ja) |
| JP (2) | JP4164611B2 (ja) |
| KR (1) | KR100291179B1 (ja) |
| DE (1) | DE19929733B4 (ja) |
| TW (1) | TW416155B (ja) |
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| JP2004023107A (ja) * | 2002-06-20 | 2004-01-22 | Samsung Electronics Co Ltd | イメージセンサ及びその製造方法 |
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| US7342269B1 (en) | 1999-08-05 | 2008-03-11 | Canon Kabushiki Kaisha | Photoelectric conversion device, and process for its fabrication |
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| JP2015005708A (ja) * | 2013-06-24 | 2015-01-08 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置を測定する方法 |
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| KR100278285B1 (ko) * | 1998-02-28 | 2001-01-15 | 김영환 | 씨모스 이미지센서 및 그 제조방법 |
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| KR20000003406A (ko) | 2000-01-15 |
| JP4164611B2 (ja) | 2008-10-15 |
| US6040593A (en) | 2000-03-21 |
| KR100291179B1 (ko) | 2001-07-12 |
| DE19929733A1 (de) | 2000-01-05 |
| TW416155B (en) | 2000-12-21 |
| DE19929733B4 (de) | 2013-07-25 |
| JP5318459B2 (ja) | 2013-10-16 |
| JP2008252111A (ja) | 2008-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041222 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050316 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050506 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050727 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051121 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051208 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060120 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060201 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070815 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080519 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
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