DE19929733B4

DE19929733B4 - Bildsensor und Einheitspixel eines CMOS-Bildsensors mit selbstjustierender Silizidschicht

Info

Publication number: DE19929733B4
Application number: DE19929733A
Authority: DE
Inventors: Sang Hoon Park
Original assignee: Intellectual Ventures II LLC
Current assignee: SK Hynix Inc
Priority date: 1998-06-29
Filing date: 1999-06-29
Publication date: 2013-07-25
Anticipated expiration: 2019-06-30
Also published as: KR20000003406A; JP2000031449A; JP4164611B2; US6040593A; KR100291179B1; DE19929733A1; TW416155B; JP5318459B2; JP2008252111A

Abstract

CMOS-Bildsensor, umfassend:
einen Photoerfassungsbereich (319, 419), in welchem eine vergrabene Photodiode (BPD) ausgebildet ist, um Licht von einem Gegenstand zu erfassen;
eine Vielzahl von Transistoren (102, 104, 106, 108), welche mit der vergrabenen Photodiode (BPD) elektrisch verbunden sind;
Silizidschichten (325, 425), welche auf Gates und stark dotierten Bereichen ausgebildet sind, wobei der Photoerfassungsbereich (319, 419) davon ausgeschlossen ist; und
eine Vielzahl von Isolierschichtmustern, welche durch Strukturieren einer Isolierschicht (321, 421) ausgebildet sind, wobei die Isolierschichtmuster umfassen:
isolierende Spacer (321b, 421b), welche auf Seitenwänden der Gates ausgebildet und jeweils für die Vielzahl von Transistoren vorgesehen sind; und
eine Passivierungsschicht (321a, 421a), welche auf dem Photoerfassungsbereich (319, 419) und auf einer Seitenwand eines benachbarten Gates ausgebildet ist.

Description

Die vorliegende Erfindung betrifft einen Bildsensor, und insbesondere einen CMOS-Bildsensor (CMOS: Komplementär-Metalloxid-Halbleiter) mit einer selbstjustierenden Silizidschicht.
Generell ist ein CMOS-Bildsensor eine Vorrichtung zum Umwandeln eines optischen Bildes in ein elektrisches Signal und verwendet MOS-Transistoren (MOS: Metalloxid-Halbleiter). Ein CCD-Bildsensor (CCD: Ladungsgekoppelte Vorrichtung) als eine Art von Bildsensor ist wohlbekannt. Verglichen mit dem CCD-Bildsensor kann der CMOS-Bildsensor bei Realisieren verschiedener Abtastanordnungen einfach betrieben und mit einer Signalverarbeitungsschaltung auf einem einzigen Chip integriert werden. Daher kann der CMOS-Bildsensor dessen Größe miniaturisieren und die Herstellkosten senken, wobei dies durch Verwenden einer kompatiblen CMOS-Technologie erfolgt, sowie die Leistungsaufnahme senken.
In 1 besteht ein herkömmliches Einheitspixel eines CMOS-Bildsensors aus einer vergrabenen Photodiode (BPD) und vier NMOS-Transistoren. Die vier NMOS-Transistoren umfassen einen Übertragungstransistor 102 zum Übertragen photoelektrischer Ladungen, welche in der vergrabenen Photodiode erzeugt werden, zu einem Erfassungsknoten, einen Rücksetztransistor 104 zum Rücksetzen der Erfassungsknoten, um ein nächstes Signal zu erfassen, einen Steuertransistor 106, welcher als Source-Folgerstufe arbeitet, und einen Auswahltransistor 108 zum Ausgeben von Daten an einen Ausgangsanschluss in Reaktion auf ein Adresssignal.
Der Rücksetztransistor 104 und der Übertragungstransistor 102 sind gebildet aus einem nativen NMOS-Transistor, so dass der Wirkungsgrad einer Ladungsübertragung verbessert ist. Der native NMOS-Transistor mit einer negativen Schwellenspannung kann eine Erzeugung von Elektronenverlusten durch einen Spannungsabfall infolge einer positiven Schwellenspannung verhindern und somit zu einer Verbesserung des Wirkungsgrades einer Ladungsübertragung beitragen.
In 2 umfasst das herkömmliche Einheitspixel des CMOS-Bildsensors ein P⁺-Siliziumsubstrat 201, eine P-epi-Schicht (epi: Epitaxie) 202, einen P-Wannen-Bereich 203, Feldoxidschichten 204, eine Gate-Oxidschicht 205, Gate-Elektroden 206, einen N^–-Diffusionsbereich 207, einen P⁰-Diffusionsbereich 208, N⁺-Diffusionsbereiche 209 und Oxidschicht-Abstandshalter 210. Eine vergrabene Photodiode (BPD) weist eine PNP-Übergang-Struktur auf, wobei die P-epi-Schicht 202, der N^–Diffusionsbereich 207 und der P⁰-Diffusionsbereich 208 gestapelt sind.
Da der Übertragungstransistor mit dem Übertragungs-Gate Tx aus einem nativen Transistor gebildet ist, kann ein Ionenimplantationsverfahren zum Einstellen von Transistoreigenschaften (Schwellenspannungs- und Durchschlags-Eigenschaften) bei der P-epi-Schicht 211 ausgelassen werden, welche als ein Kanal unterhalb eines Übertragungs-Gate Tx dient. Dementsprechend kann der NMOS-Transistor (native Transistor) mit einer negativen Schwellenspannung den Wirkungsgrad einer Ladungsübertragung maximieren. Die N⁺-Diffusionsschicht 209 (der Erfassungsknoten) ist aus einem hochdotiertem N⁺-Bereich zwischen dem Übertragungs-Gate Tx und dem Rücksetz-Gate Rx gebildet, wodurch ein Potential des Erfassungsknotens entsprechend einer Menge von übertragenen Ladungen verstarkt wird.
Dieser herkömmliche CMOS-Bildsensor erfasst elektrische Signale entsprechend photoelektrischen Ladungen durch eine CDS (Korrelierte Doppelabtastung). Eine Silizidschicht wird dazu verwendet, eine Polyzid-Gate-Struktur bei dem herkömmlichen CMOS-Bildsensor auszubilden. Jedoch weist die Polyzid-Gate-Struktur möglicherweise nicht die gewünschte Arbeitsgeschwindigkeit bei dem herkömmlichen CMOS-Bildsensor auf, da die Silizidschicht an jedem Transistor-Gate, jedoch nicht auf dem Übergangsbereich (dem N⁺-Diffusionsbereich) ausgebildet ist. Ferner existiert dann, wenn ein Selbstausrichtungs-Silizidverfahren auf den herkömmlichen CMOS-Bildsensor angewandt wird, das Problem, dass die Silizidschicht auf dem P⁰-Diffusionsbereich der vergrabenen Photodiode ausgebildet ist, wodurch eine Photoerfassungsfunktion beeinträchtigt wird.
Dementsprechend ist es für den CMOS-Bildsensor erforderlich, die Silizidschicht auf jedem Transistor-Gate und dem Übergangsbereich auszubilden, wobei der P⁰-Diffusionsbereich der vergrabenen Photodiode davon ausgeschlossen ist, so dass die gewünschte Arbeitsgeschwindigkeit erhalten werden kann.
Aus der europäischen Offenlegungsschrift EP 0 738 010 A2 ist ein aktiver Pixelsensor bekannt, in den eine sogenannte Pinned Photodiode (PPD) integriert ist. Die Ladung, die von der PPD erzeugt wird, wird zu einem ladungsdetektierenden Knoten mittels eines Transfergates Tx übertragen. Weiterhin ist ein Rücksetzgate und ein N-Wannen-PMOS-Transistor vorgesehen, um ein einzelnes Pixel adressieren zu können. Der sensitive Bereich der PPD ist von einer dünnen Schicht thermisch gewachsenen Gateoxids bedeckt.
Aus der US-amerikanischen Patentschrift 5633187 A ist ein Verfahren zur Herstellung von Speicherzellen für Nur-Lesespeicher (ROM) bekannt. Um den elektrischen Widerstand der Bitleitung zu vermindern, sind die jeweiligen Bitleitungen mit Silizidschichten versehen, die mittels eines selbstjustierenden Prozesses hergestellt werden. Um unkontrolliertes Wachstum der Silizidschichten zu verhindern, sind auf den Polysiliziumleiterbahnen sogenannte Sidewalloxide, also Seitenwandoxidschichten, vorgesehen.
Die WO 94/22 173 A1 (entspricht EP 0 642 179 B1 ) offenbart einen Dünnfilmtransistor, der auf nicht einkristallinem Silizium gebildet ist, wobei das sogenannte TEOS-Verfahren, bei welchem Tetraethoxysilan als Ausgangssubstanz dient, fur die Abscheidung einer Siliziumdioxidschicht verwendet wird.
Schließlich ist aus der europäischen Offenlegungsschrift EP 0 809 300 A2 ein aktiver Pixelsensor bekannt, der verschiedene Rücksetzanschlüsse aufweist. Dabei ist ein Übertragungsgate mit einem schwebenden Diffusionsbereich verbunden.
Die Aufgabe, die der vorliegenden Erfindung zugrunde liegt, besteht darin, einen CMOS-Bildsensor anzugeben, der eine verbesserte Arbeitsgeschwindigkeit bei gleichzeitig möglichst hoher Empfindlichkeit aufweist. Diese Aufgabe wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der vorliegenden Erfindung sind Gegenstand der abhängigen Ansprüche.
Weitere Aufgaben und Aspekte der Erfindung gehen aus der nachfolgenden Beschreibung der Ausführungsbeispiele unter Bezugnahme auf die beiliegende Zeichnung deutlich hervor, wobei:
1 ein Schaltbild eines Einheitspixels eines herkömmlichen CMOS-Bildsensors ist;
2 eine Querschnittsansicht einer Struktur des Einheitspixels in 1 ist;
3 eine Querschnittsansicht eines Einheitspixels eines CMOS-Bildsensors gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist; und
4A bis 4F Querschnittsansichten des Einheitspixels in 3 sind.
Nachfolgend wird die vorliegende Erfindung unter Bezugnahme auf die beiliegende Zeichnung genau beschrieben.
In 3 ist eine P-epi-Schicht (P-Epitaxieschicht) 312 auf ein Siliziumsubstrat 311 aufgebracht, und die vergrabene Photodiode ist innerhalb der P-epi-Schicht 312 ausgebildet, um Licht von einem Gegenstand zu erfassen und photoelektrische Ladungen zu erzeugen. Ein schwebender N⁺-Bereich 324a ist in der P-epi-Schicht 312 ausgebildet, um die photoelektrischen Ladungen von der vergrabenen Photodiode aufzunehmen und zu speichern.
Ein Übertragungs-Gate Tx ist auf der P-epi-Schicht 312 zwischen dem schwebenden N⁺-Bereich 324a und der vergrabenen Photodiode ausgebildet, und ein N⁺-Drain-Übergang 324b ist in der P-epi-Schicht 312 zwischen einem Rücksetz-Gate Rx und einem Steuer-Gate MD ausgebildet. Das Rücksetz-Gate Rx ist auf der P-epi-Schicht 312 zwischen dem schwebenden N⁺-Bereich 324a und dem N⁺-Drain-Übergang 324b ausgebildet. Source/Drain-N^–-Diffusionsbereiche 324c sind in einer P-Wanne 313 ausgebildet, und das Steuer-Gate MD des Steuertransistors ist elektrisch mit dem schwebenden N⁺-Bereich 324a verbunden. Ein Auswahltransistor weist in der P-Wanne 313 ausgebildete Source/Drain-N⁺-Diffusionsbereiche 324c auf.
Die Silizidschichten 325 sind auf dem Übertragungs-Gate Tx, dem Rücksetz-Gate Rx, dem Auswahl-Gate Sx, dem Steuer-Gate MD, dem schwebenden N⁺-Bereich 324a, dem N⁺-Drain-Übergang 324b und den Source/Drain-N⁺-Diffusionsbereichen 324c ausgebildet.
Die Silizidschicht 325 ist nicht auf der vergrabenen Photodiode ausgebildet, und eine TEOS-Oxidschicht 321a (TEOS: Tetraethoxysilan) als Passivierungsschicht ist auf der vergrabenen Photodiode anstelle der Silizidschicht ausgebildet. Die strukturierte Passivierungsschicht ist das gleiche Material wie ein Abstandshalter 321b an Seitenwanden des Übertragungs-, Rücksetz-, Steuer- und des Auswahl-Gate Tx, Rx, MD und Sx.
Die 4A bis 4F sind Querschnittsansichten des Einheitspixels in 3.
Wie in den 4A bis 4F dargestellt, bildet ein selbstjustierendes Silizidverfahren die Silizidschicht auf jedem Transistor-Gate und Übergangsbereich derart aus, dass die Arbeitsgeschwindigkeit des CMOS-Bildsensors verbessert wird.
In 4A wird unter der Bedingung, dass eine Energie etwa 50–100 keV beträgt und eine Konzentration von 7E12–9E12/cm² vorliegt, eine P-Wanne 413 in einer P-epi-Schicht 412 durch eine Borionenimplantation ausgebildet, und die P-epi-Schicht 412 wird auf einem Siliziumsubstrat 411 als Epitaxieschicht aufgebracht. Die P-epi-Schicht 412 weist einen Widerstand von etwa 10–100 Ωm auf. Anschließend werden Feldoxidschichten 414, Gate-Oxidschichten 415 und Gate-Elektroden 416 in dieser Reihenfolge ausgebildet.
Die Gate-Elektroden 416 sind aus dotierten Polysiliziumschichten gebildet. Ein Übertragungs-Gate Tx und ein Rücksetz-Gate Rx unter den Gate-Elektroden 416 werden derart strukturiert, dass sie eine Kanallänge von mehr als etwa 1 μm aufweisen. Ferner werden ein Steuer-Gate MD und ein Auswahl-Gate Sx derart strukturiert, dass sie eine Kanallänge von weniger als etwa 0,5 μm aufweisen. Der Grund, weswegen die Kanallänge des Übertragungs- und des Rücksetz-Gate Tx und Rx größer ist als die des Steuer- und des Auswahl-Gate MD und Sx, liegt in einer Verbesserung der Durchschlagsspannungs-Eigenschaften des Übertragungs- und des Rücksetz-Gate Tx und Rx, das heißt, in einer Verbesserung einer Photoempfindlichkeit, durch Erhöhen eines Spannungsbereichs von 0 V auf eine vorbestimmte Pinningspannung. Typischerweise beträgt die vorbestimmte Pinningspannung 2,5 V bei einer Betriebsspannung von 3,3 V.
In 4B wird die vergrabene Photodiode durch Maskier- und Ionenimplantationsverfahren ausgebildet: das heißt, dass unter der Bedingung, dass eine Energie etwa 150–200 keV beträgt und eine Konzentration von 1E12–3E12/cm² vorliegt, ein N^–-Diffusionsbereich 418 durch eine Phosphorionenimplantation ausgebildet wird. Ferner wird unter der Bedingung, dass eine Energie etwa 20–40 keV beträgt und eine Konzentration von 1E13–3E13/cm² vorliegt, ein P⁰-Diffusionsbereich 419 durch eine BF₂-Ionenimplantation ausgebildet.
In 4C wird eine Maske 420 zum Öffnen der P-Wanne 413 ausgebildet. Anschließend werden unter der Bedingung, dass eine Energie etwa 20–60 keV beträgt und eine Konzentration von 1E13–5E13/cm² vorliegt, schwach dotierte N^–-Bereiche 426 für eine LDD-Struktur (LDD: schwach dotierter Drain) durch eine Phosphorionenimplantation zwischen dem Steuer- und dem Auswahl-Gate MD und Sx ausgebildet.
In 4D wird nach Entfernen der Maske 420 eine TEOS-Schicht 421 (TEOS: Tetraethoxysilan) von etwa 2.000–2.500 Å auf der resultierenden Struktur durch das LPCVD-Verfahren (LPCVD: Niederdruck-Gasphasenabscheidung nach chemischem Verfahren) ausgebildet, und eine Maske wird strukturiert. Zu diesem Zeitpunkt wird eine Kante des geöffneten Abschnitts der Maske 422 an einer Kante des Übertragungs-Gate Tx neben der vergrabenen Photodiode ausgerichtet. Obwohl ein Ausrichtungsfehler innerhalb etwa 0,1 μm bei einem Ausbilden der Maske 422 auftreten kann, wird die vergrabene Photodiode bei einem anschließenden Ätzverfahren, welches ein anisotropes Plasmaatzverfahren auf die TEOS-Schicht 421 ist, nicht freigelegt. Der Grund hierfür ist, dass eine Dicke der TEOS-Schicht 421 etwa 0,2–0,25 μm betragt und die TEOS-Schicht 421, welche auf der Seitenwand der Gate-Elektrode 416 des Übertragungs-Gate Tx ausgebildet ist, den Ausrichtungsfehler von 0,1 μm abdecken kann.
In 4E werden durch Anwenden eines anisotropen Plasmaatzverfahrens auf die TEOS-Schicht 421 Abstandshalter 421b auf den Seitenwänden der Gate-Elektroden 416 ausgebildet, wobei eine Seitenwand des Übertragungs-Gate Tx davon ausgeschlossen ist. Anschließend wird ein Muster 421a der TEOS-Schicht 421 ausgebildet, wobei die vergrabene Photodiode und die Feldoxidschichten 414 bedeckt werden. Eine derartige Struktur 421a dient als Passivierungsschicht, so dass Silizid nicht auf der vergrabenen Photodiode ausgebildet wird.
Unter der Bedingung, dass eine Energie etwa 60–90 keV beträgt und eine Konzentration von 1E15–9E15/cm² vorliegt, werden ein schwebender N⁺-Bereich 424a, ein N⁺-Drain-Übergang 424b und N⁺-Diffusionsbereiche 424c für Source/Drain-Bereiche des Steuer- und des Auswahl-Transistors durch eine As-Ionenimplantation ausgebildet.
In 4F wird die Maske 422 entfernt, und anschließend werden Titansilizidschichten (TiSi₂) 425 auf den freigelegten Gate-Elektroden 416 und den N⁺-Diffusionsbereichen 424a, 424b und 424c ausgebildet. Das heißt, dass nach Entfernen der Maske 422 eine Titanschicht von etwa 300–500 Å auf die resultierende Struktur aufgebracht wird, und eine erste schnelle Wärmebehandlung wird auf die aufgebrachte Titanschicht bei einer Temperatur von etwa 700–750°C angewandt. Anschließend reagiert jede Siliziumkomponente der Polysilizium-Gate-Elektrode und N⁺-Diffusionsbereiche 424a, 424b und 424c auf die Titanschicht derart, dass die Titansilizidschichten 425 ausgebildet werden. Die Titanschichten (Ti-Schichten), welche nicht mit den TEOS-Schichten 421a und 421b reagieren, werden durch eine chemische Lösung, welche NH₄OH enthält, entfernt. Ferner werden die Titansilizidschichten 425, welche auf den freigelegten Gate-Elektroden 416 und den N⁺-Diffusionsbereichen 424a, 424b und 424c ausgebildet sind, einer zweiten schnellen Wärmebehandlung von etwa 820–870 °C unterzogen. Wie Fachleuten auf diesem Gebiet bekannt, kann die Titanschicht durch andere höchstschmelzende Metallschichten, wie Titansilizid, ersetzt werden. Wie aus obiger Ausführung ersichtlich, werden aufgrund der Tatsache, dass die vorliegende Erfindung die Silizidschicht auf den Gate-Elektroden und stark dotierten Bereichen ohne Beschädigung der vergrabenen Photodiode ausbildet, Hochgeschwindigkeitstransistoren realisiert, welche eine schnelle Bilddatenverarbeitung gewährleisten.

Claims

CMOS-Bildsensor, umfassend: einen Photoerfassungsbereich (319, 419), in welchem eine vergrabene Photodiode (BPD) ausgebildet ist, um Licht von einem Gegenstand zu erfassen; eine Vielzahl von Transistoren (102, 104, 106, 108), welche mit der vergrabenen Photodiode (BPD) elektrisch verbunden sind; Silizidschichten (325, 425), welche auf Gates und stark dotierten Bereichen ausgebildet sind, wobei der Photoerfassungsbereich (319, 419) davon ausgeschlossen ist; und eine Vielzahl von Isolierschichtmustern, welche durch Strukturieren einer Isolierschicht (321, 421) ausgebildet sind, wobei die Isolierschichtmuster umfassen: isolierende Spacer (321b, 421b), welche auf Seitenwänden der Gates ausgebildet und jeweils für die Vielzahl von Transistoren vorgesehen sind; und eine Passivierungsschicht (321a, 421a), welche auf dem Photoerfassungsbereich (319, 419) und auf einer Seitenwand eines benachbarten Gates ausgebildet ist.
CMOS-Bildsensor nach Anspruch 1, dadurch gekennzeichnet, dass die Isolierschicht (321, 421) eine nach einem TEOS-Verfahren aus Tetraethoxysilan hergestellte Oxid-Schicht ist.
Einheitspixel in einem CMOS-Bildsensor, umfassend: eine Halbleiterschicht eines ersten Leitungstyps; eine vergrabene Photodiode (BPD) mit einem Photoerfassungsbereich (319, 419), welche in der ersten Halbleiterschicht ausgebildet ist und Licht von einem Gegenstand erfasst und photoelektrische Ladungen erzeugt; einen schwebenden Bereich (324a, 424a) eines zweiten Leitungstyps, welcher in der Halbleiterschicht ausgebildet ist und die photoelektrischen Ladungen von der vergrabenen Photodiode (BPD) aufnimmt und speichert; ein Übertragungsgate (Tx), welches auf der Halbleiterschicht zwischen dem schwebenden Bereich (324a, 424a) und der vergrabenen Photodiode (BPD) ausgebildet ist; einen Drainbereich (324b, 424b) des zweiten Leitungstyps, welcher in der Halbleiterschicht ausgebildet ist; ein Rücksetzgate (Rx), welches auf der Halbleiterschicht zwischen dem schwebenden Bereich (324a, 424a) und dem Drainbereich (324b, 424b) ausgebildet ist; einen Wannenbereich (313, 413) des ersten Leitungstyps, welcher in der Halbleiterschicht ausgebildet ist; ein Steuergate (MD) und ein Auswahl-Gate (Sx), welche in dem Wannenbereich (313, 413) mit Source/Drain-Übergängen ausgebildet sind; Silizidschichten (325, 425), welche auf dem schwebenden Bereich (324a, 424a), dem Übertragungsgate (Tx), dem Drainbereich (424b), dem Rücksetzgate (Rx), dem Auswahlgate (Sx) und den Source/Drain-Übergängen des Steuergates (MD) und des Auswahlgates (Sx) ausgebildet sind; und eine Vielzahl von Isolierschichtmustern, welche durch Strukturieren einer Isolierschicht (321, 421) ausgebildet sind, wobei die Isolierschichtmuster umfassen: isolierende Spacer (321b, 421b), weiche auf Seitenwänden des Übertragungs-, Rücksetz-, Steuer- und des Auswahlgates ausgebildet sind; und eine Passivierungsschicht (321a, 421a), welche auf dem Photoerfassungsbereich (319, 419) und auf einer Seitenwand des Übertragungsgates (Tx) ausgebildet ist.
Einheitspixel nach Anspruch 3, wobei das Übertragungs- und das Rücksetzgate eine Kanallänge von mehr als etwa 1 μm aufweisen und das Steuer- und das Auswahlgate eine Kanallänge von weniger als etwa 0,5 μm aufweisen.
Einheitspixel nach Anspruch 3, dadurch gekennzeichnet, dass die Isolierschicht eine nach einem TEOS-Verfahren aus Tetraethoxysilan hergestellte Oxid-Schicht ist.