KR20000003406A

KR20000003406A - 자기정렬된 실리사이드층을 갖는 씨모스 이미지센서 및 그 제조방법

Info

Publication number: KR20000003406A
Application number: KR1019980024648A
Authority: KR
Inventors: 박상훈
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-06-29
Filing date: 1998-06-29
Publication date: 2000-01-15
Also published as: DE19929733A1; JP4164611B2; TW416155B; US6040593A; JP5318459B2; DE19929733B4; JP2008252111A; JP2000031449A; KR100291179B1

Abstract

본 발명은 원하는 고속동작을 수행 가능한 CMOS 이미지센서를 제공하고, 그 CMOS 이미지센서를 기존 공정의 변화를 최소화하면서 자기정렬 실리사이드 공정을 형성하는 CMOS 이미지센서를 제조하는 방법을 제공하고자 한 것으로, 이를 위한 본 발명의 CMOS 이미지센서는, 베리드 포토다이오드가 형성된 광감지영역; 상기 포토다이오드와 전기적으로 연결된 CMOS 트랜지스터; 및 상기 광감지영역을 제외한 상기 CMOS 트랜지스터의 게이트전극 표면 및 고농도확산영역 표면에 실리사이드막이 형성된 것을 특징으로 한다. 또한, 본 발명의 CMOS 이미지센서 제조방법은, 반도체기판 상에 베리드 포토다이오드와 다수의 게이트를 각각 형성하는 단계; 상기 베리드 포토다이오드 상부를 덮는 보호층과, 상기 게이트의 측벽을 덮는 스페이서를 각각 형성하는 단계; 상기 반도체기판 상에 고농도 제2도전형 불순물 확산영역을 형성하는 단계; 상기 게이트의 표면과 상기 고농도 제2도전형 불순물 확산영역의 표면에 전이금속막을 형성하는 단계; 및 열처리하는 단계를 포함하여 이루어진 것을 특징으로 한다.

Description

자기정렬된 실리사이드층을 갖는 씨모스 이미지센서 및 그 제조 방법

본 발명은 자기정렬된 실리사이드(self-aligned silicide) 층을 갖는 CMOS(Complementary Metal-Oxide-Silicon) 이미지센서(Image Sensor) 및 그 제조방법에 관한 것이다.

일반적으로, CMOS 이미지센서라 함은 CMOS 제조 기술을 이용하여 광학적 이미지를 전기적신호로 변환시키는 소자로서, 화소수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하고 있다. 현재 이미지센서로 널리 사용되고 있는 CCD(Charge Coupled Device) 이미지센서에 비하여 CMOS 이미지센서는, 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모 또한 크게 낮다는 장점을 지니고 있음은 주지의 사실이다.

도1에는 본 출원인에 의해 1998년 2월 28일자로 출원된(출원번호 : 98-6687) CMOS 이미지센서 단위화소(Unit Pixel)의 회로도가 도시되어 있다. 도1을 참조하면, CMOS 이미지센서의 단위화소(Unit Pixel)는, 1개의 베리드 포토다이오드(BPD)와 4개의 NMOS 트랜지스터로 구성되어 있다. 4개의 NMOS 트랜지스터는 베리드 포토다이오드(BPD)에서 생성된 광전하를 플로팅센싱노드로 운송하기 위한 트랜스퍼게이트(Tx)와, 다음 신호검출을 위해 상기 플로팅센싱노드에 저장되어 있는 전하를 배출하기 위한 리셋게이트(Rx)와, 소스 팔로워(Source Follower) 역할을 하는 드라이브 트랜지스터(MD), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. 여기서, 트랜스퍼게이트(Tx)와 리셋게이트(Rx)는 양의 문턱 전압(Positive Threshold Voltage)으로 인한 전압 강하로 전하(전자)가 손실되어 전하운송효율이 저하되는 현상을 방지하기 위하여 음의 문턱 전압을 갖는 네이티브(Native) NMOS 트랜지스터로 형성되어 진다.

도2는 역시 본 출원인에 의해 출원된바 있는(출원번호 : 98-6687) CMOS 이미지센서 단위화소의 단면도로서, 도면부호 1은 실리콘기판, 2는 P형-에피층, 3은 P형-웰, 4는 필드산화막, 5는 게이트산화막, 6은 게이트전극, 7은 N^-확산영역, 8은 P⁰확산영역, 9는 N⁺확산영역, 10은 산화막 스페이서를 각각 나타낸다. 도2를 참조하면, 베리드 포토다이오드는 P형-에피층(2)과 N^-확산영역(8) 및 P⁰확산영역(7)이 적층된 PNP 접합 구조를 이루고 있다. 그리고, 트랜스퍼게이트(Tx)의 하부에서 채널 역할을 하는 P형-에피층(11)에는 트랜지스터의 특성 조절(문턱전압조절 및 펀치쓰루 특성 조절)을 위한 제반 이온주입공정 등이 생략되므로써, 즉 트랜스퍼게이트는 네이티브 트랜지스터로 형성됨으로써 음의 문턱전압을 갖는 NMOS 트랜지스터를 이루어 전하전달효율이 극대화되도록 구성되며, 또한, 트랜스퍼게이트(Tx)와 리셋게이트(Rx) 사이의 P형-에피층(2) 표면에 형성된 N⁺확산영역은, -이 영역이 플로팅센싱노드를 구성한다- LDD 영역없이 고농도 N⁺영역으로만 이루어져 운송되는 전하량에 따른 플로팅센싱노드의 전위 변화량을 증폭시키도록 구성되어 있다.

한편, 이러한 종래의 CMOS 이미지센서는 상호 연관된 더블 샘플링(CDS : Correlated Double Sampling) 방식으로 광전하에 대응하는 전기적신호를 검출하는 방법을 사용하고 있는데, 안정된 그리고 빠른 전기적신호 검출을 위해서는 고속동작에 부합되는 CMOS 이미지센서가 요구되고 있다.

따라서, 종래에는 CMOS 이미지센서 소자내의 트랜지스터 동작 속도를 향상시키기 위하여, 실리사이드막을 적용하고 있으나, 통상의 자기정렬된 실리사이드(self-aligned silicide) 공정을 적용하면 베리드 포토다이오드의 P⁰확산영역 상에도 실리사이드가 형성되어 광감지가 차단되는 문제점이 있었다. 이러한, 치명적인 단점 때문에, 각 트랜지스터의 게이트에만 실리사이드를 형성하는 폴리사이드 게이트 구조를 채용하고 있지만, 원하는 동작속도를 얻기에는 그 효과가 미미한 정도이다.

본 발명의 목적은 상기 문제점을 해결하기 위하여 안출된 것으로써, 원하는 고속동작을 수행 가능한 CMOS 이미지센서를 제공하는데 있다.

또한, 본 발명의 다른 목적은 기존 공정의 변화를 최소화하면서 자기정렬 실리사이드 공정을 적용하여, 고속동작이 가능한 CMOS 이미지센서를 제조하는 방법을 제공하는데 있다.

도1은 종래기술에 따른 CMOS 이미지센서의 단위화소 회로도.

도2는 종래기술에 따른 CMOS 이미지센서의 단위화소 구조를 나타내는 단면도.

도3은 본 발명의 일실시예에 따른 CMOS 이미지센서의 단위화소 구조를 나타내는 단면도.

도4a 내지 도4f는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조공정을 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

Tx : 트랜스퍼게이트 Rx : 리셋게이트

MD : 드라이버게이트 Sx : 셀렉트게이트

BPD : 베리드 포토다이오드 24a : N⁺플로팅접합

24b : N⁺드레인접합 24c : N⁺소스/드레인 접합

25 : 실리사이드막 21a : TEOS 산화막 패턴

21b : TEOS 산화막 스페이서

상기 목적을 달성하기 위한 본 발명의 CMOS 이미지센서는, 베리드 포토다이오드가 형성된 광감지영역; 상기 포토다이오드와 전기적으로 연결된 CMOS 트랜지스터; 및 상기 광감지영역을 제외한 상기 CMOS 트랜지스터의 게이트전극 표면 및 고농도확산영역 표면에 실리사이드막이 형성된 것을 특징으로 한다.

또한, 본 발명의 CMOS 이미지센서 제조방법은, 반도체기판 상에 베리드 포토다이오드와 다수의 게이트를 각각 형성하는 단계; 상기 베리드 포토다이오드 상부를 덮는 보호층과, 상기 게이트의 측벽을 덮는 스페이서를 각각 형성하는 단계; 상기 반도체기판 상에 고농도 제2도전형 불순물 확산영역을 형성하는 단계; 상기 게이트의 표면과 상기 고농도 제2도전형 불순물 확산영역의 표면에 전이금속막을 형성하는 단계; 및 열처리하는 단계를 포함하여 이루어진 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 도3은 본 발명의 일실시예에 따른 CMOS 이미지센서의 단위화소 구조가 도시되어 있다. 도3을 참조하면, 본 발명의 일실시예에 따른 CMOS 이미지센서는 베리드 포토다이오드(BPD)를 제외한 모든 게이트 및 고농도확산영역에 자기정렬된 실리사이드막(25)이 형성되어 있음을 주목하여야 한다. 이렇게 게이트는 물론 베리드 포토다이오드를 제외한 모든 확산영역에도 실리사이드막을 구성되게 되면, 상호 연관된 더블 샘플링(CDS : Correlated Double Sampling)) 방식으로 광전하에 대응하는 전기적신호를 검출하는 방식을 채택하고 있는 CMOS 이미지센서의 동작속도를 크게 개선할 수 있다.

또한, 베리드 포토다이오드(BPD) 상부에는 실리사이드막(25)이 형성되어 있지 않으며, 베리드 포토다이오드(BPD)를 제외한 다른 확산영역에 실리사이드막을 선택적으로 형성하기 위하여 베리드 포토다이오드(BPD) 상부에는 보호층으로 TEOS 산화막패턴(21a)이 형성되어 있다. 이 보호층 패턴은 게이트 측벽에 형성되는 스페이서(21b)와 함께 동일한 물질층으로부터 패터닝된 것이다.

도3을 참조하여 좀더 구체적으로 본 발명의 일실시예에 따른 CMOS 이미지센서의 구조를 설명하면, 본 발명의 일실시예에 따른 CMOS 이미지센서 단위화소는, 실리콘기판(11) 상에 에피택셜 성장된 P형-에피층(12)과, 상기 P형-에피층(12) 내에 형성되며 외부로부터의 빛을 감지하여 광전하를 생성하기 위한 베리드 포토다이오드(BPD)와, 상기 P형-에피층(12) 표면 하부에 형성되어 상기 베리드 포토다이오드(BPD)로부터 생성된 광전하를 전달받아 저장하는 N⁺플로팅접합(24a)과, 상기 N⁺플로팅접합(24a)과 상기 베리드 포토다이오드(BPD) 사이의 상기 P형-에피층(12)상에 형성되는 트랜스퍼게이트(Tx)와, 상기 P형-에피층(12)의 표면 하부에 형성되는 N⁺드레인접합(24b)과, 상기 N⁺플로팅접합(24a)과 상기 N⁺드레인접합(24b) 사이의 상기 P형-에피층(12) 상에 형성되는 리셋게이트(Rx)와, P웰영역(13)과, 상기 P웰영역(13)에 형성된 소스/드레인 N⁺확산영역(24c)과 상기 플로팅접합에 전기적으로 접속된(도면에 도시되지 않음) 게이트를 갖는 드라이버트랜지스터(MD), 및 상기 웰영역(13)에 형성된 소스/드레인 N⁺확산영역(24c)을 가지는 셀렉트트랜지스터(Sx)를 포함하여 이루어지는데, 상기 트랜스퍼게이트(Tx), 상기 리셋게이트(Rx), 상기 N⁺플로팅접합(24a), 상기 N⁺드레인접합(24b), 및 상기 드라이버트랜지스터(MD)와 상기 셀렉트트랜지스터(Sx)의 각 게이트 및 소스/드레인 확산영역에는 모두 실리사이드막(25)이 형성되어 있다.

도4a 내지 도4f는 본 발명의 일실시예에 따른 CMOS 이미지센서 제조공정을 나타낸다. 본 실시예에서는 본 출원인에 의해 출원된바 있는(출원번호: 98-6687) CMOS 이미지센서 제조방법에서 최소한의 공정변화로 자기정렬된 실리사이드 공정을 적용하여 도3의 구조를 제조하는 방법을 보여주고 있다.

먼저, 도4a에 도시된 바와 같이, 약 15∼25Ω㎝의 비저항을 갖는 P형-에피층(12)을 구비한 실리콘 기판(11) 상에 약 50∼100 KeV 범위의 에너지 및 7E12∼9E12/㎠ 범위의 도즈(dose) 조건으로 붕소(B)원자를 이온주입하여 P형-웰영역(13)을 형성한 다음, 필드산화막(14)을 형성하고, 게이트산화막(15) 및 도핑된 폴리실리콘막으로 게이트전극(16)을 형성한다. 상기 게이트전극(16)중 트랜스퍼게이트(Tx)와 리셋게이트(Rx)는 약 1㎛ 이상의 채널 크기를 갖으며 드라이버게이트(MD)와 셀렉트게이트(Sx)는 약 0.5㎛ 이하의 채널 크기를 갖도록 각각 패터닝된다. 그 이유는 트랜스퍼게이트와 리셋게이트의 펀치쓰루(punch through) 전압 특성을 향상시키기 위해서, 즉 0V에서 소정의 피닝(pinning) 전압까지의 전압폭을 크게하여 감광도(photo-sensitivity)를 좋게하기 위함이다. 본 발명의 경우 피닝전압은 약 2.5V이다.

이후, 도4b에 도시된 바와 같이, 마스크 및 이온주입 공정을 통해 베리드 포토다이오드를 형성하는바, 구체적으로 약 150∼200 KeV 범위의 에너지 및 1E12∼3E12/㎠ 범위의 도즈(dose) 조건으로 P(인) 원자를 이온주입하여 N^-확산영역(18)을 형성하고, 약 20∼40 KeV 범위의 에너지 및 1E13∼3E13/㎠ 범위의 도즈(dose) 조건으로 BF₂를 이온주입하여 P⁰확산영역(19)을 형성한다.

이후, 도4c에 도시된 바와 같이, P형-웰영역(13) 상부가 오픈된 마스크(20)를 형성하고 약 20∼60 KeV 범위의 에너지 및 1E13∼5E13/㎠ 범위의 도즈(dose) 조건으로 P(인) 원자를 이온주입하여 N^-LDD 영역(26)을 형성한다.

이후, 도4d에 도시된 바와 같이, 마스크(20)를 제거한 다음, 전체 구조의 상부에 저압화학기상증착법(LPCVD)으로 약 2,000∼2,500Å의 TEOS 산화막(21)을 형성하고, 상기 필드산화막(14) 및 베리드 포토다이오드(BPD) 상부만 오픈되도록 마스크(22)를 형성한다. 이때, 마스크(22)의 오픈부의 일부에지는 베리드 포토다이오드와 근접한 트랜스퍼게이트(Tx)의 에지 정렬된다. 만일, 마스크(22) 형성시 약 0.1㎛ 이내의 정렬 오차가 발생하더라도, 이후의 비등방성 플라즈마 식각시 TEOS 산화막(21)에 의해 포토다이오드(BPD)가 노출되지 않는다. 왜냐하면, 상기 TEOS산화막(21)의 두께가 약 0.2∼0.25㎛이므로 0.1㎛의 정렬오차가 발생하더라도 상기 게이트전극(16)의 측벽에 형성된 TEOS산화막(21)을 벗어나지 못하기 때문이다.

이후, 도4e에 도시된 바와 같이, 상기 마스크(22)를 식각마스크로 사용하여 비등방성 플라즈마 식각을 함으로써, 각 게이트전극(16)의 측벽에 TEOS 산화막 스페이서(21b)를 형성하고, 역시 베리드 포토다이오드(BPD) 상부를 덮는 보호층으로 TEOS 산화막 패턴(21a)을 형성한다. 이 TEOS 산화막 패턴(21a)은 이후의 실리사이드 형성시 베리드 포토다이오드(BPD) 상부에는 실리사이드가 형성되지 않도록 보호층 역할을 한다. 그후 계속해서, 상기 마스크(22) 및 스페이서(21b)를 이온주입마스크로 사용하여 약 60∼90 KeV 범위의 에너지 및 1E15∼9E15/㎠ 범위의 도즈(dose) 조건으로 As(비소) 원자를 이온주입하므로써, N⁺플로팅접합(24a)과 N⁺드레인접합(24b) 및 드라이버트랜지스터(MD)와 셀렉트트랜지스터(Sx)의 각 소스/드레인 N⁺확산영역(24c)을 형성한다.

이후, 도4f에 도시된 바와 같이, 상기 마스크(22)를 제거한 다음, 노출된 각 게이트전극(16) 표면 및 각 N⁺확산영역(24a, 24b, 24c) 표면에 티타늄 실리사이드막(TiSi₂)(25)을 형성한다. 예컨대, 티타늄 실리사이드막(25)은 다음과 같은 방법으로 형성한다. 전체구조의 상부에 약 300∼500Å의 티타늄(Ti)막을 증착하고, 약 700∼750℃의 1차 급속열처리를 실시하여, 폴리실리콘막으로 구성된 게이트전극(16) 및 각 N⁺확산영역(24a, 24b, 24c)의 각 실리콘성분과 Ti가 반응하여 실리사이드가 되도록 하고, TEOS 산화막(도면의 21a,21b) 상부의 미반응 Ti막을 NH₄OH가 포함된 화학용액으로 제거하고, 약 820∼870℃의 2차 급속열처리를 실시하여 노출된 게이트전극(16) 및 N⁺확산영역(24a, 24b, 24c)에만 티타늄실리사이드막(25)을 형성한다. 여기서, 티타늄 이외에 다른 전이금속을 사용할 수 있음은 물론 가능하다.

이상에서 살펴본 바와 같이, 본 실시예에 따른 CMOS 이미지센서 제조방법은, 본 출원인에 의해 출원된바 있는(출원번호: 98-6687) CMOS 이미지센서 제조방법을 최소한으로 변형시켜 이루어지므로, 제안된바 있는 CMOS 이미지센서의 장점을 그대로 가지면서 실리사이드에 의해 고속동작을 갖는다는 특징적 작용효과를 갖는다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 베리드 포토다이오드의 광감지 능력을 저하시키지 않으면서 CMOS 이미지센서의 동작 속도를 개선할 수 있는 효과가 있다.

Claims

CMOS 이미지센서에 있어서,

베리드 포토다이오드가 형성된 광감지영역;

상기 포토다이오드와 전기적으로 연결된 CMOS 트랜지스터; 및

상기 광감지영역을 제외한 상기 CMOS 트랜지스터의 게이트전극 표면 및 고농도확산영역 표면에 실리사이드막이 형성된 CMOS 이미지센서.
제1항에 있어서,

상기 포토다이오드 상부를 덮어 상기 포토다이오드 영역 상에서 상기 실리사이드막이 형성되는 것을 방지하기 위한 보호층; 및

상기 보호층과 함께 동일한 박막으로부터 패터닝되어 상기 CMOS 트랜지스터의 각 게이트 측벽에 형성되는 스페이서를 더 포함하는 CMOS 이미지센서.
CMOS 이미지센서의 단위화소에 있어서,

제1도전형의 반도체층;

상기 반도체층 내에 형성되며 외부로부터의 빛을 감지하여 광전하를 생성하기 위한 베리드 포토다이오드;

상기 반도체층의 표면 하부에 형성되어 상기 베리드 포토다이오드로부터 생성된 광전하를 전달받아 저장하며 저농도 확산영역없이 고농도 확산영역으로 이루어진 제2도전형의 플로팅접합;

상기 플로팅접합과 상기 베리드 포토다이오드 사이의 상기 반도체층 상에 형성되는 트랜스퍼게이트;

상기 반도체층의 표면 하부에 형성되며 저농도 확산영역없이 고농도 확산영역으로 이루어진 제2도전형의 드레인접합;

상기 플로팅접합과 상기 드레인접합 사이의 상기 반도체층 상에 형성되는 리셋게이트;

상기 베리드 포토다이오드, 상기 트랜스퍼게이트, 상기 플로팅접합 및 상기 리셋게이트가 형성되지 않은 영역의 상기 반도체층 내에 형성된 제1도전형의 웰영역;

상기 웰영역에 형성되며 저농도 확산영역과 고농도 확산영역으로 이루어진 소스/드레인 접합을 갖는 드라이버트랜지스터 및 셀렉트트랜지스터; 및

상기 플로팅접합, 상기 트랜스퍼게이트, 상기 드레인접합, 상기 리셋게이트, 및 소스/드레인접합 상에 형성된 실리사이드막

을 포함하여 이루어진 CMOS 이미지센서의 단위화소.
제3항에 있어서,

상기 베리드포토다이오드 상부를 덮고 있어, 상기 베리드포토다이오드 영역 상에서 상기 실리사이드막이 형성되는 것을 방지하기 위한 보호층; 및

상기 보호층과 함께 동일한 박막으로부터 패터닝되어 상기 트랜스퍼게이트, 상기 리셋게이트, 및 상기드라이브트랜지스터와 상기 셀렉트트랜지스터의 각 게이트의 측벽에 형성된 스페이서를 더 포함하여 이루어진 CMOS 이미지센서의 단위화소.
제4항에 있어서,

상기 트랜스퍼게이트의 일부측벽은 상기 보호층으로 덮인 CMOS 이미지센서의 단위화소.
제3항 내지 제5항중 어느한 항에 있어서,

상기 트랜스퍼게이트 및 상기 리셋게이트는 각각 약 1㎛ 이상의 채널 크기를 갖으며, 상기 드라이버트랜지스터 및 셀렉트트랜지스터는 약 0.5㎛ 이하의 채널 크기를 갖도록 형성된 CMOS 이미지센서의 단위화소.
제4항 또는 제5항에 있어서,

상기 보호층 및 상기 스페이서는 TEOS 산화막인 CMOS 이미지센서의 단위화소.
CMOS 이미지센서 제조방법에 있어서,

반도체기판 상에 베리드 포토다이오드와 다수의 게이트를 각각 형성하는 단계;

상기 베리드 포토다이오드 상부를 덮는 보호층과, 상기 게이트의 측벽을 덮는 스페이서를 각각 형성하는 단계;

상기 반도체기판 상에 고농도 제2도전형 불순물 확산영역을 형성하는 단계;

상기 게이트의 표면과 상기 고농도 제2도전형 불순물 확산영역의 표면에 전이금속막을 형성하는 단계; 및

열처리하는 단계

를 포함하여 이루어진 CMOS 이미지센서 제조방법.
제8항에 있어서,

상기 반도체층과 상기 게이트는 실리콘성분을 포함하며, 상기 열처리에 의해 상기 전이금속막이 실리사이드화되는 CMOS 이미지센서 제조방법.
제8항 또는 제9항에 있어서,

상기 절연막은 TEOS 산화막인 CMOS 이미지센서 제조방법.
CMOS 이미지센서 제조방법에 있어서,

제1도전형의 반도체층을 준비하는 단계;

상기 반도체층의 일부에 제1도전형의 웰영역을 형성하는 단계;

필드영역과 활성영역을 정의하기 위하여 소자분리막을 형성하는 단계;

상기 웰영역 상에 적어도 하나의 트랜지스터용 게이트를 형성하고 상기 반도체층 상에 트랜스퍼게이트 및 리셋게이트를 각각 형성하는 단계;

상기 트랜스퍼게이트와 인접한 상기 반도체층 내부에 베리드 포토다이오드를 형성하는 단계;

상기 웰영역 상부가 오픈된 제1마스크를 형성하고 상기 트랜지스터의 저농도 소스/드레인 영역을 형성하기 위하여 저농도 제2도전형 불순물을 이온주입하는 단계;

상기 제1마스크를 제거하고, 전체구조 상부에 절연막을 형성하는 단계;

상기 절연막 상에 상기 베리드 포토다이오드 상부와 상기 필드영역 상부를 덮고 그 이외 지역을 오픈시킨 제2마스크를 형성하는 단계;

상기 제2마스크를 식각장벽으로하여 상기 절연막을 비등방성식각하므로써 상기 베리드 포토다이오드 상부를 덮는 보호층을 형성하고 상기 적어도 하나의 트랜지스터용 게이트와 상기 트랜스퍼게이트 및 상기 리셋게이트의 측벽에 각각 스페이서를 형성하는 단계:

상기 제2마스크 및 상기 스페이서를 이온주입장벽으로하여 고농도 제2도전형 불순물을 이온주입하므로써 고농도 제2도전형 불순물 확산영역을 형성하는 단계;

상기 제2마스크를 제거하고 상기 적어도 하나의 트랜지스터용 게이트와 상기 트랜스퍼게이트 및 상기 리셋게이트의 각 표면과 상기 고농도 제2도전형 불순물 확산영역의 표면에 전이금속막을 형성하는 단계; 및

열처리하는 단계를 포함하여 이루어진 CMOS 이미지센서 제조방법.