KR100861281B1 - 씨아이에스 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 씨아이에스 소자(CMOS Image Sensor)에 있어서, 포토다이오드(photodiode)의 액티브영역(active region)이 실리사이드(silicide)화되는 것을 방지할 수 있는 씨아이에스 소자의 게이트 전극 형성 방법에 관해 개시한 것으로서, 반도체기판 상에 게이트 전극 형성영역을 노출시키는 개구부를 가진 제 1실리사이드 방지막을 형성하는 단계와, 개구부 저면에 게이트 절연막을 형성하는 단계와, 게이트 절연막을 포함한 제 1실리사이드 방지막 상에 제 2실리사이드 방지막을 형성하는 단계와, 제 2실리사이드 방지막의 개구부와 대응되는 부분에 잔류되는 게이트 전극을 형성하는 단계와, 게이트 전극을 포함하는 제 2실리사이드 방지막 상에 실리사이드용 금속막을 형성하는 단계와, 결과물에 제 1어닐 공정을 진행하여 실리사이드막을 형성하는 단계와, 미응된 금속막과 제 1실리사이드 방지막을 차례로 제거하는 단계를 포함한다.
Description
도 1a 내지 도 1f는 본 발명에 따른 씨아이에스 소자의 게이트 전극 형성 방법을 설명하기 위해 도시한 공정단면도.
도면의 주요부분에 대한 부호의 설명
10. 반도체기판 12. 트렌치
14.소자격리막 16. 절연막
17. 절연막 패턴 18. 감광막 패턴
20. 개구부 22. 실리콘 산화막
23. 게이트 절연막 24. 질화산화막
25. 질화산화막 패턴 26. 도전 패턴
27. 실리사이드막 30. 게이트 전극
32. 엘디디용 절연 스페이서 40, 42. 어닐 공정
본 발명은 반도체소자의 형성 방법에 관한 것으로, 보다 상세하게는 씨아이 에스 소자(CMOS Image Sensor)에 있어서, 포토다이오드(photodiode)의 액티브영역(active region)이 실리사이드(silicide)화되는 것을 방지할 수 있는 씨아이에스 소자의 게이트 전극 형성 방법에 관한 것이다.
씨아이에스 소자에 있어서, 포토다이오드의 활성영역을 실리사이드화되지 않게 하는 기술이 가장 큰 이슈가 되고 있다. 씨아이에스 소자의 중요한 소자특성 중 하나인 다크 시그널(dark signal)에 관련된 정션 리키지(junction leakage)를 극소화시키는 방안으로서, 종래에는 먼저 실리사이드 블로킹용 절연막을 패터닝, 다결정 실리콘 갭필 및 씨엠피(Chemical Mechnical Polishing) 평탄화 공정을 거쳐 게이트 전극을 형성하고, 엘디디용 절연 스페이서 형성 및 실리사이드 공정을 차례로 진행하였다.
그러나, 이러한 종래 기술은 실리사이드막을 형성한 후 게이트 전극 측면에 엘디디용 절연 스페이서를 형성하는 공정을 진행함으로써, 엘디디용 절연 스페이서 형성 이전에 진행되어야 할 게이트 전극 산화 공정을 불가능하게 하였다. 왜냐하면, 상기 실리사이드막은 산소분위기의 어닐에 상당히 취약하기 때문이다. 따라서, 상기 게이트 전극 산화 공정을 실시함에 따른 핫캐리어(hot carrier) 및 보론 페널트레이션(boron penertration) 발생을 막아주는 역할을 제대로 수행하지 못하는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 게이트 전극 형성용 다결정 실리콘막을 증착하기 이전에 어닐 공정을 실시함으로써, 핫캐 리어 및 보론 페널트레이션 발생을 억제할 수 있는 씨아이에스 소자의 게이트 전극 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 씨아이에스 소자의 게이트 전극 형성 방법은 반도체기판 상에 게이트 전극 형성영역을 노출시키는 개구부를 가진 제 1실리사이드 방지막을 형성하는 단계와, 개구부 저면에 게이트 절연막을 형성하는 단계와, 게이트 절연막을 포함한 제 1실리사이드 방지막 상에 제 2실리사이드 방지막을 형성하는 단계와, 제 2실리사이드 방지막의 개구부와 대응되는 부분에 잔류되는 게이트 전극을 형성하는 단계와, 게이트 전극을 포함하는 제 2실리사이드 방지막 상에 실리사이드용 금속막을 형성하는 단계와, 결과물에 제 1어닐 공정을 진행하여 실리사이드막을 형성하는 단계와, 미응된 금속막과 제 1실리사이드 방지막을 차례로 제거하는 단계를 포함한 것을 특징으로 한다.
바람직하게는, 상기 제 1실리사이드 방지막은 PECVD, LPCVD O3-CVD 및 HDP 중 어느 하나를 이용하여 형성하고, 3000∼5000Å두께로 형성한다.
상기 제 2실리사이드 방지막 형성은 NO가스를 이용하여 제 2어닐 공정을 진행하며, 상기 제 2어닐 공정은, 바람직하게는, 500∼1000℃ 온도에서, 10∼120초 동안 NO가스를 50∼5000 SCCM 의 유량으로 공급한다.
상기 금속막은, 바람직하게는, Co/Ti, Co/TiN, Ni/Ti 및 Ni/TiN 중 어느 하나를 이용한다.
상기 제 1어닐 공정은, 바람직하게는, 400∼700℃ 온도에서 진행한다.
미반응된 금속막 및 상기 제 1실리사이드 방지막을 차례로 제거하는 단계는 습식 식각 공정을 이용하며, 바람직하게는, 불산 및 물의 혼합 비율이 1:99인 불산용액 및 BOE 중 어느 하나를 이용한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명에 따른 씨아이에스 소자의 게이트 전극 형성 방법을 설명하기 위한 공정 단면도이다.
본 발명에 따른 씨아이에스 소자의 게이트 전극 형성 방법은, 도 1a에 도시된 바와 같이, 먼저 실리콘 등의 반도체 기판(10) 상에 STI(Shallow Trench Isolation)공정에 의해 샬로우 트렌치(12)를 형성하고 나서, 상기 트렌치(12)를 매립시키는 소자격리막(14)을 형성한다. 이어, 소자격리막(14)을 포함한 기판 전면에 절연막(16)을 형성한다. 이때, 상기 절연막(16)은 이 후의 실리사이드 공정에서 포토다이오드의 활성영역이 실리사이드화되는 것을 방지하기 위한 블로킹막으로서, PE-CVD(Plasma Enhanced Chemical Vapor Deposition), LP-CVD(Low Pressure Chemical Vapor Deposition), O3-USG(O3-Undoped Silicate Glass) 및 HDP(High Density Plasma) 중 어느 하나의 공정을 적용하며, 3000∼5000Å두께로 형성한다. 그런 다음, 상기 절연막(16) 위에 감광막(PR:PhotoResist)을 도포하고 노광 및 현상하여 게이트 전극 형성영역(미도시)을 노출시키는 감광막 패턴(18)을 형성한다.
이 후, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하고 포토리쏘그라피 공정에 의해 절연막을 식각하여 게이트 전극 형성영역을 노출시키는 개구부(20)를 형성하고 나서, 다시 산화 공정을 진행하여 상기 개구부(20)에 실리콘 산화막(22)을 형성한다. 이때, 상기 실리콘 산화막(22)은 이 후의 공정에서 게이트 절연막으로서 역할을 한다. 또한, 도면부호 17는 잔류된 절연막으로서, 이하에서는 절연막 패턴이라 칭한다.
이어, 감광막 패턴을 제거한 후, 도 1c에 도시된 바와 같이, 상기 결과의 기판 전면에 NO가스를 이용하여 1차 어닐 공정(40)을 진행하여 잔류된 절연막 패턴 표면(17) 및 실리콘 산화막(22)을 포함한 개구부(20)를 덮는 질화산화막(24)을 형성한다. 이때, 상기 제 1어닐 공정(40)은 500∼1000℃ 온도에서, 10∼120초 동안 NO가스를 50∼5000 SCCM 의 유량으로 공급하며, 상압 퍼니스(Atmospheric Pressure furnace) 및 저압 퍼니스(Low Pressure furnace) 중 어느 하나를 이용한다.
그런 다음, 도 1d에 도시된 바와 같이, 상기 절연막 패턴(17)이 노출되는 시점까지 질화산화막을 에치백하여 개구부(20) 측면 및 저면의 실리콘 산화막(22)을 덮는 질화산화막 패턴(25)을 형성한다. 이 후, 저압 퍼니스(미도시) 내에서 상기 질화산화막 패턴(25)을 포함한 절연막 패턴(17) 상에 다결정 실리콘막(미도시)을 2000∼5000Å 두께로 화학기상증착하고 나서, 상기 다결정 실리콘막을 씨엠피하여 개구부(20)와 대응된 부분을 덮는 도전 패턴(26)을 형성한다. 이때, 상기 질화산화막 패턴(25)은 이 후의 실리사이드 공정에서 포토다이오드의 활성영역이 실리사이드화되는 것을 방지하기 위한 블로킹막으로서 작용한다. 상기 1차 어닐 공정(42)에 의해, 이 후의 공정을 거쳐 게이트 전극의 역할을 하는 도전 패턴(26) 표면이 질소화 처리되어 핫캐리어 효과가 극소화되고, 게이트 절연막으로 실리콘 산화막(22) 및 그 표면의 질화산화막으로 구성되어(도면부호 23참조) 보론 페널트레이션 발생 을 억제할 수 있다. 또한, 상기 다결정 실리콘막 씨엠피 공정은 슬러리(slurry)로서 SiO2 및 KOH 을 사용하며, 1000∼4000Å/min의 속도로 진행한다.
그런 다음, 도 1e에 도시된 바와 같이, 상기 도전 패턴을 포함한 절연막 패턴(17) 상에 실리사이드 형성을 위한 금속막(28)을 형성한다. 이때, 금속막(28)의 재질로는 Co/Ti, Co/TiN, Ni/Ti 및 Ni/TiN 중 어느 하나를 이용한다. 이 후, 상기 결과물에 2차 어닐 공정(42)을 진행한다. 이때, 상기 제 2어닐 공정(42)은 400∼700℃ 온도에서 실시한다. 또한, 상기 2차 어닐 공정(42)에 의해 도전 패턴의 다결정 실리콘 성분과 금속막의 금속 성분이 서로 반응하여 실리사이드막(27)을 포함한 게이트 전극(30)을 형성한다. 상기 2차 어닐 공정(42)에 의해 질화산화막 패턴(25)의 질소 성분이 게이트 전극(30)으로 확산된다. 도면부호 26a는 2차 어닐 공정(42) 이후에 실리사이드화되지 않은 도전 패턴의 다결정 실리콘을 도시한 것이다.
이어, 도 1f에 도시된 바와 같이, 미반응 금속막 및 절연막 패턴을 습식 식각 공정에 의해 차례로 제거한다. 이때, 상기 습식 식각 공정에서, 습식액으로 불산 및 물의 혼합비율이 1:99인 불산용액 및 BOE 중 어느 하나를 이용한다. 그런 다음, 상기 구조에 실리콘 질화막(미도시)을 화학기상증착한 후, 상기 실리콘 질화막을 에치백하여 실리사이드막(27)을 포함한 게이트 전극(30) 측면에 엘디디용 절연 스페이서(32)를 형성한다.
이상에서와 같이, 본 발명은 게이트 전극 형성용 다결정 실리콘막을 증착하 기 이전에 NO가스를 이용하여 어닐 공정을 적용함으로써, 게이트 전극용 다결정 실리콘이 질소화 처리되어 핫캐리어 효과을 극소화하고, 또한 게이트 절연막 내에 질화산화막이 형성되어 보론 페널트레이션 발생을 억제할 수 있다.
따라서, 본 발명은 핫캐리어 및 보론 페널트레이션을 방지하여 신뢰성있는 소자 구현을 실현할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (11)
- 반도체기판 상에 게이트 전극 형성영역을 노출시키는 개구부를 가진 제 1실리사이드 방지막을 형성하는 단계와,상기 개구부 저면에 게이트 절연막을 형성하는 단계와,상기 게이트 절연막을 포함한 제 1실리사이드 방지막 상에 제 2실리사이드 방지막을 형성하는 단계와,상기 제 2실리사이드 방지막의 상기 개구부와 대응되는 부분에 잔류되는 게이트 전극을 형성하는 단계와,상기 게이트 전극을 포함하는 제 2실리사이드 방지막 상에 실리사이드용 금속막을 형성하는 단계와,상기 결과물에 제 1어닐 공정을 진행하여 실리사이드막을 형성하는 단계와,미반응된 상기 금속막과 상기 제 1실리사이드 방지막을 차례로 제거하는 단계를 포함한 것을 특징으로 하는 씨아이에스 소자의 게이트 전극 형성 방법.
- 제 1항에 있어서, 상기 제 1실리사이드 방지막은 PECVD, LPCVD O3-CVD 및 HDP 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 씨아이에스 소자의 게이트 전극 형성 방법.
- 제 1항에 있어서, 상기 제 1실리사이드 방지막은 3000∼5000Å두께로 형성하 는 것을 특징으로 하는 씨아이에스 소자의 게이트 전극 형성 방법.
- 제 1항에 있어서, 상기 제 2실리사이드 방지막 형성은 NO가스를 이용하여 제 2어닐 공정으로 진행하는 것을 특징으로 하는 씨아이에스 소자의 게이트 전극 형성 방법.
- 제 4항에 있어서, 상기 제 2어닐 공정은 500∼1000℃ 온도에서 진행하는 것을 특징으로 하는 씨아이에스 소자의 게이트 전극 형성 방법.
- 제 4항에 있어서, 상기 제 2어닐 공정은 NO가스를 50∼5000 SCCM 의 유량으로 공급하는 것을 특징으로 하는 씨아이에스 소자의 게이트 전극 형성 방법.
- 제 4항에 있어서, 상기 제 2어닐 공정은 10∼120초 동안 진행하는 것을 특징으로 하는 씨아이에스 소자의 게이트 전극 형성 방법.
- 제 1항에 있어서, 상기 금속막은 Co/Ti, Co/TiN, Ni/Ti 및 Ni/TiN 중 어느 하나를 이용하는 것을 특징으로 하는 씨아이에스 소자의 게이트 전극 형성 방법.
- 제 1항에 있어서, 상기 제 1어닐 공정은 400∼700℃ 온도에서 진행하는 것을 특징으로 하는 씨아이에스 소자의 게이트 전극 형성 방법.
- 제 1항에 있어서, 미반응된 상기 금속막 및 상기 제 1실리사이드 방지막을 차례로 제거하는 단계는 습식 식각 공정을 이용하는 것을 특징으로 하는 씨아이에스 소자의 게이트 전극 형성 방법.
- 제 10항에 있어서, 상기 습식 식각 공정은 불산 및 물의 혼합 비율이 1:99인 불산용액 및 BOE 중 어느 하나를 이용하는 것을 특징으로 하는 씨아이에스 소자의 게이트 전극 형성 방법.
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2002
- 2002-05-18 KR KR1020020027586A patent/KR100861281B1/ko active IP Right Grant
Patent Citations (3)
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